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2016
VHDL
LES NOTIONS DE BASE
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mercredi 18 mai
2016
VHDL LES NOTIONS DE BASE
OBJECTIFS:
Nommer les lments fondamentaux du VHDL
Appliquer les mthodes de description
(flot de donnes, comportementale, structurelle)
Dcrire un composant VHDL et son utilit dans
un programme
Ecrire un programme en VHDL
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18/05/2016 08:33:36
VHDL I-Introduction
Programmation ou description?
Les objectifs du langage VHDL est la :
Conception de circuits intgrs reconfigurable
ou non (ASIC, FPGA) : SYNTHESE
Mise au point de modle de simulations
numriques (circuits virtuels) : MODELISATION
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VHDL I-Introduction
Synthse ou modlisation
Cration de modles de simulations Cration dun circuit intgr
Cyclone 2
VHDL I-Introduction
- sous-type :
subtype octet is bit_vector (0 to 7);
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II.2.2 Les types:
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II-3 Dclaration de larchitecture correspondante
lentit : description du fonctionnement
Syntaxe de larchitecture:
architecture nom_ architecture of
nom_entit is
- - dclaration de constantes
- - dclaration des composants
- - dclaration de nouveaux types
- - dclaration de signaux
Begin
- -description du comportement
- - instructions du mode concurrent,
Appels de procdures et fonctions
End nom_ architecture ; 18/05/2016 08:33:36 19
VHDL III-Les oprateurs :
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VHDL III-Les oprateurs :
III.2 Loperateur de concatnation : &
Cet oprateur permet de joindre des signaux entre eux .
Exemple :
-- Soit A et B de type trois bits et S1 de type huit bits,
-- A = 001 et B = 110
S1 <= A & B & 01;
-- S1 prendra la valeur suivante aprs cette affectation
-- S1 = 0 0 1 1 1 0 0 1
A B
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VHDL III-Les oprateurs :
III.3 Oprateur logiques :
Exemples :
S1 <= A sll 2 ;
- - S1= A dcal de deux
- - bits gauche
S2 <= A rol 3 ;
- - S2= A avec une rotation de
- - trois bits gauche
S3 <= not (R) ; 22
- - S3= R
VHDL III-Les oprateurs :
III.3 Oprateurs logiques :
Remarque: Pour raliser des dcalages logiques en synthse
logique, il est prfrable dutiliser les instructions suivantes :
Dcalage droite :
Dcalage gauche :
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VHDL III-Les oprateurs :
III.4 Oprateurs arithmtiques:
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VHDL III-Les oprateurs :
III.5 Oprateurs relationnels:
Ils permettent de modifier ltat dun signal ou de signaux suivant
le rsultat dun test ou dune condition. En logique combinatoire
ils sont souvent utiliss avec les instructions :
- when . Else
- with select
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VHDL IV-Les instructions de base :
IV.1 Les instructions du mode concurrent :
IV.1.1 Affectation conditionnelle :
Cette instruction modifie l'tat dun signal suivant le rsultat dune
condition logique entre un ou des signaux, valeurs, constantes.
Exemple1:
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VHDL IV-Les instructions de base :
IV.1 Les instructions du mode concurrent :
IV.1.1 Affectation conditionnelle :
Exemple 2:
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VHDL IV-Les instructions de base :
IV.1 Les instructions du mode concurrent :
IV.1.2 Affectation slective :
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VHDL IV-Les instructions de base :
IV.1 Les instructions du mode concurrent :
IV.1.2 Affectation slective :
Exemple :
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VHDL IV-Les instructions de base :
IV.2 Les instructions du mode squentiel:
IV.2.1 Dfinition d'un process:
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VHDL IV-Les instructions de base :
IV.2 Les instructions du mode squentiel:
IV.2.1 Dfinition d'un process :
Remarque:
A ne pas confondre entre
<= (implique) et =>(affecte).
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