Introduccion A Los Sistemas Digitales Modernos

INTRODUCCIN A LOS SISTEMAS DIGITALES MODERNOS 1
INTRODUCCION
ANTECEDENTES
La lgica naci como un intento de mecanizar los procesos intelectivos del razonamiento.
Existen dos tipos de tareas mecanizables. Algortmicas: clculos, bsqueda, clasificacin y las
necesitadas de deduccin.
La lgica es una ciencia que tiene actualmente numerosas aplicaciones en las Matemticas y en
la Fsica, as como en la multitud de actividades humanas: Biologa, Economa, Psicologa,
Medicina, Deportes, Instrumentacin, Computacin, Electrnica, Control Automtico, etc. Una
definicin comn dice que la lgica es la ciencia que analiza los procesos vlidos de
razonamiento, aadiendo que la tarea principal de una persona dedicada al estudio de la lgica
consiste en la formalizacin y catalogacin sistemtica de mtodos vlidos de razonamiento.
Actualmente la lgica es el conjunto de proposiciones y reglas de inferencia en la argumentacin

discursiva. Si aplicamos estos conceptos al mbito electrnico, tenemos que el diseo lgico es
el conjunto de tcnicas multidisciplinarias que ayudan a analizar el funcionamiento de un sistema
electrnico.
El origen y razn de ser del diseo lgico se remonta a mediados del siglo XX cuando
descubrimientos experimentales mostraron que los dispositivos semiconductores podan
reemplazar las funciones de las vlvulas o tubos de vaco, teniendo los primero las ventajas de
menor tamao, menor energa, mayor rapidez de conmutacin, mayor confiabilidad, Viabilidad
para produccin serie y versatilidad. Esto trajo como consecuencia el desarrollo de los circuitos
integrados (CIs).
Considrese, por ejemplo, ciertas cantidades fsicas como temperatura, presin, flujo, densidad
magntica, etc. Las cules sern procesadas electrnicamente para ser transmitidas en tiempo
real, o bien, almacenadas para su anlisis posterior. Es muy probable que no sea de gran inters
registrar, procesar y analizar toda la historia continua de estas seales en el tiempo (sistema
analgico), pero si lo ser para una secesin representativa de muestras discretas a intervalos
convenientes.
Si en esta ltima condicin se va a registrar los valores de la seal dada nicamente en instantes
especficos, y solo un valor (impulso) dentro de la infinidad que an pueda haber en el perodo
de muestreo, entonces tiene que pensarse en cdigos convenientes para representar los pulsos
retenidos momentneamente. Estos cdigos existen y estn basados en combinaciones de ceros y
unos lgicos, es decir, en combinaciones de niveles lgicos de potenciales elctricos que siguen
los fundamentos del sistema binario.
Los sistemas digitales, o sistemas en general, dependientes de coeficientes basados en los

numerales 0, 1, 2, 9, funcionan en forma binaria, es decir, se apoyan principalmente en los
ESIME - IPN Antulio Morgado Valle

dgitos 0 y 1. Estos ltimos nmeros no son ms que la representacin matemtica de decisiones

falsa y verdadera de la lgica, para la cual hay posibilidad de ser instrumentada en los estados de
conduccin (saturacin) y no conduccin (corte) o regiones no lineales de transistores o
cualquier dispositivo semiconductor que no trabaje fielmente como amplificadores (regin
lineal), sino que utilizan las condiciones extremas para operar como interruptores de corriente-
voltaje, (todo-nada). Estos circuitos de dos estados (circuitos binarios) facilitan la construccin
cuatro dispositivos principales utilizados en la lgica de sistemas digitales, los cuales se conocen
como compuertas lgicas: OR (O), AND (Y), NOT (NO) y multivibrador biestable. Cada
uno no es otra cosa sino la realizacin prctica de esas mismas funciones lgicas bsicas
Las tcnicas digitales se aplican extensa y principalmente en computadoras e instrumentos

digitales para el control automtico, as como en la teletransmisin (telemtica) de informacin.
Ser relativamente sorprendente que no haya rama del conocimiento humano en donde no se
apliquen, an en grado insignificante, pues las ventajas de los adelantos tecnolgicos alcanzados
por estos sistemas han revolucionado nuestra manera de percibir el mundo. Esto da una idea de
la importancia que tienen las tres compuertas bsicas, que dan lugar a los circuitos digitales que
son capaces de decisiones sofisticadas y se encuentran embebidas en los dispositivos digitales
actuales.
Con el transcurso de los aos, los CI estn constantemente migrando a tamaos ms pequeos
con mejores caractersticas, permitiendo que mayor cantidad de circuitos sean empaquetados en
cada chip al mismo tiempo que el tamao se comprime, prcticamente todo se mejora (el costo y
el consumo de energa disminuyen a la vez que aumenta la velocidad). Aunque estas ganancias
son aparentemente para el usuario final, existe una feroz competencia entre los fabricantes para
utilizar geometras cada vez ms delgadas.
Solo ha trascurrido medio siglo desde que se inici su desarrollo y los circuitos integrados se han
vuelto casi omnipresentes. Computadoras, telfonos mviles y otras aplicaciones digitales son
ahora partes inextricables de las sociedades modernas. La informtica, las comunicaciones, la
manufactura y los sistemas de transporte, incluyendo Internet, todos dependen de la existencia de
los circuitos integrados.

CIRCUITOS LGICOS, LGEBRA DE BOOLE Y DOMINIOS DE

REPRESENTACIN
En un computador digital hay una serie de circuitos electrnicos que mediante el

mecanismo de ejecucin de instrucciones dan vida a una serie de operaciones que permiten,
finalmente, ver lo que se ve al estar frente a la pantalla de uno de ellos y el poder interactuar, con
ellos, de manera ms o menos inteligente, dependiendo de lo que de sta tenga el interactuante ya
que se sabe que los computadores -como hoy se conocen- no tienen ni una pizca de inteligencia.
Bsicamente un computador funciona mediante dos estados o valores conocidos como

estados lgicos, pero se traducen a seales, por ejemplo, -1.5 volts y +4.0 volts. Estos voltajes
tienen un significado lgico, con un valor se representa la existencia de una condicin particular
y el otro representa la ausencia de aquella condicin.
Para aclarar los conceptos anteriores, considere una analoga en el mundo que slo puede
tomar dos estados o posiciones o caractersticas, por ejemplo, una puerta que slo puede estar
abierta o cerrada, o el da y la noche o lo que es ms preciso si una luz est prendida o apagada.
Los casos descritos, exageradamente, pueden tener esa condicin dual que es posible
representar por estas seales, por ejemplo la seal -1.5 volt podra representar a "la puerta
abierta", "al da", "a la luz encendida" y en cambio la seal de +4.0 volt podra representar el otro
estado de los hechos: "la puerta cerrada", "la noche", "la luz apagada".
Es decir, si se representa mediante estas seales el que una puerta est cerrada o abierta, y
se quiere saber cul es la condicin actual de la puerta, slo se debe medir la seal: si ella tiene
-1.5 volts entonces aquello significa que la puerta est abierta, en cambio, si ella estuviese
cerrada, la seal que mediramos sera la que corresponde a +4.0 volts.
Note que en los prrafos anteriores siempre se ha hablado de representar, esta accin es
una de las piedras angulares de cualquier trabajo que se quiera hacer por medio de computadores.
Para que se pueda representar es necesario que existan dos dominios, uno desde el cual se
extraen los elementos que son usados para representar y, otro, de donde se distingue los
elementos a representar. En el ejemplo anterior, el dominio que se us para representar
corresponde al dominio de las seales en el computador, en el cual existen dos elementos { -1.5
volts, +4.0 volts } y el dominio de los elementos a representar corresponde al de los estados de
una puerta { "puerta abierta", "puerta cerrada" }.
As la accin de representar es una que permite establecer relaciones entre estos dos dominios; lo
que se hizo en el prrafo anterior al crear: ("puerta abierta", -1.5 volts) y ("puerta cerrada", +4.0
volts).
Por qu la representacin resulta ser importante cuando se trabaja con computadores? Si
se observa, mediante la representacin anterior se relacion un dominio bsico del computador -
el de las seales- y un dominio del mundo real -el estado de una puerta. Ahora, si esta puerta es
la de la bveda de un banco, esta representacin por seales podra permitir saber si la puerta
est abierta o cerrada sin necesidad de estar observndola directamente y, eso no es todo, dada
esta posibilidad se podra pensar en determinar acciones considerando algunas condiciones que
tambin es posible representar.

SISTEMAS DE NUMERACIN
1. SISTEMA DECIMAL
El sistema de numeracin decimal, tambin llamado sistema decimal, es un sistema de
numeracin posicional en el que las cantidades se representan utilizando como base aritmtica
las potencias de base diez. El conjunto de smbolos utilizado (sistema de numeracin arbiga) se
compone de diez cifras: Cero (0), Uno (1), Dos (2), Tres (3), Cuatro (4), Cinco (5), Seis (6),
Siete (7), Ocho (8), Nueve (9).
Excepto en ciertas culturas, es el sistema usado habitualmente en todo el mundo y en todas las
culturas que requieren de un sistema de numeracin. Sin embargo hay ciertas tcnicas, por
ejemplo en la informtica, donde se utilizan sistemas de numeracin adaptados al mtodo binario
o hexadecimal.
2. SISTEMA BINARIO
Los Circuitos Digitales estn basados en pulsos elctricos en dos niveles discretos de voltaje, los
cuales representan informacin. Esta informacin es conocida como BIT o digito binario (BInary
digiT) la cual es la unidad bsica de informacin en un sistema binario de numeracin que
adquiere el valor de 1 0 (Verdadero o Falso). En el procesamiento y almacenamiento
informtico un bit es la unidad de informacin ms pequea manipulada por la computadora, y
est representada fsicamente por un elemento como nico pulso enviado a travs de un circuito,
o bien como un pequeo punto en un disco magntico u ptico capaz de almacenar un 0 o un 1 y
es representada por un conjunto de pulsos relacionados en el tiempo. La aritmtica binaria
utiliza dos niveles o dgitos para representar nmeros (0 y 1). Cada unidad binaria puede
combinarse con otras para tomar decisiones mediante los operadores lgicos. En el sistema
decimal, se comienza con el "0" (cero) y se continua hasta el "9" (nueve), y cuando se cuenta
una unidad ms, se regresa al cero y se coloca un "1" (uno) en una segunda columna indicando
con esto que se han agotado las unidades y se procede con las decenas, posteriormente se
proceden con las centenas, etc. Para contar en la escala binaria se utiliza el mismo
procedimiento, usando solamente los dgitos "0" y "1". Cada orden adicional en el sistema de
nmeros binario corresponde a una potencia adicional de 2. De esta forma tenemos:
20 1
21 2
22 4
23 8
24 16
25 32
26 64
27 128
28 256
29 512

210 1024 1K
211 210 * 21 2, 048 1K * 2 2K

212 210 * 22 4, 096 1K * 4 4K
220 210 * 210 1, 048, 576 1K * 1K 1M
230 220 * 210 1, 037, 741, 824 1M * 1K 1G
240 230 * 210 1, 099, 511, 627, 776 1G * 1K 1T
3. SISTEMA HEXADECIMAL
Otra forma de representar la numeracin binaria es agrupando 4 dgitos binarios para formar un
nibble o dgito hexadecimal, esta es una forma de simplificar la representacin de grandes
cantidades, pues de lo contrario se tendra una gran cantidad de dgitos binarios.
En principio, dado que el sistema usual de numeracin es de base decimal y por ello, solo se
dispone de diez dgitos, se adopt la convencin de usar las seis primeras letras del alfabeto
latino para suplir los dgitos que faltan. El conjunto de smbolos seria por lo tanto el siguiente:
0,1,2,3,4,5,6,7,8,9, , , , , ,
Se debe notar que A=10, B=11, C=12, D=13, E=14 y F=15

En ocasiones se emplean las letras minsculas en lugar de las maysculas. Como en cualquier
sistema de numeracin posicional, el valor numrico de cada digito es alterado dependiendo de
su posicin en al cadena de dgitos, quedando multiplicado por una cierta potencia de la base del
sistema, que en este caso es 16.
Por ejemplo:
3 0 3 16 16 00 16 3 4096 14 256 0 16 10 1 15882
El sistema hexadecimal actual fue introducido en el mbito de la computacin por primera vez por IBM
en 1963. Una representacin anterior, con 0-9 y u-z, fue usada en 1956 por la computadora Bendix G-15.

Decimal Hexadecimal Binario Base 2 Equivalencia

0 0h 0
1 1h 1 20 1
2 2h 10 21 2
3 3h 11
4 4h 100 22 4
5 5h 101
6 6h 110
7 7h 111
8 8h 1000 23 8
9 9h 1001
10 Ah 1010
11 Bh 1011
12 Ch 1100
13 Dh 1101
14 Eh 1110
15 Fh 1111
16 10h 10000 24 16
32 20h 100000 25 32
64 40h 1000000 26 64
128 80h 10000000 27 128
256 100h 100000000 28 265
512 200h 1000000000 29 512
1,024 400h 10000000000 210 1K
2,048 800h 100000000000 2 =210x21
11
2K
4,096 1000h 1000000000000 212=210x22 4K
8,192 2000h 10000000000000 213=210x23 8K
16,384 4000h 100000000000000 214=210x24 16K
32,768 8000h 1000000000000000 215=210x25 32K
65,536 10000h 10000000000000000 216=210x26 64K
131,072 20000h 100000000000000000 217=210x27 128K
262,144 40000h 1000000000000000000 218=210x28 265K
524,288 80000h 10000000000000000000 219=210x29 512K
1,048,576 1000000h 100000000000000000000 220=210x210 1M
: : : : :
1,073,741,824 40000000h 1000..000000 2 =220x210
30
1G
: : : : :
1,099,511,627,776 10000000000h 1000000....000000 2 =230x210
40
1T
: : : : :
1000000....000000 2 =240x210
50
1P

4. CONVERSION ENTRE BINARIO Y HEXADECIMAL
Para realizar la conversin de binario a hexadecimal, realice lo siguiente:

1.- Agrupe la cantidad binaria en grupos de 4 en 4 bits, iniciando por el lado derecho. Si al
terminar de agrupar no completa un grupo de 4 bits, entonces a complete el grupo agregando
ceros a la izquierda.
2.- Posteriormente vea el valor que corresponde de acuerdo a la tabla:
Numero en 0000 0001 0010 0011 0100 00101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
Binario
Numero en 0 1 2 3 4 5 6 7 8 9 A B C D E F
Hexadecimal
3.- La cantidad correspondiente en hexadecimal se agrupa de derecha a izquierda.
Ejemplos:
110111010 (binario) = 1BA (hexadecimal)

Proceso:
1010 =A
1011=B
1 entonces agregamos 0s: 0001=1
11111110101010001010
Proceso:
1010 =A
1000=8
1010=A
1110=E
1111=F
Resultado: FEA8A Hex

CONCEPTOS DE DISEO LGICO
1. DEFINICIN DE LGICA BINARIA.
La lgica binaria consiste de variables binarias y operaciones lgicas

Las variables se identifican mediante las letras del alfabeto
Cada variable tendr dos y solo dos valores posibles: 0 y 1
Hay tres operaciones lgicas bsicas: AND, OR, NOT
Las tablas de verdad y smbolos lgicos de las operaciones anteriores se muestran a
continuacin:
AND
X Y X Y
0 0 0
0 1 0
1 0 0
1 1 1
OR
X Y X Y
0 0 0
0 1 1
1 0 1
1 1 1
NOT
X X
0 1
1 0
2. ALGEBRA DE BOOLE
En 1854 George Boole introdujo un tratamiento sistemtico de lgica.

En 1938 C. E. Shanon introdujo el lgebra de Boole de dos variables llamada lgebra de
conmutacin, en la cual demostraba que las propiedades elctricas de los circuitos de
conmutacin biestables podan ser representadas por esta lgebra.

3. AXIOMAS Y POSTULADOS DEL ALGEBRA DE BOOLE
El lgebra de Boole, como cualquier otro sistema matemtico deductivo, puede ser
definido por un conjunto de elementos, un conjunto de operadores y un conjunto de
axiomas o postulados.
a) Conjunto de Elementos:
V {X ,Y , Z} en donde X ,Y , Z V
b) Operador Binario:
A B C en donde A, B, C V
c) Postulados:
1) LEY ASOCIATIVA: ( X Y ) Z X (Y Z ) X , Y , Z V
2) LEY CONMUTATIVA: X Y Y X X , Y V
3) ELEMENTO DE IDENTIDAD: e X X e X X V
4) INVERSO: El inverso del elemento A es A ya que A A 0
5) LEY DISTRIBUTIVA: X (Y Z ) ( X Y ) ( X Z )
- Los operadores y postulados tienen el siguiente significado:

i. El operador binario define la suma.
ii. La identidad aditiva es cero.
iii. El operador binario . define la multiplicacin.
iv. La identidad multiplicativa es 1
4. TEOREMAS BSICOS Y PROPIEDADES DEL ALGEBRA BOOLEANA.
En la siguiente tabla se enlistan los seis teoremas bsicos del lgebra de boole y cuatro de sus
postulados:
Teoremas Booleanos: Teorema de Mltiples Variables:

1.- X 0 0 Conmutativas
2.- X 1 X 9.- X Y Y X
3.- X X X 10.- X Y Y X
Asociativas 11. - X (Y Z ) ( X Y ) Z X Y Z
4.- X X 0 12.- X (Y Z ) ( X Y ) Z X Y Z
5.- X 0 X Distributivas
6.- X 1 1 13a.- X (Y Z ) X Y X Z
7.- XX X 13b.- (W X ) (Y Z ) W Y X Y W Z X Z
8.- X X 1 14.- X X Y X
15.- X X Y X Y

Teoremas de DeMorgan
16.- X Y X Y
17.- X Y X Y
5. OPERACIONES BOOLEANAS
Simplificando lo anterior tenemos:
a) OPERACIN INTRESECCION:
1) Conmutativa: X Y Y X
2) Asociativa: X (Y Z ) ( X Y ) Z X Y Z
3) Indepotencia: X X X
b) OPERACIN IDENTIDAD:
4) X Y X Y Recordar que: X Y X Y X Y
X Y X Y X Y
c) OPERACIN UNION:
5) Conmutativa: X Y Y X
6) Asociativa: X (Y Z ) ( X Y ) Z X Y Z
7) Indepotencia: XX X
6. FUNCIONES BOOLEANAS
Una variable binaria puede tomar el valor de 0 1.

Una funcin de Boole es una expresin formada con variables binarias, dos operadores binarios:
AND y OR, el operador complemento NOT, el parntesis y el signo igual.
Ejemplo:
6. F 1 X Y Z Funcin de Boole representada como una expresin algebraica.
7. F 2 X Y Z
8. F 3 X Y Z X Y Z X Y
9. F 4 X Y X Z

7. RELACIONES BASICAS DEL ALGEBRA DE BOOLE
Las expresiones algebraicas usualmente se presentan por parejas; se dice que son DUALES y
representan la ventaja de que s una expresin es salida, su DUAL tambin lo es.
El Dual de una expresin se obtiene intercambiando los UNOS por CEROS y los PUNTOS por
CRUCES viceversa sin alterar las variables.
Ejemplo. - A0 A el Dual ser: A 1 A
Cuando se trabaja con interruptores, los circuitos SERIE se asocian a CONJUNCIONES lgicas
() y los circuitos PARALELO se asocian a DISYUNCIONES lgicas (+).
00 0 por DUALIDAD 1 1 1
11 1 00 0
0 1 1 0 1 1 0 0 1 0
0 A A 1 A A
1 A 1 0 A 0
A A 1 A A 0
A ( A B) A A ( A B) A
Siempre que una variable se encuentra repetida dentro de un parntesis en una DISYUNCION es
redundante a esa variable.
A ( A B) A B
Siempre que una variable se encuentra repetida en una CONJUNCION es redundante a esa variable.
A ( A B) A B

COMPUERTAS LOGICAS
OPERADORES LOGICOS BASICOS
Z A B
Compuerta OR "0".- Disyuntiva Lgica
Z A B
Compuerta AND "Y".- Conjuncin Lgica
A A
Compuerta NOT "NO" Inversor.- Negacin Lgica
COMPUERTAS LOGICAS UNIVERSALES
Z A B
Compuerta NOR "NO-O"
Z A B
Compuerta NAND "NO-Y"
NOTA: Con las compuertas Lgicas Universales (cualesquiera de ellas) es posible realizar cualquier
diseo lgico.

OPERADORES LOGICOS COMPUESTOS
La forma de composicin de las operaciones XOR y XNOR a partir de las operaciones

bsicas AND, OR y NOT se puede extender mediante un mecanismo de composicin de
operaciones, por ejemplo, en el formalismo grfico de las compuertas lgicas. Tambin es
posible usar el formalismo funcional, que se consider en la definicin el Domino Lgico, para
componer la operacin XOR y XNOR:
Z A B
Compuerta XOR "O EXCLUSIVA"
Z A B
Compuerta XNOR "NO-O EXCLUSIVA"
Es claro, en la figura, la forma de composicin de la operacin XOR a partir de las operaciones bsicas
AND, OR y NOT en el formalismo grfico de las compuertas lgicas. Tambin es posible usar el
formalismo funcional, que se consider en la definicin el Domino Lgico, para componer la operacin
XOR:

TABLAS DE VERDAD
Las Tablas de Verdad son un medio para describir la manera en que la salida de un circuito lgico
depende de los niveles lgicos que haya en la entrada del circuito.
En una tabla se muestra que ocurre al estado de salida con cualquier grupo de condiciones de entrada, los
verdaderos valores de salida dependern del tipo de circuito lgico.
El nmero de combinaciones de entrada ser igual a 2 para una tabla de verdad con "n" entradas.
OR AND
NOR NAND
XOR XNOR
NOT

LOGICA DE CONMUTACIN
Lgica Positiva Lgica Negativa

Nivel de voltaje Alto = "1" Lgico Nivel de voltaje Alto = "0" Lgico
Nivel de voltaje Bajo = "0" Lgico Nivel de voltaje Bajo = "1" Lgico
La Lgica Positiva se utiliza principalmente para representar datos y direcciones en los sistemas digitales
modernos.
La Lgica Negativa se utiliza generalmente para sealizacin y control o como mtodo redundante de
representacin de datos en comunicaciones digitales a distancia.
Note que cuando definimos un nivel como Alto o Bajo, nos referimos a la diferencia de magnitudes
entre ellos, la cual estandarizamos despus como H o L (Nivel Alto o Nivel Bajo respectivamente) y
posteriormente lo asignamos a un estado lgico que puede ser 0 o 1.
Un Nivel Elctrico puede representar o no un Nivel Lgico, el cual puede corresponder como ya
dijimos a un Estado Lgico.
Ejemplo.- En el estndar de comunicacin serial RS-232 establece un formato y magnitudes de los niveles
de voltaje aceptables para representacin de los bits de datos y control que se utilizan en el protocolo.

COMPUERTAS LGICAS BSICAS
Cuando utilizamos Lgica Positiva, los operadores lgicos bsicos funcionan de la siguiente
manera:
- En una compuerta "NO" NOT la salida se toma el valor contrario al de su entrada o sea la salida
ser Verdadera (nivel alto) si su entrada es Falsa (nivel bajo) y viceversa.
- En una compuerta "O" OR la salida se har verdadera (nivel alto) Si cualquiera o todas sus
entradas lo son.
- En una compuerta "Y" o AND la salida se hace verdadera cuando y solo cuando todas sus entradas
son verdaderas.
COMPUERTAS LGICAS UNIVERSALES
En las compuertas lgicas universales su comportamiento es como sigue:
- La compuerta "NO-O" o NOR su salida permanecer en alto mientras solo Si todas sus entradas
son falsas (nivel bajo), cualquier otra condicin har su salida falsa.

- La compuerta "NO-Y" o NAND permanecer en alto a menos que cualquiera o todas sus entradas
sean verdaderas.

COMPUERTAS LGICAS COMPUESTAS
El conjunto de las operaciones del dominio bsico se puede extender mediante un

mecanismo de composicin de operaciones. Una condicin lgica no incluida en las anteriores es la
compuerta lgica "O-EXCLUSIVA" o XOR, u OR EXCLUSIVO, la cual obedece a la siguiente
condicin:
- En un circuito "O-EXCLUSIVO", la salida es verdadera solo si y solo si una de sus entradas es

verdadera o tambin podra decirse que la salida es falsa, cuando ambas entradas son iguales.
Z A B Y A B A B Z A B A B
Compuerta "NO O-EXCLUSIVA" o XNOR
Su contraparte por otro lado es la compuerta "NO O-EXCLUSIVA", en la cual su salida se hace
verdadera cuando sus entradas son iguales.
Z A B
Z A B A B

DISPOSITIVOS DE CONMUTACION
Dispositivos de conmutacin.- El dispositivo de conmutacin ms simple es el interruptor o

conmutador propiamente dicho.
Un interruptor es cualquier dispositivo mecnico, mediante el cual dos (o ms) conductores
elctricos se pueden conectar o desconectar convenientemente. La forma ms sencilla de un interruptor
consiste en dos tiras de metal muelle, sobre las cuales se montan contactos elctricos Una palanca o
botn de presin controla que el interruptor este abierto (contactos separados) o cerrados (los contactos
se tocan).
Un circuito de conmutacin estar compuesto por una serie de contactos que representarn las
variables lgicas de entrada y una o varias cargas que representarn las variables lgicas o funciones de
salida. Los contactos pueden ser normalmente abiertos (NA) o normalmente cerrados (NC). Los primeros
permanecern abiertos mientras no se acte sobre ellos (por ejemplo al pulsar sobre interruptor, saturar un
transistor, etc.). Los contactos NC funcionarn justamente al contrario. Esto significa que si se acta sobre
un contacto NA se cerrar y si se hace sobre uno NC se abrir.
Los smbolos representativos de los modelos descritos anteriormente se muestran a continuacin:
Contacto Normalmente Abierto Contacto Normalmente Cerrado
La manera en que los interruptores se pueden usar para ejecutar funciones lgicas se muestra a
continuacin:
Compuerta AND Compuerta OR

X A B X A B
Compuerta XOR
Z A B

El relevador es un interruptor operado por un electroimn. Cuando una corriente apropiada fluye a
travs de la bobina, la fuerza magntica desplaza la armadura, que a su vez, hace que los contactos del
interruptor se abran o se cierren. La posicin de los contactos del interruptor cuando la bobina no esta
energizada, se conoce como posicin normal. Por lo tanto, un relevador puede tener contactos
normalmente abiertos (NA) y normalmente cerrados (NC).
La bobina de un relevador puede ser energizada a su vez por los contactos de otro relevador, que a
su vez su bobina fue energizada por otro relevador, etc. Esto nos da una idea de cmo implementar
funciones lgicas con relevadores.
Una forma de representar arreglos de relevadores realizando funciones lgicas en forma grfica es
por medio de la LOGICA DE ESCALERA DE RELEVADORES o RLL (Relay Ladder Logic), muy
usada en aplicaciones industriales para implementaciones de control discreto en sistemas de control
digital por medio de PLC's (Programmable Logic Controller).

Donde:
Las funciones lgicas implementadas son como sigue:

Y0001= OR
Y0002=AND
Y0004=XOR
Y0005=XNOR
Las posibilidades para realizar funciones lgicas se ven incrementadas, ya que internamente cada
variable proveniente del campo dentro del PLC's posee su complemento, internamente cada Bobina se le
asocia un contacto normalmente abierto y su complemento (normalmente cerrado) o viceversa, as que al
implementar una funcin lgica, automticamente tenemos su complemento. A su vez los contactos de los
relevadores sirven como variables internas y se pueden combinar con los interruptores provenientes de
campo para formar funciones lgicas ms complejas.
Otras formas comunes de realizar funciones lgicas en sistemas de control son las utilizadas en
neumtica e hidrulica.

FAMILIAS LGICAS
Una familia lgica representa un mtodo general de construccin de circuitos lgicos de estado
slido. La esencia de la nocin de la familia lgica es que ella describe qu clase de componentes son
utilizados para construir los circuitos y cmo estos componentes se interconectan.
Las familias Lgicas pueden ser clasificadas de acuerdo a la tecnologa con las que son construidas. En
un principio haba un vasto nmero de tecnologas, como se muestra a continuacin.
DL : Diode Logic.
RTL : Resistor Transistor Logic.
DTL : Diode Transistor Logic.
HTL : High threshold Logic.
TTL : Transistor Transistor Logic.
I2L : Integrated Injection Logic.
ECL : Emitter coupled logic.
MOS : Metal Oxide Semiconductor Logic (PMOS and NMOS).
CMOS : Complementary Metal Oxide Semiconductor Logic.
Cualquier diseo lgico puede realizarse con cualquier familia
Entre estos, slo la CMOS es la ms utilizada por los diseadores de ASIC (Chip); todava
podemos tratar de entender algunas de las tecnologas extintas / menos utilizadas.
DCTL
RTL
Sin Nomenclatura
RCTL S Schottky
L Low Power
DTL F Fast
LS Low Power Schottky
HTL HC High Speed CMOS
HCT High Speed CMOS Technology
FAMILIAS LOGICAS TTL AST Advanced Schottky Technology
ALS Advanced Low Power Schottky
10K BCT BiCMOS Technology
ECL 12K ABT Advanced BiCMOS Technology
100K ALB Advanced Low Power BiCMOS
I2L LVT Low Voltage Technology
PMOS ALVT Advanced Low Voltage Technology
MOS NMOS LVQ Low Voltage Quiescent
CMOS
MNOS
GaAs

GRADOS DE INTEGRACIN
SSI Small Scale Integration (Pequea Escala de Integracin) 1 a 10 compuertas

MSI Medium Scale Integration (Mediana Escala de Integracin) 10 a 100 compuertas
LSI Large Scale Integration (Gran Escala de Integracin) 100 a 1000 compuertas
VLSI Very Large Scale Integration (Muy Grande Escala de Integracin) 1000 en adelante
CONCEPTOS BSICOS
Antes de empezar a ver cmo se construyen en las compuertas utilizando diversas tecnologas,
tenemos que comprender algunos conceptos bsicos.
Fan-in. (Abanico de Entrada)

Fan-out. (Abanico de Salida)
Noise Margin. (Margen de Ruido)
Power Dissipation. (Disipacin de Potencia)
Gate Delay. (Retardo de la Compuerta)
Wire Delay. (Retardo del Alambre)
Skew. (Sesgo)
Slew Rate. (Velocidad de Giro)
Voltage Threshold. (Umbral de Voltaje)
Abanico de Entrada (Fan-in)
El Fan-in es el nmero de entradas a una compuerta, al igual que una compuerta AND tiene un fan-in de
dos, una compuerta NAND de tres entradas un fan-in de tres. As una compuerta NOT siempre tiene un
fan-in de uno. La siguiente figura muestra el retardo que ofrece una compuerta en el efecto de abanico de
entrada para una compuerta basada en CMOS. Normalmente, el retardo se incrementa siguiendo una
funcin cuadrtica del fan-in.

Abanico de Salida (Fan-out)
Se llama nivel de carga o fan-out, al nmero de compuertas que cada compuerta puede manejar o
administrar mientras que al mismo tiempo los niveles de tensin estn en los rangos garantizados. El fan-
out depende de la cantidad de corriente elctrica en que una compuerta, puede comportarse como fuentes
o sumideros de corriente durante la habilitacin de otras compuertas. Los efectos de la carga a la salida
de una compuerta con ms de su potencia nominal de salida o fan-out tienen los siguientes efectos:
En el estado BAJO la tensin de salida VOL puede aumentar por encima de VOLmax.
En el estado ALTO la tensin de salida VOH puede descender por debajo de VOHmin.
La temperatura de funcionamiento del dispositivo puede aumentar reduciendo as la fiabilidad del
dispositivo y, finalmente, haciendo que el dispositivo falle.
Los tiempos de subida y la cada de la salida pueden aumentar ms all de las especificaciones
El retardo de propagacin puede elevarse por encima del valor especificado.
Normalmente como en el caso del fan-in, el retraso que ofrece una compuerta se incrementa con el
aumento del fan-out.

Retardo de Compuerta (Gate Delay)
El retraso de compuerta es el retraso que presenta una compuerta para que la seal que aparece en su
entrada, antes de que llegue a la compuerta de salida. La siguiente figura muestra una compuerta NOT
con un retraso de "Delta", donde la salida X ' cambia slo despus de un retraso de "Delta". El retardo de
compuerta es tambin conocido como la retardo de propagacin.
El retardo de la compuerta no es la misma para ambas transiciones, es decir, el retardo de la compuerta

ser diferente para la transicin de bajo a alto, en comparacin con la transicin de alto a bajo.
El retardo de la transicin de bajo a alto es llamado turn-on delay y la demora de transicin de Alto a
Bajo es llamada turn-off delay.
Retardo del Alambre (Wire Delay)
Las compuertas estn conectadas entre s con cables y en estos cables retardan la seal que llevan, estos
retrasos se vuelven muy importantes cuando se aumenta la frecuencia, por ejemplo cuando los tamaos
de los transistores son de sub-micrones. A veces los retardos del cable tambin se les llama tiempo de
vuelo (es decir, el tiempo de vuelo de la seal del punto A al B). Al retardo del alambre tambin se
conoce como retardo de transporte.

Sesgo (Skew)
La misma seal que llega a diferentes partes del diseo con diferente fase se conoce como sesgo. El sesgo
se refiere normalmente a las seales de reloj. En la siguiente figura, la seal de reloj CLK alcanza al flip-
flop FF0 en el tiempo t0, por lo que con respecto a la fase del reloj en la fuente, que tiene a su entrada el
FF0 introduce un sesgo del reloj de t0 unidades de tiempo. Normalmente esto se expresa en
nanosegundos.
La forma de onda de abajo muestra cmo se ve el reloj en diferentes partes del diseo. Vamos a discutir
los efectos de las desviaciones del reloj posteriormente.

Niveles Lgicos (Logic Levels)
Los niveles lgicos son los niveles de voltaje para el lgico Alto y el lgico Bajo.
VOHmin: La tensin mnima de salida en estado alto (1 lgico). VOHmin es de 2.4 V para los
TTL y 4.9 V para los CMOS.
VOLmax: La mxima tensin de salida en estado bajo ('0 ' lgico). VOLmax es de 0.4 V para los
TTL y de 0.1 V para los CMOS.
VIHmin: El voltaje de entrada mnimo garantizado para ser reconocido como un 1 lgico.
VIHmin es de 2 V para los TTL y de 3,5 V para los CMOS.
VILmax: La tensin de entrada mxima garantizada para ser reconocido como un 0 lgico.
VILmax es de 0.8 V para los TTL y de 1.5 V para los CMOS.
Niveles de Corriente (Current Levels)
IOHmin: La corriente mxima de la fuente de una salida puede en estado ALTO, mantener la
tensin de salida por encima de VOHmin.
IOLmax: La intensidad mxima de la salida se puede hundir en el estado BAJO, manteniendo la
tensin de salida por debajo de Volmax.
IImax: La mxima corriente que fluye en una entrada en cualquier estado (1uA de CMOS).
Margen de ruido (Noise Margin)
Circuitos de compuerta se construyen para soportar las variaciones de los niveles de tensin de entrada y
salida. Las variaciones son generalmente el resultado de varios factores diferentes.
Las bateras pierden su capacidad mxima, lo que provoca la cada de tensin de alimentacin
Las altas temperaturas de operacin puede causar una desviacin de la tensin del transistor y sus
caractersticas actuales.
Los pulsos espurios se pueden introducir en las lneas de seal oleadas anormales de corriente en las
lneas de suministro de sus vecinos.
Todas estas variaciones de tensin no deseadas que se superponen a los niveles normales de tensin de
funcionamiento se denomina ruido. Todas las compuertas estn diseadas para tolerar una cierta cantidad
de ruido en sus puertos de entrada y de salida. El nivel de ruido mximo voltaje que es tolerado por una
compuerta que se llama margen de ruido. Se deriva de la caracterstica tensin de E/PO-S /PO, medido
en diferentes condiciones de operacin. La cual es normalmente suministrado por el fabricante en la
documentacin de la puerta.
LNM (margen de ruido bajo): La mayor amplitud de ruido en la que se garantiza que no cambie el nivel
de tensin de salida cuando se superpone a la tensin de entrada de la compuerta lgica (cuando la tensin
est en el intervalo bajo). LNM = Vilmax-Volmax.
HNM (margen de ruido de alta): La mayor amplitud de ruido que se garantiza que no cambie el nivel de
tensin de salida si se superpone a la tensin de entrada de la puerta lgica (cuando la tensin est en el
intervalo HIGH). HNM = VOHmin-VIHmin

tr (tiempo de subida)
El tiempo requerido por la tensin de salida para aumentar de VILmax a VIHmin.
tf (tiempo de bajada)
El tiempo requerido por la tensin de salida para disminuir de VIHmin a VILmax.
TP (retardo de propagacin)
El tiempo entre el paso lgico en una entrada y la transicin lgica correspondiente en la salida de la
compuerta lgica. El retardo de propagacin se mide en los puntos medios.
Disipacin de energa.
Cada puerta est conectada a una fuente de alimentacin VCC (VDD en el caso de CMOS). Se dibuja una
cierta cantidad de corriente durante su funcionamiento. Dado que cada compuerta puede estar en un
estado alto, bajo o de transicin, hay tres diferentes corrientes procedentes de la fuente de alimentacin.
ICCH: Corriente absorbida en estado ALTO.

ICCT: Corriente absorbida de alto a bajo, transicin bajo alto.
CILC: Corriente absorbida durante el estado BAJO.
Para TTL, ICCT la actual transicin es insignificante, en comparacin con ICCH e ICCL. Si asumimos
que ICCH y el CILC son iguales, entonces,
Disipacin de potencia media = Vcc * (ICCH + CILC) / 2
Para CMOS, ICCH y actual CILC es insignificante, en comparacin con ICCT. Por lo que la disipacin
de potencia promedio se calcula de la siguiente manera.
Disipacin de potencia media = Vcc * ICCT
As, para la familia de lgica TTL, la disipacin de energa no depende de la frecuencia de

funcionamiento, y para la familia CMOS la disipacin de potencia depende de la frecuencia de trabajo.
La disipacin de potencia es una medida importante por dos razones. La cantidad de corriente disponible
y el poder de una batera son casi constantes. La disipacin de potencia de un circuito o sistema define la
vida de la batera: cuanto mayor es la disipacin de potencia, menor ser la duracin de la batera. La
disipacin de potencia es proporcional al calor generado por el chip o sistema; la disipacin de calor
excesivo puede aumentar la temperatura de funcionamiento y circuitos de compuerta pueden desviarse
fuera de su rango normal de funcionamiento, y har que las compuertas generen valores indebidos de
salida. Por lo tanto la disipacin de potencia de cualquier implementacin de compuertas debe mantenerse
lo ms bajo posible.
Por otra parte, la disipacin de energa se puede clasificar en la disipacin de energa esttica y la
disipacin de potencia dinmica.

PS (disipacin de potencia esttica): Potencia consumida cuando la salida o entrada no va a cambiar o,

mejor dicho cuando el reloj est apagado. Disipacin de energa esttica que normalmente es causado por
la corriente de fuga. (A medida que reducimos el tamao de los transistores, es decir, por debajo de 90
nm, la corriente de fuga puede ser tan alta como 40% de la disipacin de potencia total).
Pd (disipacin Dynamic Power): energa consumida durante la produccin y las transiciones de entrada.
As que podemos decir Pd es la potencia real consumida es decir, la energa consumida por los
transistores + corriente de fuga.
As
Disipacin de la energa total = disipacin de potencia esttica + disipacin de potencia dinmica.
Velocidad de Cambio (Slew Rate)
En electrnica el Slew Rate es un efecto no lineal en los amplificadores. Representa la

incapacidad de un amplificador para seguir variaciones rpidas de la seal de entrada. Tambin
se le define como la velocidad de cambio del voltaje de salida con respecto a las variaciones en
el voltaje de entrada.
El slew rate de un amplificador se define como el rango mximo de cambio de la tensin de
salida para todas las seales de entrada posibles, por lo que limita la velocidad de
funcionamiento, es decir la frecuencia mxima a la que puede funcionar el amplificador para un
nivel dado de seal de salida.
El Slew Rate se expresa tpicamente en unidades de V/s.

FAMILIAS LGICAS DE SEMICONDUCTORES
Familia RTL (Resistor-Transistor Logic).- Es la familia lgica ms fcil de entender. Como su nombre
lo indica, resistencia y transistores son los componentes utilizados para construir los circuitos. Siendo ms
especficos, la R significa que la entrada del circuito est conectada a una resistencia y la T significa que
la salida del circuito se toma de un transistor. Otra manera popular para construir puertas RTL es
haciendo corresponder a cada resistencia de entrada un transistor, y luego unir entre si los colectores de
los transistores.
Familia emisin de corriente. La familia RTL est clasificada como familia emisin de corriente. Una
familia emisin de corriente tiene la caracterstica de que la corriente en sentido convencional fluye hacia
afuera de la puerta manejadora y hacia adentro de la puerta manejada. Fan-out (llamado tambin factor de
carga). El contraste entre emisin de corriente y absorcin de corriente, es importante cuando se trata de
fan-out. El fan-out de una compuerta lgica es el nmero de compuertas lgicas de la misma clase, que se
pueden conectar a su salida. Es decir el fan-out es el nmero de compuertas que una compuerta puede
manejar, asumiendo que las compuertas manejadas son idnticas a la compuerta manejadora. El fan-out
de una compuerta RTL esta generalmente en el rango de 4-10. La familia RTL tiene una velocidad de
operacin mediana, lo cual no es generalmente de suma importancia en aplicaciones industriales. Tiene
un tiempo de propagacin tpico del orden de 12 nseg, pero puede variar de acuerdo al fabricante. Los
circuitos RTL son sencillos, fciles de visualizar y de entender. Tienen una medida de inmunidad al ruido
elctrico regular, y su fan-out es aceptable. En un tiempo la RTL fue la familia lgica ms popular de uso
industrial, pero actualmente ha sido remplazada.
Familia DTL (Diode-Transistor Logic).- Tiene sus entradas conectadas a diodos y la salida se toma de
un transistor. Esta familia lgica est clasificada dentro de la lgica absorcin de corriente tiene la
caracterstica que la corriente en sentido convencional fluye hacia la compuerta manejadora proveniente
de la compuerta manejada. La compuerta manejadora es un sumidero de corriente.
Fan-out, en la lgica de absorcin de corriente, el problema de fan-out ocurre siempre y cuando la salida
este en nivel bajo, y no cuando la salida est en nivel alto. El fan-out de las compuertas DTL es
generalmente 8 ms. Esta familia tiene inmunidad al ruido medianamente, y tiene un fan-out mayor que
el de familia RTL. La disipacin de potencia por compuerta es bastante baja, pero esto no es de mucha
importancia en la industria. Al igual que las puertas RTL, a menudo se construye con componentes
discretos montados en placas de circuito impreso.
Familia HTL (High-Threshold Logic).- Una variante de la DTL llamada "Lgica de Umbral Elevado"
incorpora diodos Zener para crear una gran compensacin entre los niveles de voltaje del lgico 1 y del
lgico 0. Estos dispositivos funcionaban normalmente a 15 voltios de alimentacin y se encuentran en
control industrial, donde el alto diferencial tena la intencin de minimizar los efectos del ruido.
Familia TTL (Transistor-Transistor Logic).- Es una familia lgica o lo que es lo mismo, una
tecnologa de construccin de circuitos electrnicos digitales. En los componentes fabricados con
tecnologa TTL los elementos de entrada y salida del dispositivo son transistores bipolares. Tiene sus
entradas conectadas a transistores y su salida se toma de un transistor.
Caractersticas de la familia TTL.
Su tensin de alimentacin caracterstica se halla comprendida entre los 4,75v y los 5,25V (como
se ve un rango muy estrecho).
Los niveles lgicos vienen definidos por el rango de tensin comprendida entre 0.2V y 0.8V para
el estado L (bajo) y los 2.4V y Vcc para el estado H (alto).

La velocidad de transmisin entre los estados lgicos es su mejor base, si bien esta caracterstica
le hace aumentar su consumo siendo su mayor enemigo. Motivo por el cual han aparecido
diferentes versiones de TTL como FAST, LS, S, etc. y ltimamente los CMOS: HC, HCT y
HCTLS. En algunos casos puede alcanzar poco ms de los 250 MHz.
Las seales de salida TTL se degradan rpidamente si no se transmiten a travs de circuitos
adicionales de transmisin (no pueden viajar ms de 2 m por cable sin graves prdidas).
Todos los TTL trabajan normalmente con 5V.
La familia TTL combina una buena inmunidad al ruido con una baja disipacin y una velocidad
medianamente alta. La inmunidad al ruido de la familia TTL no es tan buena como la de la HTL, pero es
generalmente mejor que la de las RTL y DTL. Su disipacin de potencia es baja y un tiempo de
propagacin del orden de 10 nseg. La mayora de las compuertas TTL tienen un fan-out de 10. La familia
TTL es de lgica absorcin de corriente, dado que la corriente en sentido convencional fluye hacia afuera
de un emisor de la puerta manejada y hacia el colector del transistor pull-down de la puerta manejadora.
La familia TTL nunca se implementa con componentes discretos. Las compuertas TTL vienen siempre
como circuitos integrados. La forma DIP (Dual In-Line) y plana son comunes. Actualmente, la familia
TTL es la que ofrece la mayor coleccin de circuitos lgicos comparados con cualquier otra familia y es
la ms ampliamente usada de todas las familias lgicas.
La primera familia de circuitos integrados de la lgica transistor-transistor fue presentada por Sylvania
como Lgica Universal de Alto Nivel de Sylvania (SUHL) en 1963. Texas Instruments presenta la Serie
5400 de la familia TTL en 1964.
La Lgica de Transistor-Transistor utiliza transistores bipolares para formar sus circuitos integrados. Los
TTL han cambiado considerablemente a lo largo de los aos, con nuevas versiones que sustituye a los
antiguos tipos.
Tecnologa
La tecnologa TTL se caracteriza por tener tres etapas, siendo la primera la que le nombra:
Etapa de entrada por emisor.- Se utiliza un transistor multiemisor en lugar de la matriz de diodos de
DTL.
Separador de fase.- Es un transistor conectado en emisor comn que produce en su colector y emisor
seales en contrafase.
Driver.- Est formada por varios transistores, separados en dos grupos. El primero va conectado al
emisor del separador de fase y drenan la corriente para producir el nivel bajo a la salida. El segundo grupo
va conectado al colector del divisor de fase y produce el nivel alto.
Esta configuracin general vara ligeramente entre dispositivos de cada familia, principalmente la etapa
de salida, que depende de si son bferes o no y si son de colector abierto, tres estados (Three State), etc.
Mayores variaciones se encuentran entre las distintas familias: 74N, 74L y 74H difieren principalmente
en el valor de las resistencias de polarizacin, pero la mayora de los 74LS (y no 74S) carecen del
transistor multiemisor caracterstico de TTL. En su lugar llevan una matriz de diodos Schottky (como
DTL). Esto les permite aceptar un margen ms amplio de tensiones de entrada, hasta 15V en algunos
dispositivos, para facilitar su interface con CMOS. Tambin es bastante comn, en circuitos conectados a
buses, colocar un transistor PNP a la entrada de cada lnea, para disminuir la corriente de entrada y as
cargar menos el bus. Existen dispositivos de interface que integran impedancias de adaptacin al bus para
disminuir las reflexiones y/o para aumentar la velocidad.

TIPOS DE SALIDAS DE LAS COMPUERTAS TTL
Salida Tottem Pole
La salida Totem pole (transistores apilados) es una salida tpica de la familia TTL y que tiene como
caracterstica la baja disipacin que generan los transistores.
La salida Totem Pole est formada por dos transistores que se activan de forma excluyente. No se pueden
conectar dos o ms salidas de este tipo a un mismo punto (bus) al contrario que la de Colector abierto y
Triestado.
El funcionamiento se basa en que para generar un nivel bajo conduce el transistor inferior T2 de la figura
y en el caso de un nivel alto, conduce el transistor superior T1.
Salida Totem Pole
Compuerta NAND con tecnologa TTL estndar (Tottem Pole)

Salidas tpicas TTL y TTL LS

En esta tabla veremos los circuitos TTL ms usados con salida Totem pole.
Tabla de circuitos TTL con salida en 3 estados
Funcin Circuito N H L LS S
Fan out = 10
42 NAND 7400 X X X X X
33 NAND 7410 X X X X
24 NAND 7420 X X X X X
18 NAND 7430 X
112 NAND 74134 X
113 NAND 74133 X
42 NOR 7402 X X X X
33 NOR 7427 X X
24 NOR 7423 X
24 NOR 7425 X
25 NOR 74260 X
42 AND 7408 X X X
33 AND 7411 X X X
24 AND 7421 X X
42 OR 7432 X X X
42 EX-OR 7486 X X X X
42 EX-OR 74135 X X X X
42 EX-OR 74386 X X X X
42 EX-NOR 74135 X
6x INV 7404 X X X X X
6x INV 7404-S6 X X X X X
AND / NOR 7450 X X X X X
AND / NOR, expendable 7452 X X X X X

22 NAND + 4x INV 4929 X
2 NAND + 2 AND 49700 X
2 NAND + 2 AND 49700-S1 X
Expandable: 24 NOR 7423 X
Expandable: AND / NOR 7452 X X
Schmitt-Trigger: 42 NAND 74132 X X X
Schmitt-Trigger: 24 NAND 7413 X X
Schmitt-Trigger: 6x INV 7414 X X
Fan out = 30
42 NAND 4930 X X X
42 NAND 7437 X X X
24 NAND 7440 X X X X
42 NOR 7428 X X
Fan out = 60
42 NAND 7437 X
42 NOR 7428 X

Salida de Colector Abierto

Esta salida tiene como peculiaridad, que tenemos que incluir una resistencia de carga externamente para que el
circuito integrado nos proporcione un nivel alto. Esta resistencia se suele llamar resistencia de Pull UP.
Sus usos se encuentran en la realizacin de buses comunes con puertas lgicas. La teora es que podemos crear
puertas AND por conexin uniendo en paralelo las salidas de varios circuitos (AND Alambrada).
En la prctica este tipo de salida es utilizado para manejar cargas superiores en cuanto a tensin o corriente que las
que normalmente utiliza la familia de circuitos integrados (TTL,..).
Aqu podemos ver como es un salida en colector abierto.
Compuerta NOT con colector abierto
Compuerta NOT con salida de colector abierto y transistores Schottky

Salida Tri-State
La salida Tri-State (Tres Estados) es una variante de la salida Totem Pole en la que se existe la condicin
de salida de alta impedancia.
Las compuertas de tres estados por su construccin se clasifican en TTL y CMOS.
La compuerta de tres estados se presenta en las compuertas de tipo totmico que permiten la conexin
alambrada de las salidas para formar un bus comn.
Las compuertas de tres estados tienen los siguientes estados de salida:
1. Un estado de bajo nivel (0).
2. Un estado de alto nivel (1).
3. un estado de alta impedancia o estado flotante (Z).
4.
5. Aqu podemos observar los tres valores posibles de una salida Totem Pole:
6.
7. Nivel bajo 0. Cuando activamos la base del transistor T2 con un 1 lgico y no polarizar la de T1.
8. Nivel bajo 1. Cuando activamos la base del transistor T1 con un 1 lgico y no polarizar la de T2.
9. Nivel de Alta impedancia, flotante o inactivo. En este estado no hay informacin lgica en la salida. Los
transistores T1 y T2 no se polarizan, y esto provoca que en las uniones emisor y colector de los dos
transistores no circule corriente. La salida queda flotante y conectada a otros circuitos queda como si no
estuviera.
10.
11.
12. Diferentes valores que puede tomar la salida Q
13. Compuerta con Salida de Tres Estados (Triestado)
En la figura se muestran los smbolos de las compuertas.

Figura (k) Compuertas de tres estados

La compuerta de tres estados funciona normalmente con la entrada B1 en alto. La compuerta inversora de
tres estados se activa en su funcionamiento con la entrada B2 en bajo. Cuando la entrada C es baja, la
salida es un circuito abierto con una impedancia alta, independiente del valor lgico en la entrada A1. En
el estado Z no existe posibilidad de circulacin de corriente en ningn sentido. En la tabla se indican los
valores de salida para estas dos compuertas.
A1 B1 C1 A2 B2 C2
0 0 Z 0 0 0
1 0 Z 1 0 1
0 1 0 0 1 Z
1 1 1 1 1 Z
Compuerta de Tres Estados TTL

El circuito en estado Z se basa en bloquear los dos transistores de la salida Totem- Pole a la vez cuando se
active la entrada de control. La figura (M) muestra el inversor TTL 3-State. La entrada B2 en alto, hace
que el transistor T5 se corte; por lo tanto la corriente base colector de T5 satura los transistores T6 y T7. El
diodo D6 conduce y esto produce que los transistores de salida del circuito se corten, debido al potencial
bajo en el emisor de T1 y el colector de T2. La conduccin de T1, bloquea a T2 y T4 no recibe corriente
en la base, por lo que entra a estado de corte. De otro lado, el colector del transistor T2 queda a un
potencial muy prximo a masa, llevando a T3 a corte.
Figura (M) Circuito Inversor de tres estados TTL

Leer ms: http://www.monografias.com/trabajos45/familias-logicas-electronica/familias-logicas-

electronica3.shtml#ixzz2t4tGUkPV
Leer ms: http://www.monografias.com/trabajos45/familias-logicas-electronica/familias-logicas-
electronica3.shtml#ixzz2t4sUFrdz

CARACTERSTICAS DE LAS FAMILIAS LGICAS TTL
Nombre Factor de Carga Retardo de Frecuencia Consumo Voltaje

Nomenclatura (FAN-OUT) Propagacin Mx. de Reloj Potencia Alimentacin
(nSeg) (MHz) (mWatts) (Volts)
Sin - 40 10 35 10 5
Nomenclatura
Schottky S 50 3 125 19 5
Fast F 5
Low Power L 5
CMOS C
Low Power LS 20 10 2 5
Schottky
High Speed HC 10 8 40 0.17
CMOS
Advanced AS 50 1.5 200 8.5 5
Schottky
Advanced ALS 20 4 70 1 5
Low Power
Schottky
Advanced AC 4.5 175 0.02 5
CMOS 6 150 0.01 3
Advanced ACT 7 210 0.05 5
CMOS
Technology
Advanced AF
FAST
High Speed HCT
C-MOS
GHz C-MOS G
Low Voltaje LV
Low Voltaje LVT
TTL
Advancec ALVT
Low Voltaje
TTL

Familia CMOS (Complementary Metal-Oxide-Semiconductor).- Esta familia no utiliza un transistor

bipolar corriente como su dispositivo de amplificacin. En su lugar, utiliza un transistor de efecto de
campo. Los detalles de la operacin de las compuertas lgicas CMOS. Para hacerlo necesitaramos una
amplia explicacin de muchas nociones no triviales acerca de los Transistores de Efecto de Campo o
FETs tales como la diferencia entre FET's canal-p y canal-n y la diferencia entre depresin y
ensanchamiento del canal en un FET. La mayor ventaja de una familia CMOS es su consumo de potencia
extremadamente bajo. Una compuerta CMOS su consumo de potencia es extremadamente bajo. Una
compuerta CMOS consume y disipa solamente unos 2nW de potencia cuando es conmutada a 1 KHz; esto
es menos de la millonsima parte de la potencia disipada por una compuerta TTL, por ejemplo. Adems
de su minsculo consumo de potencia, la familia CMOS tiene la cualidad de una inmunidad al ruido
mejor que la inmunidad de la familia TTL y tan buena como la que posee la familia HTL. No es usual
encontrar estas dos ventajas en un mismo circuito electrnico. Los circuitos CMOS no utilizan sino
MOSFETS como componentes del circuito. Otra caracterstica de la CMOS. La familia CMOS no puede
clasificarse como lgica emisin de corriente, dado que prcticamente no circula corriente entre la
compuerta manejadora y la compuerta manejada, sino diferencias de potenciales.
Familia ECL (Emitter Coupled Logic).- Algunas veces denominada lgica de modalidad de corriente
(LMC), es uno de los tipos ms rpidos de lgica existente. Posee un tiempo tpico de retardo de
propagacin de solo 2ns. La familia estndar es la serie 10 000 (10K) y la compuerta bsica es la
OR/NOR. Obviamente, el margen del ruido de la ECL es bajo, aproximadamente 400mV, pero el circuito
tiene la ventaja de una salida en abanico alta (FAN-OUT). Esto se debe a los seguidores de emisor. Otra
ventaja sobre otros tipos de lgica es el hecho de que la generacin de ruido en la fuente de poder est
virtualmente eliminada, ya que la corriente que se toma de la fuente permanece casi constante aun cuando
tiene lugar la conmutacin.
Familia lgica de Inyeccin Integrada (Integrated Injection Logic). - Usualmente representada como
I2L, la lgica de inyeccin integrada consiste en un tipo de circuito lgico que se emplea en los C.I.'s en
gran escala. Sus ventajas principales son una densidad alta de empaque hasta de 200 compuertas por
milmetro cuadrado y una disipacin de potencia muy baja, aproximadamente de 100 mW por compuerta
a 1 MHZ. El circuito bsico es una extensin de la lgica de transistor directamente acoplado, pero sin los
problemas de la voracidad de corriente que origina variaciones en la excitacin existente para las entradas
de las compuertas, un transistor con caractersticas de entrada ligeramente diferentes que toma ms
corrientes que otros. La compuerta I2L evita esto mediante el transistor p-n-p. Este entrega una corriente
constante que penetra o se aleja de la base de la entrada de un transistor de varios colectores. Las
funciones lgicas tales como OR/NOR se puede producir fcilmente al conectar las salidas de los
colectores de ms de una compuerta exactamente como en las conexiones lgicas. Por tanto, se puede
construir una compuerta NOR.
Familia FET (transistores de efecto de campo). - Esta es una familia importante de dispositivos activos
que en la actualidad se estn usando extensamente en los circuitos lineales y digitales. Se usa el nombre
de efecto de campo porque la corriente que fluye a travs de un dispositivo FET (Field Effect Transistor)
se controla mediante el campo elctrico que se desarrolla entre sus terminales de entrada. Se necesita muy
poca corriente de entrada y por tanto todos los tipos de FET tiene una resistencia de entrada muy alta.
Algunas veces tambin se conocen como dispositivos unipolares, porque el flujo de corriente consiste
solamente en un tipo de portador de carga, que para un dispositivo de canal P slo son los huecos, y para
un dispositivo de canal N nicamente los electrones. Los diversos tipos de FET son
1.- Transistor de efecto de campo de union;
2.- Transistor de efecto de campo de silicio y xido metlico

Familia BiCMOS.- Una mejora importante es combinar entradas CMOS y manejadores TTL para formar
un nuevo tipo de dispositivos lgicos llamada lgica BiCMOS, de la cual las familias lgica LVT y
ALVT son las ms importantes. La familia BiCMOS tiene muchos miembros, entre ellos la lgica ABT,
la lgica ALB, la lgica ALVT, la lgica BCT y la lgica LVT.

CIRCUITOS LOGICOS
Los circuitos lgicos son agrupaciones de compuertas lgicas que efectan una o varias funciones
lgicas. Bsicamente se dividen en dos grandes grupos: Combinatorios y Secuenciales.
CIRCUITOS COMBINATORIOS
CIRCUITOS LOGICOS
ASINCRONOS
CIRCUITOS SECUENCIALES
SICRONOS
Un circuito combinatorio es todo aquel en el que su o sus salidas dependen exclusivamente del
valor instantneo de las variables de entrada.
Diagrama a bloques de un circuito combinatorio
En general un circuito combinatorio est compuesto por compuertas lgicas (bsicas y/o
universales) interconectadas entre s para efectuar alguna funcin lgica.

Los circuitos combinatorios se pueden clasificar en:
MEDIO
COMPLETO
SUMADORES / SUBSTRACTORES CON ACARREO
CON ACARREO ANTICIPADO
CODIFICADORES / DECODIFICADORES
MILTIPLEXORES / DEMULTIPLEXIRES
COMPARADORES DE MAGNITUD
GENERADORES DE CDIGO

CIRCUITOS SECUENCIALES
Definicin. - En general un circuito secuencial es aquel en el que el valor de su o sus salidas dependen no
solo del valor de las entradas actuales al circuito (entradas primarias), sino que dependen
tambin del estado anterior interno del mismo (entradas secundarias).
Diagrama a bloques de un Circuito Secuencial Asncrono
Debido a que las condiciones lgicas del circuito de entrada como en el de salida no ocurren
instantneamente, esto es debido al retardo inherente de las compuertas lgicas, de esta forma se
aprovecha el retardo que existe en las entradas secundarias, y se dice que los circuitos secuenciales
tienen memoria.
Prcticamente se puede identificar si un circuito es o no secuencial por medio de su

expresin matemtica.
Ejemplo. -
X A B C A D Se trata de un Circuito Combinatorio.

Z A f B g C Se trata de un Circuito Secuencial.

En general el retardo existente en las respuestas a las entradas secundarias no es proporcional,

debido al diferente nmero de compuertas por las que tienen que atravesar las seales de entrada para
producir alguna salida. Para sincronizar los diferentes retardos de las respuestas en las entradas
secundarias se utiliza un circuito de retardo que transfiera al mismo tiempo las excitaciones a las entradas
secundarias del circuito de entrada. Este tipo de circuito secuencial se conoce como sncrono.
Diagrama a bloques de un Circuito Secuencial Sncrono
NOTA: Los circuitos que en el diagrama a bloques de una configuracin secuencial sncrona son
los encargados de transferir a la llegada de un pulso de reloj las EXITACIONES a la entrada
del CIRCUITO DE ENTRADA son multivibradores biestables, estos circuitos son en s
mismos circuitos secuenciales (en origen asncronos).
Con respecto a los 2 esquemas anteriores debe decirse lo siguiente:

Un circuito secuencial asncrono es aquel en que tanto las entradas primarias como las secundarias actan
tan luego se presentan estas.
En un circuito secuencial sncrono las nuevas salidas solo se tendrn despus de que una seal de reloj
permita la conexin de las entras secundarias al circuito a travs de circuitos secuenciales bsicos.
Variables de Estado.- En un circuito lgico digital, las variables de estado son valores binarios
correspondientes a ciertas seales lgicas del circuito. Un circuito con n variables de estado binarias
tendr 2n estados posibles y es finito, nunca infinito, de modo que los circuitos secuenciales son llamados
algunas veces Mquinas de Estado Finitos
Seal de Reloj.- Los cambios de estados en los circuitos secuenciales en la modalidad de reloj, ocurren
en tiempos especificados por una seal de reloj que ocurre libremente.

MULTIVIBRADORES
- ASTABLES o INESTABLES (FREE RUNNING)

MULTIVIBRADORES - MONOESTABLES (ONE SHOOT)
- BIESTABLES (FLIP-FLOP)
MULTIVIBRADOR (M.V.).- Es un circuito que posee dos estados lgicos y es capaz de cambiar de
estado mediante ciertas condiciones.
MULTIVIBRADOR. ASTABLE.- Este M.V. oscila entre un estado y otro en razn a una constante R1C1
y R2C2 que establece la permanencia en uno u otro estado.
MULTIVIBRADORV MONOESTABLE.- Posee un estado estable (reposo) y un estado inestable

condicionado por un circuito RC.
MULTIVIBRADOR BIESTABLES.- Estos M.V. poseen dos estados estables, para cambiar de un
estado a otro, se tienen que satisfacer ciertas condiciones lgicas a su entrada.
MULTIVIBRADORES BIESTABLES.
(FLIP-FLOPs)
Los flip-flops son las unidades bsicas de todo circuito o sistema secuencial, bsicamente
pueden mantener un estado binario indefinidamente (siempre y cuando se les est suministrando
potencia al circuito) hasta que cambie alguna de las seales a su entrada para cambiar el estado
de sus salidas, por esta razn se les atribuye la caracterstica de elementos de memoria. La
principal diferencia entre los diversos tipos de Flip-Flops es el nmero de entradas que poseen y
la manera en la cual estas entradas condicionan la operacin que afectan las salidas del circuito.
Los Flip-Flops cuentan con tres tipos de seales: entradas, salidas y control. Las seales de
entrada son las que dan pie a la operacin del circuito, las seales de salida cambian en funcin
de las condiciones lgicas propias del tipo de Flip-Flop de que se trate. Las seales de control
determinan en que momento opera el circuito, esta seal es de mucha utilidad ya que de esta
manera se habilita o sincroniza el momento de su operacin.
Las seales de control pueden activar al Flip-Flop por nivel o por flanco, la primera se conoce como seal
de habilitacin (ENABLE) y la segunda como seal de reloj (CLOCK) y se abrevia CLK o CK. En el
caso de la seal de habilitacin por nivel este puede ser activo en Bajo o en Alto, en el caso de la seal de
reloj, esta puede ser por flanco de ascenso o subida (rising edge) o por flanco de descenso o bajada
(falling edge).

M.V. Habilitado M.V. Habilitado M.V. con reloj por M.V. con reloj por
por Nivel Alto por Nivel Bajo Flanco Ascendente Flanco Descendente
Existen cuatro tipos bsicos de Flip-Flops: el SR, el JK, el T y el D. Los tres ltimos se
implementan a partir del primero pudindose obtener cualquiera de los restantes a partir de
cualquiera de ellos.
Los principales tipos de multivibradores biestables son:
M.V. Tipo D M.V. tipo T M.V. tipo SR M.V. tipo JK

(DATA) (TOGGLE) Set to One Jumping &
Reset to Zero Keying
CK (Reloj).- La seal de reloj no se considera como entrada al circuito, esta es una seal de control de
mucha utilidad ya que de esta manera se habilita o sincroniza el momento de su operacin
Por convencin, a menos que se indique lo contrario, una seal de reloj es activa en alto, si los cambios de
estado ocurren en el borde ascendente del pulso de reloj o cuando el reloj permanece en la parte alta del
pulso.
El periodo de reloj T es el tiempo entre transiciones sucesivas en la misma direccin y la

frecuencia de reloj f es el recproco del periodo (f= 1/T).

FLIP-FLOP BSICO
Como todo circuito secuencial est determinado por el estado previo de las entradas. En otras
palabras, los bits de datos se mueven a travs de los circuitos secuenciales paso a paso. A
menudo los datos avanzan un paso cuando se recibe un pulso de un reloj (un circuito que emite
un flujo constante de pulsos). El bloque de construccin de la lgica secuencial es el flip-flop.
El Flip-flop bsico es el SR tambin llamado Latch o retentor. Las Salidas y siempre estn
en estados opuestos ( significa No )
Un circuito flip-flop puede ser construido a partir de dos compuertas NAND o dos compuertas
NOR como se muestra en la figura:
Flip-Flops Bsicos utilizando compuertas NOR y NAND
Cada flip-flop tiene dos salidas Q y Q , y dos entradas, SET (Activa) y RESET (Desactiva). Este
tipo de flip-flop es conocido como un Flip-Flop SR o un Flip-Flop SR de pestillo o retenedor
(LATCH). El flip-flop tiene dos estados tiles (SET y RESET). Cuando Q = 1 y Q = 0 , es
puesto en el Estado SET (o estado 1). Cuando Q = 0 y Q = 1 , est en el estado RESET (o

estado 0). Las salidas Q y Q son complementos el uno del otro y se conocen como la salida
normal y la complementada respectivamente. El estado binario del flip-flop se toma del valor de
la salida normal.
El flip-flop bsico con circuitos NAND opera con entradas normalmente en 1. A menos se
desee cambiar el estado del flip-flop. Si se aplica momentneamente un 0 a la entrada SET
provoca que Q vaya a 1 y Q vaya a 0, poniendo al flip-flop en el estado SET. Cuando ambas
entradas van a 0 simultneamente, ambas salidas van a 1. Esta condicin debe ser evitada para la
operacin normal del circuito.
Como se puede observar, este circuito en particular, cuenta con dos condiciones prohibidas:
S R Q Q
1 1 1 1 Para el Flip-Flop SR implementado con compuertas NOR
0 0 1 1 Para el Flip-Flop SR implementado con compuertas NAND
Flip-Flop SR pulsado
El flip-flop SR cronometrado se muestra en la Figura 4 se compone de un flip-flop NOR bsico y

dos compuertas AND. Las salidas de las dos compuertas AND se mantienen en 0 mientras el
pulso de reloj (o CK) es 0, independientemente de los valores la de entrada S y R. Cuando el
pulso de reloj pasa a 1, la informacin de las entradas S y R pasa a travs para el flip-flop bsico.
Con tanto S = 1 y R = 1, la ocurrencia de un pulso de reloj hace que las dos salidas para ir
momentneamente a 0. Cuando se retira el pulso, el estado del flip-flop es indeterminado, es
decir., Puede dar como resultado cualquiera de los estados, dependiendo de si la entrada sigue
siendo un 1 el SET o el RESET del flip-flop ms largo que la transicin a 0 en el extremo del
pulso.
Flip-Flop D pulsado
El flip-flop D se muestra en la Figura 5 es una modificacin del flip-flop SR cronometrado. La

entrada D va directamente a la entrada S y el complemento de la entrada D va a la entrada R. La
entrada D es muestreada durante la ocurrencia de un pulso de reloj. Si es 1, el flip-flop se cambia
al estado de SET (a menos que ya se ha establecido). Si es 0, el flip-flop pasa al estado CLEAR.

Figura 5. flip-flop D pulsado
(a) Diagrama lgico con compuertas NAND
(b) Smbolo grfico
(c) Tabla de Transicin
Flip-Flop JK pulsado
Un flip-flop JK es un refinamiento del flip-flop SR en que el estado indeterminado del tipo SR se

define en el tipo JK . Las entradas J y K se comportan como entradas S y R para establecer y
restablecer el flip -flop (tenga en cuenta que en un flip-flop JK, la letra J es para SET y la letra K
es RESET). Cuando un lgico 1 se aplican simultneamente tanto a las entradas J y K, el flip -
flop cambia a su estado de complemento, es decir, Si Q = 1, entonces cambia a Q = 0 y
viceversa.
Un flip-flop JK pulsado se muestra en la Figura 6. La salida Q se AND con las entradas K y CK

para que el flip-flop se restablesca durante un pulso de reloj slo si Q previamente era 1. Del
mismo modo, la salida Q es AND con las entradas J y CK para que el flip-flop se establesca con
un pulso de reloj slo si Q previamente era 1.
Tenga en cuenta que debido a la conexin de retroalimentacin en el flip-flop JK, una seal de
CK que permanece en un 1 (mientras que J = K = 1), una vezque las salidas han sido
complementadas har que las salidas tengan transiciones repetidas y continuas. Para evitar esto,
los impulsos de reloj deben tener una duracin de tiempo menor que el retardo de propagacin a
travs del flip-flop. La restriccin en el ancho de pulso se puede eliminar con un maestro-esclavo
o una construccin disparada por flanco. El mismo razonamiento se aplica tambin al flip -flop T
presentado a continuacin.

Flip-Flop T pulsado
El flip-flop T es una versin de entrada nica del flip-flop JK. Como se muestra en la Figura 7, el
flip-flop T se obtiene a partir del tipo JK si ambas entradas estn unidas entre s. La salida del
flip-flop T "cambia" con cada pulso de reloj.
Flip-Flop SR sncrono
Este Latch ignora los datos en S y R hasta la llegada del pulso de reloj (o habilitacin). Entonces
cambia su estado.
Flip-Flop D (Data o Delay)

El Flip-Flop D almacena las Salidas actuales entre pulsos de reloj
Flip-Flop JK (Jumping & Keying)

El Flip-Flop JK permite que ambas entradas permanezcan en Alto H (en tal caso, sus salidas se
complementan o cambian de estado en cada pulso de reloj)

FLIP-FLOPS OPERADOS POR FLANCO.

Los flip-flops disparados por flanco son otro tipo de flip-flops que se sincronizan durante una
transicin del pulso de reloj. Cuando la entrada del pulso de reloj excede un umbral especfico,
las entradas estn bloqueadas y el flip-flop no se ve afectado por otros cambios en las entradas
hasta que el pulso de reloj regresa a 0 y ocurra otro pulso. Algunos flip-flops disparados por
flanco operan durante la transicin en el flanco positivo del pulso de reloj (positive-edge-
triggered), y otros en el flanco negativo del pulso de reloj (negative-edge-triggered). El
diagrama lgico de un flip-flop tipo D disparado por flanco positivo es mostrado a
continuacin:
Flip-Flop Tipo D Maestro-Esclavo Operado por flanco Positivo
Nota.- Cuando se utilizan diferentes tipos de flip-flops en el mismo circuito, debe asegurarse que todas las
salidas de los flip-flops efecten sus transiciones al mismo tiempo, p.ejem. Durante el flanco negativo o
positivo del pulso de reloj.

FLIP-FLOPS MAESTRO-ESCLAVO.
Dejar tarea sobre los Flip-Flops Maestro-Esclavo

http://wearcam.org/ece385/lectureflipflops/flipflops/
Un flip-flop maestro-esclavo est constituido por dos flip-flops separados conectados en cascada. Un
circuito sirve como maestro y el otro como esclavo que sigue al maestro.
Este circuito proporciona un aislamiento entre el Maestro y el Esclavo para marcar la transferencia de
datos cuando el reloj cambia de nivel Bajo a nivel Alto. El flip-flop maestro es habilitado durante el
flanco ascendente del reloj CK y el flip-flop esclavo es deshabilitado por el inversor. La informacin en
las terminales S y R externas es aceptada por el flip-flop maestro, esta informacin se mantiene en el
maestro dado que el esclavo est deshabilitado. Cuando el pulso retorna a 0, el flip-flop maestro es
deshabilitado y el esclavo es habilitado. El flip-flop esclavo entonces asume el mismo estado que el
maestro. Esta configuracin evita que las posibles transiciones a la entrada del flip-flop maestro durante el
tiempo en que se encuentra habilitado pudieran cambiar la condicin del flip-flop generndose as
transiciones espurias a la salida, de esta manera el flip-flop esclavo siempre asume el ltimo estado
estable del maestro.
Flip-Flop Maestro-Esclavo y representacin equivalente
Este Flip-Flop asegura que la informacin aparezca a la salida solo cuando el pulso de reloj cambia de
alto a bajo que es cuando se deshabilita el maestro y se habilita el esclavo, asegurando as la transferencia
del ltimo estado estable presente a la entrada del maestro

OPERACIN DE LOS DIFERENTES FLIP-FLOPs
FLIP-FLOP TIPO D.
Operacin de un M.V. tipo D.- Este circuito (sncrono asncrono) funciona de la siguiente manera:
La informacin presente en la entrada D se transfiere a Q siempre que la seal de control (o reloj) se
hace verdadera; Si la seal de control se hace falsa, aunque cambie D, Q se mantiene.

FLIP-FLOP TIPO T.
Operacin de un M.V. tipo T.- Este circuito cuando su entrada se hace verdadera, adoptara su estado
complementario de Q inmediatamente al arribo de la seal de control.

FLIP-FLOP TIPO SR.
Operacin de un M.V. tipo SR.- Este M.V. obedece a las siguientes reglas:
SET TO ONE
RESET TO ZERO
1.- SET TO ONE. - Cuando la entrada S=l, R=0, Q adopta el estado alto (uno) permanece en l.
2.- RESET TO ZERO.- Cuando S=0 y R=1, Q pasa al estado falso (cero) permanece en l.
3.- Cuando ambas entradas son falsas (0) no cambia.
4.- En este circuito se prohbe la condicin de entrada S=R=l porque se indefine su salida.

FLIP-FLOP TIPO JK.
Operacin de un M.V. tipo JK.- Este circuito es el M.V. ms poderoso de todos los que hay, puede
operar cuando sus dos entradas son verdaderas al mismo tiempo, las otras tres combinaciones de
entrada obedecen las reglas del M.V. SR. Cuando ambas entradas J=K=l el circuito adopta su
estado complementario (se comporta como M.V. tipo T).

TERMINALES DOMINANTES.
Existen otros tipos de M.V. biestables que son una variante de las anteriores a los cuales se les han
adicionado una o dos terminales de control llamadas dominantes. Estas terminales son conocidas como
SET PRESET y RESET CLEAR. Estas terminales sirven para poner en alto (SET) o poner en bajo
(CLEAR) la salida Q del Flip-Flop, independientemente de las condiciones lgicas de la entrada, pues la
condicin de las terminales dominantes prevalecen independientemente de las entradas al M.V. o su
estado. Estas seales pueden actuar en forma sncronas o asncronas con respecto a las seal de control
(reloj). Una variante muy til cuando se tienen ambas terminales dominantes es que alguna de ellas
prevalezca sobre la otra, tal es el caso de los Flip-Flop's tipo COS (Clear Override Set) "CLEAR
prevalece sobre SET" y SOC (Set Override Clear) "SET prevalece sobre CLEAR". Estas seales pueden
operar de forma sncrona o asncrona con respecto a la seal de reloj. P. ejem. SET sncrono y CLEAR
asncrono.
Terminales dominantes: (a) Activa en alto (b) Activa en bajo.
En el ejemplo anterior obsrvese que las entradas dominantes conmutan al Flip-Flop a su condicin
dominante y permanecer en l an despus de que dicha seal se haya retirado. Cuando alguna de las
terminales dominantes se encuentra activada no importa que se cumplan las condiciones de operacin
normal a su entrada, su salida permanecer en la condicin dominante.

SINCRONIA.
En arreglos complejos de M.V.'s biestables, la idea de sincrona debe interpretarse de la siguiente

manera:
Arreglo Asncrono
Arreglo naturalmente lento, pero sencillo de disear.
Arreglo Sncrono
Arreglo rpido pero difcil de disear.
Arreglo Asncrono-Sncrono
El compromiso entre rapidez y sencillez de diseo.

METODOS DE SIMPLIFICACION DE FUNCIONES
A.- Algebra de Boole.- Para funciones de n variables (resulta complicado).

B.- Mapas de Karnaugh.- El mejor mtodo para funciones hasta de 5 variables.
C.- Mtodo de Quinne-McCluskey.- Este mtodo puede usarse para funciones de n variables y es
susceptible de tcnicas de computacin.
D.- Mtodos Computacionales.- Estos mtodos vienen integrados en paquetes de diseo lgico
enfocados a PLD's (Programmable Logic Device) y CPLDs (Complex PLDs) y los algoritmos
utilizados son propiedad de las compaas del software. Ejemplo.- PALASM (Monolithic
Memories Inc.), ABEL (Data I/O), PROLOGIC (Texas Instruments Inc.), PLAN y OPAL (National
Semiconductors), CUPL (Logical Devices Inc.), ISP Synario y ISP Lever (Lattice Semiconductors
Corp.). ISE Design Suite (Xilinx). Etc.

DIAGRAMA DE VENN
Los diagramas de Venn son ilustraciones usadas en la rama de la matemtica conocida como
teora de conjuntos. Estos diagramas se usan para mostrar grficamente la relacin matemtica o
lgica entre diferentes grupos de cosas (conjuntos), representando cada conjunto mediante un
valo o crculo. La forma en que esos crculos se sobreponen entre s muestra todas las posibles
relaciones lgicas entre los conjuntos que representan. Por ejemplo, cuando los crculos se
superponen, indican la existencia de subconjuntos con algunas caractersticas comunes.
Diagrama de Venn mostrando la interseccin de dos conjuntos.
ORIGENES E HISTORIA
Los diagramas de Venn reciben el nombre de su creador, John Venn, matemtico y filsofo
britnico. Estudiante y ms tarde profesor en el Caius College de la Universidad de
Cambridge, desarroll toda su produccin intelectual entre esas cuatro paredes.
Venn introdujo el sistema de representacin que hoy conocemos en julio de 1880 con la
publicacin de su trabajo titulado De la representacin mecnica y diagramtica de
proposiciones y razonamientos 1 2 3 en el Philosophical Magazine and Journal of Science,
provocando un cierto revuelo en el mundo de la lgica formal. Aunque la primera forma de
representacin geomtrica de silogismos lgicos se atribuye comnmente a Gottfried Leibniz, y
fue luego ampliada por George Boole y Augustus De Morgan, el mtodo de Venn superaba en
claridad y sencillez a los sistemas de representacin anteriores, hasta el punto de convertirse con
el tiempo en un nuevo estndar. Venn fue el primero en formalizar su uso y en ofrecer un
mecanismo de generalizacin para los mismos.
Ms adelante desarroll algo ms su nuevo mtodo en su libro Lgica simblica, publicado en
1881 con el nimo de interpretar y corregir los trabajos de Boole en el campo de la lgica
formal. Aunque no tuvo demasiado xito en su empeo, su libro se convirti en una excelente
plataforma de ejemplo para el nuevo sistema de representacin. Sigui usndolo en su siguiente
libro sobre lgica (Los principios de la lgica emprica, publicado en 1889), con lo que los
diagramas de Venn fueron a partir de entonces cada vez ms empleados como representacin de
relaciones lgicas.
La primera referencia escrita al trmino "diagrama de Venn" de la que se tiene constancia es muy
tarda (1918), en el libro A Survey of Symbolic Logic, de Clarence Irving Lewis.4 5 6
Los diagramas de Venn se emplean hoy da para ensear matemticas elementales y para reducir
la lgica y la Teora de conjuntos al clculo simblico puro. Se suelen usar tambin en el aula

diagramas de Venn de dos o tres conjuntos como herramienta de sntesis, para ayudar a los
estudiantes a comparar y contrastar dos o tres de elementos; en este uso, se incluyen dentro de
cada elemento las caractersticas exclusivas, y en las intersecciones, las comunes con los otros.

PRINCIPIO DE DUALIDAD
Toda proposicin o identidad algebraica deducible de los postulados de Boole siguen siendo vlidas si
todas las operaciones ( ) y () y los elementos identidad CEROS y UNOS son intercambiables.
Ejemplo.-
(0 A) ( B C ) 1 (1 A) ( B C ) 0
POSTULADOS DEL ALGEBRA DE BOOLE
SHANNON CLAUDE
Matemtico Norteamericano nacido el 20 de abril de 1916 en la ciudad de Gasylos en el estado de

Michigan, destaca en el campo de la ciencia por sus estudios acerca de la lgica simblica a problemas de
ingeniera en el rea de circuitos elctricos, en el desarrollo de una teora matemtica de la comunicacin
usando una analoga entre conceptos de entropa e informacin, as mismo como la criptografa
matemtica y mquinas computadoras, dada su importancia de su trabajo algunos teoremas llevan su
nombre, como por ejemplo, Formula de Shannon, Lmite de Shannon, Teorema de Shannon, McMillan,
Brerman y Shannon que es una cantidad de informacin, algunos de sus libros ms conocidos son Una
Teora Matemtica de la Comunicacin. Comunicacin en Presencia de Ruido.

METODO DE SHANON
La expresin algebraica que representa un problema lgico puede obtenerse por dos caminos a partir de
la TABLA DE VERDAD del mismo.
I.- Usando los UNOS de la o las salidas.
II.- Usando los CEROS de la o las salidas.
Cuando se usan los UNOS se procede de la siguiente manera:
La funcin de salida tendr tantos trminos en DISYUNCION como UNOS tengan la salida; los
trminos sern la CONJUNCION de las variables de entrada con sus valores naturales.
Si se utilizan los CEROS:
La funcin de salida tendr tantos trminos en CONJUNCION como CEROS tengan su salida y
cada trmino ser la DISYUNCION de las variables de entrada complementadas
Ejemplo.- Supngase que un circuito lgico esta enunciado por la siguiente tabla de verdad. Derive las
ecuaciones usando CEROS y UNOS de acuerdo a los lineamientos anteriores.
Solucin.
Para los UNOS:
Y ( A B C) ( A B C) A B C) ( A B C)
Z ( A B C) ( A B C) ( A B C) ( A B C)
Para los CEROS:

Lo cual es equivalente a:

Tarea: Analizar el circuito de la siguiente figura para saber su funcin.

Respuesta: Z ( A B ) ( A B C ) A C ) A
LLENADO DE TABLAS DE VERDAD
Para expresar la informacin contenida en cualquier tabla de verdad se recurre al Mtodo de Shannon el
cual establece lo siguiente.
III.- Si el resultado se obtiene en forma de suma de productos o SOP (Disyuncin de Conjunciones) cada
producto incluir las variables con sus valores de la tabla.
IV.- Si la funcin se obtiene a partir de producto de sumas o POS (Conjuncin de Disyunciones) cada
suma incluir las variables con valores contrarios a los que se tiene en la tabla.
Ejemplos.- Obtener la informacin de la siguiente tabla de verdad tanto como suma de productos
y producto de sumas:
Compuerta OR
Suma de Productos (SOP) Producto de Sumas (POS)

Z ( A B) ( A B) ( A B ) Z A B
Z AB Z ( A B) ( A B) ( A B )
Compuerta AND

Z A B
Z ( A B) ( A B) ( A B)
Z ( A B ) ( A B) ( A B)

Compuerta XOR

Z ( A B) ( A B) Z ( A B) ( A B)
Z ( A B ) ( A B) Z ( A B) ( A B)
I.- Obtencin de la salida utilizando los UNOS.
II.- Obtencin de la salida utilizando los CEROS.
De los resultados anteriores se debe concluir que:
( A B) ( A B) ( A B) A B *
3 trminos 1 trmino
( A B ) ( A B) ( A B) A B *
* Lgicamente estos sern las expresiones representativas de los circuitos.

Para el caso de Z A B tenemos dos posibles implementaciones utilizando compuertas
lgicas bsicas:

TEOREMA DE DeMORGAN
Obsrvese los siguientes conjuntos:
A B A B
Unin Interseccin
O Y
Disyuncin Conjuncin
A B A B
A B A B

De los esquemas anteriores resulta:
A+B = A B
Forma fundamental del poderoso Teorema de DeMorgan.
A B = A+B
Sus variantes serian:
A B A B AB A B
Teorema general de DeMorgan
A B A B A B A B
f ( A, B, C ,...,,) f ( A, B, C ,...,,)
A B AB A B A B
Para implementar con circuitos universales cualquier funcin lgica siempre se niega dos veces cualquier
funcin y enseguida se aplica exhaustivamente el teorema de DeMorgan hasta incluya solo cruces si se
trata de implementar con compuertas NOR, o solo puntos si la implementacin se va a realizar con
compuertas NAND.
Ejemplo. - Obtener con circuitos universales (NAND, NOR) las funciones lgicas bsicas (AND, OR).

Ejercicio: Realizar con circuitos universales la funcin XOR.
AB A BA B A BA B A B A B A B A B Utilizando compuertas
AB A B AB A B A B A B NAND
AB A B A B A B A B A B A B Utilizando compuertas
A B A B A B A B A B A B A B A B NOR
Ejercicio.- Implementar con compuertas NOR la siguiente funcin: S = A (B C D)

S = A (B C D) Al negar dos veces la funcin esta no se altera
= A (B C D)
Se niegan los trminos en conjuncin
= A (B C D)
S = A (B C+D) La representacin con compuertas es:

Ejercicio: Demostrar que los circuitos de las siguientes figuras son equivalentes.
Data Router
Del primer y segundo circuito tenemos:
Z A Y B Y A Y B Y ( A Y ) (B Y )
Por lo tanto son equivalentes.

FUNCIONES BOOLEANAS
Una funcin booleana es una variable binaria cuyo valor es igual al de una expresin algebraica en la que
se relacionan entre si las variables binarias por medio de las operaciones lgicas bsicas: Producto
Lgico, Suma Lgica e Inversin Lgica.
Se representa una funcin lgica por la expresin:
f f ( a, b, c, d ,...)
El valor lgico de f depende de las variables a , b, c, d ,...
Se llama trmino cannico de una funcin lgica a todo producto o suma donde aparezcan todas
las variables involucradas cada uno de los trminos en su forma directa o inversa. Al primero de
ellos se le llama Producto Cannico o Minitrmino (miniterm) y al segundo de ellos se le
denomina Suma Cannica o Maxitrmino (Maxiterm).
Por ejemplo, si tenemos una funcin de 3 variables f ( A, B, C ) el trmino A B C es un

producto cannico y el trmino A B C es una suma cannica.
Para mayor facilidad de representacin el producto cannico se expresa mediante un nmero

decimal equivalente al binario obtenido al sustituir las variables por un 1 (UNO) si la variable
est en su forma directa o un 0 (CERO) si la variable est en su forma inversa y ordenadas con
un criterio determinado segn aparezca su forma directa o complementada.
Cuando operamos con sumas cannicas, el orden de asignacin de los dgitos binarios se
invierte, y a una variable complementada se le asigna el 1 y a una variable no complementada
el digito 0.
Ejemplo.-
0110 6 En este caso m6 o minitrmino 6
0110 6 En este caso M6 o Maxitrmino 6
Nota:- Para fines de la enumeracin, la primera variable del sistema tomar siempre el peso del bit menos
significativo (LSB).
Representar la siguiente funcin lgica por su equivalente decimal.
f (C , B, A) C B A C B A C B A
f (C , B, A) 3 (2,5, 6)
El orden no importa
El smbolo representa una suma lgica.

Ejercicio.- Encontrar la ecuacin decimal para la siguiente funcin lgica.
f (C , B, A) (C B A) (C B A) (C B A)
f (C , B, A) 3
(3,5,0)
El orden no importa
El smbolo representa un producto lgico.
Ejercicio.- Obtener las expresiones de Suma de Trminos Mnimos y Producto de Trminos

Mximos de la siguiente tabla:
X Y Z f1 f2
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
YZ YZ 1,4, 7
1 4 7
Z 3,5, 6, 7
3 5 6 7
0, 3, 6
6 3 0
) 0, 1, 2, 4
4 2 1 0
A las funciones de Boole expresadas como una suma de trminos mnimos o producto de
trminos mximos, se dice que la expresin est en su forma cannica.

En general para un sistema de 2 variables

ORIGEN DE LAS FUNCIONES LOGICAS
De los siguientes diagramas:
Multivibrador Tipo SR
Multivibrador Tipo D
Multivibrador Tipo JK
La informacin contenida en una TABLA DE VERDAD puede obtenerse aplicando el

llamado METODO DE SHANON; esta informacin es del tipo ALGEBRAICO y tendr dos
posibilidades:
- Si se usan los UNOS de las salidas.
- Si se usan los CEROS de las salidas.

Ejercicio.- En un sistema de cuatro variables se tiene la siguiente funcin:

f A B C A D
Encontrar el origen de esta funcin. Para saberlo se requiere aplicar sistemticamente el teorema:
a) A B A B A
b) A (B B ) A l A
Ejemplo.- El trmino A B en un sistema de 3 variables proviene de:
A B C A B C A B (C C ) A B ( 1 ) A B
Variable flotante insertada de acuerdo al teorema (C C) 1
Ejemplo. - Expandir la siguiente funcin:
f A BC D
AB A B ABC ABC AD A D
A BC A BC A BC A BC A BC D A BC D A BC D A BC D
A B D A B D A B D A B D
A BC D A BC D A BC D A BC D A BC D A BC D A BC D A BC D
A BCD ABCD A BCD ABCD
A BCD ABCD ABCD ABCD ABCD ABCD ABCD ABCD
Cuando una funcin se da en todos sus trminos incluyendo TODAS las variables del sistema, se
dice que la funcin tiene su FORMA CANONICA y cada trmino se denomina MINITERMINO
(miniterm) en la FORMA CANONICA DISYUNTIVA (+) y MAXITERMINO (Maxiterm) en la
FORMA CANONICA CONJUNTIVA (.).
f AB AB f (A B) (A B)
minitrminos (m) Maxitrminos (M)

SUMA DE TERMINOS MNIMOS
Se haba dicho antes que para n variables binarias se pueden obtener de 2n trminos mnimos
diferentes y que cualquier funcin de Boole puede expresarse como una suma de trminos mnimos.
Los trminos mnimos cuya suma define la funcin de Boole son aquellos que dan el 1 de la funcin en
una tabla de verdad.
Si una funcin no est en la forma de suma de trminos mnimos se puede llegar a ella llevando la
expresin a una suma de trminos Y, enseguida se inspecciona cada termino para ver si contiene todas
las variables. Si le hace falta una o ms variables, se expande el termino aplicando la funcin Y a una
expresin donde es una de las variables faltantes.
Ejemplo.- Expresar la funcin de Boole como suma de trminos mnimos y su equivalente decimal.
f A B C
A A( B B ) A B A B
A B (C C ) A B C A B C
A B (C C ) A B C A B C
B C B C ( A A) A B C A B C
f ( A B C) ( A B C) ( A B C ) ( A B C) ( A B C)
f 5 (1, 4,5, 6, 7)
Los trminos entre parntesis son los trminos mnimos de la funcin. Las letras entre parntesis
continuacin de la f forman la lista de las variables en el orden tomado cuando el termino mnimo se
convierte en trmino Y.

PRODUCTO DE TERMINOS MXIMOS
Expresar la funcin de Boole

F ( a , b, c ) a b a c
Como un producto en la forma de trminos mximos
F a b a c
F a b(c c ) a c(b b ) a b c a b c a b c a b c
F 4 (7, 6,3,1)
F 4(0, 2, 4,5)
Ejercicio.-
F ( x y x ) ( x y z)
F ( x x ) ( x y ) ( z x) ( z y )
F ( x y ) (b z ) ( y z )
x y ( x y) ( z z )
x z ( x z) ( z y )
( x y z) ( x y z)
y z ( y z) ( x x )
( x y z) ( x y z)
Cuando en una funcin booleana algunos de los trminos no contienen todas las variables se dice que est
expresado en forma normalizada.
F1 y ( x y ) ( x y z )
F2 x ( y z ) ( x y z w)
Una funcin booleanas puede ser expresada en forma no normalizada.
F3 ( A B C D ) ( A B C D )
Simplificar las siguientes funciones de Boole al menor nmero de literales.

RELACION ENTRE MINITERMINOS Y MAXITERMINOS
Representacin y manejo de trminos mnimos en diagramas de Venn.
AB AB AB AB

A B B A BB
A A 1
Escriba aqu la ecuacin.
(Todos los minitrminos de una funcin de dos variables).
Diagrama de Venn para un sistema de TRES variables (8 Trminos mnimos)
A B C A B C A B C A B C
A B C A B C A B C ABC

Representar por Diagramas de Venn la siguiente funcin:
f AB AC BC
En general: AB AC BC
Conjuncin resultante incluida

Variable A en un trmino
y su complemento en el otro
La funcin solo requiere a los trminos AB AC por lo que BC queda excluida de la solucin
porque ya se encuentra incluida dentro de los otros dos trminos anteriores. A esto se reconoce
como el Teorema del Termino Incluido.
Por dualidad:
F= A B A C B C) = A B A C
CONCLUSION:
Se observa que los trminos A C A B toman en cuenta entre los dos al tercer trmino B C.
Esto da lugar al TEOREMA DEL TERMINO INCLUIDO; se dice entonces que el trmino B C est
incluido en los trminos A C A B .

Prueba algebraica del TRMINO INCLUIDO:

AB AC BC AB AC BC A A AB AC ABC ABC
1 Complementada
AB AC
(A B A C B C AA AC AB BC B C
0
ABC AB BC AC ABC BC
Complementada
Simplificando: BC BC BC
B C

En los trminos incluidos pueden incluirse a otros trminos incluidos no tan aparentes como lo
ilustra el siguiente ejemplo:
f AB AC CDE ABCD
Incluye A B C Incluye a DE incluye a ABD
NOTA: Recurdese que este teorema se debe aplicar a funciones que han sido reducidas con auxilio de
los teoremas ms usuales.
Incluye a BC D
f AB AC ABD AD
Incluye a BC
Representar por Diagramas de Venn la siguiente funcin:
A B C + A B C = A+ A B C = B C

Ejercicio: Determinar cul es el trmino incluido de la siguiente funcin:
f A C AB AC
Variable Complementada
f AB AAC ABC ACC
f AB AAC ABC ACC
0 0
f A B ABC
f A B

METODO DE PRUEBA POR INDUCCION PERFECTA
Consiste este mtodo en tabular la funcin que se desea analizar donde sus orgenes y
comparar las columnas resultantes para reconocer su igualdad.

0 0 0 1 0 1 1 1 1 1 0 0
0 1 0 1 1 0 1 0 0 1 1 0
1 0 0 1 1 0 0 1 0 1 1 0
1 1 1 0 1 0 0 0 0 0 1 1
Columnas iguales demuestran que: y que

Tambin que:
y que
Decimal Binario minitrminos Maxitrminos

ABC m's Ms
0 000 ABC m A B C M
1 001 ABC m A B C M
2 010 ABC m A B C M
3 011 ABC m A B C M
4 100 ABC m A B C M
5 101 ABC m A B C M
6 110 ABC m A B C M
7 111 ABC m A B C M
Tabla que relaciona convencionalmente minitrminos y Maxitrminos.
m M = Disyuncin (minitrminos)
= Conjuncin (Maxitrminos)

Ejercicio.- Obtener las expresiones de suma de trminos mnimos (miniterms) y producto de trminos
mximos (Maxiterms) de la siguiente tabla:
C B A X Y
0 0 0 0 0 X=X(m1 ,m 2 , m 4 , m 7 )
0 0 1 1 0 Y=Y(m3 ,m5 , m 6 , m 7 )
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
X= (1,2, 4, 7)
1 0 1 0 1 Y= (3,5, 6, 7)
1 1 0 0 1
X = (0, 3, 5, 6)
1 1 1 1 1
Y = (0, 1, 2, 4)
X ABC ABC ABC ABC

Para los minitrminos
Y ABC ABC ABC ABC
X A B C A B C A B C A B C
Para los Maxitrminos
Y A B C A B C A B C A B C
La representacin en Lgica de Escalera de Relevadores de los minitrmicos y Maxitrminos para
X 1,2,4,7 y X 0,3,5,6

Tarea. - De cada uno de los siguientes circuitos: Obtener la tabla de verdad, las ecuaciones respectivas y
la funcin en minitrminos y Maxitrminos .

Con este ejemplo se pretende establecer una de las necesidades esenciales del diseador de
circuitos lgicos para lograr configuraciones complejas, ntese como muy rpidamente se complica la
seal de salida, lo cual hace que independientemente a partir de cierto nivel, se complique la
aplicacin directa del lgebra de Boole. En su lugar, en este tipo de configuracin, se le llama
intuitivas (que se repiten a bloques).
Lo que debe hacerse, es encontrar el algoritmo que describa la operacin, funcin o
configuracin del circuito. Una vez conociendo el tipo de operacin, las funciones de salida no
presentan problemas y los errores de manipulacin algebraica se reducen al minino.
Z = A B C = (1,2,4,7)
Z AB AB C AB AB C
Z AB AB C AB AB C
Z ABC ABC ABC ABC

Reordenando:
Z ABC ABC ABC ABC
Para los Ceros:
Z A B C A B C A B C A B C

Utilizando el algoritmo encontrado para un sistema de cuatro variables:

Z AB AB CD CD AB AB CD CD
AB AB CD CD AB AB CD CD
A B C D ABCD ABCD ABCD

A B C D ABCD A B C D ABCD
Reordenando:
Z ABCD ABCD ABCD ABCD

Z=A B C D
(1, 2, 4, 7, 8, 11, 13, 14)
CONCLUSION: La salida de cualquier arreglo de "O exclusivas" XOR ser verdadera cuando un
trmino mnimo impar de variables de entrada sean verdaderas.

Ejemplo. - Escribir la funcin del siguiente circuito utilizando el algoritmo encontrado.
(1, 2, 4, 7, 8, 11, 13, 14)
Z AB AB CD CD AB AB CD CD
CONCLUSION: El nmero de trminos es la mitad de las combinaciones totales.

1 compuerta 2 variables 1 termino
2 compuertas 3 variables 4 trminos

Tarea.- Mapear la siguiente funcin y obtener el circuito equivalente:
Ejercicio. Obtnganse las expresiones para un arreglo XOR de un sistema de 8 variables

Z ABCDEFGH
H G F E D C B A Z
0 0 0 0 0 0
0 0 0 0 1 1
0 0 0 1 0 1
0 0 0 1 1 0
0 0 1 0 0 1
0 0 1 0 1 0
0 0 1 1 0 0
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 0 1 0
0 1 0 1 0 0
0 1 0 1 1 1
0 1 1 0 0 0
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 0
1 0 0 0 0 1
1 0 0 0 1 0
1 0 0 1 0 0
1 0 0 1 1 1
1 0 1 0 0 0
1 0 1 0 1 1
1 0 1 1 0 1
1 0 1 1 1 0
1 1 0 0 0 0
1 1 0 0 1 1
1 1 0 1 0 1
1 1 0 1 1 0
1 1 1 0 0 1
1 1 1 0 1 0
1 1 1 1 0 0
1 1 1 1 1 1
1 0 0 0 0 0 1
1 0 0 0 0 1 0
1 0 0 0 1 0 0
1 0 0 0 1 1 1
1 0 0 1 0 0 0
1 0 0 1 0 1 1
1 0 0 1 1 0 1
1 0 0 1 1 1 0
1 0 1 0 0 0 0
1 0 1 0 0 1 1
1 0 1 0 1 0 1
1 0 1 0 1 1 0
1 0 1 1 0 0 1
1 0 1 1 0 1 0
1 0 1 1 1 0 0
1 0 1 1 1 1 1
1 1 0 0 0 0 0
1 1 0 0 0 1 1
1 1 0 0 1 0 1
1 1 0 0 1 1 1
1 1 0 1 0 0 1
1 1 0 1 0 1 0
1 1 0 1 1 0 0
1 1 0 1 1 1 1
1 1 1 0 0 0 1
1 1 1 0 0 1 0
1 1 1 0 1 0 0

1 1 1 0 1 1 1
1 1 1 1 0 0 0
1 1 1 1 0 1 1
1 1 1 1 1 0 1
1 1 1 1 1 1 0
1 0 0 0 0 0 0 1
1 0 0 0 0 0 1 0
1 0 0 0 0 1 0 0
1 0 0 0 0 1 1 1
1 0 0 0 1 0 0 0
1 0 0 0 1 0 1 1
1 0 0 0 1 1 0 1
1 0 0 0 1 1 1 0
1 0 0 1 0 0 0 0
1 0 0 1 0 0 1 1
1 0 0 1 0 1 0 1
1 0 0 1 0 1 1 0
1 0 0 1 1 0 0 1
1 0 0 1 1 0 1 0
1 0 0 1 1 1 0 0
1 0 0 1 1 1 1 1
1 0 1 0 0 0 0 0
1 0 1 0 0 0 1 1
1 0 1 0 0 1 0 1
1 0 1 0 0 1 1 0
1 0 1 0 1 0 0 1
1 0 1 0 1 0 1 0
1 0 1 0 1 1 0 0
1 0 1 0 1 1 1 1
1 0 1 1 0 0 0 1
1 0 1 1 0 0 1 0
1 0 1 1 0 1 0 0
1 0 1 1 0 1 1 1
1 0 1 1 1 0 0 0
1 0 1 1 1 0 1 1
1 0 1 1 1 1 0 1
1 0 1 1 1 1 1 0
1 1 0 0 0 0 0 0
1 1 0 0 0 0 1 1
1 1 0 0 0 1 0 1
1 1 0 0 0 1 1 0
1 1 0 0 1 0 0 1
1 1 0 0 1 0 1 0
1 1 0 0 1 1 0 0
1 1 0 0 1 1 1 1
1 1 0 1 0 0 0 1
1 1 0 1 0 0 1 0
1 1 0 1 0 1 0 0
1 1 0 1 0 1 1 1
1 1 0 1 1 0 0 0
1 1 0 1 1 0 1 1
1 1 0 1 1 1 0 1
1 1 0 1 1 1 1 0
1 1 1 0 0 0 0 1
1 1 1 0 0 0 1 0
1 1 1 0 0 1 0 0
1 1 1 0 0 1 1 1
1 1 1 0 1 0 0 0
1 1 1 0 1 0 1 1
1 1 1 0 1 1 0 1
1 1 1 0 1 1 1 0
1 1 1 1 0 0 0 0
1 1 1 1 0 0 1 1
1 1 1 1 0 1 0 1

1 1 1 1 0 1 1 0
1 1 1 1 1 0 0 1
1 1 1 1 1 0 1 0
1 1 1 1 1 1 0 0
1 1 1 1 1 1 1 1
1 0 0 0 0 0 0 0 1
1 0 0 0 0 0 0 1 0
1 0 0 0 0 0 1 0 0
1 0 0 0 0 0 1 1 1
1 0 0 0 0 1 0 0 0
1 0 0 0 0 1 0 1 1
1 0 0 0 0 1 1 0 1
1 0 0 0 0 1 1 1 0
1 0 0 0 1 0 0 0 0
1 0 0 0 1 0 0 1 1
1 0 0 0 1 0 1 0 1
1 0 0 0 1 0 1 1 0
1 0 0 0 1 1 0 0 1
1 0 0 0 1 1 0 1 0
1 0 0 0 1 1 1 0 0
1 0 0 0 1 1 1 1 1
1 0 0 1 0 0 0 0 0
1 0 0 1 0 0 0 1 1
1 0 0 1 0 0 1 0 1
1 0 0 1 0 0 1 1 0
1 0 0 1 0 1 0 0 1
1 0 0 1 0 1 0 1 0
1 0 0 1 0 1 1 0 0
1 0 0 1 0 1 1 1 1
1 0 0 1 1 0 0 0 1
1 0 0 1 1 0 0 1 0
1 0 0 1 1 0 1 0 0
1 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 0 0
1 0 0 1 1 1 0 1 1
1 0 0 1 1 1 1 0 1
1 0 0 1 1 1 1 1 0
1 0 1 0 0 0 0 0 0
1 0 1 0 0 0 0 1 1
1 0 1 0 0 0 1 0 1
1 0 1 0 0 0 1 1 0
1 0 1 0 0 1 0 0 1
1 0 1 0 0 1 0 1 0
1 0 1 0 0 1 1 0 0
1 0 1 0 0 1 1 1 1
1 0 1 0 1 0 0 0 1
1 0 1 0 1 0 0 1 0
1 0 1 0 1 0 1 0 0
1 0 1 0 1 0 1 1 1
1 0 1 0 1 1 0 0 0
1 0 1 0 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 0 1 1 1 1 0
1 0 1 1 0 0 0 0 1
1 0 1 1 0 0 0 1 0
1 0 1 1 0 0 1 0 0
1 0 1 1 0 0 1 1 1
1 0 1 1 0 1 0 0 0
1 0 1 1 0 1 0 1 1
1 0 1 1 0 1 1 0 1
1 0 1 1 0 1 1 1 0
1 0 1 1 1 0 0 0 0
1 0 1 1 1 0 0 1 1
1 0 1 1 1 0 1 0 1

1 0 1 1 1 0 1 1 0
1 0 1 1 1 1 0 0 1
1 0 1 1 1 1 0 1 0
1 0 1 1 1 1 1 0 0
1 0 1 1 1 1 1 1 1
1 1 0 0 0 0 0 0 0
1 1 0 0 0 0 0 1 1
1 1 0 0 0 0 1 0 1
1 1 0 0 0 0 1 1 0
1 1 0 0 0 1 0 0 1
1 1 0 0 0 1 0 1 0
1 1 0 0 0 1 1 0 0
1 1 0 0 0 1 1 1 1
1 1 0 0 1 0 0 0 1
1 1 0 0 1 0 0 1 0
1 1 0 0 1 0 1 0 0
1 1 0 0 1 0 1 1 0
1 1 0 0 1 1 0 0 1
1 1 0 0 1 1 0 1 0
1 1 0 0 1 1 1 0 0
1 1 0 0 1 1 1 1 1
1 1 0 1 0 0 0 0 1
1 1 0 1 0 0 0 1 0
1 1 0 1 0 0 1 0 0
1 1 0 1 0 0 1 1 1
1 1 0 1 0 1 0 0 0
1 1 0 1 0 1 0 1 1
1 1 0 1 0 1 1 0 1
1 1 0 1 0 1 1 1 0
1 1 0 1 1 0 0 0 0
1 1 0 1 1 0 0 1 1
1 1 0 1 1 0 1 0 1
1 1 0 1 1 0 1 1 0
1 1 0 1 1 1 0 0 1
1 1 0 1 1 1 0 1 0
1 1 0 1 1 1 1 0 0
1 1 0 1 1 1 1 1 1
1 1 1 0 0 0 0 0 1
1 1 1 0 0 0 0 1 0
1 1 1 0 0 0 1 0 0
1 1 1 0 0 0 1 1 1
1 1 1 0 0 1 0 0 0
1 1 1 0 0 1 0 1 1
1 1 1 0 0 1 1 0 1
1 1 1 0 0 1 1 1 0
1 1 1 0 1 0 0 0 0
1 1 1 0 1 0 0 1 1
1 1 1 0 1 0 1 0 1
1 1 1 0 1 0 1 1 0
1 1 1 0 1 1 0 0 1
1 1 1 0 1 1 0 1 0
1 1 1 0 1 1 1 0 0
1 1 1 0 1 1 1 1 1
1 1 1 1 0 0 0 0 0
1 1 1 1 0 0 0 1 1
1 1 1 1 0 0 1 0 1
1 1 1 1 0 0 1 1 0
1 1 1 1 0 1 0 0 1
1 1 1 1 0 1 0 1 0
1 1 1 1 0 1 1 0 0
1 1 1 1 0 1 1 1 1
1 1 1 1 1 0 0 0 1
1 1 1 1 1 0 0 1 0
1 1 1 1 1 0 1 0 0

1 1 1 1 1 0 1 1 1
1 1 1 1 1 1 0 0 0
1 1 1 1 1 1 0 1 1
1 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 0


LAS 16 POSIBILIDADES PARA LA LOGICA DE DOS ENTRADAS
AB F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 F11 F12 F13 F14 F15

00 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
01 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
10 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
11 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Dado dos entradas A y B estas se pueden combinar en no ms de 16 maneras posibles. La tabla

anterior se construy aplicando el sistema numrico binario como ayuda para anotar sistemticamente
todas las posibilidades comprendidas entre F0 y F15. Por ejemplo, F3 encabeza una columna que
contiene las combinaciones de A y B que representan el nmero 3 en binario. (El bit ms significativo es
el de la izquierda en 0011 o la base de la columna F3).
En la siguiente figura se muestra la ejecucin de las 16 funciones de F. Los pequeos crculos

trazados a la entrada de una compuerta se usan como notacin abreviada para el inversor (que casi
siempre es externo). Los crculos pequeos de la salida se refieren a la inversin interna y forman parte de
la definicin de la compuerta.

Representacin Americana Representacin Europea

MAPAS DE KARNAUGH
Un mapa de Karnaugh (tambin conocido como tabla de Karnaugh o diagrama de Veitch,

abreviado como Mapa-K o Mapa-KV) es un diagrama utilizado para la simplificacin de funciones
algebraicas Booleanas. El mapa de Karnaugh fue inventado en 1950 por Maurice Karnaugh, un fsico y
matemtico de los laboratorios Bell.
El mtodo de mapas de Karnaugh es un procedimiento simple y directo para minimizar funciones
de Boole. Este mtodo puede ser tratado no solamente en la forma pictrica de una tabla de verdad, sino
como una extensin del diagrama de Venn.
El mapa de Karnaugh permite representar grficamente todas las combinaciones de todas las
variables involucradas. Entonces, un mapa de Karnaugh puede ser considerado como la representacin
grfica de la forma cannica de sumas de productos. Cada trmino est representado por una celda y cada
una de estas celdas se acomoda de tal manera que las celdas adyacentes representen trminos que difieran
solamente en una variable.
Se trata de un medio grfico para manejar (simplificar, seleccionar, optimizar, etc.), solucionar,
detectar y suprimir riesgos, aprovechar opciones, etc., etc. En la minimizacin de circuitos lgicos
Mapa de Karnaugh para 1 variable
Mapas de Karnaugh para 2 variables

Un MAPA DE KARNAUGH es un arreglo de celdas que se caracterizan porque se asegura

la idea de adyacencia entre ellos, de tal manera que se puede aplicar el teorema:
AB AB A
Se dice que dos o ms celdas son adyacentes, Si entre ellas nicamente cambia una de las
variables.
Mapa de Karnaugh para UNA variable
Zona de A falsa Zona de A verdadera
Prcticamente se meten a la celda CEROS y UNOS que representan que ese trmico hace FALSO o
VERDADERA a la funcin
Mapa de Karnaugh para 2 variables
Zona de A verdadera
Zona de B Verdadera

Zona de A verdadera
Zona de C verdadera
Zona de B Verdadera

Zona de A Verdadera
Zona de C Verdadera
Zona de D verdadera
Zona de B Verdadera
El orden de los dgitos asegura la adyacencia
A B A B A B A B
A B B A B B
A 1 A 1
A A 1

INTRODUCCION DE INFORMACION AL MAPAS DE KARNAUGH
Para introducir informacin al mapa es necesario llevar la funcin original a la forma cannica de
suma de productos.
Ejemplo.- Introducir la siguiente informacin al mapa de Karnaugh.
X AB AB AB
Mapa para una compuerta OR
X AB
Mapa para una compuerta AND
X AB
Mapa para una compuerta NOR
X AB AB AB
Mapa para una compuerta NAND

X AB AB
Mapa para una compuerta XOR
X AB AB
Mapa para una compuerta XNOR
Ejemplo.- Introducir los siguientes trminos al mapa de Karnaugh.
f ABC ABC ABC ABC
f ABCD ABCD ABCD ABCD


SIMPLIFICACIN DE FUNCIONES BOOLEANAS POR MAPAS DE KARNAUGH
Los Mapas de Karnaugh es un mtodo grfico muy til como herramienta para
simplificar una ecuacin lgica para convertir una tabla de verdad a su circuito lgico
correspondiente en un proceso simple y ordenado. Cuando se tiene una funcin lgica con su
tabla de verdad y se desea implementar esa funcin de la manera ms econmica posible se
utiliza este mtodo, aunque un mapa de Karnaugh se puede utilizar para resolver cualquier
nmero de variables de entrada, su utilidad prctica se limita a seis variables.
El formato del Mapa de Karnaugh, al igual que una tabla de verdad, es un medio para demostrar
la relacin entre las entradas lgicas y la salida que se busca.
Y se basa en la idea de adyacencia:
Las cuatro esquinas del mapa son celdas adyacentes
La idea general de la de mapas de Karnaugh es:

La simplificacin de funciones se obtiene por medio de la expresin A A 1 y AA 0
Nota: Como cada celda representa un minitrmino y para mapear los trminos de la funcin
original, esta deber expandirse siempre que sea necesario.
El mtodo para simplificar funciones por medio de Mapas de Karnaugh
1. La tabla de verdad da el valor de la salida X para cada combinacin de valores de entrada.

El Mapa de Karnaugh proporciona la misma informacin en un formato diferente. Cada
caso en la tabla de verdad corresponde a un cuadro en el Mapa.
2. Los cuadros del Mapa de Karnaugh se marcan de modo que los cuadros horizontales
adyacentes solo difieran en una variable.
3. A fin que los cuadros que son adyacentes tanto horizontal como verticalmente difieran en
una sola variable, el marcado de arriba hacia abajo, debe hacerse en el orden adecuado
4. Una vez que el Mapa de Karnaugh se ha llenado con CEROS y UNOS, la expresin de
suma de productos para la salida X se puede obtener operando con una OR aquellos que
contengan un UNO.
Si al mapear una funcin, los UNOS (o los CEROS) caen en celdas adyacentes dicha funcin se
puede simplificar en ms o menor grado. Si los mapas de la funcin caen en celdas no adyacentes, la
funcin no tiene simplificacin.
La simplificacin por mapas de Karnaugh se lleva acabo de la siguiente manera:
1.- Se agrupan siguiendo el orden binario 1,2,4,8, 16,32, etc. Los UNOS o los CEROS del mapa
que estn localizados en celdas adyacentes.
2.- Todos los UNOS o CEROS debern estar incluidos en algn agrupamiento.
3.- No importa que un UNO o CEROS e incluso que varios UNOS o CEROS formen parte de
varios agrupamientos.
4.- La funcin simplificada tendr tantos trminos como agrupamientos se localizaron en el

mapa.
5.- Un menor nmero de agrupamientos con la mayor cantidad de UNOS o CEROS significa
mayor simplificacin.
6.- Las variables que aparecern en el resultado sern las exclusivamente las que no cambian de
valor dentro de un agrupamiento dado. Las variables que puedan valer indistintamente CERO o
UNO dentro del agrupamiento deben excluirse.

Problema.- Mapear las siguientes funciones: Z AB BC AC y Y AB BC AC
Expresin AB ABC ABC

Algebraica BC ABC ABC
AC ABC ABC
En forma analgica al mtodo de SHANON, se puede trabajar con CEROS, UNOS, recordando
que los UNOS son minitrminos de la funcin que la hacen verdadera y los CEROS son Maxitrminos
que la hacen falsa.
Problema.- Mapear la siguiente funcin Z A C B A B C
A C = A BC + A BC
B = A BC + A BC + A BC + A BC
A BC = A BC
En este caso los CEROS son agrupamientos individuales.

MTODO DE SIMPLIFICACIN POR MAPAS DE KARNAUGH
Vamos a definir algunos trminos que nos son de mucha utilidad al momento de analizar los mapas de
Karnaugh:
Implicante: Un grupo de UNOS CEROS adyacentes que implican a una variable en cuestin,
agrupados en potencias de a dos.
Adyacencia: Caracterstica de un mapa de Karnaugh en el que slo se cambia una variable de una celda a
otra inmediata a ella por cualquiera de sus cuatro lados.
Agrupamientos: La expresin de salida X se puede simplificar adecuadamente combinando los

cuadros del mapa de Karnaugh que contengan UNOS. El proceso para combinar estos UNOS se
denomina agrupamiento.
El mtodo de simplificacin por mapas de Karnaugh consiste en agrupar los UNOS del mapa de
acuerdo a las siguientes:
REGLAS
I.- Los agrupamientos de UNOS en celdas adyacentes deben seguir la base binaria (1, 2, 4, 8, etc).
Agrupamiento: UN UNO
DOS UNOS
CUATRO UNOS
OCHO UNOS
DIESISEIS UNOS
TREINTA Y DOS UNOS
II.- Deben agruparse todos los UNOS del mapa; Los UNOS aislados, son agrupamientos de UN
UNO. Todos los UNOS debern incluirse en algn agrupamiento.
III.- No importa que uno o ms agrupamientos de UNOS correspondan a ms de un agrupamiento
(se pueden compartir los UNOS entre agrupamientos).
IV - La funcin simplificada tendr tantos trminos como agrupamientos se localicen en el Mapa.
V.- Un mayor agrupamiento indica mayor grado de simplificacin
VI.- Las variables que aparecern en el resultado sern exclusivamente las que no cambiaron de valor
dentro de un agrupamiento dado. Las variables que pueden valer indistintamente CERO o UNO
dentro del agrupamiento seleccionado, deben excluirse.
VII.- De acuerdo a lo anterior, de lo que se trata es de lograr el menor nmero de agrupamientos lo ms
grande posible con el mayor nmero de UNOS por agrupamiento.
VIII.- Las reglas anteriores son aplicables tambin para agrupamientos de CEROS.
Las celdas del mapa de Karnaugh se marcan de modo que las celdas horizontalmente y verticalmente
adyacentes, solo difieran en una variable.

De acuerdo a lo anterior, los mapas anteriores se deben agrupar de la siguiente manera:
Z A B BC A C
Obsrvese que todos los UNOS quedan agrupados en DOS agrupamientos, cualquier otro
que se haga es REDUNDANTE.
Agrupamientos validos Agrupamiento 5 de cuatro UNOS

pero no ptimos ptimo 3 de dos CEROS
NOTA: Las condiciones opcionales se meten en los mapas como " X " y durante el proceso de agrupacin
se pueden usar como CEROS como UNOS segn convenga. Esta es una decisin particular

CONDICIONES OPCIONALES
No pueden ocurrir (CAN'T HAPPEN)

Condiciones Opcionales
No importa que ocurran (DON'T CARE)
Las condiciones opcionales cuando existen se meten al mapa como cruces que en un momento dado
pueden adoptar el valor falso o verdadero. De seguro adoptaran el valor que ms convenga. Una
condicin opcional puede tratarse de la siguiente manera: como condiciones que no pueden ocurrir y/o
como las que no importan que ocurran. De las condiciones opcionales disponibles solo se aprovechan en
los agrupamientos las que nos convengan.
Ejemplo.- Simplificar las siguientes funciones:

a) Z B C D A B D A B C ABCD ACD
Considere las opcionales: ABCD ABCD ABCD
Z BC CD B D AD AB AC
b) f W, X, Y, Z 1,3,7,11,15 WXYZ WYXZ WXYZ XXYZ
Considere las opcionales: d W, X, Y, Z 0,2,5 WXYZ WXYZ WXYZ
Z YZ WX WZ

Decodificador BCD a 7 segmentos.
En este caso son opcionales las siguientes combinaciones de entrada 1010, 1011, 1100, 1101,
1110, 1111. Ambos tipos de condiciones opcionales son poderosos auxiliares en el proceso de
simplificacin de circuitos lgicos, como las combinaciones de entrada que no pueden ocurrir o que no
importa que ocurran se pueden tomar como falsas o verdaderas segn convenga, normalmente los
circuitos finales resultan considerablemente ms sencillos. No es indispensable usar en un diseo
todas las condiciones opcionales.
Ejemplo.- Identificar las condiciones opcionales para un decodificador BCD (Binary Coded Decimal).
Recordar que:
Codificacin
BCD decimal
DCBA #
0000 0
0001 1
0010 2
0011 3
0100 4
0101 5
0110 6
0111 7
1000 8
1001 9

Mapa de referencia Zona de Opcionales en BCD

(No es de Karnaugh)
1010 10
1011 11
1100 12
1100 13
1110 14
1111 15
X Opcionales formados como UNOS x Opcionales formados como CEROS
Opcionales formados como valores

ARBITRARIOS
Para todo sistema decimal existen 6 combinaciones de entrada que son opcionales.
Para codificacin ABCD Para codificacin DCBA
Mapas de referencia (No son de Karnaugh)

ABCD DCBA
Para el 0 tenemos
En este caso no podemos usar las condiciones opcionales

Para el 4 tenemos
En este caso se pudieron aprovechar las condiciones opcionales
Para el 9 tenemos
En este caso, tambin se pudieron aprovechar las condiciones opcionales
Con el ejemplo anterior se ilustra como en el mismo problema en el que se tienen las mismas
condiciones opcionales, en un caso no es posible usarlas, y en los otros casos, en uno de ellos solo se
utiliz una de ellas, mientras que en el otro se hace uso de tres de ellas; as, las condiciones opcionales
solamente se aprovechan para propsitos de simplificacin.

MTODO SIMPLIFICADO DE INTRODUCIN DE LA
INFORMACION A UN MAPA DE KARNAUGH
Una forma de introducir la informacin al Mapa de Karnaugh de la funcin que se desea

simplificar es la de identificar las variables involucradas y buscar dentro del mapa las zonas de
interseccin, de esta manera, introduciremos las variables rpidamente sin tener que expandirlas para
llevarlas a su forma cannica.
Ejemplo.- Introducir al Mapa de Karnaugh la siguiente funcin:
W A CD BCD A B C D
Como se puede observar, entre menos variables contenga cada trmino, ms celdas ocupar dentro del
mapa, lo que se traducir en una mayor simplificacin de la funcin.

OBTENCION DE LA INFORMACION DE UN MAPA DE KARNAUGH
Para sacar la informacin de un mapa de Karnaugh se procede de la siguiente manera:
I.- Cada agrupamiento equivaldr a un trmino de la funcin simplificada -

II.- Solo las variables que no cambian dentro de un agrupamiento en particular formaran parte del
termino de salida, las que cambian se cancelan.
De lo que se trata es de obtener el menor nmero de agrupamientos con el mayor nmero de UNOs
posible para de esta forma simplificar el nmero de variables involucradas en la funcin.
Ejemplo.- Obtener la simplificacin del Mapa de Karnaugh de la funcin anterior:
W A CD BCD A B C D
La solucin del mapa es:
W A BD CD B C D
En este caso como se puede apreciar, dos trminos tuvieron simplificacin y dos no. Sin embargo los
trminos que tuvieron simplificacin tuvieron reduccin de las variables implicadas.

Ejemplo.- Simplificar las siguientes funciones:
f B C D A B D A B C A B C D AC D
Condiciones opcionales: f A B C D A B C D A B C D
f B C C D B D A D A B

Tarea. - Simplificar algebraicamente primero y despus por medio de mapas de Karnaugh la siguiente
funcin:
A C A B C D A C D
A C ABCD ACD AC AC BD D

Utilizando el Mapa de Karnaugh
Agrupando los UNOS:

Agrupando los CEROS:
A BCD
A BCD A B C D
A B C D AB AC AD
Mapear.- Consiste en ubicar por expansin automtica una funcin.

Problema.- Cules son las funciones de salida del siguiente mapa?
f XZ X Y Z W X Y W Y Z
Con solo ver el mapa se sabe que existen dos soluciones equivalentes.
Con UNOS:
f XZ X Y W X Z
Con CEROS:
f XW XZ X Y Z
F XW XZ X Y Z
F W X X Z X Y Z
Maxitrminos

Ejercicio.- Cules son las funciones de salida del siguiente mapa?
f XZ X Y Z W X Y W Y Z
Con UNOS:
f XZ XY YZ WY
Con CEROS:
f XY WYZ
F XY WYZ
F X Y W Y Z

Ejercicio.- Convertir la siguiente funcin expresada en Maxitrminos a minitrminos y

simplificarla utilizando los teoremas de DeMorgan
F X Z X Z Y W X Z
Primer Paso: Negar toda la funcin:
f X Z X Z Y W X Z
f X Z X Y Z W X Z
F X Z X Y Z W X Z
Segundo Paso: Aplicar exhaustivamente el Teorema de DeMorgan:
F X Z X Y Z W X Z
F X Z X Y Z W X Z
F X Z X Y Z W X Z
F X Z XYZ WXZ
F XZ XYZ WXZ
f X Z X Y Z W X Z
f= X-Z + X-Z-Y +
f= (X+Z) (i+Y+Z) (w+X+Z)
T = (X+Z)+(X+Y+Z)+(w+X+Z)
7 = x-z + x-y-~ + w-x-Z
f = X-Z + X-Y-Z + X-Z-w

METODO TABULAR DE QUINNE-McCLUSKEY
Con este mtodo se pueden manejar fcilmente funciones algebraicas con cualquier nmero de
variables: cuyo proceso de simplificacin es rutinario (aplicacin exhaustiva del teorema
X Y + X Y=X ), es fcil de adoptarlo a procesos computacionales.
METODO:
1.- Expandir la funcin que se desea simplificar.
2.- Asignarle valores binarios a cada una de las variables de los minitrminos
(UNO a los verdaderos, CERO a los falsos).
3.- Agrupar los minitrminos de acuerdo al nmero de UNOS que contengan
(ejemplos cero UNOS, un UNO; 0001, 0100, etc., dos UNOS; 0101, 0110,1011,
etc.).
4.- Comparar cada trmino de cada grupo contra todos los trminos del siguiente para
ver Si es aplicable el teorema X Y + X Y=X . Cuando se aplica el teorema se
dice que hay COMBINACION.
5.- Cada vez que un grupo tiene COMBINACION se elimina hasta que no haya
ningn grupo que COMBINE con el siguiente, en ese momento se ha obtenido la
funcin SIMPLIFICADA.
Ejemplo.- Simplificar por el mtodo tabular de QUINNE McKLUSKEY la siguiente funcin y

comprobar los resultados con el mapa de Karnaught correspondiente:
f = A B + A BCD + A BCD + A BCD + A BCD
Primero se expande la funcin y se simplifica lo evidente
f = A BC D + A BC D + A BC D + A BC D
+ A BCD + A BCD + A BCD + A BCD
Se asignan valores binarios a las variables:
f = 1111 + 1110 + 1101 + 1100 + 1010 + 1001 + 0111 + 0100
ABCD
1111 NOTA: Esta asignacin se hace para poder manejar con tablas la funcin.
1110
1101 Frecuentemente se enuncia as el problema que se desea
1100 simplificar. Recurdese que los trminos no tienen valor
1010 aritmtico, para el mtodo es lo mismo 0001 que 0100 (ambos
1001 trminos tienen un solo UNO)
0111
0100
Si existen combinaciones opcionales se enlistan despus de las combinaciones vlidas. El arreglo
de los trminos ser de acuerdo al nmero de UNOS da lugar a la COLUMNA I.

COLUMNA I
ABCD * No hay trminos en el grupo de ceros UNOS.
0100 nico trmino en el grupo de un UNO.
1100
1010 Grupo de 2 UNOS
1001
1110
0111
NOTA: Cuando existen condiciones opcionales sus trminos se incluyen en los grupos
correspondientes para que participen en el proceso de simplificacin.
Las COMPARACIONES deben hacerse entre grupos sucesivos para indagar si hay o no
COMBINACIONES, recurdese que si hay COMBINACION es aplicable el teorema
X Y + X Y=X esto es, si hay un solo cambio.
* No Combinan Si Combinan
ABCD
0100
1100
Estas marcas () indican que ninguno de los trminos d la
1010
COLUMNA formar parte de la solucin final (NO SON
1001
IMPLICANTES PRIMOS ESCENCIALES).
1110
parte de la solucin final (NO SON
1101
IMPLICANTES PRIMOS ESCENCIALES) -
0111
1111
COLUMNA II
ABCD
-100 * Por la posicin del guion, no pueden combinarse.
110-
11-0
1-10 *
1-01 * Los trminos marcados con el * indican IMPLICANTES
111- PRIMOS que pueden formar parte de la solucin final.
11-1
-111 *
COLUMNA III
ABCD
11- - *
11- - *

En principio la solucin ser:
f = -100 + 1-10 + 1-01 + -111 + 11--

= BC D + A C D + A C D + B C D + A B
Comprobacin por mapa de Karnaugh:

A
A
0 1 1 0
0 1 1 0
0 0 1 1
0 0 1 1
D
D
0 1 1 0
0 1 1 0 C
C
0 0 1 1
0 0 1 1
B
B
f = BCD + A CD + A CD + BCD f = BCD + A CD + A CD + BCD + A B
Ntese como la solucin del mtodo de Quinne-McCluskey incluye el trmino AB que es

REDUNDANTE, esto debe interpretarse de la siguiente manera:
Los 5 trminos son implicantes primos, pero solo 4 son esenciales. Obsrvese como tambin este
trmino REDUNDANTE es necesario como se ver posteriormente para suprimir RIESGOS
ESTATICOS.

Ejemplo.- Simplificar por el mtodo de QuinneMcCluskey la siguiente tabla:
f = 00-1 + -011 + 0-0- + -10- + 1-1- + 11--

= A B D + BC D + A C + A C + BC + A B
Cules sern los implicantes primos esenciales?
Si mapeamos la solucin tenemos:
f = A BD + BCD + A C + A C + BC + A B
B C, B C D y A B No son implicantes primos esenciales.
NOTA: La comprobacin muestra que solo 3 de estos implicantes primos son esenciales.

Observacin:
f = A C + A BD + BC
Con esta comprobacin se ve que

solo 3 de los 6 implicantes
primos son esenciales.
Los ejemplos anteriores muestran que es necesario desarrollar una tcnica que permita seleccionar
de un nmero determinado de implicantes primos cules de ellos son esenciales en las soluciones; como
se ver ms adelante, todava ste procedimiento tiene 2 casos que se ilustran con los ejemplos
correspondientes:

Problema.- Simplificar por el mtodo tabular de Quinne-McCluskey y por mapas de Karnaugh la

siguiente funcin:
f = A BCDF + A BCDE + A BCDF + A BCD F + A BCD E + A BCDE F
Se observa que solo el 6 trmino est completo, por lo que la funcin debe expandirse.
f = A BC D E F + A BC D E F + A BCDE F + A BCDE F
+ A BCDE F + A BCDE F + A BCDE F + A BCDE F
+ A BC D E F + A BC D E F + A BCD E F
f = 000000 + 000010 + 000110 + 000111

+ 001000 + 001010 + 001100 + 001110
+ 001110 + 001111 + 101001
En funcin de minitrminos:
f = m 0 + m 2 + m6 + m7 + m8 + m10 + m12 + m14 + m15 + m 41
Las columnas quedan como sigue:
La solucin ser:
f = (101001) + (001 10) + (0011 0) + (00 0 0) + (00 10) + (001 0) + (00 11)
f = A BCD E F + A BCE F + A BC D F
+ A BD F + A BE F + A BC F + A B D E

La misma funcin utilizando los Mapas de Karnaught:
La solucin utilizando el Mapa de Karnaugh es:
f = A BC D E F + A BC D F + A B D F + A B D E
Sin embargo la solucin obtenida del mtodo de Quinne-McCluskey incluye los trminos ya implcitos
en la solucin intuitiva por el Mapa de Karnaugh
Esto se interpreta como sigue: El mtodo de Quinne-McCluskey nos da todos los agrupamientos posibles,
es decir, nos da todos los agrupamientos de 1 UNO, de 2 UNOS, de 4 UNOS, 8 UNOS, etc. Aunque
algunos agrupamientos grandes incluyan dentro de s a agrupamientos ms pequeos. Mientras que por el
contrario, en el mapa de Karnaugh buscamos siempre el mayor agrupamiento de UNOS y obviamos los
agrupamientos ms pequeos incluidos en estos.

OBTENCIN DE LOS IMPLICANTES PRIMOS ESENCIALES
Mtodo formal para la seleccin de los implicantes primos esenciales.
Todos las
trminos
originales
Marcas nicas por

columna, pues no se
encuentran incluidas
en alguna otra columna.
Todos los implicantes primos

encontrados
NOTA: Con este mtodo, cada guion implica la cancelacin de una variable. Se dice que un implicante
primo con guion "cuenta por 2 trminos originales". Un implicante primo con dos guiones
contar por 4 combinaciones vlidas y as sucesivamente. Un implicante primo sin guiones
contara exclusivamente por un trmino original.
Ejemplo. 0000
0010 0001
As 001- y 0-0- 0100
0011 0101
En principio las marcas nicas por columna son implicantes primos esenciales que forman la
solucin en el ejemplo anterior son 4.
CONCLUSION: Las marcas nicas por columna sealan implicantes primos esenciales o IPEs.
En este caso sern IPE's T, V,W y Z, y estos sern la solucin si entre los tres "cuentan por"
(cubren) todas las combinaciones vlidas (trminos originales).
Ejemplo. -
T cuenta por 101001
V cuenta por 001100, 001110
W cuenta por 000000, 000010, 001000, 001010
Z cuenta por 000110, 000111, 001110, 001111

Como los implicantes primos esenciales U, V, W y Z cuentan por todos los trminos originales
ellos forman la solucin:
f= T+V+W+Z
f = 101001 + 0011-0 + 00-0-0 + 00-11-
f ABCDEF ABCDF ABDF ABDE
La interpretacin de las marcas en las columnas es como sigue:

a).- Una sola marca indica que hay un implicante que cubre la combinacin original -
b). - Varias marcas en una columna indican que la combinacin valida puede ser cubierta por varios
implicantes primos.
Ejemplo.- El trmino original 000110 puede ser cubierto por: X + Z.

Ejemplo.- El trmino original 101001 solo es cubierto por: T.
Ejemplo.- Los trminos originales 001110 y 001010 estarn cubiertos por: (U+X+Y) +V+W+Z

Problema.- Simplificar con el mtodo tabular la siguiente funcin:
F = (A,B,C,D,E,F,G) = 20,28,52,60
f = 0010100 + 0011100 + 0110100 + 00111100
f = 0-1-100
f = ACEFG
Problema.- Si f = A B + B C D + A C D + A C D + B C D
Los implicantes primos encontrados fueron:
f = 11-- + -111 + 1-10 + -100
f = A B + BCD + A CD + A CD
f = 11-- + -111 + 1-10 + 1-01 + -100
De acuerdo al mapa de Karnaugh A-B no es esencial.

CONCLUSION: Tal como lo mostr el mapa de Karnaugh la solucin estar formada por solo 4 de
los 5 implicantes primos.
F = W+X+Y+Z
f = -111 + 1-10 + 1-01 + -100
Para el problema visto anteriormente
f = 00-1 + -011 + 0-0- + -10- + 1-1- + 11--

= A B D + BC D + A C + A C + BC + A B

Se obtuvieron los siguientes implicantes primos:
Se anotan (solo)
nicamente las
combinaciones
validas
(No se incluyen las
Condiciones Opcionales)
Aunque 4 es el nico implicante primo esencial sealado por la marca nica por columna, no
constituye la solucin buscada puesto que solamente cuenta por 4 de los 9 trminos originales.
Como de lo que se trata es de cubrir todas las combinaciones validas con los implicantes primos
esenciales, en algunos casos puede obtenerse la solucin intuitivamente como en este caso.
Obsrvese como con U, X y Y se cubren todas las combinaciones vlidas.
La solucin ser: f=U+X+Y
f 00 1 10 1 1 f = A BCD + BC + A C

El mtodo formal para la seleccin de los implicantes primos esenciales es algebraico y deber
aplicarse siempre que la solucin intuitiva no sea tan evidente como en el caso anterior y consiste en los
pasos que se dan enseguida.
CONCLUISIONES:
1.- El implicante primo esencial sealada por la marca nica por columna no es la solucin, puesto
que cuenta con solo 4 de los 9 trminos originales.
2.- Se puedo lograr la solucin intuitivamente a partir del implicante primo esencial encontrado,
en este caso, con U, X y Y cuentan por todas las combinaciones vlidas, la solucin sera:
f = 00-1 + -10- + 1-1- f = A BCD + BC + A C
Todos los trminos originales estaran cubiertos por:
(U+W) - (U+V) - (W+X) -Y- (V+Y) - (X+Z) - (Hay) - (Y+Z) - (>\Z) = (U+W) - (U+V) -
(W+X) -Y- (X+Z)
Con esta expresin se siguen cubriendo TODOS los trminos originales -
= (UU+UV+UW+VW)(W+X)Y(X+Z)
= (U + VW)(W+X)Y(X+Z)
= (UW + UX + VWW + VWX)Y(X+Z)
= (UW + UX+VW+)(XY+YZ)
= (UWXY + UWYZ + UXXY + UXYZ+VWXY+VWYZ)
= UWYZ + UXY + VWXY + VWYZ
(Cuatro soluciones posibles)
CONCLUSION: El mtodo algebraico nos lleva a una expresin que seala distintas soluciones;
prcticamente se escoger aquella que incluye el menor nmero de implicantes primos. En
este caso la mejor solucin ser el uso de los implicantes primos UXY que corresponden con los
de la solucin intuitiva.
Cuando los trminos de esta ltima expresin sealan varias soluciones con igual nmero de
implicantes se podr usar cualquier de ellas.
NOTA: Los resultados del mtodo algebraico deben interpretarse en la siguiente forma; cada
conjuncin seala nicamente los implicantes primos que deben usarse.
Por otro lado, los dems implicantes deben ser utilizado para evitar RIESGOS ESTTICOS, como se
mostrar a continuacin.

DISEO LOGICO COMBINATORIO
Un circuito combinatorio est constituido por compuertas lgicas cuyas salidas se determinan
directamente en cualquier momento de la combinacin presente en las entradas sin tener en cuenta las
anteriores combinaciones.
El diseo de circuitos combinatorios comienza desde el enunciado del problema y termina con el
diagrama del circuito.
El procedimiento cubre los siguientes pasos:
1.- Planteamiento verbal del problema.

2.- Determinacin del nmero de variables de entrada y salida.
3.- Tabulacin de las condiciones del problema en una tabla de verdad que establece las relaciones
requeridas entre entradas y salidas.
4.- Obtencin a partir de las tablas de verdad de la funcin lgica de Boole para cada salida.
5.- Aplicacin de alguna de las tcnicas de simplificacin conocidas para obtener en cada caso la
mnima expresin algebraica.
6.- Realizacin del diagrama lgico que corresponde a las expresiones simplificadas de las salidas de
acuerdo al tipo de compuertas especificadas para el diseo.
EJEMPLOS:
Problema1.- Disear un circuito capaz de sumar dos nmeros binarios (de un carcter cada uno).
Recurdese que:
1 carcter 1 bit 01
4 caracteres 1 nibble 0000 1111, 0 - F en Hexadecimal
8 caracteres 1 byte
16 caracteres 1 word
32 caracteres 1 double word
64 caracteres 1 long

SUMADOR BINARIO
Recordemos las reglas bsicas de la suma binaria:
Tabla de verdad del circuito requerido:
Circuito resultante
A este circuito se le conoce como semi-sumador (Half Adder). Un semi-sumador es un circuito lgico que
calcula la operacin suma a partir de dos operandos de entrada y genera dos dgitos binarios en sus
salidas: un bit de suma y un bit de acarreo.
Observe que la salida de acarreo (c) es 1 solo cuando A y B son 1; por tanto c puede expresarse como una
operacin AND de las variables de entrada.
c = A*B
Observe tambin que la salida correspondiente a la suma es 1 solo si las variables A y B son distintas.
Por tanto, la suma puede expresarse como una operacin OR EXCLUSIVA (EX-OR) de las variables de
entrada.
AB c AB
Semi Sumador

SUMADOR COMPLETO (FULL ADDER)
Un sumador completo suma nmeros binarios y da cuenta de valores de los acarreos llevados dentro y
fuera. Un sumador completo de un bit suma tres nmeros de un bit, a menudo escrito como A, B, y Cin,
donde A y B son los operandos, y Cin es un bit de acarreo proveniente de una etapa menos significativa.
El sumador completo es por lo general un componente en una cascada de sumadores, que aaden nmeros
binarios 8, 16, 32, etc. bit. El circuito produce una salida de dos bits: un acarreo de salida y la suma que
normalmente se representa por las seales Cout y S, donde:
Suma = 2 x Cout + S.
.
La tabla de verdad del sumador completo de un bit es:
Sumador con Acarreo de Rizo (Ripple Carry Adder)
Es posible crear un circuito lgico utilizando mltiples sumadores completos para sumar nmeros de N
bits. Cada sumador completo introduce una Cin, que es el Cout del sumador anterior. Este tipo de
sumador se llama sumador con acarreo de rizo, ya que cada bit de acarreo "ondea" al siguiente sumador
completo. Observe que el primer (y slo el primer) sumador completo puede ser reemplazado por un semi
sumador.
El diseo de un sumador con acarreo de rizo es sencillo, lo que permite un tiempo de diseo rpido, sin
embargo, el rizado del acarreo del sumador es relativamente lento, ya que cada sumador completo debe
esperar a que el bit de acarreo sea calculado a partir del sumador completo anterior. El retardo de la
compuerta se puede calcular fcilmente mediante inspeccin del circuito sumador completo. Cada
sumador completo requiere tres niveles de la lgica En un sumador con acarreo de rizo de 32 bits, hay 32
sumadores completos, por lo que la ruta crtica (el peor de los caso) de retardo es 2 (de la entrada para
llevarlo al primer sumador) + 31 * 2 (para llevar la propagacin a los sumadores posteriores) = 64
retardos de compuerta. Un diseo con polaridades alternas del acarreo y compuertas AND-OR Inversor
optimizadas puede ser dos veces ms rpido.

Sumador Paralelo de n bits
Un sumador paralelo de n bits es un circuito combinatorio capaz de realizar la suma aritmtica de

2 datos de n bits cada uno. Se implementa conectando en cascada n Sumadores Completos. En la
siguiente ilustracin se muestra un Sumador Paralelo de 4 bits:
Sumadores de Arrastre con Bsqueda Hacia Adelante (Carry-Look Ahead Adders)
Para reducir el tiempo de clculo, los ingenieros intentarn encontrar maneras ms rpidas para sumar dos
nmeros binarios mediante sumadores de bsqueda hacia delante del acarreo (carry-look ahead). Trabajan
mediante la creacin de dos seales (P y G) para cada posicin de bit, en funcin de si un acarreo se
propaga a travs de una posicin del bit menos significativo (al menos una entrada es un '1 '), generado en
esa posicin de bit (ambas entradas son '1 '), o muertos en esa posicin de bit (ambas entradas son '0'). En
la mayora de los casos, P es simplemente la salida de la suma de un semi sumador y G es la salida de
acarreo del sumador la misma. Despus de P y G se generan los acarreos se crean para cada posicin de
bit.
Algunas arquitecturas avanzadas de arrastre con bsqueda hacia delante son la cadena acarreo de
Manchester, el sumador Brent-Kung, y el sumador Kogge-Stone.

Algunas otras arquitecturas sumadoras de varios bits rompen el sumador en bloques. Es posible variar la
longitud de estos bloques basados en el retardo de propagacin de los circuitos para optimizar el tiempo
de clculo. Estos sumadores basados en bloques incluyen el sumador de arrastre-salto (o llevar-bypass)
que determinar P y los valores G de cada bloque en lugar de cada bit, y el sumador de acarreo selectivo
que pre-genera la suma y llevar los valores de cualquiera de posible entrada de acarreo (0 o 1) para el
bloque, el uso de multiplexores para seleccionar el resultado apropiado cuando se conoce el bit de
acarreo.
Otros diseos incluyen la sumador-acarreo seleccin sumador, sumador suma condicional, sumador de
acarreo-salto, y el sumador de arrastre completo.

Problema 1.- Disee un sumador completo de 2 bits, utilizando nicamente compuertas lgicas
universales NAND.
De la ecuacin del sumador completo: y

Y del algoritmo encontrado para la XOR.
S AB AB C AB AB C
S AB AB C AB AB C
S ABAB C ABAB C
S ABAB C ABAB C
S ABAB C ABAB C
C AB AB C
ABAB C ABAB C
S ABAB C ABAB C
S ABAB C ABAB C
S ABAB C ABAB C

Problema 2.- Sean A, B y C interruptores y Z una lmpara. Se requiere poder activar y desactivar la
lmpara desde cualquiera de los interruptores. Utilice operadores lgicos bsicos, dibuje la tabla de
verdad.
Solucin utilizando Maxitrminos (CEROS):
Solucin utilizando minitrminos (UNOS):
Solucin simplificada:

Problema 3.- Disear un circuito capaz de comparar 2 nmeros binarios de 2 caracteres cada uno y decidir
si son iguales o cual es el mayor de ellos

Problema 4.- Disear un circuito convertidor de cdigo binario a cdigo gray de 4 bits.

Problema 5.- Disear un circuito convertidor de cdigo gray a cdigo binario de 4 bits.

BARREL SHIFTER
Una palanca de cambios barril es un circuito lgico combinatorio con entradas de datos n, n
salidas de datos, y un conjunto de entradas de control que especifican cmo cambiar los datos
entre entrada y salida. Una palanca de cambios barril forma parte de un microprocesador CPU
normalmente puede especificar la direccin de desplazamiento (izquierda o derecha), el tipo de
cambio (circular, aritmtica o lgica), y la cantidad de desplazamiento (normalmente 0 a n-1 bits
pero a veces de1 a n bits).
Una palanca de cambios de barril es un circuito digital que puede cambiar una palabra de datos
por un nmero especificado de bits sin el uso de cualquier lgica secuencial, solamente lgica
combinatoria pura. Una manera de implementarlo es como una secuencia de multiplexores donde
la salida de un multiplexor est conectado a la entrada de la siguiente multiplexor de una manera
que depende de la distancia de desplazamiento. Una palanca de cambios barril se utiliza a
menudo para desplazar y rotar n bits en los microprocesadores modernos, tpicamente dentro de
un solo ciclo de reloj.
Es un circuito digital que puede cambiar una palabra de datos por un determinado nmero de bits
en un ciclo de reloj. Puede ser implementado como una secuencia de multiplexores (mux.), y, en
tal aplicacin la salida de un Mux. est conectado a la entrada del siguiente Mux. de una manera
que depende de la distancia de desplazamiento.
Por ejemplo, tome un 4-Barrel shifter bits, con entradas A, B, C y D. La palanca de cambios
pueden ciclo del orden de los bits ABCD como DABC, o CDAB, en este caso, no se pierde
ningn bits. Es decir, que pueden suponer que todas las salidas de hasta tres posiciones a la
derecha (y por lo tanto hacer cualquier combinacin cclica de A, B, C y D). La palanca de
cambios barril tiene una variedad de aplicaciones, incluyendo ser un componente vital en
microprocesadores (junto a la ALU).
Una palanca de cambios barril se suele implementar como una cascada de multiplexores de 2
1 paralelos. Para un desplazador de barril de 8 bits, se utilizan dos seales intermedias que
desplazan por cuatro y dos bits, o pasa a los mismos datos, con base en el valor de S[2] y S[1].
Esta seal es a continuacin desplazada por otro multiplexor, que es controlado por S[0]:
En este apartado, vamos a ver en el diseo de una simple palanca de cambios barril de 16 bits
que no slo dej desplazamientos circulares, utilizando una entrada de control de 4 bits S[3:0]
para especificar la cantidad de desplazamiento. Por ejemplo, si la palabra de entrada es
ABCDEFGHGIHKLMNOP
(Donde cada letra representa un bit), y la entrada de control es 0101 (5), entonces la palabra de
salida es FGHGIHKLMNOPABCDE.
Desde un punto de vista, este problema es engaosamente simple. Cada bit de salida se puede
obtener de un multiplexor de 16-entradas controlada por las entradas de control de cambio, que
cada entrada de datos multiplexor conectado a la adecuada Por otro lado, cuando nos fijamos en
los detalles del diseo, se ver que hay ventajas y desventajas en la velocidad y el tamao del
circuito.

Consideremos en primer lugar un diseo que utiliza multiplexores MSI off-the-shelf. Un

multiplexor 16 entradas de un bit, puede ser construido usando dos 74x151s, mediante la
aplicacin de S3 y su complemento a las entradas EN_L y la combinacin de las salidas de datos
Y_L con una puerta NAND, como mostramos en la figura 5-66 para un multiplexor de 32
entradas. El entradas de orden bajo del control de cambio, S2-S0. Estn conectadas a las entradas
de seleccin del mismo nombre de los '151s.
Completamos el diseo mediante la replicacin de este multiplexor de 16 entradas 16 veces y
conectar las entradas de datos apropiada, como se muestra en la Figura 6-1. La parte superior del
'151 de cada par est habilitado por S3_L, y la parte inferior de uno en S3; los restantes bits de
seleccin estn conectados a los 32 '151s. Las entradas de datos D0-D7 de cada '151 estn
conectadas a las entradas DIN en el orden de la lista de izquierda a derecha.


DISEO LOGICO SECUENCIAL
ELEMENTOS DE MEMORIA
Los elementos lgicos que dependen del tiempo para su operacin y que pueden o no contener lazos de
realimentacin en su circuito bsico reciben el nombre de elementos de memoria.
Los circuitos de memoria se caracterizan por su capacidad de adoptar dos estados diferentes y ser por lo
tanto capaces de almacenar un bit de informacin.
EL BIESTABLE (CELDA BINARIA)
El circuito Biestable se utiliza para realizar muchos tipos de unidades de memoria.

Consiste de un circuito con dos compuertas con entradas realimentadas.
Su comportamiento deja de ser combinacional
La salida depender no solo del estado de las entradas sino que tambin del estado
interno de la celda.
OPERACIN DE LA CELDA BINARIA
Este biestable se activa con la seal Po=0 y se desactiva con la seal Co=0
La combinacin PoCo=(00) est prohibida
Po= Preestablecer (Poner) (SET)
Co= Limpiar, Borrar (RESET)
Una seal de comando en el terminal Po de un biestable causa una salida Q/Q=(1,0) y nuevos comandos
en ese mismo terminal no tienen efecto.
Simultneamente, un comando en el terminal Co limpiar, causa una salida Q/Q=(0,1), y nuevos
comandos en el mismo terminal no tienen efecto.
Los comandos Po=0, Co=0 no pueden aplicarse simultneamente.
DISEO DE FLIP FLOPS

Para el diseo de Flip Flops se utiliza el concepto de un decodificador para el manejo de la celda binaria.
El diseo de cualquier flip flop se puede reducir a la utilizacin de una celda binaria para memorizar un
estado y un decodificador que permita manejar sus salidas de acuerdo a los estados de las entradas.

TIPOS DE FLIP FLOPS

De acuerdo al decodificador que maneja las entradas del biestable, los flip flops se agrupan en:
Tipo D (latch)
Tipo T (Toggle)
Tipo S-R
Tipo J-K




LATCHES VS. FLIP-FLOPS

Latches: las salidas cambian cuando hay cambios en las entradas
Unclocked latch: R-S latch
Flip-flops: las salidas cambian solo respecto a una transicin de reloj (no transparente)
Trailing-edge triggered (disparo por borde negativo): el reloj pasa de 1 0
Leading-edge triggered (disparo por borde positivo): el reloj pasa de 0 1
DISEO DE CIRCUITOS
Hemos visto los circuitos digitales desde dos puntos de vista: anlisis digital y sntesis digital.
Anlisis digital: explora la relacin entre las entradas del circuito y sus salidas.
Sntesis digital: crea diagramas lgicos utilizando los valores especificados en las tablas de verdad.
Los diseadores de sistemas digitales tambin deben tener en mente el comportamiento fsico de los
circuitos donde incluyan tiempos de propagacin que ocurren desde el momento en que se energiza el
circuito hasta que la salida se estabiliza.
DISEANDO CIRCUITOS
Los diseadores digitales tienen relacin con los programas computacionales para crear circuitos
eficientes.
Los programas son fundamentales para la construccin de un mejor hardware.
Por supuesto, los programas son en realidad una coleccin de algoritmos que son implementados en
hardware.
Esto apunta al principio de equivalencia entre el hardware y el software.
Cuando necesitamos implementar un algoritmo y su velocidad de ejecucin debe ser lo menor posible, se
prefiere una solucin por hardware.
Esta es la idea en los sistemas empotrados (embedded systems), los cuales son pequeos computadores
de aplicacin especfica.
Los sistemas empotrados requieren de una programacin especial que demanda un conocimiento de
operacin de los circuitos digitales.
CONCLUSIN
Los computadores son implementaciones de lgica Booleana.
Las funciones Booleanas se describen completamente por medio de tablas de verdad.

Las compuertas lgicas son pequeos circuitos elctricos que implementan operadores lgicos.
Los computadores consisten de circuitos lgicos combinacionales y secuenciales
Los circuitos combinacionales producen salidas inmediatamente despus de que sus entradas cambian.
Los circuitos secuenciales requieren de la seal de reloj para producir cambios en las salidas
Los circuitos secuenciales bsicos son los flip flops.
El comportamiento de los circuitos secuenciales puede ser expresado utilizando tablas de
comportamiento.
El diseo secuencial consiste en mquinas de estados finitos que pueden realizar cualquiera de las
siguientes funciones:
Contadores



Disear un contador binario ascendente/descendente de 3 caracteres (3 bits). Donde s CONT=0, la

cuenta es ascendente y si CONT=1 la cuenta sea descendente.
Sugerencia: Emplear en la implementacin multivibradores tipo JK y compuertas NAND. Se trata de un
sistema con 4 variables; 1 primaria y 3 secundarias.
J K 1
J K Q Cont Q Cont
J K Q Q Cont Q Q Cont

Disear este mismo contador pero ahora utilizando multivibradores tipo D para su implementacin en una
GAL 16V8.
D Q
D Q Q Cont Q Q Cont Q Q Cont Q Q Cont
D Q Q Q Cont Q Q Q Cont Q Q Cont Q Q Cont

Q Q Q Q Q Q

Disear un contador de 3 bits con 2 modos de operacin a saber: Si MODO=0 cuenta nmeros Nones, Si
MODO=1 cuenta nmeros Pares a partir del reposo. Dibuje su diagrama de estados.
Sugerencia: Utilice Flip-Flops tipo JK
Disear ahora un contador decimal (BCD) ascendente/descendente de 4 caracteres (4 bits). Donde s

CONT=0, la cuenta es ascendente y si CONT=1 la cuenta sea descendente.
Implementarlo primeramente con multivibradores tipo JK y compuertas NAND y posteriormente con
multivibradores tipo D para implementarlo en una GAL 16V8.
Disear un secuenciador para controlar motores a paso que pueda hacer girar al motor hacia ADELANTE
(FWR) y hacia ATRAS (REW) y en el cual, si MODO=0 genere las secuencias para control PASO
COMPLETO (Full Step) y si MODO=1 genere las secuencias para MEDIO PASO (Half Step). Dibuje su
diagrama de estados.

RIESGOS LGICOS
(LOGIC HAZARDS)
En la lgica digital, un riesgo en un sistema es un efecto no deseado causado por una deficiencia
en el sistema o influencias externas. Los riesgos lgicos son manifestaciones de un problema en
el que los cambios en las variables de entrada no cambian la salida correctamente debido a algn
tipo de retraso causado por elementos lgicos (compuertas NOT, AND, OR, etc.) Esto da como
resultado que la lgica no realice su funcin adecuadamente. Los tres tipos ms comunes de los
diferentes riesgos se refieren generalmente como, riesgos estticos, dinmicos y funciones
riesgosas.
Los riesgos son un problema temporal, ya que el circuito lgico va eventualmente a posicionarse
en la funcin deseada. Por lo tanto, en los diseos sncronos, es una prctica estndar registrar la
salida de un circuito antes de que est sea utilizada en un dominio de reloj diferente o enrutada
fuera del sistema, de modo que los peligros no causen ningn problema. Si ese no es el caso, sin
embargo, es imperativo que los riesgos sean eliminados, ya que pueden tener un efecto sobre
otros sistemas conectados.
RIESGOS ESTTICOS
Un riesgo esttico es la situacin en la que, cuando una variable de entrada cambia, la salida
cambia momentneamente antes de estabilizarse en el valor correcto. Hay dos tipos de riesgos
estticos:
Riesgo Esttico-1: la salida es 1 en la actualidad y despus de que las entradas cambian, la

salida momentneamente cambia a 0 antes de decidirse por 1
Riesgo Esttico-0: la salida es 0 actualmente y despus de que las entradas cambian, la salida
momentneamente cambia a 1 antes de decidirse por 0
En la forma correcta de lgica dos niveles AND-OR basada en expresiones de suma de

productos, no habr riesgos estticos-1. Por el contrario, no habr riesgos estticos-0 en una
implementacin ORAND de expresiones de producto de sumas.
El mtodo ms comnmente utilizado para eliminar los riesgos estticos es agregar la lgica
redundante (trminos de consenso redundante en la expresin lgica o los implicantes primos no
esenciales).

Ejemplo de un riesgo esttico:
Consideremos un circuito imperfecto que sufre de un retraso en los elementos lgicos fsicos es
decir compuertas AND, OR, etc. El circuito simple realiza la funcin que se menciona:
Si nos fijamos en el primer diagrama al comenzar, es claro que si no hay retrasos que se
produjeran, entonces el circuito funcionara con normalidad. Sin embargo ya que este no es un
circuito perfecto, y un error se produce cuando la entrada cambia de 111 a 011, es decir, cuando
cambia de estado A.
Ahora sabemos ms o menos cmo se produce el peligro, para obtener una imagen ms clara y la
solucin sobre cmo solucionar este problema, queremos mirar al mapa de Karnaugh. Las dos
compuertas se muestran con los anillos slidos, y el riesgo se puede ver bajo el anillo de guiones.
Un teorema demostrado por Huffman [1] nos dice que mediante la adicin de un bucle
redundante con ello se eliminar el peligro.
As que nuestra funcin original es ahora:
Ahora podemos ver que incluso con elementos lgicos imperfectos, nuestro ejemplo no mostrar
signos de riesgos cuando A cambia de estado. Esta teora se puede aplicar a cualquier sistema de
lgica. Los programas de ordenador se ocupan ahora de la mayor parte de este trabajo, pero para
ejemplos sencillos es ms rpido para hacer la depuracin a mano. Cuando hay muchas variables
de entrada (por ejemplo 6 o ms) se volver muy difcil "ver" los errores en un mapa de
Karnaugh.
Otro ejemplo sera:
Por ejemplo, para una compuerta OR con entradas A y B, si A = 1 y B = 0, la salida ser 1. Si

ambas entradas cambian "al mismo tiempo", la salida debe permanecer en 1. Sin embargo, si A
cambia primero, habr un corto intervalo de tiempo antes de que B cambie, causando que la
salida vaya a 0. Esto se llama un Riesgo Esttico-1 si este cambio simultneo en A y B es
causada por un nico cambio de variable de entrada.

Del mismo modo, para una compuerta AND con entradas A y B, si A = 1 y B = 0, la salida ser
0. Si ambas entradas cambian "al mismo tiempo", la salida debe seguir siendo 0. Sin embargo, si
B cambia primero, habr un corto intervalo de tiempo antes de que A cambie cuando la salida
vaya a 1. Esto se llama un riesgo estticos-0 si este cambio simultneo en A y B es causada por
un nico cambio de variable de entrada.

MANERA DE SUPRIMIR LOS RIESGOS ESTTICOS
DETECCIN DE RIESGOS ESTTICOS 1
Un riesgo estticos 1, puede ser detectado mediante la observacin de los productos utilizados
para la funcin en un mapa de Karnaugh. Si cualquiera de las dos celdas adyacentes lgicamente
con salida de un '1 ' no estn cubiertos por un producto comn o implicante, un riesgo esttico
puede ocurrir cuando un solo cambio en la entrada se desplace de una clula a otra. En el
ejemplo anterior, las clulas de los trminos mnimos 3 y 7 ambos contienen '1 ', pero el trmino
mnimo 3 est cubierta por el producto A'B y el trmino mnimo 7 est cubierta por el producto
de CA. No hay productos que cubre a los dos.
BC 00 01 11 10
A
0 0 0 1 1 R=A'B
1 0 1 1 0 S=AC
f(A,B,C)=R+S=A'B+AC
Un Riesgo Esttico tambin se puede detectar algebraicamente. Si se utiliza slo la ley

distributiva para convertir la forma de SOP a una forma de POS y la forma POS resultante
contiene la suma de una variable y su complemento, entonces esto es una indicacin de un
Riesgo Esttico1. Aunque la suma algebraica de una variable y su complemento es siempre '1 ',
debido a las diferentes trayectorias de retardo en el circuito podra parecer que durante un corto
intervalo, tanto la variable y su complemento son 0. En el ejemplo anterior
f (A, B, C) = A'B + AC = (A'B + A) (A'B + C) = (A '+ A) (B + A) (A' + C) (B + C)
contiene una suma (A '+ A). Debido a los retrasos de las variables en diferentes ramas del
circuito, esta suma puede ser efectivamente CERO durante intervalos de tiempo muy cortos. Si
todas las otras sumas son '1 ', la salida debera permanecer en '1', pero ya que todos ellos se
asocian con una AND con (A '+ A), su CERO momentneo podra causar una falla de la salida
que sera un Riesgo esttico 1

PREVENCIN DE RIESGOS ESTTICOS 1:
Un 1 Riesgos estticos un pueden ser prevenido mediante la adicin de trminos de productos de

manera que todos los pares de celdas adyacentes lgicamente con salida de un '1 'tienen al menos
un producto comn que los cubre. Esto se puede lograr mediante el uso de todos los implicantes
primos en la forma SOP en lugar de utilizar una forma SOP minimizado. En el ejemplo anterior
la forma libre riesgo sern f (A, B, C) = A'B + AC + BC donde el producto AC ha sido aadido
para cubrir ambos trminos mnimos 3 y 7. Tenga en cuenta tambin que la condicin de riesgo
se produjo con las transiciones entre ABC = 111 y 011, y esta salida del producto no cambia
durante esta transicin..
BC 00 01 11 10
A
0 0 0 1 1 R=A'B
1 0 1 1 0 S=AC
f(A,B,C)=R+S=A'B+AC+BC
NOTAS ADICIONALES SOBRE RIESGOS ESTTICOS 1:
Una forma SOP con implementacin AND-OR nunca pueden tener un riesgo estticos '0'. Si la
salida es un CERO antes y despus de un solo cambio de variable, todos los productos deben ser
'0 'antes y despus del nico cambio de variable, por lo que no hay entrada a la compuerta OR
que vaya a cambiar ni ningn riesgo puede ocurrir. Todo lo dicho anteriormente para
implementacin de dos niveles AND-OR tambin es vlido para la implementacin NAND-
NAND de dos niveles. Para un gran nmero de variables que es posible tener dos trminos
mnimos lgicamente adyacentes con salida '1 'que estn cada uno cubiertos por productos
mltiples pero ambos no cubiertos por un producto comn. Esto todava causar una condicin
de riesgo. El riesgo slo se puede evitar teniendo un producto comn que abarque la pareja, no
slo por tener mltiples productos que cubran cada trmino mnimo.

DETECCIN DE RIESGOS ESTTICOS 0
Un riesgo estticos 0 puede ocurrir en la implementacin de un Producto de Sumas de dos

niveles (Product Of Sum o POS). Considere la posibilidad de una implementacin POS OR-
AND con las siguientes caractersticas:
1. Para las condiciones de entrada actuales slo una compuerta OR tiene a la salida un lgico '0 '.
Esto hace que la salida de la AND sea '0'.
2. Una sola variable de entrada que cambia "simultneamente" provoca que la salida de la
primera compuerta OR sea un '1 'lgico y hace que la salida de la otra compuerta OR vaya a un
'0' lgico.
Si la primera compuerta OR cambia antes que de la segunda, la AND tendr dos entradas en
'1'durante un corto perodo de tiempo y un glitch de salida se producir. Por ejemplo, considere
la funcin f (A, B, C) = (A + B) (A '+ C) implementado en esta forma POS minimizada. En este
caso U = (A + B) y V = (A '+ C) por lo que f (A, B, C) = (U) (V). Cuando las entradas cambien
de ABC = 100 a ABC = 000, pueden ocurrir un glitch inconveniente como se describe
anteriormente. Si no se produce en esta transicin, que se producir en la transicin inversa
desde ABC = 000 a ABC = 100.
DETECCIN DE RIESGOS ESTTICOS 0:
Un riesgo estticos cero puede ser detectado mediante la observacin de las cantidades utilizadas
para la funcin en un mapa de Karnaugh. Si cualquiera de las dos celdas adyacentes lgicamente
con salida de un '0 'no estn cubiertas por una suma comn, un riesgo esttico puede ocurrir
cuando un solo cambio en la entrada se desplace de una clula a otra. En el ejemplo anterior, las
celdas de maxitrminos 0 y 4 contienen ambos '0 ', pero el maxitrmino 0 est cubierto por suma
(A + B) y el maxitrmino 4 est cubierto por suma (A' + C). No existe una suma que cubra a los
dos.
BC 00 01 11 10
A
0 0 0 1 1 U=A+B
1 0 1 1 0 V=A'+C
f(A,B,C)=UV=(A+B)(A'+C)
Un riesgo estticos tambin se puede detectar algebraicamente. Si slo la ley distributiva se

utiliza para convertir la forma de POS a una forma SOP y la forma SOP resultante contiene el
producto de una variable y su complemento, entonces esto es una indicacin de un riesgo
estticos 0. Aunque algebraicamente el producto de una variable y su complemento es siempre
'0', debido a los diferentes caminos de retardo en el circuito podra parecer que durante un corto
intervalo tanto la variable y su complemento son 1. En el ejemplo anterior

f (A, B, C) = (A + B) (A '+ C) = A (A' + C) + B (A '+ C) = A' + AC + BA + BC
tiene un producto (AA'). Debido a los retrasos variables en diferentes ramas del circuito, este
producto puede ser efectivamente uno de los intervalos de tiempo muy cortos. Si todos los dems
productos son '0', la salida debera permanecer en '0', pero ya que todos estn ORed con (AA '),
esto momentneamente causara un glitch de salida que sera un riesgo estticos 0.
BC 00 01 11 10
A
0 0 0 1 1 U=A+B
1 0 1 1 0 V=A'+C
f(A,B,C)=UV=(A+B)(A'+C)(B+C)
NOTAS ADICIONALES SOBRE RIESGOS ESTTICOS 0:
Una forma POS con implementacin OR-AND nunca pueden tener un riesgo estticos '1'. Si la
salida es UNO antes y despus de un solo cambio de variable, entonces todas las cantidades
deben ser '1 'antes y despus del nico cambio de variable, por lo que no hay entrada a la
compuerta AND que vaya a cambiar ni ningn riesgo que pueda ocurrir. Todo lo dicho
anteriormente para la implementacin de dos niveles OR-AND tambin es vlido para la
implementacin de dos niveles NOR-NOR. Para un gran nmero de variables que es posible
tener dos maxitrminos lgicamente adyacentes con salida '0 'que estn cada uno cubiertos por
mltiples sumas pero no cubiertos ambos por una suma comn. Esto todava causar una
condicin de riesgo. El riesgo slo se puede evitar no slo por tener mltiples sumas que cubran
cada el maxitrmino sino con una suma comn que abarque la pareja,.
Material suplementario para ELEN 021, Logic Design

RIESGOS DINMICOS
Un riesgo dinmico es la posibilidad de que una salida cambie ms de una vez, como resultado
de un nico cambio de entrada. Los riesgos dinmicos a menudo ocurren en los circuitos lgicos
ms grandes donde hay diferentes rutas a la salida (desde la entrada). Si cada ruta tiene un
retardo diferente, entonces se vuelve rpidamente evidente que existe el potencial para el cambio
de valores de salida difieran de la salida requerida/esperada, por ejemplo: Un circuito lgico est
destinado a cambiar de estado de salida de 1 a 0, sino que cambia de 1 a 0 y luego a 1 y
finalmente descansa en el valor correcto 0. Esto es un peligro dinmico.
Como regla general, los riesgos dinmicos son ms complejos de resolver, pero tenga en cuenta
que si todos los peligros estticos han sido eliminados de un circuito, entonces no se pueden
producir riesgos dinmicos.

Ejemplo.- Simplificar la siguiente funcin e implementar el circuito con compuertas NOR
F D A C BC A C BC BCD

D A C B C DA C BC BCD
D C BC A A BCD
CD BCD BCD
Mapeando para simplificar an ms:
F BC BD
F BC BD
F BC BD
F B C B D
F B C B D
Observe que la trayectoria B es ms larga que la de B por lo que se tiene un nivel adicional de
retraso en la seal.

Para demostrar lo anterior, dibuje detalladamente la seal del siguiente circuito:
Nota: Se debe tomar en cuenta el retador producido por insertar elementos en serie.
La insercin de inversores es lo que produce la insercin de Riesgos (Hazards) debido al retraso

que sufre la variable.
Los riesgos estticos (pulsos indeseables producidos por en los cambios de las variables por los
retardos reales de los circuitos electrnicos de las compuertas), solo tienen efecto en los
circuitos secuenciales, ya que en los combinatorios solo basta esperar el tiempo de retardo
asociado alas compuertas para que todo se normalice. En los circuitos secuenciales los filos o
flancos de elevacin y descenso de los pulsos parsitos, pueden muy bien activar cualquier
circuito de control o de conteo dando lugar a resultados falsos.
Para obtener un buen diagrama descriptivo, hgase variar en las 2 zonas de variables que no
cambian a la variable que se usa normal e invertida.

Determinar el riesgo esttico del siguiente circuito.
Puede existir un riesgo cuando un cambio en las condiciones de entrada causa un salto entre
celdas adyacentes de agrupamientos distintos.
Ejemplo.- Introducir al mapa la funcin del problema anterior:
La solucin sin riesgos es :

f AC BC AB



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INTRODUCCIN A LOS SISTEMAS DIGITALES MODERNOS 1

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Los sistemas digitales, o sistemas en general, dependientes de coeficientes basados en los

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dgitos 0 y 1. Estos ltimos nmeros no son ms que la representacin matemtica de decisiones

Las tcnicas digitales se aplican extensa y principalmente en computadoras e instrumentos

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En un computador digital hay una serie de circuitos electrnicos que mediante el

Bsicamente un computador funciona mediante dos estados o valores conocidos como

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ESIME - IPN Antulio Morgado Valle

211 210 * 21 2, 048 1K * 2 2K

220 210 * 210 1, 048, 576 1K * 1K 1M

230 220 * 210 1, 037, 741, 824 1M * 1K 1G

240 230 * 210 1, 099, 511, 627, 776 1G * 1K 1T

Se debe notar que A=10, B=11, C=12, D=13, E=14 y F=15

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Decimal Hexadecimal Binario Base 2 Equivalencia

ESIME - IPN Antulio Morgado Valle

4. CONVERSION ENTRE BINARIO Y HEXADECIMAL

Para realizar la conversin de binario a hexadecimal, realice lo siguiente:

3.- La cantidad correspondiente en hexadecimal se agrupa de derecha a izquierda.

110111010 (binario) = 1BA (hexadecimal)

Resultado: FEA8A Hex

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CONCEPTOS DE DISEO LGICO

1. DEFINICIN DE LGICA BINARIA.

La lgica binaria consiste de variables binarias y operaciones lgicas

En 1854 George Boole introdujo un tratamiento sistemtico de lgica.

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3. AXIOMAS Y POSTULADOS DEL ALGEBRA DE BOOLE

- Los operadores y postulados tienen el siguiente significado:

4. TEOREMAS BSICOS Y PROPIEDADES DEL ALGEBRA BOOLEANA.

Teoremas Booleanos: Teorema de Mltiples Variables:

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Simplificando lo anterior tenemos:

Una variable binaria puede tomar el valor de 0 1.

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7. RELACIONES BASICAS DEL ALGEBRA DE BOOLE

Ejemplo. - A0 A el Dual ser: A 1 A

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Compuerta OR "0".- Disyuntiva Lgica

Compuerta AND "Y".- Conjuncin Lgica

Compuerta NOT "NO" Inversor.- Negacin Lgica

COMPUERTAS LOGICAS UNIVERSALES

Compuerta NOR "NO-O"

Compuerta NAND "NO-Y"

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OPERADORES LOGICOS COMPUESTOS

La forma de composicin de las operaciones XOR y XNOR a partir de las operaciones

Compuerta XOR "O EXCLUSIVA"

Compuerta XNOR "NO-O EXCLUSIVA"

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Lgica Positiva Lgica Negativa

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COMPUERTAS LGICAS BSICAS

COMPUERTAS LGICAS UNIVERSALES

En las compuertas lgicas universales su comportamiento es como sigue:

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