Cad de Aproximaciones Sucesivas

DISEO E IMPLEMENTACIN DE UN CONVERTIDOR ANALGICO DIGITAL MEDIANTE
UN REGISTRO DE APROXIMACIONES SUCESIVAS EN TCNICAS DE

MICROELECTRNICA
ANDRS FELIPE SIERRA VALLEJO
PONTIFICIA UNIVERSIDAD JAVERIANA

FACULTAD DE INGENIERA
DEPARTAMENTO DE ELECTRNICA
BOGOT D.C
2013
1
DISEO E IMPLEMENTACIN DE UN CONVERTIDOR ANALGICO DIGITAL MEDIANTE
UN REGISTRO DE APROXIMACIONES SUCESIVAS EN TCNICAS DE
MICROELECTRNICA
ANDRS FELIPE SIERRA VALLEJO
TRABAJO DE GRADO PARA OPTAR POR EL TITULO DE INGENIERO

ELECTRNICO
DIRECTORES
ING. GERMAN YAMHURE KATTAH Msc.
ING JORGE ANDRS GARCA PhD.

DEPARTAMENTO DE ELECTRNICA
BOGOT D.C
2013
2
CARRERA DE INGENIERA ELECTRNICA
RECTOR MAGNFICO: JOAQUN EMILIO SNCHEZ GARCA, S.J.
DECANO ACADMICO: Ing. JORGE LUIS SNCHEZ TLLEZ Msc.
DECANO DEL MEDIO UNIVERSITARIO: P. SERGIO BERNAL RESTREPO, S.J.
DIRECTOR DE CARRERA: Ing. JAIRO ALBERTO HURTADO LONDOO PhD.
DIRECTOR DE DEPARTAMENTO Ing. FRANCISCO VIVEROS.
DIRECTOR DEL PROYECTO: Ing. GERMAN YAMHURE KATTAH Msc.
DIRECTOR DEL PROYECTO Ing JORGE ANDRES GARCA LPEZ PhD.
3
ARTCULO 23 DE LA RESOLUCIN No. 13 DE JUNIO DE 1946
"La universidad no se hace responsable de los conceptos emitidos por sus alumnos en sus proyectos
de grado. Slo velar porque no se publique nada contrario al dogma y la moral catlica y porque los
trabajos no contengan ataques o polmicas puramente personales. Antes bien, que se vea en ellos el
anhelo de buscar la verdad y la justicia".
Artculo 23 de la Resolucin No. 13, del 6 de julio de 1946, por la cual se reglamenta lo concerniente
a Tesis y Exmenes de Grado en la Pontificia Universidad Javeriana
4
TABLA DE CONTENIDO
INTRODUCCIN .......................................................................................................................................10
I. MARCO TERICO .............................................................................................................................12
1. CONCEPTOS BSICOS DE CONVERTIDORES ANALGICOS-DIGITALES .......................12
1.1. Parmetros bsicos. ..................................................................................................................12
1.2. Error de Cuantizacin ( ) ......................................................................................................13
1.3. No linealidad Diferencial (DNL Differential Nonlinearity) .....................................................13
1.4. No linealidad Integral (ILN Integral Nonlinearity) ..................................................................14
1.5. Relacin Seal a Ruido (SNR Signal to Noise Ratio) ..............................................................14
2. DESCRIPCIN GENERAL DE UN CONVERTIDOR ANALGICO DIGITAL POR
APROXIMACIONES SUCESIVAS .......................................................................................................15
2.1 Arquitectura general .................................................................................................................15
2.2 Registro de corrimiento y SAR (Lgica SAR) .........................................................................16
2.3 Comparador ..............................................................................................................................17
2.4 DAC (Convertidor Digital Analgico) .....................................................................................18
2.5 Circuito de Sample and Hold ...................................................................................................18
2.6 Generacin de reloj ..................................................................................................................18
II. ESPECIFICACIONES .........................................................................................................................19
3. ESPECIFICACIONES Y TECNOLOGA UTILIZADA. ...............................................................19
4. SOLUCIN PROPUESTA DIAGRAMA EN BLOQUES ..........................................................19
III. DESARROLLOS .............................................................................................................................20
5. SIMULACIN DE ALTO NIVEL ..................................................................................................20
5.1 Comparador ..............................................................................................................................20
5.2 DAC .........................................................................................................................................20
5.3 SAR y Control ..........................................................................................................................26
5.4 Generacin de Reloj. ................................................................................................................27
5.5 DataOut ....................................................................................................................................27
5.6 Resultados de simulacin de alto nivel ....................................................................................28
6. DISEO DEL CONVERTIDOR EN CMOS DE 0.6 um. ...............................................................31
6.1 Comparador ..............................................................................................................................31
6.2 DAC .........................................................................................................................................34
6.3 SAR y Control ..........................................................................................................................39
6.4 Generacin de Reloj .................................................................................................................41
6.5 Data Out ...................................................................................................................................46
6.6 Simulacin analgica Pre-Layout del sistema completo. .........................................................47
5
6.7 Simulacin de seal mixta pre-layout del sistema completo....................................................48
6.8 Layout de los bloques del convertidor. ....................................................................................53
6.9 Simulacin con componentes parsitos de los bloques analgicos del convertidor .................61
6.10 Resultados de simulacin mixta del sistema completo con componentes parsitos. ...............63
IV. ANLISIS DE RESULTADOS ......................................................................................................64
7. ANLISIS........................................................................................................................................64
7.1 Comparador ..............................................................................................................................64
7.2 Generacin de reloj ..................................................................................................................65
7.3 Sistema completo .....................................................................................................................66
V. CONCLUSIONES ...............................................................................................................................69
BIBLIOGRAFA..........................................................................................................................................70
ANEXOS......................................................................................................................................................71
6
LISTA DE FIGURAS
Figura 1. Diagrama bsico de entradas y salidas de un ADC [3] .................................................................12
Figura 2. (a) Funcin de transferencia de un ADC ideal de 3 bits. (b) Error de cuantizacin centrado en 0.
[3] .................................................................................................................................................................13
Figura 3. DNL para un ADC de 3 bits. [3] ...................................................................................................14
Figura 4. INL para un ADC de 3 bits. [3] ....................................................................................................14
Figura 5. Arquitectura general de un ADC SAR..........................................................................................15
Figura 6. Logica SAR Tipo I [4] ..................................................................................................................16
Figura 7. Logica SAR Tipo 2 [4] .................................................................................................................17
Figura 8. Smbolo esquemtico de un comparador. [3] ...............................................................................17
Figura 9. Esquemtico de un comparador dinmico bsico. [2] ..................................................................17
Figura 10a. DAC implementado con fuentes de corriente con pesos binarios. [3] b) DAC Implementado
con Resistencias.[3]......................................................................................................................................18
Figura 11. Implementacin bsica de un circuito de Sample and Hold. ......................................................18
Figura 12. Diagrama en bloques de la solucin propuesta. ..........................................................................19
Figura 13. DAC por redistribucin de carga para N-Bits [3] .......................................................................20
Figura 14. El proceso de redistribucin de carga: (a) Muestrear la entrada, cancelacin de offset, (b)
Voltaje en la placa superior de los condensadores despus del muestreo, (c) Circuito equivalente mientras
se convierte el MSB, (d) Circuito equivalente mientras se convierte el siguiente bit con el MSB igual a 1.
[3] .................................................................................................................................................................21
Figura 15. Arreglo partido de condensadores para un DAC de 6 Bits. [3] ...............................................21
Figura 16. Implementacin de BOT_Switch. ...............................................................................................24
Figura 17. DAC con redistribucin de carga. TOP_Switch (Azul), BOT_Switch (Rojo) ...........................25
Figura 18. Implementacin del SAR y Control. ...........................................................................................26
Figura 19. Implementacin del registro de salida de carga paralela. ...........................................................28
Figura 20. Convertidor completo con componentes ideales. .......................................................................29
Figura 21. Resultados de simulacin para Vin=10mV.................................................................................30
Figura 22. Resultados de simulacin para Vin=1.25 V................................................................................30
Figura 23. Resultados de simulacin para Vin=2.5 V..................................................................................31
Figura 24. Diagrama de bloques de un comparador. [3] ..............................................................................31
Figura 25. Etapa de preamplificacin del comparador. [3] ..........................................................................32
Figura 26. Circuito de decisin del comparador. [3] ....................................................................................32
Figura 27. Etapa de salida del comparador. [3] ............................................................................................32
Figura 28. Implementacin del Comparador ................................................................................................33
Figura 29. Formas de onda del comparador. ................................................................................................34
Figura 30. Compuertas y tamaos de las celdas digitales. ...........................................................................38
Figura 31. Seales de control y de salida de Bot_Switch ............................................................................39
Figura 32.Circuito esquemtico de un Flip-Flop Master-Slave con Set y Reset..........................................39
Figura 33. Circuito esquemtico del SAR y control. ...................................................................................40
Figura 34. Seales de salida de la mquina de control. ................................................................................40
Figura 35. Valor guardado en cada Flip-Flop del SAR, dependiendo de la seal de COMP. .....................41
Figura 36. Tiempos de retardo de una inversora [3]. ...................................................................................42
Figura 37. Grafica IV para hallar la resistencia promedio de un NMOS [3]. ..............................................42
Figura 38. Compuerta inversora y oscilador en anillo. ................................................................................43
Figura 39. Salida del oscilador en anillo con f=713 kHz y ...................................................44
Figura 40. Oscilador en anillo con divisor de frecuencia. ............................................................................44
Figura 41. Seales de salida del oscilador en anillo y del divisor de frecuencia..........................................45
Figura 42. Esquemtico del registro de salida DataOut. ..............................................................................46
7
Figura 43. Seales de salida del SAR y registro de salida de DataOut. .......................................................46
Figura 44. Diagrama en bloques del sistema completo. ...............................................................................47
Figura 45. Seales de salida de simulacin analgica del convertidor para una entrada rampa de 0 a 2.5 V
en pasos de 10 mV .......................................................................................................................................48
Figura 46. Retardos agregados en el SAR....................................................................................................48
Figura 47. Retardos agregados en el Oscilador de anillo. ............................................................................49
Figura 48. Resultados de simulacin para una entrada rampa de 0 a 2.5 V en pasos de 1 LSB. .................49
Figura 49. Salida del convertidor para una entrada sinusoidal de 10 Hz, y amplitud 1.25 V
......................................................................................................................................................................50
Figura 50. Voltaje de entrada, salida y error para una entrada sinusoidal de 10 Hz, y
amplitud 1.25 V............................................................................................................................................50
Figura 51. Detalle del pico positivo de la seal de entrada, salida y error del convertidor. .........................51
Figura 52. DNL e INL del convertidor para una entrada sinusoidal de 10 Hz, y amplitud
1.25 V ...........................................................................................................................................................51
Figura 53. Parmetros de desempeo obtenidos con el ADC Toolbox. .......................................................52
Figura 54. Layout de la compuerta inversora con carga capacitiva del oscilador en anillo. ........................53
Figura 55. Layout del Oscilador en anillo ....................................................................................................53
Figura 56. Layout del Flip-Flop tipo Data con Set y Reset DFRRSX1 de la librera digital de XFAB.......54
Figura 57. Layout del Oscilador completo. ..................................................................................................54
Figura 58. Layout del comparador ...............................................................................................................55
Figura 59. Layout del bloque Top_Switch. ..................................................................................................56
Figura 60. Layout del Bot_Switch. ..............................................................................................................56
Figura 61. Layout de arreglo de condensadores binarios usando (a) condensadores sencillos (b)
condensadores unitarios para minimizar el efecto de undercutting (c) centroide comn para minimizar los
gradientes del xido. [3] ...............................................................................................................................57
Figura 62. Layout de la red de condensadores. ............................................................................................58
Figura 63. Layout del SAR y Control. .........................................................................................................59
Figura 64. Layout del registro de salida DataOut. .......................................................................................59
Figura 65. Layout del sistema completo. .....................................................................................................60
Figura 66. Floorplan del circuito completo. .................................................................................................60
Figura 67. Resultados de simulacin del bloque CLK con componentes parsitos. ....................................61
Figura 68. Resultados de simulacin del comparador con componentes parsitos ......................................62
Figura 69. ENOB para el convertidor pre-layout y post-layout. Izquierda escala logartmica, derecha
escala lineal. .................................................................................................................................................66
Figura 70 SNR para el convertidor pre-layout y post-layout. Izquierda escala logartmica, derecha escala
lineal .............................................................................................................................................................67
8
LISTA DE TABLAS
Tabla 1. Especificaciones del diseo............................................................................................................19
Tabla 2. Funcionamiento BOT_Switch con las seales de control. .............................................................23
Tabla 3. Parmetros del comparador ............................................................................................................34
Tabla 4. Resistencia de encendido del NMOS. ............................................................................................34
Tabla 5. Valores de capacitancia de los condensadores del DAC. ...............................................................37
Tabla 6. Seales de control y salida del switch. ...........................................................................................38
Tabla 7. Resumen de los parmetros del oscilador. .....................................................................................45
Tabla 8. Reporte de tiempos de simulacin entre el equipo empleado y el servidor de la universidad. ......47
Tabla 9. Tiempos de simulacin y mejoras entre equipos y tipos de simulacin.........................................49
Tabla 10. Resultados obtenidos del convertidor pre-layout. ........................................................................52
Tabla 11. Valores obtenidos en el bloque CLK con componentes parsitos ...............................................62
Tabla 12. Parmetros obtenidos en el comparador con componentes parsitos. ..........................................62
Tabla 13. Resultados obtenidos del convertidor Post-Layout. .....................................................................63
Tabla 14. Variacin de los parmetros de desempeo para el comparador pre-layout y post-layout. .........64
Tabla 15. Comparacin de resultados estticos del convertidor con una frecuencia de muestreo de 1 MHz.
......................................................................................................................................................................65
Tabla 16. Comparacin de resultados dinmicos del convertidor con una frecuencia de muestreo de 1
MHz..............................................................................................................................................................65
Tabla 17. Variacin de los parmetros del oscilador pre-layout y post-layout. ...........................................65
Tabla 18. Resultados estticos del convertidor pre-layout y post-layout .....................................................66
Tabla 19. Resultados dinmicos del convertidor pre-layout y post-layout ..................................................66
Tabla 20. Comparacin entre los tiempos de simulacin de las plataformas de cmputo utilizadas. ..........68
9
INTRODUCCIN
La creciente necesidad en la industria de poder obtener mediciones de variables analgicas como la
temperatura, presin, distancia, etctera para luego procesar estos datos mediante elementos digitales
como microprocesadores o FPGAs ha hecho que los requerimientos de conversin de datos analgicos
a datos digitales sean cada vez ms rpidas y precisas. Gracias a las tecnologas actuales en el campo
de la microelectrnica, el diseo de convertidores analgicos-digitales ha permitiendo alcanzar
velocidades en el orden de 10 Ms/ps y precisiones de ms de 10 bits [1] necesarias para los distintos
tipos de aplicacin. Se muestra como caso de estudio en este trabajo de grado el diseo e
implementacin de un convertidor analgico-digital que pueda ser usado en aplicaciones de baja
frecuencia.
El primer captulo de este trabajo pretende empapar al lector de los conceptos bsicos de
convertidores, as como sus figuras de mrito y errores. Una vez explicados estos conceptos, el
captulo 2 explica el funcionamiento de una arquitectura en particular que utiliza un SAR (Registro de
aproximaciones sucesivas) para realizar el proceso de conversin. Este captulo describe
detalladamente el funcionamiento general de la arquitectura SAR as como el funcionamiento interno
de cada sub-bloque y algunas formas de implementaciones propuestas por diferentes autores.
Los captulos 3 y 4 describen las especificaciones para el diseo del convertidor as como la solucin
propuesta para la implementacin de este. Para verificar que la arquitectura de la solucin planteada
funcionara, el captulo 5 describe la implementacin y simulacin de alto nivel del convertidor con
elementos ideales (compuertas, condensadores e interruptores ideales) y termina mostrando el
funcionamiento esperado del convertidor con dichos elementos.
El captulo 6 se divide en dos partes, la primera muestra la implementacin a nivel de transistores de
cada bloque de la arquitectura y se realiza la simulacin individual de cada bloque para verificar que
su funcionamiento sea acorde con las especificaciones del sistema completo. Una vez se tienen los
resultados necesarios de cada bloque, estos se unen para poder realizar la simulacin del sistema
completo a nivel de esquemtico. La segunda parte de este captulo muestra la implementacin a nivel
de layout de cada bloque del convertidor y la simulacin de cada bloque analgico con la presencia de
las componentes parsitas extradas en cada layout. Una vez se tienen los layouts de los bloques
individuales estos se unen para terminar el layout del sistema completo y se simula, reportando luego
los resultados tanto de simulacin analgica como de seal mixta con elementos parsitos del sistema
completo.
Con los resultados obtenidos en los captulos 6 y 7, se presenta en el captulo 8 el anlisis de estos y se
muestran las diferencias entre el circuito esquemtico y la implementacin real del circuito en VLSI
(Very Large Scale Integration) y cmo las componentes parsitas de los elementos afectan el
desempeo del convertidor. Este captulo consigna tambin la mejora en tiempos de simulacin al
utilizar 2 diferentes plataformas de cmputo para ilustrar el desempeo que se puede obtener en la
reduccin de los tiempos de simulacin cuando los circuitos resultan ser complejos. Con todo lo
anterior se hace una mirada hacia atrs del trabajo descrito atrs y se consignan las conclusiones
extradas al finalizar el proyecto.
Para realizar este proyecto se utilizaron las herramientas de Diseo Microelectrnico de la Suite de
Synopsys y una librera de uso comercial adquirida recientemente gracias a un acuerdo entre la
universidad Javeriana y el fabricante de circuitos integrados XFAB. Debido al uso de esta nueva
librera se entregan documentacin y video tutoriales que muestran la forma de instalacin, manejo,
simulaciones etctera de las diferentes herramientas y la forma de utilizacin a lo largo del desarrollo
del proyecto capitalizando as la experiencia adquirida para el desarrollo de futuros nuevos proyectos
10
Debido a la complejidad del proyecto y a la ventaja de estar en contacto con Intel, se logr obtener
prestada una mquina comercial de ltima generacin Core i7 cuyo precio est alrededor de los 1000
USD, para realizar sobre ella las simulaciones y poder comparar el desempeo entre la plataforma que
tiene la universidad y el equipo Core i7 que se utiliz en ciertas simulaciones. Se agradece
profundamente el prstamo de este equipo a Intel, ya que sin este gran parte de este trabajo no se
hubiese podido realizar.
11
I. MARCO TERICO
En este captulo se describen brevemente los conceptos bsicos de convertidores de datos, las figuras
de mrito, los errores y el funcionamiento general de un convertidor analgico-digital por medio de
aproximaciones sucesivas, as como la descripcin de los bloques que conforman este convertidor.
1. CONCEPTOS BSICOS DE CONVERTIDORES ANALGICOS-DIGITALES
Los convertidores de datos analgicos-digitales son circuitos cuya funcin principal es la de convertir
seales analgicas, que son caractersticas de la mayora de fenmenos en el mundo real, en
representaciones digitales para despus ser utilizadas en procesamiento de informacin, computo,
transmisin de datos y sistemas de control. Se muestra en la Figura 1 un diagrama bsico de entradas
y salidas de un ADC.
Figura 1. Diagrama bsico de entradas y salidas de un ADC [3]
Para evaluar el desempeo de un ADC se han establecido parmetros, errores y especificaciones las
cuales se explicarn a continuacin.
1.1. Parmetros bsicos.
La informacin en forma digital se representa normalmente por niveles de voltaje ajustados
arbitrariamente referidos a tierra (GND). Estos niveles pueden tomar 2 valores, 0 o 1 y cada nivel
representa un voltaje o corriente definidos en el circuito. Las palabras (WORDS) son grupos de
niveles que representan nmeros digitales, estos niveles pueden aparecer en serie o en paralelo. Una
agrupacin nica de niveles digitales se denomina nmero o cdigo y es asignada a cada nivel de
entrada analgico que este cuantizado. A continuacin se muestra un cdigo digital tpico:
El valor es llamado MSB (Most Significant Bit) mientras que el valor es llamado LSB (Least
Significant Bit).
El nmero de bits de un convertidor se denota con la letra N y el nmero mximo de combinaciones
que puede tener una palabra (Numero de niveles de cuantizacin) es . Mediante estos valores se
puede encontrar la salida de voltaje mxima que se puede generar a la salida del convertidor, conocido
como el Voltaje de escala completa VFS (Full Scale Voltage):
Siendo VREF un valor de voltaje constante, el valor de 1 LSB es definido como:
12
1.2. Error de Cuantizacin ( )
Como la entrada analgica es una cantidad de con un nmero infinio de valores posibles (resolucin
infinita) y la salida del convertidor es un valor discreto, se producir un error debido a la cuantizacin.
Este error es conocido como error de cuantizacin Qe que se define como la diferencia entre el valor
actual de la entrada analgica y el valor del escaln de salida del convertidor.
Donde el voltaje de salida del escaln se puede calcular como:
Siendo D el valor del cdigo de salida (0 o 1), N el nmero de bits del convertidor y el voltaje de
referencia. Se muestra en la Figura 2 la funcin de transferencia de un ADC ideal de 3 bits y el error
de cuantizacin asociado a este.
Figura 2. (a) Funcin de transferencia de un ADC ideal de 3 bits. (b) Error de cuantizacin centrado en 0. [3]
Idealmente la magnitud de no ser mayor que 1 LSB y no ser menor que 0. Si el error de
cuantizacin se centra en 0, como mximo podr valer 1/2 LSB.
1.3. No linealidad Diferencial (DNL Differential Nonlinearity)
Se define como la mxima desviacin de cambio de 1 LSB en la funcin de transferencia del
convertidor a su valor ideal de 1 LSB. El error de DNL es el valor mximo de DNL a lo largo de todas
las entradas y salidas del convertidor. La Figura 3 muestra un ejemplo de DNL para un ADC de 3 bits.
13
Figura 3. DNL para un ADC de 3 bits. [3]
1.4. No linealidad Integral (ILN Integral Nonlinearity)

Se define como la mxima desviacin de la funcin de transferencia del convertidor y la lnea recta
que pasa por los puntos que corresponden al primer y ltimo cdigo del convertidor. La Figura 4
muestra un ejemplo de INL para un ADC de 3 bits.
Figura 4. INL para un ADC de 3 bits. [3]
1.5. Relacin Seal a Ruido (SNR Signal to Noise Ratio)

La relacin Seal a ruido en un ADC representa el mayor valor RMS que puede tener la seal de
entrada dividido entre el valor RMS del ruido del convertidor. Se expresa generalmente en dB y se
calcula como:
( )
En [3] se demuestra la relacin entre el SNR de un ADC y la resolucin (nmero de bits) del
convertidor para el caso ideal es:
14
2. DESCRIPCIN GENERAL DE UN CONVERTIDOR ANALGICO DIGITAL POR
APROXIMACIONES SUCESIVAS
En este captulo se describe la arquitectura general y el funcionamiento de un convertidor ADC por
medio de aproximaciones sucesivas (SAR Succesive Aproximation Register).
2.1 Arquitectura general
De las diferentes arquitecturas de ADCs, la arquitectura SAR permite realizar un diseo de bajo
consumo con una velocidad y precisin moderadas y es por esto que es ideal para equipos porttiles
con bateras como fuente de alimentacin, sistemas de adquisicin de datos, mediciones en la
industria, sistemas de control, biomedicina y dems [4]. La Figura 5 muestra la arquitectura general de
un convertidor por aproximaciones sucesivas, donde Vin es la seal analgica y Vref un voltaje de
referencia constante.
Figura 5. Arquitectura general de un ADC SAR
A continuacin se describe el algoritmo de conversin de un SAR ADC de 8 bits.

Sea B la palabra digital de 8 bits que controla los tiempos del SAR y sea D la palabra digital de 8 bits
que representa digitalmente la seal analgica muestreada.
Se aplica un 1 en la entrada del registro de corrimiento. Por cada bit convertido, el uno es desplazado
a la derecha 1 posicin. y hasta
El MSB del SAR ( ) se inicializa en 1 mientras que los dems bits, hasta son puestos a 0.
Como la salida del SAR controla el DAC, y la salida del SAR es 10000000 la salida del DAC estar
en
Ahora se compara con . Si es mayor que la salida del comparador es 0 y este lleva
a 0. Si es menor que la salida del comparador es 1 y permanece en 1. es el MSB del
cdigo digital de salida final.
15
El 1 aplicado al registro de corrimiento es desplazado una posicin de forma que mientras que
los bits restantes son iguales a 0.
es puesto en 1, a son puestos a 0 y mantiene el valor de la conversin previa. La salida
del DAC ser entonces (si )o (si )
Ahora es comparado con la salida del DAC. Si la salida del DAC es mayor que entonces el
comparador pone si la salida del DAC es menor que entonces permanece en 1.
Este proceso se repite hasta que la salida del DAC converge al valor de en la resolucin del
convertidor.
2.2 Registro de corrimiento y SAR (Lgica SAR)
Este bloque se encarga de controlar el proceso de conversin del ADC as como la generacin de las
diferentes seales que encienten o apagan los interruptores de las placas superior e inferior de los
condensadores o permiten la carga de datos en el registro de salida.
En [4] se muestran varias implementaciones de la lgica del SAR. La lgica SAR tipo I se muestra en
la Figura 6. Esta es una de las implementaciones ms usadas debido a que el diseo de la lgica es
directo y sencillo. Consiste en un contador de anillo y un registro. Si el nmero de bits de resolucin
del convertidor es N, este tipo de lgica requiere de 2N flip-flops para realizar la conversin, es por
esto que [5] propone utilizar una aproximacin sucesiva no-redundante que permite reducir el nmero
de flip-flops a N mediante el uso de lgica combinatoria extra. Figura 7
Figura 6. Logica SAR Tipo I [4]
Este circuito permite ahorrar espacio al reducir el nmero de flip-flops, pero necesita multiplexores y
compuertas OR extra para realizar la conversin. Adems de esto la seal de inicializacin del SAR
Tipo 2 es externa y depende de la sincronizacin de esta con el reloj del circuito. La Figura 8 muestra
una implementacin de este tipo de lgica.
16
Figura 7. Logica SAR Tipo 2 [4]
2.3 Comparador
Un comparador (Figura 8) puede ser visto como un circuito que toma decisiones. Si la terminal no
inversora (+) est a un potencial mayor ve la terminal inversora (-) la salida del comparador es un 1
lgico. Si por el contrario el potencial en la terminal inversora es mayor que el potencial en la entrada
no inversora, la salida del comparador ser un valor lgico 0.
Figura 8. Smbolo esquemtico de un comparador. [3]
Una forma sencilla de implementar un comparador es utilizar un amplificador operacional en malla

abierta, sin embargo cuando la aplicacin demanda bajo consumo de potencia y alta velocidad esta
solucin no es muy til. La estructura bsica de un comparador requiere que se preste atencin al
retardo de propagacin1 y la sensibilidad2 del comparador. La Figura 9 muestra una implementacin
de un comparador.
Figura 9. Esquemtico de un comparador dinmico bsico. [2]
1
Retardo de propagacin: longitud de tiempo que inicia cuando la entrada de una compuerta lgica es estable
y valida, hasta que la salida de esta compuerta es estable y valida.
2
Sensibilidad: en un comparador la sensibilidad es el mnimo valor de voltaje diferencial que produce una
salida valida.
17
2.4 DAC (Convertidor Digital Analgico)
En la mayora de arquitecturas de convertidores ADC se encuentra un bloque DAC que se encarga de
convertir la seal digital en su representacin analgica cuantizada, para poder ser restada o
comparada dependiendo del tipo de arquitectura. En el caso de un SAR ADC el DAC funciona
convirtiendo la palabra temporal de conversin en un voltaje o corriente para que esta pueda ser
comparada con el voltaje de entrada y se decida cada uno de los bits restantes.
Una implementacin bsica de un DAC se muestra en la Figura 10a [3], sin embargo este tipo de
implementaciones no es til cuando el consumo de potencia es una limitante de diseo. Por esto se
pueden implementar otro tipo de DAC con componentes pasivos como resistores (Figura 10b).
Figura 10a. DAC implementado con fuentes de corriente con pesos binarios. [3] b) DAC Implementado con Resistencias.[3]
2.5 Circuito de Sample and Hold

Este circuito se encarga de tomar el valor de la seal de entrada y mantener su valor durante el tiempo
que el ADC realiza el proceso de conversin. Tanto la velocidad como la precisin del convertidor
dependen principalmente de este bloque. La Figura 11 muestra una implementacin bsica de este
circuito utilizando componentes activos y pasivos.
Figura 11. Implementacin bsica de un circuito de Sample and Hold.
Debido a que la topologa de diseo escogida permite incluir el circuito de sample and hold en el
DAC, se omitir el funcionamiento y caractersticas en este bloque en el trabajo.
2.6 Generacin de reloj
Este circuito se encarga de generar una seal cuadrada peridica con ciclo til del 50% que vara entre
los niveles lgicos de 0 y 1. Existen varias formas de implementar este bloque, siendo los osciladores
con cristal y PLLs los ms usados en la industria.
18
II. ESPECIFICACIONES
En este captulo se describen las especificaciones propuestas para el circuito y la solucin propuesta
para la implementacin del convertidor.
3. ESPECIFICACIONES Y TECNOLOGA UTILIZADA.
El convertidor que se debe disear debe cumplir con las especificaciones mostradas en la Tabla 1:
Especificacin Valor propuesto
Tecnologa CMOS 0.6 um
Fuente de Voltaje (Vcc) 5V
Tasa de muestreo (Fs) 100 kS/s
Relacin seal-ruido (SNR) Mayor a 40 dB
Nmero efectivo de bits (ENOB) 7
No-linealidad diferencial (DNL) Menor a 1 LSB
No-linealidad integral (INL) Menor a 1 LSB
Rango de voltaje de entrada 50% de Vcc
Tabla 1. Especificaciones del diseo
Para la implementacin del circuito se utiliz una nueva librera comercial de diseo diferente a la que
se vena manejando en la herramienta de la universidad que es solo demostrativa para tecnologa de
90nm. Se usaron las libreras digitales y el PDK suministrado por el fabricante de circuitos integrados
XFAB para una tecnologa de 0.6 um que requiere fuentes de polarizacin de 5 V ya que es un
proceso bastante grande comparado al de 90nm cuya fuente es de solo 1.2 V. El usar tecnologa
comercial tiene la ventaja de ser una librera completa para todo el flujo de diseo y que adems
permite llevar a fabricacin el prototipo del chip.
4. SOLUCIN PROPUESTA DIAGRAMA EN BLOQUES
Para implementar el convertidor se propone el uso de la arquitectura general propuesta por [3] con la
modificacin de incluir el circuito de sample and hold en el DAC interno del convertidor. El
sistema completo tiene como entradas el voltaje analgico que se desea convertir Vin, el voltaje de
referencia Vref, la seal de inicio y la fuente de polarizacin VDD. A continuacin se muestra el
diagrama en bloques de la solucin propuesta:
Figura 12. Diagrama en bloques de la solucin propuesta.
El sistema se divide en 5 bloques mostrados en la Figura 12 de los cuales 3 son analgicos

(Generacin de reloj, DAC y el comparador) y 2 digitales (DataOut, SAR y control).
19
III. DESARROLLOS
En este captulo se describe la implementacin de cada bloque del convertidor, su implementacin y
simulacin con elementos ideales.
5. SIMULACIN DE ALTO NIVEL
Para iniciar el flujo de diseo de implementaron los bloques de la arquitectura del convertidor con
modelos de componentes ideales en la herramienta Saber qu hace parte de la suite de diseo de
Synopsys . Se describe a continuacin la implementacin de cada bloque y su funcionamiento.
Debido a que en todos los bloques se implementaron elementos ideales, se omitirn las simulaciones
de cada bloque individual y en el numeral 5.6 se mostrar la simulacin del circuito completo.
5.1 Comparador
Para el comparador se us el modelo ideal de la librera de componentes de Saber
5.2 DAC
Con el objeto de disminuir el consumo del circuito, se escogi implementar un DAC con
condensadores y redistribucin de carga, ya que adems de reducir el consumo de potencia, el banco
de condensadores funciona como circuito de sample and hold lo que simplifica el diseo e
implementacin del circuito.
Este convertidor muestrea la seal de entrada y realiza la bsqueda binaria basado en la cantidad de
carga almacenada en cada condensador. La Figura 13 muestra la arquitectura del DAC para N-Bits.
Figura 13. DAC por redistribucin de carga para N-Bits [3]
El proceso de conversin inicia descargando los condensadores por medio del interruptor de Reset.
Debido a la conexin del comparador al DAC al cerrar el interruptor de Reset el circuito est
realizando cancelacin automtica de offset. Esto se debe a que en este momento el comparador esta
realimentado unitariamente y el voltaje en el terminal no inversor es igual al voltaje en el terminal
inversor del comparador. Entonces el voltaje en la placa superior de los condensadores es igual al
voltaje de offset ( ) del comparador.
Despus de la fase de descarga del arreglo de condensadores, se conectan las placas inferiores de estos
a y se muestrea el voltaje en el arreglo (Figura 14 a). Ahora se abre el interruptor de Reset y se
conectan las placas inferiores de los condensadores a tierra de forma que el voltaje que aparece en la
placa superior es igual a (Figura 14 b).
El proceso contina conectando la placa inferior del condensador que representa el MSB a
(Figura 14 c). Si la salida del comparador es baja, la placa inferior del condensador MSB es conectada
20
nuevamente a tierra. Si la salida del comparador es entonces el voltaje en la placa superior del
arreglo de condensadores ser:
El siguiente condensador se prueba de la misma manera (Figura 14 d) para producir un voltaje en la

placa superior del arreglo igual a
El proceso continua hasta que el voltaje en la placa superior del arreglo converge a o:
Figura 14. El proceso de redistribucin de carga: (a) Muestrear la entrada, cancelacin de offset, (b) Voltaje en la
placa superior de los condensadores despus del muestreo, (c) Circuito equivalente mientras se convierte el MSB, (d)
Circuito equivalente mientras se convierte el siguiente bit con el MSB igual a 1. [3]
Para reducir el tamao de los condensadores ms grandes (MSB, MSB-1) de este arreglo de
capacitores se realizar un arreglo partido donde se utiliza un condensador de atenuacin que
permite realizar 2 arreglos de condensadores: el arreglo MSB y el arreglo LSB (Figura 15).
Figura 15. Arreglo partido de condensadores para un DAC de 6 Bits. [3]
21
El funcionamiento del circuito con el arreglo partido y condensador de atenuacin es el siguiente:
Considrese el DAC de la Figura 15, y supngase que la salida del SAR es la palabra digital
Para este valor, los voltajes en las terminales inferiores de los condensadores sern Vref para D7 y
GND para los dems valores. La Figura 16 muestra el circuito equivalente del DAC para esa entrada
en particular.
Vo
Figura 16. Circuito equivalente del DAC para una entrada de 100000
El voltaje de salida del nodo Vo ser entonces:
Lo que corresponde a la mitad del voltaje de referencia del DAC de 6 bits. Si ahora la salida del SAR
es la palabra digital
Entonces el circuito equivalente ser ahora el de la Figura 17
Vo
Figura 17. Circuito equivalente del DAC para una entrada de 0000001
Para este circuito el voltaje de salida Vo ser entonces
Donde es la divisin de voltaje entre el condensador C aasociado a D0 y el resto del circuito:

22
Ahora reemplazando (b) en (a) se encuentra que el voltaje a la salida es de
Lo que corresponde al peso de 1 LSB en el DAC de 6 bits.

Para controlar el voltaje en las placas superior en inferior del banco de condensadores se
implementaron 2 tipos de interruptores, el primero para controlar el voltaje de la placa superior
(TOP_Switch_n) y el segundo para controlar el voltaje en la placa inferior de cada condensador
(BOT_Switch_n, Figura 18). El par de interruptores superiores se activan con la seal de SAMPLE,
mientras que los de la parte inferior son funciones de dos seales de control, SAMPLE y
ConversionResult_n. dependiendo de estas seales, estos interruptores deben conectar esta terminal a
3 potenciales diferentes, GND, Vin y Vref:
SAMPLE ConversionResult_n BOT_Switch
1 X Vin
0 1 Vref
0 0 GND
Tabla 2. Funcionamiento BOT_Switch con las seales de control.
De la Tabla 2 se obtienen las funciones lgicas de cada interruptor as:
Vin = SAMPLE
Vref = SAMPLE AND ConversionResult_n
GND = SAMPLE AND ConversionResult_n = (SAMPLE OR ConversionResult_n)
La Figura 19 muestra la implementacin en Saber del DAC. Debido a que los elementos son ideales,
se poda escoger un valor arbitrario de capacitancia unitaria C pero manteniendo los pesos binarios de
los dems condensadores, en este caso se utiliz C = 1pF. La Figura 18 muestra la implementacin de
los interruptores que controlan el voltaje en la placa inferior de los condensadores. El condensador de
atenuacin puede ser calculado como:
23
Figura 18. Implementacin de BOT_Switch.
24
Figura 19. DAC con redistribucin de carga. TOP_Switch (Azul), BOT_Switch (Rojo)
25
5.3 SAR y Control
Para la implementacin de este bloque se utiliz la lgica de control propuesta por [9] donde se utiliza
un registro de corrimiento de 8 bits mostrado en la parte superior de la Figura 20 (rojo) que activa
secuencialmente el SAR tambin de 8 bits mostrado en la parte inferior (verde) para almacenar el
valor resultante de la comparacin.
Figura 20. Implementacin del SAR y Control.
Este control se modific para permitir el funcionamiento continuo del contador (sin intervencin
externa) y para permitir borrar el registro SAR en cada proceso de conversin con las seales de los
flip-flops de control (azul).
A continuacin se muestra el pseudo-codigo de la mquina de control con el estado de todas las
seales en cada paso del proceso de conversin. El proceso consta de 4 partes, Sample, Hold,
Conversion y Storage:
1. Sample: TOP_Switch_0=Vref, TOP_Switch_1=Vref, BOT_Switch_0 hasta BOT_Switch_7 =
Vin
2. Hold: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta BOT_Switch_7 =
GND
3. Conversion_paso0: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 hasta
BOT_Switch_6= GND, BOT_Switch_7 = Vref
BOT_Switch_5= GND, BOT_Switch_6 = Vref, BOT_Switch_7= ConversionResult7
BOT_Switch_4= GND, BOT_Switch_5 = Vref, BOT_Switch_6= ConversionResult6,
BOT_Switch_7= ConversionResult7
BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7
BOT_Switch_5= ConversionResult5, BOT_Switch_6= ConversionResult6, BOT_Switch_7=
ConversionResult7
26
ConversionResult6, BOT_Switch_7= ConversionResult7
9. Conversion_paso6: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 = GND
BOT_Switch_1 = Vref , BOT_Switch_2 = ConversionResult2, BOT_Switch_3= ConversionResult3,
ConversionResult6, BOT_Switch_7= ConversionResult7
10. Conversion_paso7: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 = Vref
BOT_Switch_1 = ConversionResult1, BOT_Switch_2 = ConversionResult2, BOT_Switch_3=
ConversionResult3, BOT_Switch_4= ConversionResult4, BOT_Switch_5= ConversionResult5,
BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7
11. Storage: TOP_Switch_0=OPEN, TOP_Switch_1=OPEN, BOT_Switch_0 = ConversionResult0
BOT_Switch_1 = ConversionResult1, BOT_Switch_2 = ConversionResult2, BOT_Switch_3=
ConversionResult3, BOT_Switch_4= ConversionResult4, BOT_Switch_5= ConversionResult5,
BOT_Switch_6= ConversionResult6, BOT_Switch_7= ConversionResult7 Store = 1
ConversionResult_n (VoutDAC){
Si (VoutDAC>Vref) => ConversionResult_n = 0
Sino => ConversionResult_n = 1
}
5.4 Generacin de Reloj.
Debido a la escogencia de este tipo de control, el convertidor tendr una latencia3 de 11 ciclos de reloj
y una frecuencia de muestreo de 100 kHz lo cual permite calcular la frecuencia de reloj mnima para
garantizar el correcto funcionamiento del circuito:
Lo que implica un periodo de reloj de . Se utiliz para esta simulacin un bloque

de CLK de la librera digital de la herramienta.
5.5 DataOut
Este bloque se encarga de almacenar el resultado digital de la conversin haciendo uso de un registro
de carga paralela de 8 bits. La Figura 21 muestra la implementacin de este bloque en la herramienta
Saber .
3
Latencia: en convertidores de datos la latencia es el tiempo que toma realizar una conversin desde que se
muestrea la seal de entrada, hasta que el valor de salida digital es vlido y corresponde al valor muestreado.
27
Figura 21. Implementacin del registro de salida de carga paralela.
5.6 Resultados de simulacin de alto nivel

La Figura 22 muestra la implementacin del convertidor completo. Para verificar el funcionamiento se
ajustan valores de Vin iguales a 1 LSB, y . En todas las simulaciones y Vref =
2.5 V. Para este convertidor el peso de 1 LSB es :
La Figura 23 muestra la salida del convertidor para una entrada de 10 mV. Como este valor es mayor
que el peso de 1 LSB, la salida es 00000001, mostrando el correcto funcionamiento del circuito.
Para una entrada de 1.25 V que corresponde a , la salida es 011111111 que corresponde a un valor
de 1.2502 V. En la ltima prueba se ajust la entrada a 2.5 V que corresponde al voltaje mximo de
entrada del convertidor. Para este valor la salida del convertidor es el cdigo 11111111 que
corresponde a un valor analgico de 2.5002 V. En cada imagen de simulacin se muestra la grfica de
salida del convertidor, as como la forma de onda del DAC interno mostrando la conmutacin de los
condensadores con cada paso de conversin. Con estas pruebas se demuestra el correcto
funcionamiento de la arquitectura en una simulacin con elementos ideales.
28
Figura 22. Convertidor completo con componentes ideales.
29
Para 1 LSB < Vin < 2 LSB (Vin = 10 mV)
Figura 23. Resultados de simulacin para Vin=10mV
Para Vin = 1.25 V
Figura 24. Resultados de simulacin para Vin=1.25 V
30
Para Vin = 2.5 V
Figura 25. Resultados de simulacin para Vin=2.5 V
6. DISEO DEL CONVERTIDOR EN CMOS DE 0.6 um.

En este captulo se describir la implementacin a nivel de esquemtico (transistores) de cada bloque
del convertidor. Se mostrarn tambin los resultados de simulacin de cada bloque confirmando los
resultados tericos obtenidos en el captulo 5.
6.1 Comparador
Se us el diseo de comparador propuesto por [3] (Figura 26).
Figura 26. Diagrama de bloques de un comparador. [3]
En la etapa de preamplificacin los transistores M1 y M2 son la entrada de un amplificador

diferencial con cargas conectadas en diodo. La salida de estos transistores por los drains respectivos,
alimentan M3 y M4 quienes se encargan de convertir las fluctuaciones del voltaje de entrada en
corrientes para alimentar el circuito de decisin (Figura 27).
31
Figura 27. Etapa de preamplificacin del comparador. [3]
El circuito de decisin se encarga de discriminar seales en niveles de mV. Se utiliz el circuito de la

Figura 28, donde las compuertas de los Mosfet conectados en cruz forman un lazo de realimentacin
positiva donde el valor de salida es funcin de la diferencia de corrientes de entrada e .
Figura 28. Circuito de decisin del comparador. [3]
El buffer de salida es un amplificador diferencial auto polarizado en cascada con una etapa inversora
para darle ms ganancia al circuito de forma tal que entregue los valores lgicos de 0 o 1 (Figura 29).
Figura 29. Etapa de salida del comparador. [3]
32
La implementacin completa del circuito comparador se muestra en la Figura 30.
Preamplificacin
Etapa Salida
Circuito de
Decisin
Figura 30. Implementacin del Comparador
Para la simulacin del comparador, se ajust la entrada no inversora a un voltaje de Vref,=2.5 V y en la entrada inversora se realiz
la entrada inversora se realiz un barrido desde 2.499 V a 2.501 V que corresponde a un valor 10 veces menor que 1 LSB que es el
veces menor que 1 LSB que es el valor ms pequeo que el comparador debe ser capaz de diferenciar. La
La
Figura 31 muestra las seales en la terminal inversora (v-), no inversora (v+) y la salida del
comparador (out). Cuando la seal de la terminal inversora (amarilla) pasa de 2.499 V a 2.501 V
(nmero 1) la salida del comparador cambia de 1 (5 V) a 0 (0 V). As mismo cuando la seal pasa de
2.501 V a 2.499 V (nmero 2) la seal de salida cambia de 0 (0 V) a 1 (5 V). Cabe resaltar que la
frecuencia a la que est cambiando la seal en el terminal inversor es de 1.1 MHz (T=454 ns),
mostrando que el comprador es lo suficientemente rpido para tomar una decisin en menos de medio
ciclo de reloj.
33
Figura 31. Formas de onda del comparador.
En la Tabla 3 se resumen los parmetros obtenidos del comparador a nivel de simulacin de

esquemtico:
Parmetro Valor
15.4 ns
9.6 ns
14.7 ns
8.86ns
0 < <0.24 V
Mayor a 4.3 V
Tabla 3. Parmetros del comparador
6.2 DAC
El diseo del DAC consiste de 2 partes, el banco de condensadores y los interruptores de control.
Debido a que los interruptores se realizan con transistores y estos tienen una resistencia de encendido,
se deba analizar primero como afectaba el tamao de los interruptores en el encendido de los
condensadores, para esto se encontr la relacin entre el tamao del interruptor y la resistencia de
encendido, para confirmar el valor simulado se calcula el valor terico de la resistencia de encendido
dada por (15) (esta ecuacin solo es vlida en la regin activa del transistor para pequeos valores de
) donde L es el valor mnimo de la tecnologa utilizada, en este caso 0.6 um:
W Ron simulado (k) Ron terico (k)

0.8 3.14 3.2
1.2 2.57 2.13
1.8 1.76 1.4
2.4 1.3 1.06
3 1.03 854
10 296 310
34
100 29.6 31
Tabla 4. Resistencia de encendido del NMOS.
Con la informacin de la Tabla 4 podemos encontrar el valor mximo del condensador unitario C0.
Para esto se sabe que el voltaje de salida del DAC debe alcanzar su valor final en menos de medio
ciclo de reloj ( 454 nS). Planteando el modelo equivalente del DAC y el interruptor se obtiene
un circuito RC donde R es la resistencia de encendido del interruptor y C es el valor del condensador
del DAC. Para facilitar el diseo de los interruptores se utiliz para este clculo el peor caso de R y C
del DAC, que es cuando se est convirtiendo el bit ms significativo ( ). Se tiene entonces:
Para evitar problemas de velocidad, la capacitancia de entrada del interruptor debe ser suficientemente
pequea, para esto W debe ser pequeo dejando como valor de :
Resolviendo esta ecuacin para se encuentra que el valor mximo es de .

Para hallar el valor mnimo, [10] demuestra que uno de los factores que define la linealidad del
convertidor es el valor de variacin de la capacitancia del condensador, y que el tamao y las
capacitancias parsitas de los interruptores superior e inferior no afectan la linealidad del convertidor.
Esto se debe a que la capacitancia del interruptor inferior esta descargada a GND o se carga por Vref y
nunca absorbe carga de la placa superior del banco de condensadores. Por el otro lado, la placa
superior est conectada a todos los condensadores, al interruptor superior y a la entrada del
comparador que resulta en una gran capacitancia parsita desde esta placa hasta GND. Sin embargo la
naturaleza del proceso de conversin es tal que el voltaje de la placa superior converge a su voltaje
inicial y de esta forma la carga almacenada en las capacitancias parsitas es la misma en el final del
proceso de conversin que al principio en el paso de muestreo [10]. En [3] se demuestra que el
matching de las capacitancias en el banco de condensadores afecta directamente la precisin del
convertidor y el factor que determina el ILN y el DNL del convertidor es el valor mnimo del
condensador unitario y la variacin mxima de este:
( | | ) | |
| |
El valor | | es la mxima desviacin de la capacitancia untara que hace que el INL sea
mximo de 0.5 LSB, para hallar este valor se iguala la ecuacin (18) al valor de 1/2 LSB del
convertidor:
| |
| |
De esta ecuacin encontramos el valor de | | :
| |
35
Para el DNL, la expresin que se encontr en funcin del condensador unitario y la variacin
mxima de este es segn [3]:
| |
| |
El valor | | es la mxima desviacin de la capacitancia untara que hace que el DNL sea
mximo de 0.5 LSB, para hallar este valor se iguala nuevamente la ecuacin (21) al valor de 1/2 LSB
del convertidor:
| |
| |
De esta ecuacin encontramos el valor para | | :
| |
De estas dos expresiones obtenidas para el INL y DNL se debe encontrar el valor mnimo de cuya
variacin este dentro de estos lmites. De los denominadores de las expresiones de | | y
| | se ve que el denominador es mayor que y por ende el cociente de la
expresin del | | va a ser menor que el del | | . Por esta razn, el parmetro que
limita la eleccin del condensador unitario es el valor de | | y el valor de puede estar
entonces en el rango:
Para hallar el valor mnimo de se recurri a la documentacin del PDK donde se reporta la
variacin de proceso en los condensadores, esta parte se incluye en el Anexo 1. De la documentacin
se encuentran que la capacitancia por unidad de rea es de 1.87 y que la desviacin del valor
del condensador es de
( )

Para realizar los condensadores, se elige W=L por lo que la expresin anterior se simplifica a:
( )
Para que el DAC funcione correctamente el valor | | debe ser mayor al valor de 2
desviaciones del valor del condensador (95.45% de la distribucin alrededor de la media) es decir:
El valor de es funcin de la capacitancia por unidad de rea y el rea del condensador:
36
Reemplazando (29) en (27) obtenemos:
Para el banco de condensadores se utiliz entonces un . La Tabla 5

resume los valores de los condensadores en la red:
Condensador Valor (fF)
760
1520
3040
6080
760
1520
3040
6080
810.474
Tabla 5. Valores de capacitancia de los condensadores del DAC.
Cabe notar que existe otro factor que limita el tamao mnimo del condensador y se relaciona con
el valor de ruido trmico de cada condensador del arreglo. En el captulo 8 de [3] se demuestra que el
ruido trmico asociado a la capacitancia del condensador se puede expresar como:
Donde k es la constante de Boltzman, T es la temperatura de operacin del circuito en grados Kelvin y

es el valor de capacitancia mnimo para que el valor RMS del ruido trmico no supere los lmites
del convertidor.
Para la implementacin de la lgica de los interruptores, se realizaron las compuertas de la Error!
No se encuentra el origen de la referencia. en compuertas lgicas estticas complementarias. Para el
diseo de las compuertas, se utilizaron las compuertas de la librera digital de XFAB, ya que estas
contenan la vista de esquemtico, layout y Verilog necesarias para la simulacin mixta de la que se
hablar en el captulo 6.7 en adelante.
Debido a que estas celdas son celdas de produccin, estas vienen acompaadas de las esquinas de
proceso donde se incluyen la media tpica (tm) el peor caso de cero, (wz) el peor caso de uno (wo), el
peor caso de velocidad (ws) y el peor caso de potencia (wp). Estas esquinas pueden ser usadas en la
simulacin para poder observar el comportamiento del diseo en estos casos. Adems de esto, el
tamao de las celdas unitarias (transistores N y P de cada compuerta) est ajustado para poder manejar
37
las cargas de las dems celdas (Flip-Flop, latches) sin limitacin de manejo de corriente o
electromigracin4.
La Figura 32 muestra el esquemtico de las compuertas y los tamaos de los transistores.
Inversora Wp=7 um Wn=4 um Compuerta NOR Wp=14 um Wn=4 um
Compuerta AND Wp=3.5 um Wn=3 um Transmision Gate Wp=3.6 um Wn=1.2 um

Figura 32. Compuertas y tamaos de las celdas digitales.
El funcionamiento del interruptor es el siguiente: dependiendo de las combinaciones de las seales de

control DATA y Sample, la salida out del interruptor puede ser Vin, Vref o GND como se resume en
la Tabla 6:
SAMPLE ConversionResult_n BOT_Switch
1 X Vin
0 1 Vref
0 0 GND
Tabla 6. Seales de control y salida del switch.
4
Electromigracin: es el transporte de material causado por el movimiento gradual de los iones en un conductor
debido a la trasferencia de momento entre los electrones y los tomos del metal de la difusin.
38
Para probar el funcionamiento de los interruptores se realiz un testbench5 donde las entradas del
interruptor son Vin=1 V, Vref=2.5 V y GND. Las seales de control son DATA y Sample y la salida
es OUT. Las seales de control se ajustaron para comprobar que la salida OUT cumpliera las
ecuaciones de la Tabla 6. En la Figura 33 se pueden observar las 4 combinaciones posibles de las
seales de control y como el interruptor cambia el voltaje de salida de forma correcta.
Figura 33. Seales de control y de salida de Bot_Switch
6.3 SAR y Control

Para implementar el SAR y la lgica de control se utilizaron los Flip-Flops con Set y Reset de la
Liberia digital de XFAB. La Figura 34 muestra le implementacin en transistores de estos Flip-Flops.
5
Testbench: es la configuracin de pruebas que se realizan sobre los circuitos digitales para verificar el
funcionamiento de estos. Los testbench generalmente conmutan todos los posibles valores de entrada para
verificar los valores correctos a la salida.
39
Master Slave
Figura 34.Circuito esquemtico de un Flip-Flop Master-Slave con Set y Reset
Con esta celda se implement la lgica descrita en el captulo 5.2 y el circuito esquemtico se muestra
en la Figura 35.
Mquina de control
SAR
Figura 35. Circuito esquemtico del SAR y control.
El funcionamiento de este bloque consta de dos partes, la primera es la mquina de control que debe
activar secuencialmente los Flip-Flops del contador de anillo (Paso 1- Paso 11) ya que estas son las
seales que controlan el funcionamiento del ADC y los pasos del proceso de conversin (Sample,
Hold, Conversion, Store).
Para probar el correcto funcionamiento de la parte del control del ADC, se ajust la entrada COMP a
0 y se realiz una simulacin del transitorio de 12 ciclos de reloj cuyos resultados se muestran en la
Figura 36 donde se puede ver que la mquina de control realiza los pasos correctamente como se
describi anteriormente. Ntese cmo cada paso se activa en cada borde de subida del reloj y no hay
pasos repetidos o traslapados.
40
Figura 36. Seales de salida de la mquina de control.
La segunda parte del circuito es el SAR que se encarga de almacenar el valor de conversin de cada
bit (d7-d0) dependiendo del resultado de comparacin. Inicialmente el SAR activa el Flip-Flop con el
borde de subida de la seal de reloj, se realiza entonces la comparacin y dependiendo del nivel en
que se encuentre la seal COMP, el Flip-Flop activado puede volver a 0 o quedar en 1.
Para probar el funcionamiento del SAR, se ajust la seal de COMP para que variara entre 0 y 1 en
valores arbitrarios y as ver si el registro guardaba los valores resultantes del proceso de comparacin.
La Figura 37 muestra las formas de onda donde se puede ver la seal de COMP y el estado de salida
de cada Flip-Flop del SAR. Ntese en la imagen del ciclo de reloj 1, como el SAR activa d7, la seal
de COMP es baja luego este Flip-Flop debe regresar a 0. Para el ciclo de reloj 2, con el borde de
subida se activa d5, y la seal de COMP es alta, luego este Flip-Flop se mantiene en 1.
41
Figura 37. Valor guardado en cada Flip-Flop del SAR, dependiendo de la seal de COMP.
6.4 Generacin de Reloj

Para el circuito generador de reloj, inicialmente se propuso realizar un oscilador tipo Pierce con
cristal, sin embargo se debi descartar esta solucin debido a la dificultad al momento de simular el
cristal y a la conveniencia de que el nmero de componentes externos sea menor, se propuso como
solucin para este bloque realizar un oscilador en anillo, el cual ofrece la ventaja de consumir menos
potencia y la frecuencia de oscilacin puede ser fcilmente ajustada con cargas capacitivas entre cada
etapa o con los tamaos de las inversoras.
La frecuencia de oscilacin de un oscilador en anillo est dada por:
( )
Donde N es el nmero (impar) de inversora, es el tiempo de retardo entre la seal de entrada y

salida del inversor cuando la seal de salida pasa de alto a bajo y es el tiempo de retardo entre la
seal de entrada y salida cuando la salida pasa de bajo a alto. Figura 38.
En el captulo 5.4 se encontr que la frecuencia de oscilacin del reloj deba ser de 1.1 MHz para
poder muestrear seales con una frecuencia de 100 kS/s. se deba entonces encontrar los valores para
(Figura 38) y el nmero de etapas N.
La relacin entre de una inversora y el tamao de las inversoras est dada por:
Donde y son las resistencias promedio de los transistores de cada inversora y es la carga de
cada etapa.
42
Figura 38. Tiempos de retardo de una inversora [3].
Para encontrar el valor estimado de y se encuentra el valor de la lnea que pasa por los puntos
de polarizacin del transistor donde (Punto B en la Figura 39) y el punto (Punto
C en la misma figura).
Figura 39. Grafica IV para hallar la resistencia promedio de un NMOS [3].
El inverso de la pendiente de esta curva es el valor promedio de y es igual a:
Similarmente para :
Para hallar el tamao de los transistores de la inversora, se parte de que los tiempos
deben ser iguales esto se puede realizar haciendo que . Realizando la igualdad y
reemplazando los valores ( , , , )
se encuentra que:
43
Utilizando el valor mnimo para se encuentra . Y
Como , entonces y la frecuencia de oscilacin ser:
Se elige entonces un valor de N=9 para encontrar el valor de :
Con este valor de se calcul el valor de para cada etapa:
Con estos valores se cre la compuerta inversora tipo Figura 40. Con la que posteriormente se
implement el oscilador en anillo mostrado en la misma figura.
Figura 40. Compuerta inversora y oscilador en anillo.
Al realizar la simulacin del oscilador se encontr que la frecuencia de oscilacin era de 713 kHz, ms
baja que el valor calculado, error debido a las burdas aproximaciones de una simple resistencia
promedio ya que los Mosfet pasan por regin activa, con relacin cuadrtica, antes de llegar a
resistiva o a corte. Para ajustar el valor requerido, se utiliz la herramienta de simulacin
CustomWaveView para determinar la magnitud de para llegar a la frecuencia deseada. Figura 41.
44
Figura 41. Salida del oscilador en anillo con f=713 kHz y
Adems de la frecuencia, se encontr en esta primera simulacin que los tiempos de subida y bajada
del oscilador eran muy lentos para que este pudiera ser utilizado como una seal de reloj, para
solucionar esto de decidi doblar la frecuencia del oscilador en anillo ( ) y poner a la -
salida un divisor de frecuencia utilizando un Flip-Flop tipo Data en configuracin Toggle. Esto no
solo permite mejorar los tiempos de subida y de bajada de la seal, sino que la seal resultante tiene
un ciclo til del 50%. Figura 42
Figura 42. Oscilador en anillo con divisor de frecuencia.
Se simul este nuevo circuito con una carga y se obtuvo el siguiente resultado. Figura
43
45
Figura 43. Seales de salida del oscilador en anillo y del divisor de frecuencia.
Se resumen en la Tabla 7 las caractersticas del oscilador diseado:

Parmetro Valor
Frecuencia 1.09 MHz
Ciclo til 50 %
Tiempo de subida 1.347 ns
Tiempo de bajada 1.2 ns
Vh (Voltaje alto) Mayor a 5 V
Vl (Voltaje bajo) Menor a 100 mV
Tabla 7. Resumen de los parmetros del oscilador.
6.5 Data Out

El registro de salida DataOut se usa para mantener el valor de la conversin anterior mientras se realiza el proceso de conversin de
la nueva muestra. Para implementar este registro se utiliz un registro de entrada paralela salida paralela de 8 bits, donde la seal
46
de carga es la seal del Paso 1 (Sample) que permite guardar la palabra convertida de la conversin anterior. La
Figura 44 muestra la implementacin del registro utilizando los Flip-Flops de la librera digital de
XFAB.
Figura 44. Esquemtico del registro de salida DataOut.
Se muestra en la Figura 45 la seal de salida del SAR despus de realizar la conversin de los 4
primeros bits y la seal de salida en el registro DataOut. En los datos de la lnea punteada se puede ver
como el registro de salida carga los datos con el borde de subida de la seal de Sample y almacena el
estado de la seal de cada bit.
47
Figura 45. Seales de salida del SAR y registro de salida de DataOut.
6.6 Simulacin analgica Pre-Layout del sistema completo.

El diagrama en bloques de la jerarqua del sistema completo se muestra en la Figura 46.
48
Figura 46. Diagrama en bloques del sistema completo.
SIMULACIN ANALGICA CON ENTRADA RAMPA

Para esta simulacin se utiliz como seal de entrada una rampa de 0 a 2.5 V que cambiaba 10 mV
cada 11 ciclos de reloj, esto permiti verificar el correcto funcionamiento del circuito, ya que cada 11
ciclos el convertidor muestreaba un cambio de 1 LSB y la salida sera un conteo binario desde 0 (0 V)
hasta 255 (2.5 V). Se simul el circuito con HSPICE y se obtuvo como salida la grfica mostrada en la
Figura 47. Para esta simulacin, el equipo Core i7 tard 17 minutos en completarla, mientras que
Bochica report un tiempo estimado de 4 horas para realizar la simulacin; no obstante a los 20
minutos se qued sin espacio en el disco duro y cancel la simulacin. La Tabla 8 resume los tiempos
de simulacin en ambas plataformas, debido a que HSPICE permite hacer el uso de varios Cores en
el procesador para realizar la simulacin, se reportan tambin los tiempos usando 1, 2, 4 y 8 Cores.
Equipo Tiempo Simulacin Analgica
4 Cores 2 Cores 1 Core 8 Cores
Core i7 1020 segundos 2000 segundos 3980 segundos 1300 segundos
3770K
Bochica 14400 segundos
(Single Core)
Tabla 8. Reporte de tiempos de simulacin entre el equipo empleado y el servidor de la universidad.
El tiempo que se simul en esta prueba fue de 2.57 ms, si se hubiese querido simular este circuito con
una entrada que tardara 25 ms, el tiempo de simulacin sera del orden de 130 minutos (2 horas) lo
cual no permitira realizar simulaciones ms complejas o con tiempos de simulacin ms largos. Para
resolver este problema se puede aumentar el desempeo de la plataforma de computo como se
muestra en la Tabla 8. Una opcin adicional, que adems permite obtener archivos de salida ms
pequeos y menores tiempos de simulacin, son las simulaciones de seal mixta que solo hacen uso
de los modelos funcionales digitales y los sincronizan con las simulaciones analgicas.
49
Figura 47. Seales de salida de simulacin analgica del convertidor para una entrada rampa de 0 a 2.5 V en pasos de 10 mV
6.7 Simulacin de seal mixta pre-layout del sistema completo.

Para realizar estas simulaciones se utilizaron las herramientas CustomSim para la simulacin de la
parte analgica y VCS para la simulacin de la parte digital. Como para esta simulacin se utiliz
la vista funcional de las celdas digitales (el Anexo 4 muestra a modo de ejemplo el cdigo en
Verilog para este Flip-Flop) que provocan desincronizacin entre la simulacin analgica y digital;
para obviar esto, se ajustaron los retardos del Flip-Flop del oscilador y de los Flip-Flop del SAR.
Mediante el uso de un par de inversoras que ubicadas en los caminos de seal requeridos. Las
modificaciones realizadas se muestran resaltadas en la Figura 48 y Figura 49
Figura 48. Retardos agregados en el SAR
50
Figura 49. Retardos agregados en el Oscilador de anillo.
SIMULACIN DE SEAL MIXTA CON ENTRADA RAMPA.

Para esta simulacin de nuevo se utiliz como seal de entrada una rampa de 0 a 2.5 V que cambiaba
10 mV cada 11 ciclos de reloj. Los resultados de simulacin se muestran en la Figura 50 donde se
puede ver que la salida del convertidor, como se esperaba, es un conteo binario desde 0 hasta 255.
Figura 50. Resultados de simulacin para una entrada rampa de 0 a 2.5 V en pasos de 1 LSB.
El tiempo de simulacin de seal mixta se redujo drsticamente, a continuacin se muestra la

comparacin de tiempo entre tipos de simulaciones. Infortunadamente, por la incompatibilidad de
plataformas en las herramientas de simulacin mixta (32 bits y 64 bits) esta simulacin no se pudo
realizar en la maquina Core i7 montada especialmente para este trabajo de grado.
Equipo Tiempo Simulacin
Digital
Core i7 3770K (64 bits) No se pudo realizar
Bochica (32 bits) 30 segundos
Tabla 9. Tiempos de simulacin y mejoras entre equipos y tipos de simulacin.
51
SIMULACIN DE SEAL MIXTA CON ENTRADA SINUSOIDAL
Para obtener los parmetros de desempeo del convertidor definidos en el captulo 1 (INL, DNL,
ENOB, SNDR, THD) se realiz la simulacin del convertidor con una entrada sinusoidal de amplitud
1.25 V, un offset de 1.25 V, y frecuencia de 10 Hz, 100 Hz y 1kHz. Se ilustra por va de ejemplo
desde la Figura 51 hasta la Figura 55 los resultados para la seal de 10 Hz y se enumeran los
parmetros de desempeo del circuito obtenidos con ayuda del ADC Toolbox de la herramienta
CustomWaveView de Synopsys:
Para
Salida del convertidor:
Figura 51. Salida del convertidor para una entrada sinusoidal de 10 Hz, y amplitud 1.25 V
Entrada del convertidor (Vin, color verde, nombre USERIDEAL), salida (color amarillo, nombre
USERACQ) y error de cuantizacin ( , color azul, nombre USERERROR)
Figura 52. Voltaje de entrada, salida y error para una entrada sinusoidal de 10 Hz, y amplitud 1.25 V
52
Se muestra en la Figura 53 un acercamiento el pico positivo de la seal para observar con ms detalle
el error en ese punto:
Figura 53. Detalle del pico positivo de la seal de entrada, salida y error del convertidor.
En la Figura 54 se muestra el DNL e INL del convertidor, en esta grafica el eje horizontal representa
el cdigo de salida y el eje vertical el valor de error en LSB.
Figura 54. DNL e INL del convertidor para una entrada sinusoidal de 10 Hz, y amplitud 1.25 V
53
Con ayuda de la herramienta ADC Toolbox obtenemos los parmetros de desempeo del convertidor
mostrados en la Figura 55
Figura 55. Parmetros de desempeo obtenidos con el ADC Toolbox.
A continuacin se resumen en la Tabla 10 los parmetros de desempeo obtenidos a diferentes

frecuencias.
Frecuencia INL DNL ENOB SNR
10 Hz -0.121 LSB -0.111 LSB 7.979 49.834 dB
50 Hz 0.213 LSB -0.264 7.930 49.523 dB
100 Hz 0.327 LSB 0.613 LSB 7.792 48.669 dB
500 Hz 1.290 LSB 1.838 LSB 6.422 40.410 dB
1 kHz 3.062 LSB 3.717 LSB 5.477 34.722 dB
5 kHz 18.079 LSB 20.226 LSB 3.165 20.835 dB
10 kHz 36.546 LSB 38.657 LSB 2.207 14.964 dB
Tabla 10. Resultados obtenidos del convertidor pre-layout.
54
6.8 Layout de los bloques del convertidor.
LAYOUT CLOCK
A partir de una celda unitaria de una compuerta inversora mostrada en la Figura 40 con un transistor
NMOS con W=0.8 um, L=0.6 um, un transistor PMOS con W=1.8 um, L=0.8 um y su respectivo
condensador CPOLY de 2.351 pF, se dise el layout que se muestra en la Figura 56.
Figura 56. Layout de la compuerta inversora con carga capacitiva del oscilador en anillo.
Para la implementacin del oscilador de anillo descrito en la Figura 40 se interconectaron 9 celdas

unitarias con carga capacitiva cuyo layout se muestra en la Figura 57
Figura 57. Layout del Oscilador en anillo
55
Para terminar el bloque CLOCK se agreg el Flip-Flop DFRRX1 (Figura 58) tomado de la librera
digital de XFAB y las inversoras necesarias para retardar la seal de realimentacin que se
describieron en el numeral 6.7. El layout terminado se muestra en la Figura 59
Figura 58. Layout del Flip-Flop tipo Data con Set y Reset DFRRSX1 de la librera digital de XFAB.
Figura 59. Layout del Oscilador completo.
56
LAYOUT COMPARADOR
El layout del comparador se realiz con el esquemtico de la Figura 30 y se muestra en la Figura 60
Metales
Gruesos
Figura 60. Layout del comparador
Ntese que se utilizaron transistores tanto verticales como horizontales, lo cual es permitido en
tecnologas de gran tamao como es el caso de 0.6 um, lo cual no se puede generalizar para
tecnologas menores de 90 nm6.
El uso de transistores con orientaciones ortogonales hace que las direcciones del flujo de corriente no
sean rectas como se deseara. Esto no es un problema en una tecnologa tan grande como la que se
utiliz en este trabajo de grado pero si se vuelve un aspecto importante cuando se est trabajando con
tecnologas por debajo de los 90 nm. De hecho, las reglas de diseo (DRC) de estas tecnologas no lo
permiten. Se debe tambin tener en cuenta evitar el uso de grandes porciones de metal en las
interconexiones ya que esto crea capacitancias parsitas bastante grandes lo que disminuye la
frecuencia a la que el comparador puede funcionar7. A manera de ejemplo, los metales indicados en la
Figura 60 podran disminuir sus dimensiones dado que de una parte no manejan corrientes y de otra
estn generando capacitancias parsitas innecesarias.
Adems de lo anterior se recomienda que las conexiones al substrato sean lo ms simtricas posible,
lo que mejora el desempeo ms cuando se use como amplificador, no obstante en este caso debido a
que se usa como comparador y la salida solo va a variar entre 2 niveles, estas conexiones no son
cruciales para el correcto funcionamiento del circuito.
6
GARCIA, Jorge. Director. Conversacin sostenida durante el desarrollo de este bloque.
7
Ibid
57
LAYOUT DAC
Este bloque contiene 3 sub-bloques, 2 Top_Switch, 8 Bot_Switch y la red de condensadores como se
describi en el numeral 6.2. El primer sub-bloque se implement usando el circuito de Transmission
Gate (Figura 32) y se muestra en la Figura 61
Figura 61. Layout del bloque Top_Switch.
Para la implementacin del Bot_Switch se utilizaron las compuertas de la Figura 32 y el esquemtico

del interruptor de la Error! No se encuentra el origen de la referencia.. El layout de este bloque se
muestra en la Figura 62.
Figura 62. Layout del Bot_Switch.
58
Para la implementacin de la red de condensadores se tuvieron en cuenta las siguientes
consideraciones en el dibujo de layout:
Primero, la necesidad de tener relaciones que generen errores bastante inferiores a 1 LSB y
minimicen el efecto de undercutting8 que se presenta en el momento de fabricacin que se
ilustra en la Figura 63a para un arreglo de condensadores de 3 bits.
Segundo, otro efecto que se presenta en el proceso de fabricacin es crecimiento no uniforme

del xido9. Para contrarrestar esto, se dibuj el arreglo con una distribucin de centroide
comn (Figura 63c) lo que minimiza el error del valor de los condensadores debido a este
fenmeno.
Figura 63. Layout de arreglo de condensadores binarios usando (a) condensadores sencillos (b) condensadores unitarios para
minimizar el efecto de undercutting (c) centroide comn para minimizar los gradientes del xido. [3]
Para el diseo del layout del DAC, se debe tener en cuenta que las interconexiones de metal entre los
condensadores puedan majear la densidad de corriente necesaria para cargar cada condensador, para
realizar este anlisis se remiti a la documentacin del PDK del fabricante y se encontr que la
densidad de corriente mxima permitida para la capa de Metal1 era de 1 mA/um y la de Metal2 era de
1.3 mA/um y que el ancho mnimo para una lnea de Metal1 y Metal2 es de 0.9 um (esta informacin
se encuentra en el Anexo 2). Para definir el ancho de las lneas de interconexion se realizaron los
siguientes clculos:
La corriente que pasa por un condensador en funcin del tiempo es:
8
Undercutting: efecto que se presenta en la fabricacin de dispositivos debido a las variaciones en el proceso
de aplicacin y remocin de mscaras, lo que produce variaciones en los tamaos de los dispositivos.
9
Crecimiento no uniforme de xido: debido a que en la fabricacin de componentes semiconductores la capa
de dixido de silicio es creada mediante la difusin a altas temperaturas del xido en la superficie del substrato,
ciertas partes de este presentaran variaciones lineales en su espesor.
59
Para el DAC, el peor caso de es con los condensadores ms grandes ( ) y la mxima
variacin de es de 1.25. con estos valores, la mxima corriente que pasa por las interconexiones
del DAC es de:
Este valor es lo suficientemente bajo para asegurar que no se van a presentar problemas en las
interconexiones debido a las corrientes que pasan para cargar los condensadores y permitira disminuir
el ancho de los cables hasta el valor mnimo permitido por las reglas de diseo de DRC
El layout completo de los condensadores del DAC se muestra en la Figura 64 donde se pueden ver las
capacitancias unitarias interconectadas para conformar cada condensador del arreglo, el condensador
Csplit y los dummies10 que protegen la estructura.
Dummy
C3 C3 C3 C7 C7 C7
C2 C2 Cd C6 C6
Dummy
Dummy C3 C1 C0 C1 C3 C5 C4 C5 C7
C7
C2 C2 CS C6 C6
C3 C3 C3 C7 C7 C7
Dummy
Figura 64. Layout de la red de condensadores.
10
Dummy: elementos no pertenecientes a un esquemtico que se introducen en el layout para minimizar efectos
de mismatch en los componentes aledaos que si son parte del circuito funcional.
60
LAYOUT SAR Y CONTROL
Para este bloque se interconectaron manualmente los Flip-Flops tipo data tomados de la librera
digital de XFAB que se mostr en la Figura 58, para realizar el bloque SAR y Control, de acuerdo al
esquemtico de la Figura 48; cuyo layout final se muestra en la Figura 65.
Figura 65. Layout del SAR y Control.
LAYOUT REGISTRO DATAOUT

Para este bloque se interconectaron manualmente los Flip-Flops tipo data tomados de la librera
digital de XFAB que se mostr en la Figura 58 para realizar el bloque DATAOUT de acuerdo al
esquemtico de la Figura 44; cuyo layout se muestra en la Figura 66.
Figura 66. Layout del registro de salida DataOut.
61
LAYOUT DEL SISTEMA COMPLETO
A continuacin se muestra el layout del sistema completo. Se interconectaron los bloques y se
agregaron condensadores de desacople cerca del comparador y los bloques digitales para suplir la
corriente necesaria Figura 67 (rojo). El floorplan del circuito completo se muestra en la Figura 68
Figura 67. Layout del sistema completo.
Figura 68. Floorplan del circuito completo.
62
6.9 Simulacin con componentes parsitos de los bloques analgicos del convertidor
Las interconexiones a nivel de layout de los componentes del esquemtico utilizando tanto lneas de
Metal, como difusiones o polisilicio poseen, por su construccin fsica condensadores y resistencias
parsitas que son funcin de los tamaos de las interconexiones. Los valores de estos elementos
parsitos no se tienen en cuenta en una simulacin a nivel de esquemtico y son extrados por la
herramienta StarRC despus de que el layout ha sido terminado, afectando el funcionamiento de
cada bloque.
Debido a la complejidad del circuito, extraer los componentes parsitos de cada bloque, para realizar
la simulacin completa del convertidor con estos componentes tardara mucho ms tiempo que una
simulacin analgica simple, es por esto que solamente se extraen los componentes parsitos de los
bloques analgicos que son los ms propensos a modificar el funcionamiento del circuito si no se
realiz un layout adecuado. A continuacin se muestran los resultados de simulacin con
componentes parsitos para el bloque generador de reloj y para el comparador. Debido a que realizar
un tesbench para el DAC implicaba conectar tanto los interruptores, como la mquina de control y las
seales de entrada y salida, esta simulacin no se realiz en esta etapa. No obstante, se emplea la
simulacin mixta para acortar los tiempos de simulacin del sistema completo con componentes
parsitas cuyos resultados se muestran en el apartado 6.10.
RESULTADOS DE SIMULACIN DEL BLOQUE CLOCK
Para la simulacin de este bloque se utiliz el mismo testbench de la simulacin esquemtica. En la
Figura 69 se muestra la seal de salida del reloj obtenida con los condensadores y resistencias
parsitas. En la Tabla 11 se resumen los resultados obtenidos de la simulacin con componentes
parsitos
Figura 69. Resultados de simulacin del bloque CLK con componentes parsitos.
63
Parmetro Valor
Frecuencia 1.09 MHz
Ciclo til 50 %
Tiempo de subida 1.347 ns
Tiempo de bajada 1.2 ns
Vh (Voltaje alto) Mayor de 5 V
Vl (Voltaje bajo) Menor de 10 mV
Tabla 11. Valores obtenidos en el bloque CLK con componentes parsitos
RESULTADOS DE SIMULACIN DEL COMPARADOR

Para la simulacin del comparador, se utiliz el mismo testbench del circuito esquemtico de la Figura
30 bajo las siguientes condiciones: -la entrada no inversora a un voltaje de Vref,=2.5 V y la entrada
inversora variando desde 2.499 V a 2.501 V-. La Figura 70 muestra las seales en la terminal
inversora (v-), no inversora (v+) y la salida del comparador (out). Se ratifica el correcto
funcionamiento ya que cuando la seal de la terminal inversora es menor que la terminal no inversora,
la salida del comparador es un voltaje alto y viceversa como se describi en el apartado 6.1.
Figura 70. Resultados de simulacin del comparador con componentes parsitos
Se resumen en la Tabla 12 los valores obtenidos de tiempos de subida y bajada, retardos y niveles
lgicos del comparador con elementos parsitos:
Parmetro Valor
19.8 ns
12.1 ns
18.7 ns
11.5 ns
0 < <0.24 V
Mayor a 4.3 V
Tabla 12. Parmetros obtenidos en el comparador con componentes parsitos.
64
6.10 Resultados de simulacin mixta del sistema completo con componentes parsitos.
La Tabla 13 resume los resultados INL, DNL, ENOB y SNR reportados por la herramienta
CustomWaveView usando el ADC Toolbox de la simulacin mixta del sistema completo con
componentes parsitas en los bloques analgicos para seales de entrada sinusoidales de 1.25 Vp-p de
amplitud, con un offset de 1.25 V y a diferentes frecuencias variando de 10 Hz a 10 kHz
Frecuencia INL DNL ENOB SNR
10 Hz -1.758 LSB 1.347 LSB 6.935 43.476 dB
50 Hz -2.061 LSB 1.635 LSB 6.004 37.871 dB
100 Hz -1.966 LSB 1.753 LSB 4.612 29.489 dB
Tabla 13. Resultados obtenidos del convertidor Post-Layout.
65
IV. ANLISIS DE RESULTADOS
En esta seccin se muestran analizan los resultados de las simulaciones obtenidas en los captulos 5 y
6 de los bloques del convertidor pre y pos-layout11. Posteriormente se analizaran los resultados de
simulacin del sistema completo as como los tiempos de simulacin obtenidos en las diferentes
plataformas de cmputo usadas en el proyecto y el efecto de utilizar simulaciones de seal mixta en
lugar de una simulacin completamente analgica.
7. ANLISIS
7.1 Comparador
De los resultados de simulacin a nivel de esquemtico y con componentes parsitas mostradas en las
Figura 31 y Figura 70 respectivamente se extrajeron las tablas de parmetros Tabla 10 y Tabla 12, a
continuacin se resumen en la Tabla 14 los resultados de los tiempos de subida, bajada, retardos y
valores lgicos as como las variaciones del desempeo del comparador con elementos parsitos y sin
ellos:
Parmetro Valor (sin parsitas) Valor (con parsitas) Porcentaje de variacin
15.4 ns 19.8 ns 28 %
9.6 ns 12.1 ns 26 %
14.7 ns 18.7 ns 21 %
8.86ns 11.5 ns 29 %
0 < <0.24 V 0 < <0.24 V 0%
Mayor a 4.3 V Mayor a 4.3 V 0%
Tabla 14. Variacin de los parmetros de desempeo para el comparador pre-layout y post-layout.
Con estos valores se puede ver que la presencia de los elementos parsitos en el comparador, hacen
que este aumente su retardo de propagacin promedio entre tiempos de subida y bajada en un 27 % lo
que afecta la velocidad mxima a la que podra operar el comparador. Debido a la inclusin de estos
elementos en la etapa de amplificacin del comparador (compuerta inversora) los tiempos de subida,
bajada y retardo promedio del comparador se ven aumentados en un 21, 29 y 27 por ciento
respectivamente.
Lo ideal para este bloque hubiese sido que los valores de tiempos de subida y bajada fuesen los
mismos, as como el mismo valor entre los retardos entre la entrada y la salida. Esta variacin se
presenta principalmente debido a que la carga capacitiva a la salida de la compuerta no es la misma
para las dos transiciones. Para corregir esto, se debe hacer la compuerta negadora asimtrica de la
etapa de salida para compensar la simetra de carga y tal que los tiempos de retardo, subida y bajada
sean lo ms cercanos. No obstante con estos retardos se cumplen de manera holgada las
especificaciones propuestas para el diseo.
El tiempo en el que el comparador toma la decisin entre los cambios de los valores de entrada y la
generacin de una salida vlida sera uno de los limitantes para aumentar el desempeo del
convertidor, para este caso, el peor retardo del comparador es de 19.8 ns lo que podra permitirle al
convertidor completo operar a una velocidad de
11
Pre y post-layout hace referencia a los resultados de simulacin a nivel de esquemtico (pre-layout) y los
resultados obtenidos despus de elaborar el layout y simularlo incluyendo los elementos parsitos generados por
las interconexiones (post-layout).
66
Lo anterior, es vlido suponiendo que el comparador tiene que tomar una decisin como mximo en
menos de medio ciclo de reloj y que este es el elemento ms lento del circuito.
Con base en lo anterior, de manera terica, el circuito podra funcionar a una velocidad 25 veces
mayor a la que se dise. Para verificar esto se realiz una simulacin del sistema completo con un
reloj de 11 MHz ( ) y una entrada sinusoidal de 10 kHz obtenindose los valores de INL,
DNL, ENOB y SNR mostrados en la Tabla 15 y 16 que demuestran que el circuito si puede operar a la
frecuencia calculada arriba.
INL DNL
Fs 100 kHz 1 MHz 100 kHz 1 MHz
10 kHz 36.546 LSB 11.072 LSB 38.657 LSB 10.519 LSB
Tabla 15. Comparacin de resultados estticos del convertidor con una frecuencia de muestreo de 1 MHz.
ENOB SNR
Fs 100 kHz 1 MHz 100 kHz 1 MHz
10 kHz 2.207 5.043 14.964 dB 32.085 dB
Tabla 16. Comparacin de resultados dinmicos del convertidor con una frecuencia de muestreo de 1 MHz.
Es claro entonces que el desempeo del conversor puede mejorarse aumentando la frecuencia de
muestreo y esto adems permite muestrear seales con un ancho de banda del orden de 10 veces al
que fue diseado.
7.2 Generacin de reloj
En la Tabla 17 se muestra un resumen comparativo de los resultados de simulacin pre y post-layout
tomados de la Tabla 7 y Tabla 11, donde se muestra la variacin de frecuencia, ciclo til, tiempos de
subida y bajada, y niveles lgicos alto y bajo.
Parmetro Valor (Sin Parsitos) Valor (Con Parsitos) Variacin
Frecuencia 1.09 MHz 1.05 MHz 3.67 %
Ciclo til 50 % 50.1 % -0.2 %
Tiempo de subida 1.347 ns 1.44 ns -6.9 %
Tiempo de bajada 1.2 ns 1.18 ns 1.6 %
Vh (Voltaje alto) Mayor de 5 V Mayor de 5 V 0%
Vl (Voltaje bajo) Menor de 10 mV Menor de 10 mV 0%
Tabla 17. Variacin de los parmetros del oscilador pre-layout y post-layout.
De lo anterior se ve que el parmetro que ms se afecta con la presencia de los componentes parsitos
en la simulacin es la frecuencia de oscilacin, ya que las interconexiones en metal de cada etapa
inversora adiciona capacitancia a los condensadores de carga y resistencia a la impedancia de salida
de las compuertas lo que a su vez hace que la frecuencia de oscilacin disminuya (la frecuencia de
oscilacin es inversamente proporcional a la resistencia de salida y a la carga capacitiva de cada etapa
como se mostr en el apartado 6.4).
Debido a que el layout del oscilador se realiz de manera tal que las interconexiones fueran lo ms
cortas posibles, la variacin de la frecuencia fue solo de un 3.67 %, y en los dems parmetros se
obtuvieron resultados bastante cercanos entre el esquemtico y la simulacin post-layout
67
7.3 Sistema completo
Los resultados de simulacin del sistema completo se resumieron en la Tabla 10 y Tabla 13, a
continuacin se reorganizan estos datos y se resumen en la Tabla 18 los parmetros de desempeo
estticos, INL y DNL del convertidor pre y post layout.
INL DNL
Frecuencia Esquemtico Parsitas Esquemtico Parsitas
10 Hz -0.121 LSB -1.758 LSB -0.111 LSB 1.347 LSB
50 Hz 0.213 LSB -2.061 LSB -0.264 1.635 LSB
100 Hz 0.327 LSB -1.966 LSB 0.613 LSB 1.753 LSB
Tabla 18. Resultados estticos del convertidor pre-layout y post-layout
En la Tabla 19 se resumen los parmetros dinmicos (ENOB y SNR) del convertidor pre y post-
layout.
ENOB SNR
Frecuencia Esquemtico Parsitas Esquemtico Parsitas
10 Hz 7.979 6.935 49.834 dB 43.476 dB
50 Hz 7.930 6.004 49.523 dB 37.871 dB
100 Hz 7.792 4.612 48.669 dB 29.489 dB
Tabla 19. Resultados dinmicos del convertidor pre-layout y post-layout
Para poder tener una mejor comprensin de estos datos, se cre la Figura 71 y Figura 72 mostrando el
comportamiento del ENOB y SNR en funcin de la frecuencia de la seal de entrada.
9
ENOB Esquematico
8
ENOB Parasitas
7
5
ENOB
0
10 30 50 70 90 110
Frecuencia de entrada
Figura 71. ENOB para el convertidor pre-layout y post-layout.
68
60
SNR Esquematico
SNR Parasitas
50
40
SNR
30
20
10
0
10 30 50 70 90 110
Frecuencia de entrada
Figura 72 SNR para el convertidor pre-layout y post-layout.
De la Figura 71 y Figura 72 se puede observar cmo, tanto el SNR como el ENOB son funciones de la
frecuencia de entrada y a medida que esta aumenta, estos valores disminuyen. Para el caso del
convertidor pre-layout (SNR, ENOB Esquemtico), el ENOB y SNR son constantes al menos desde
10 Hz hasta aproximadamente 100 Hz. A partir de este punto estos valores comienzan a decrecer, esto
se debe a la latencia del convertidor ya que la variacin en el valor de entrada entre 2 conversiones
consecutivas va a ser mayor de 1 LSB para seales de entrada mayores a 100 Hz. Para seales
menores a 100 Hz el error de cuantizacin del convertidor est en el rango terico
. Para valores mayores a 100 Hz el valor de cambio de la seal de entrada se acerca al valor de 1
LSB. Se muestra a continuacin el mximo cambio de la seal de entrada ya que la pendiente de la
funcin seno es mximo en t=0. Para este caso y a esta frecuencia dicha pendiente se determina entre
las 2 primeras muestras, t=0 y t=11 us as:
|
Este valor an est por debajo del valor de 1 LSB, sin embargo, a partir de esta frecuencia el error
entre dichas muestras consecutivas aumenta a ms de 1 LSB lo que se traduce en la disminucin de
bits efectivos del conversor confirmando el comportamiento de ENOB y SNR sin componentes
parsitas observado en la Figura 71 y Figura 71 respectivamente.
La simulacin con componentes parsitas arrojo los resultados esperados para las frecuencias de
diseo. No obstante para frecuencias mayores las diferencias entre simulacin pre y post-layout son
mayores a lo esperado, si bien su tendencia se conserva.
Adems del reporte de los resultados del conversor, otro de los objetivos propuestos en este trabajo
era reportar los tiempos de simulacin de las plataformas de cmputo en la universidad Javeriana
donde se ejecutan las herramientas actualmente, y la plataforma Core i7 montada para este proyecto.
Los resultados en los tiempos de simulacin se muestran en la Tabla 20:
69
Equipo Tiempo Simulacin Analgica Mejora
Core i7 3770K 1020 segundos 14 veces ms rpido
Bochica 14400 segundos 1
Tabla 20. Comparacin entre los tiempos de simulacin de las plataformas de cmputo utilizadas.
Se obtuvo entonces en el equipo Core i7 una mejora de 14 veces versus el servidor de la universidad
al usar 4 Cores. Este valor puede no ser muy grande si se estn realizando simulaciones cortas
(menores a 10 minutos) sin embargo cuando las simulaciones tardan ms tiempo, lo que Bochica
realiza en 14 horas, un computador actual de nivel de entrada (entry level system), o computador de
bajo precio lo realiza en 1 hora. Para diseos de alta relativamente alta complejidad este parmetro de
desempeo resulta ser de gran importancia.
70
V. CONCLUSIONES
Se realiz el diseo e implementacin de un convertidor analgico digital de 8 bits, obteniendo el
comportamiento deseado en los 3 niveles de abstraccin usados: modelo con componentes ideales,
esquemtico a nivel de transistores y layout de los transistores con componentes parsitas. Esto
permiti ver el uso de diferentes anlisis para cada nivel y cmo la una simplificacin no cuidadosa
de ciertas ecuaciones pueden afectar en gran manera el desempeo y funcionamiento del circuito.
Se obtuvo a nivel de esquemtico valores superiores a las especificaciones propuestas y a nivel de
layout con componentes parsitas se obtuvieron valores bastante cercanos. Si bien no constitua parte
del diseo, se pretendi incluir los PAD de interconexin al exterior del circuito, no obstante no se
pudo incluir debido a que las libreras proporcionadas por XFAB no eran compatibles con la
herramienta instalada en el servidor.
Si bien las especificaciones propuestas inicialmente no eran muy exigentes, particularmente la
frecuencia de muestreo, se eligieron de este modo porque era el primer trabajo de grado que se
realizaba con una nueva librera de diseo. Se logr que el circuito funcionara a frecuencias 10 veces
mayor a la propuesta, lo cual se puede realizar de manera sencilla modificando la frecuencia del
oscilador por medio de la eliminacin de etapas en el oscilador de anillo.
En el proceso del flujo de diseo una simulacin totalmente analgica hubiese tomado das en
realizarse, por eso la utilizacin de simulaciones de seal mixta permiti poder tener resultados en
menos de 30 minutos. La buena eleccin de los mtodos de simulacin hacen la diferencia entre que
sea o no realizable la simulacin de sistemas complejos.
La curva de aprendizaje de la herramienta no es fcil por tal razn se recomienda ir capitalizando la
experiencia en los diferentes proyectos mediante documentacin y videos como se ha venido haciendo
en proyectos anteriores. En esta lnea, este trabajo incluyo videos y documentacin que permitirn
realizar trabajos de grado ms complejos en el rea de diseo microelectrnico debido a que la mayor
parte del desarrollo del proyecto fue buscando las herramientas para cada situacin y la configuracin
correcta de cada una, as como la depuracin de errores en los cdigos de Verilog suministrados por
XFAB. Gracias a estos videos, los futuros ingenieros que quieran profundizar en esta rea podrn
capitalizar el tiempo invertido hasta ahora para realizar proyectos que podrn incluir fabricacin a
nivel de prototipo dado que se est trabajando con un PDK comercial.
La demanda de ingenieros de diseo analgico y de seal mixta que sepan utilizar herramientas
profesionales de diseo ha venido creciendo desde hace varios aos. Asi las cosas, como conclusin
personal y gracias a que se tuvo que buscar consultar documentacin de cada herramienta para poder
configurarla correctamente y realizar las simulaciones, solicitar soporte a los tcnicos especializados y
la familiarizacin de nuevos sistemas operativos como Linux, entre otras dan ventaja competitiva
debido a que a nivel de pregrado y maestra es muy difcil encontrar un Ingeniero Electrnico que
maneje este tipo de conocimientos con herramientas tan especializadas.
Se espera que con los resultados obtenidos en los tiempos de simulacin, motive al departamento de
electrnica a modernizar los equipos donde se ejecutan las herramientas de Synopsys, ya que si bien
el uso correcto de la herramienta es importante, el equipo donde se ejecuta tambin es un factor
crucial en el desarrollo de todo un proyecto de esta magnitud. Si se deseasen desarrollar proyectos
ms complejos, por ms simplificaciones en las simulaciones que se hagan la barrera en el poder de
cmputo va a hacer que sea imposible llevar a buen trmino estos proyectos.
71
Correcciones
Poner el ejemplo de la redistrbucion de carga con el condensador
Arreglar la ortografa en la ppt
Quitar las simulaciones no validas revisar
BIBLIOGRAFA
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[3] BAKER, Jacob. CMOS Circuit Design Layout and Simulation. IEEE Series on Microelectronic
Systems. Wiley, IEEE Press. 2010.
[4] Raheleh Hedayati. A Study of Successive Approximation Registers and Implementation of an

Ultra-Low Power 10-bit SAR ADC in 65nm CMOS Technology. Linkping University. September
2011
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72
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[10] MCREARY, James. GRAY, Paul. All MOS Charge redistribution Analog-to-Digital conversion
techniques. IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL. SC 10, NO 6, DECEMBER
1975.
ANEXOS
ANEXO 1
En este anexo se muestra la hoja de especificaciones de las capacitancias del kit de diseo utilizado.
73
74
ANEXO 2
En este anexo se muestran las especificaciones de densidades de corriente de la tecnologa utilizada.
75
ANEXO 3
En este anexo se muestran las curvas caractersticas y los parmetros elctricos de los transistores
utilizados en el diseo del convertidor.
76
77
78
ANEXO 4
Codigo en Verilo para la celda de la librera digital DFRRSX1 (Flip-Flop tipo Data con Set y Reset.)
//*****************************************************************
// technology : xc06
// module name : DFRRSX1
// version : V 4.1.0
// cell_description : posedge D-Flip-Flop with Reset, Set
// last modified by : shl
//*****************************************************************
`timescale 1ns/10ps
`celldefine
`suppress_faults
`enable_portfaults
module DFRRSX1 (C,D,Q,QN,RN,SN);
input C,D,RN,SN;
output Q,QN;
reg NOTIFY_REG;
wire ck_i;
// logic section
buf i0 (ck_i,C);
u1_fd4 i1 (qi,D,ck_i,RN,SN,NOTIFY_REG);
checkrs i4 (enable, RN, SN);
checkjk i5 (qr,Q,1'b1);
not i51 (qin,Q);
checkjk i6 (qs,qin,1'b1);
check i7 (qd,Q,D);
and i9 (de,enable,qd);
not i10 (dinv,D);
and i11 (rd,SN,D);
and i12 (sd,RN,dinv);
and i13 (check_clock,enable,1'b1);
not i2 (QN,qi);
buf i3 (Q,qi);
// param section
specify
specparam Area$ = 1092.96;
specparam FanoutLoad$SN = 0.0322;

specparam FanoutLoad$D = 0.0152;
specparam FanoutLoad$C = 0.0144;
specparam FanoutLoad$RN = 0.0154;
// specify path delays
79
// path delay
(negedge SN => (Q +: 1'b1)) = (0.1,0.1);
(negedge SN => (QN +: 1'b0)) = (0.1,0.1);
(posedge SN => (QN +: 1'b1)) = (0.1,0.1);
(posedge C => (Q+: D)) = (0.1,0.1);
(posedge C => (QN-: D)) = (0.1,0.1);
(negedge RN => (Q +: 1'b0)) = (0.1,0.1);
(posedge RN => (Q +: 1'b1)) = (0.1,0.1);
(negedge RN => (QN +: 1'b1)) = (0.1,0.1);
// specparam
specparam
D_C_SU = 0.1,
C_D_HD = 0.1,
SN_REC = 0.1,
SN_REM = 0.1,
SN_PWL = 0.1,
RN_REC = 0.1,
RN_REM = 0.1,
RN_PWL = 0.1,
SN_RN_REC = 0.1,
RN_SN_REC = 0.1,
C_PWH = 0.1,
C_PWL = 0.1;
// setup/hold
$setuphold (posedge C &&& check_clock, posedge D, D_C_SU, C_D_HD,

NOTIFY_REG);
$setuphold (posedge C &&& check_clock, negedge D, D_C_SU, C_D_HD,
NOTIFY_REG);
$hold (posedge C &&& sd, posedge SN, SN_REC, NOTIFY_REG);

$hold (posedge C &&& rd, posedge RN, RN_REC, NOTIFY_REG);
$hold (posedge SN, posedge RN, SN_RN_REC, NOTIFY_REG);
$hold (posedge RN, posedge SN, RN_SN_REC, NOTIFY_REG);
$width (posedge C &&& de, C_PWH, 0, NOTIFY_REG);

$width (negedge C &&& de, C_PWL, 0, NOTIFY_REG);
$width (negedge RN &&& qr, RN_PWL, 0, NOTIFY_REG);
80
$width (negedge SN &&& qs, RN_PWL, 0, NOTIFY_REG);
$recovery (posedge SN, posedge C &&& sd, SN_REC, NOTIFY_REG);

$recovery (posedge RN, posedge C &&& rd, RN_REC, NOTIFY_REG);
$recovery (posedge SN, posedge RN, SN_RN_REC, NOTIFY_REG);
$recovery (posedge RN, posedge SN, RN_SN_REC, NOTIFY_REG);
$hold (posedge C &&& D, posedge SN, SN_REM, NOTIFY_REG);
$hold (posedge C &&& D, posedge RN, RN_REM, NOTIFY_REG);
endspecify
endmodule
`disable_portfaults
`nosuppress_faults
`endcelldefine
//
81

Cad de Aproximaciones Sucesivas

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DISEO E IMPLEMENTACIN DE UN CONVERTIDOR ANALGICO DIGITAL MEDIANTE

UN REGISTRO DE APROXIMACIONES SUCESIVAS EN TCNICAS DE

ANDRS FELIPE SIERRA VALLEJO

PONTIFICIA UNIVERSIDAD JAVERIANA

ANDRS FELIPE SIERRA VALLEJO

TRABAJO DE GRADO PARA OPTAR POR EL TITULO DE INGENIERO

PONTIFICIA UNIVERSIDAD JAVERIANA

RECTOR MAGNFICO: JOAQUN EMILIO SNCHEZ GARCA, S.J.

DECANO ACADMICO: Ing. JORGE LUIS SNCHEZ TLLEZ Msc.

DECANO DEL MEDIO UNIVERSITARIO: P. SERGIO BERNAL RESTREPO, S.J.

DIRECTOR DE CARRERA: Ing. JAIRO ALBERTO HURTADO LONDOO PhD.

DIRECTOR DE DEPARTAMENTO Ing. FRANCISCO VIVEROS.

DIRECTOR DEL PROYECTO: Ing. GERMAN YAMHURE KATTAH Msc.

DIRECTOR DEL PROYECTO Ing JORGE ANDRES GARCA LPEZ PhD.

Figura 1. Diagrama bsico de entradas y salidas de un ADC [3]

Siendo VREF un valor de voltaje constante, el valor de 1 LSB es definido como:

Donde el voltaje de salida del escaln se puede calcular como:

1.4. No linealidad Integral (ILN Integral Nonlinearity)

Figura 4. INL para un ADC de 3 bits. [3]

1.5. Relacin Seal a Ruido (SNR Signal to Noise Ratio)

Figura 5. Arquitectura general de un ADC SAR

A continuacin se describe el algoritmo de conversin de un SAR ADC de 8 bits.

Figura 6. Logica SAR Tipo I [4]

Figura 8. Smbolo esquemtico de un comparador. [3]

Una forma sencilla de implementar un comparador es utilizar un amplificador operacional en malla

Figura 9. Esquemtico de un comparador dinmico bsico. [2]

2.5 Circuito de Sample and Hold

Figura 11. Implementacin bsica de un circuito de Sample and Hold.

Figura 12. Diagrama en bloques de la solucin propuesta.

El sistema se divide en 5 bloques mostrados en la Figura 12 de los cuales 3 son analgicos

Figura 13. DAC por redistribucin de carga para N-Bits [3]

El siguiente condensador se prueba de la misma manera (Figura 14 d) para producir un voltaje en la

Figura 15. Arreglo partido de condensadores para un DAC de 6 Bits. [3]

El voltaje de salida del nodo Vo ser entonces:

Entonces el circuito equivalente ser ahora el de la Figura 17

Para este circuito el voltaje de salida Vo ser entonces

Donde es la divisin de voltaje entre el condensador C aasociado a D0 y el resto del circuito:

Lo que corresponde al peso de 1 LSB en el DAC de 6 bits.

De la Tabla 2 se obtienen las funciones lgicas de cada interruptor as:

Vref = SAMPLE AND ConversionResult_n

GND = SAMPLE AND ConversionResult_n = (SAMPLE OR ConversionResult_n)

Figura 20. Implementacin del SAR y Control.

Lo que implica un periodo de reloj de . Se utiliz para esta simulacin un bloque

5.6 Resultados de simulacin de alto nivel

Figura 23. Resultados de simulacin para Vin=10mV

Para Vin = 1.25 V

Figura 24. Resultados de simulacin para Vin=1.25 V

Figura 25. Resultados de simulacin para Vin=2.5 V

6. DISEO DEL CONVERTIDOR EN CMOS DE 0.6 um.

Figura 26. Diagrama de bloques de un comparador. [3]

En la etapa de preamplificacin los transistores M1 y M2 son la entrada de un amplificador

El circuito de decisin se encarga de discriminar seales en niveles de mV. Se utiliz el circuito de la

Figura 28. Circuito de decisin del comparador. [3]

Figura 29. Etapa de salida del comparador. [3]

Figura 30. Implementacin del Comparador

En la Tabla 3 se resumen los parmetros obtenidos del comparador a nivel de simulacin de

W Ron simulado (k) Ron terico (k)

Resolviendo esta ecuacin para se encuentra que el valor mximo es de .

De esta ecuacin encontramos el valor de | | :

De esta ecuacin encontramos el valor para | | :

El valor de es funcin de la capacitancia por unidad de rea y el rea del condensador:

Para el banco de condensadores se utiliz entonces un . La Tabla 5

Donde k es la constante de Boltzman, T es la temperatura de operacin del circuito en grados Kelvin y

Inversora Wp=7 um Wn=4 um Compuerta NOR Wp=14 um Wn=4 um