SUMADOR DE PUNTO FLOTANTE EN VHDL: DISEO Y ANLISIS DE

ALTERNATIVAS DE OPTIMIZACIN
Ignacio E. Sardi, Bruno L. Uberti, Fernando G. Tinetti, Antonio A. Quijano

Centro de Investigacin y Desarrollo en Microelectrnica (CIDEM)

Instituto Tecnolgico de Buenos Aires (ITBA)
Buenos Aires
Argentina

ftinetti@itba.edu.ar
RESUMEN
En este trabajo se presenta el diseo de un sumador de
nmeros representados en punto flotante siguiendo la
norma IEEE. Adems de definir una solucin de
hardware aplicando los principios de paralelizacin de
operaciones establecidos por los pipelines, se analizan
las alternativas de optimizacin de tiempo de operacin
utilizando herramientas de sntesis de hardware a partir
del lenguaje VHDL. Las alternativas se evalan en
funcin de la optimizacin de tiempo de operacin y de
las variaciones de rea de silicio estimadas por las
herramientas de sntesis. Finalmente, se presenta una
posible evolucin hacia el cambio del diseo a nivel de
VHDL del circuito y su impacto en la optimizacin de
tiempo.
1. INTRODUCCION
La utilizacin del lenguaje VHDL [1] es aceptada desde
hace mucho tiempo para la utilizacin en el diseo,
simulacin e implementacin de hardware [2]. Sin
embargo, sigue siendo un problema a resolver la
optimizacin de distintos aspectos de los circuitos
diseados a la hora de su implementacin real. En este
contexto las herramientas de CAD (Computer Aided
Design) como Alliance [3] [4] [5] [6] [7] y Cadence [8]
son de gran utilidad no solamente para el ciclo completo
de desarrollo y verificacin de hardware sino tambin
para el anlisis de alternativas de optimizacin.
En este artculo se presenta un ejemplo
completo de la utilizacin combinada de VHDL y
herramientas de CAD para el diseo, verificacin y
optimizacin de un circuito en particular. Ms
especficamente, se propone resolver en hardware la
suma de nmeros reales cuya representacin sigue los
lineamientos de la norma IEEE para nmeros de
precisin simple [9] [10] [11] [12]. El proceso de diseo
comenzar por la descripcin de comportamiento del
sistema para luego detallar cada uno de los bloques que
componen el diseo final. Desde el inicio mismo, el
nfasis est puesto en la reduccin de tiempo de
operacin para el circuito (sumador). El trabajo que aqu
se presenta tiende al diseo de un ASIC, pero no llega
hasta la obtencin del prototipo fsico. Para una primera
aproximacin de la sntesis y optimizacin mediante las
herramientas de CAD, se ha adoptado provisoriamente
una tecnologa CMOS (SXLIB [13]) y la librera y kit de
diseo incluidos en Alliance. Pero ser parte de una
etapa futura elegir una tecnologa definitiva.
Ms que proveer un nuevo sumador de punto
flotante se muestra un diseo que es fcil y rpido
gracias a VHDL y mediante las herramientas de sntesis
tambin es fcil y rpida la optimizacin. El sumador se
toma ms como ejemplo que como aplicacin final y la
idea no es proveer el mejor o ms rpido sino algunas
alternativas de optimizacin de tiempo. En el presente
artculo no sera tampoco posible agregar ms detalles
del uso de Alliance debido a las limitaciones de
extensin establecidas. En principio, tanto Alliance
como otros entornos de CAD tales como Cadence se
componen de mltiples herramientas usualmente
independientes, cada una de ellas enfocada a realizar una
tarea especfica dentro del ciclo/proceso de diseo.
En la siguiente seccin, se describe la
arquitectura completa del circuito. En la seccin 3 se
detallan algunos aspectos relevantes de los bloques que
componen el sumador en punto flotante. La seccin 4
muestra la sntesis preliminar o sin optimizar del diseo
en funcin de tiempo de operacin y rea de silicio
necesaria. Luego, en la seccin 5 se dan los detalles
relevantes de la optimizacin utilizando las herramientas
de CAD. La seccin 6 comenta las alternativas de
optimizacin de tiempo a nivel de rediseo en VHDL.
Finalmente, la seccin 7 detalla las conclusiones y las
alternativas de trabajo futuro.

1
 2. DESCRIPCION DE LA ARQUITECTURA normalizarla y luego se le suma el eventual acarreo
producido en el punto 7.
Dado que el nfasis est puesto en la velocidad de 11. Redondear el nmero segn lo indicado en la norma
operacin del circuito, se propuso realizar el mismo en IEEE 754.
una serie de etapas (pipelined architecture) [14] aunque
en principio implica la utilizacin de mayor rea de Cada uno de estos pasos puede realizarse de distintas
silicio para su fabricacin. Esto a su vez incrementa el maneras y la Figura 1 muestra esquemticamente los
costo total del circuito a expensas de su mejor bloques funcionales que resuelven cada una de estas
rendimiento. tareas. Adems, tambin se muestra cmo se agrupan los
Los nmeros de entrada del sumador se bloques funcionales en un pipeline de cuatro etapas.
consideran representados siguiendo los lineamientos de
la norma IEEE 754 de precisin simple. Aunque el A = (-1) X 1.a 2 P ; B = (-1) Y 1.b 2 Q
X Y P Q a' b'
sumador opera con el cero, no se consideran, sin
embargo, las definiciones de NaN (Not a Number), y el
resto de los nmeros con representacin no normalizada.
Resumiendo, se manejan todos los nmeros ETAPA 1
PASOS 1 a 6
normalizados ms el cero de la definicin de la norma X
COM PARADOR DETECTOR
IEEE. DE CERO
Y
Si se consideran las entradas al sumador A y B SELECTOR DE
como A = (-1)X 1.a 2P y B = (-1)Y 1.b 2Q , donde X e Y SIGNO Z FRACCION

son los signos (1 bit), a y b son las fracciones (23 bits), y R all_zero Otra Fraccin Fraccin
mn(A, B)
P y Q los exponentes (8 bits), se puede calcular la suma AddC
C = A + B = c 2R en los pasos: T DESPLAZADOR
A DERECHA
1. Agregar el bit implcito de la fraccin junto con los
bits de guarda a las mantisas a y b, obteniendo las SignOut

fracciones con las que se operar a y b.

2. Calcular R = mx(P, Q), determinar la diferencia
T =P - Q, y determinar el mayor de los nmeros ETAPA 2
PASO 7
de entrada: Z (=0 si A < B; =1 en caso contrario). SUMADOR
3. Determinar el signo del resultado y la operacin
SignOut Carry
binaria a realizar. El signo del resultado est R all_zero
c
determinado por Z (el signo de la suma de los dos
nmeros ser el signo del nmero mayor). Para
ETAPA 3
determinar la operacin binaria (suma o resta) flip-flop
CONTADOR
PASOS 8 y 9

bastar con comparar los signos de los respectivos DE CEROS c

nmeros: X e Y. Clear
4. Detectar los casos especiales en que debe manejarse DESPLAZADOR
SignOut R A IZQUIERDA
el cero: ambos nmeros de entrada son cero o son
iguales y la operacin a realizar es la resta. c"

5. Seleccionar la fraccin (a o b) que corresponde al ETAPA 4

PASOS 10 y 11
nmero menor. REDONDEO
RESTADOR
6. Desplazar a la derecha la fraccin asociada con el DE FRACCION

nmero menor T lugares (bits) para igualar los SignOut Exponente Fraccin

exponentes antes de sumar las fracciones.

7. Sumar las fracciones para producir la fraccin de la
suma no normalizada c. La operacin puede dar un
bit de acarreo que se traduce en un incremento del
exponente del resultado, resultado conocido como
desborde de mantisa. Figura 1: Sumador en Cuatro Etapas
8. Determinar la cantidad u de ceros iniciales en la
fraccin c. 3. DESCRIPCION DE LOS BLOQUES
9. Desplazar c a la izquierda u lugares para producir
la fraccin normalizada c. En esta seccin se describe el pipeline completo, con
10. Modificar el exponente resultado restando los u todos los bloques funcionales que aparecen en la Figura
lugares que se desplaz la fraccin para 1. Esta descripcin se lleva a cabo con las partes de
cdigo ms importante de VDHL y en algunos casos se

2
agregan esquemas grficos para aclarar la descripcin en
VHDL. De hecho, se puede notar que hacer la
descripcin en VHDL provee una manera casi inmediata
de implementacin, dado que se pueden utilizar sobre
este cdigo las herramientas de sntesis que proveen los
entornos de CAD para circuitos integrados.
3.1. Etapa 1
Quizs esta es la etapa que contiene mayor cantidad de
bloques funcionales y por lo tanto su descripcin ser la
ms extensa de las cuatro propuestas.
(SignOut). En la Figura 3 se puede observar la
simplicidad de la descripcin de este bloque en VHDL.
La salida SignOut se propaga a travs de todo el
pipeline hasta llegar a la ltima etapa, estableciendo de
esta manera el signo de la operacin. La salida AddC se
utiliza en la siguiente etapa para saber si se suman o
restan las fracciones.
3.1.3. Bloque Detector de Cero
Este bloque se encarga de detectar si el resultado puede
architecture ARCH_sign_comp of sign_comp is

3.1.1. Bloque de Comparacin
Este bloque es el encargado de ubicar en el rango
adecuado los dos operandos, para poder realizar la suma
dentro del mismo rango, es decir bajo el mismo
exponente. Recibe como entradas a los exponentes y
fracciones de los correspondientes nmeros a ser
sumados y tiene como salidas a R=mx(P,Q), T=P-Q
y Z. La Figura 2 muestra el comportamiento del bloque
en VHDL.
-- ## Celda Comparador ##
begin
SignOut <= x when sel = '1' else y;
AddC <= '1' when x = y else '0';
end ARCH_sign_comp;
Figura 3: Bloque Signo.
dar cero. Para ello verifica que las entradas sean ambas
cero o iguales y de signo contrario. Las entradas de este
bloque son los dos operandos: A y B. En la Figura 4 se
muestra el diagrama esquemtico de este bloque.

architecture ARCH_comparador of comparador is A = ( - 1) X 1.a 2 P; B = ( - 1) Y 1.b 2 Q

a' P b' Q X Y a b P Q
signal dif_exp_aux: std_logic_vector(7 downto 0);

begin
= 0? = 0? X Y? a=b? P=Q?
Z <= '0' when p < q else out = 1 out = 1 out = 1 out = 1 ou t = 1
'1' when p > q else
'0' when a < b else
si a & P si b & Q si X Y si a=b si P=Q
'1'; =0 =0

dif_exp_aux <= (p q) when z = '1' else (q - p);

R <= p when z = '1' else q;
T <= dif_exp_aux when (dif_exp_aux<32) else X"FF";
AND AND
end ARCH_comparador;

=1 si A=B=0 =1 si A=( - B)
Figura 2: Bloque Comparador.

La seal R contiene el exponente en el cual se OR

realizar la operacin, la seal T indica al bloque de
desplazamiento cunto tiene que mover al dato para
poner en el rango adecuado una de las dos fracciones. La
seal Z se utiliza en el selector para indicar cul de los
exponentes de los operandos se debe seleccionar, y en
caso de igualdad de exponentes selecciona la fraccin
mayor. Esta ltima seal se utiliza adems en dos
bloques externos, el bloque que se encarga de computar
el signo y el bloque selector de fracciones.
3.1.2. Bloque de Signo
Las entradas que posee este bloque son los signos de los
operandos X e Y, y la seal Z que indica cul de los dos
nmeros (A o B) es el mayor (Z = 1 si A > B). Tiene
como salidas el tipo de operacin a realizar con las
fracciones (AddC) y el signo de la operacin de suma
all_zero = 0 si A=( - B) o A = B = 0
Figura 4: Esquema del Detector de Cero.
En la Figura 5 se muestra la implementacin en
VHDL, donde se puede notar tambin la versatilidad del
lenguaje en cuanto a la creacin y utilizacin de seales
intermedias o auxiliares. Estas seales intermedias son
utilizadas en este caso para la generacin del valor
correcto para la seal de salida de este bloque, que es
nica: all_zero.
3.1.4. Bloque Selector de Fraccin
Este bloque funciona como si fuesen dos multiplexores

3
que se encargan de dirigir el flujo de datos de cada una pipeline. Dentro de los circuitos combinacionales se
de las fracciones. Se utiliza la informacin que est tienen dos tipos distintos de desplazadores, uno lineal
[15] y otro logartmico [16]. El primero es ms lento que
Architecture ARCH_zero_verif of zero_verification is el logartmico debido a la cantidad de compuertas en
Signal a_info : std_logic_vector(30 downto 0); paralelo que tiene conectadas pero su diseo y ruteo en
signal b_info : std_logic_vector(30 downto 0); layout es ms sencillo. Un posible esquema de
signal zero_a : std_logic;
signal zero_b : std_logic; implementacin del desplazador logartmico se muestra
signal eq_inputs : std_logic; en la Figura 7, donde cada bloque representa un
signal all_inputs_zero : std_logic;
multiplexor que es manejado por un bit de seleccin.
begin
-- creacin de un solo vector para facilitar la
a a a a ...
comp. 0
a_info (22 downto 0) <= a;
a_info (30 downto 23) <= p; Shift
b_info (22 downto 0) <= b;
b_info (30 downto 23) <= q; 1 0 1 0 1 0 1 0
zero_a <= '1' when a_info=("000"&X"0000000") else
'0';
zero_b <= '1' when b_info=("000"&X"0000000") else
'0';
eq_inputs <= '1' when ((x/=y)and(a=b)and(q=p))else
0
'0';
all_inputs_zero <= '1' when (zero_a='1' and Shift
zero_b='1') else '0'; 1 0 1 0 1 0 1 0
all_zero <= '0' when (all_inputs_zero or eq_inputs)
else '1';

end ARCH_zero_verif;

0
Figura 5: Bloque Detector de Cero.
Shift
contenida en la seal sel que, de hecho, es la seal Z 1 0 1 0 1 0 1 0
producida en el bloque Comparador. Por la salida
denominada mux_out1 saldr la fraccin que
corresponda al menor de los dos nmeros. Por la otra
salida, mux_out2 saldr la fraccin que corresponda al
nmero mayor. En la Figura 6 se muestra el cdigo Figura 7: Esquema del Desplazador.
VHDL que describe este bloque, donde adems se puede
notar una vez ms el poder de descripcin de este La Figura 8 muestra de manera reducida (no
lenguaje. estn las lneas de cdigo que son similares a las

-- ## Celda Multiplexor ## architecture ARCH_sft_der of sft_der is

architecture ARCH_multiplexor of multiplexor is signal stg1_a : std_logic_vector (30 downto 0);

begin
mux_out1 <= a when sel = '0' else b;
mux_out2 <= b when sel = '0' else a;
end ARCH_multiplexor;
Figura 6: Bloque Selector de Fraccin.
3.1.5. Bloque Desplazador a Derecha
Este bloque debe ser rpido para no retrasar al pipeline,
es por ello que se opt por realizarlo en forma
combinacional y no con registros. Al utilizar registros se
necesitaran, en el peor de los casos, 31 pulsos de reloj
para poder desplazar a la fraccin e igualar los
exponentes (debido a los bits de guarda junto con los
restantes bits de la fraccin). Se tendra, por
consiguiente, una demora sustancial en esta etapa del
signal stg1_b : std_logic_vector (30 downto 0);
...
signal stg5_a : std_logic_vector (30 downto 0);
signal stg5_b : std_logic_vector (30 downto 0);
begin
-- etapa 1 del desplazador logartmico
stg1_a <= fraction;
stg1_b(30) <= '0';
stg1_b(29 downto 0) <= fraction(30 downto 1);
stg2_a <= stg1_a when shft(0) = '0' else stg1_b;
-- etapa2 2 a 4 del desplazador logartmico
-- son similares ...
-- etapa 5 del desplazador logartmico
stg5_b(30 downto 15) <= X"0000";
stg5_b(14 downto 0) <= stg5_a(30 downto 16);
fr_out <= stg5_a when shft(4) = '0' else stg5_b;
end ARCH_sft_der;
Figura 8: Bloque Desplazador a Derecha.

4
incluidas) la descripcin en VHDL del bloque de
desplazamiento.
Nuevamente se dio prioridad al aumento en la
velocidad de operacin (reduccin de tiempo), por lo
que el desplazador implementado fue el logartmico.
Este circuito combinacional consta de una serie de
etapas (5 en total) para poder desplazar a la entrada en
32 veces (25 ya que es logartmico en base 2). La
primera etapa desplaza en 1, las segunda en 2, la tercera
en 4, la cuarta en 8 y la quinta en 16. Tomando
combinaciones de stas se puede desplazar al dato de 0 a
31.
El grfico de la Figura 10 muestra de manera
esquemtica la operacin de este bloque e indica cmo
es tenido en cuenta el caso de desborde de mantisa,
operando con una seal interna de carry para indicar el
desborde y poniendo el resultado de la operacin en el
rango correcto. En el caso de ocurrir desborde, una seal
es enviada al restador de exponentes, ubicada en la
ltima etapa del pipeline, para indicarle que tiene que
ajustar el exponente por el desborde producido en la
operacin parcial.
AddC Bit extra F_1 Bit extra F_2
de carry de carry
0 0

3.2. Etapa 2: Bloque de Suma o Resta de Fracciones

Frac_1 Frac_2
En esta etapa se resuelve efectivamente la operacin
binaria a realizar. De hecho, adems de la operacin
binaria (que puede ser de suma o resta) se debe
calcular/generar la seal de carry o borrow de la
SUMA RESTA
operacin. Este bloque es de vital importancia ya que es
uno de los que ms puede demorar al pipeline dado que
la propagacin del carry es notoria para la suma o resta Frac_1 + Frac_2 Frac_1 - Frac_2
de dos nmeros de 31 bits. Por este motivo se eligi un
sumador (o restador) con carry look-ahead para acelerar
el clculo del carry. Como contrapartida, lo que se SELECTOR
pierde es rea de silicio ya que este tipo de sumador
ocupa ms espacio. En el cdigo de VHDL que se Frac_1+Frac_2 si AddC=1 Frac_1-Frac_2 si AddC=0
observa en la Figura 9 no se puede determinar la manera
en que est implementado.
A1
architecture ARCH_frac_adder of frac_adder is A2
signal adder1 : std_logic_vector (31 downto 0);
signal adder2 : std_logic_vector (31 downto 0); SELECTOR
signal res_add : std_logic_vector (31 downto 0);
carry
begin c' = A2 si carry = 0
c = A1 si carry = 1
adder1(31) <= '0';
adder1(30 downto 0) <= a;
adder2(31) <= '0'; Figura 10: Esquema del Sumador.
adder2(30 downto 0) <= b;
res_add <= (adder1 + adder2) when AddC = '1' else
(adder1 - adder2); 3.3. Etapa 3
carry <= res_add(31);
c <= res_add(30 downto 0) when carry = '0' else
res_add(31 downto 1); Dentro de esta etapa, se tienen dos alternativas en cuanto
al resultado de la operacin: se debe producir un cero a
end ARCH_frac_adder;
la salida o se debe trabajar sobre el resultado binario de
la operacin para producir el formato de punto flotante
Figura 9: Bloque Sumador. tal como lo establece la norma. Producir un cero es
sencillo, pero para dar formato a la salida distinta de
El entorno de diseo Alliance provee la cero se deben realizar varias operaciones que se
facilidad de especificar esto como una opcin de una de describen en los bloques a continuacin.
las herramientas de compilacin/sntesis de cdigo. En el
caso de trabajar con otro entorno de diseo, se podra 3.3.1. Bloque Contador de Ceros
especificar directamente en VHDL el circuito Se basa en un circuito combinacional que determina la
combinacional que corresponde. Este bloque opera con cantidad u de ceros que hay al principio de la fraccin.
una seal externa que se calcula en la unidad que Esta salida (u) es utilizada luego para desplazar la
computa el signo de la operacin, AddC, que le indica si fraccin a izquierda. Su implementacin es similar a la
debe realizar una operacin de suma o resta.

5
de un priority encoder [17], o sea que este bloque recibe
como entrada un conjunto de 31 bits dentro de los cuales
se encuentra la fraccin junto con los bits de guarda y se
fija en donde aparece el primer 1 lgico desde el bit ms
significativo hasta el menos significativo codificando
dicha posicin en forma binaria y dando este valor como
resultado del bloque. La Figura 11 muestra de manera
reducida (para no repetir lneas de cdigo similares) la
descripcin en VHDL del bloque que cuenta los ceros al
principio de la fraccin de entrada.
3.3.2. Bloque Desplazador a Izquierda
Este bloque fue implementado igual que el desplazador a
derecha (en cuanto a la cantidad logartmica de pasos de
desplazamiento). La nica diferencia reside en que este
desplazamiento del dato de entrada a izquierda agrega,
adems, ceros a la derecha.
architecture Arch_ZeroCounter of ZeroCounter is
signal zerovector : bit_vector(30 downto 0) :=
"000" & X"0000000";
begin
u <= X"1F" when (Mantisa(30 downto 0) =
zerovector(30 downto 0)) else
X"1E" when (Mantisa(30 downto 1) =
zerovector(30 downto 1)) else
X"02" when (Mantisa(30 downto 29) =
zerovector(30 downto 29)) else
X"01" when Mantisa(30) = zerovector(30) else
X"00";
end Arch_ZeroCounter;
Figura 11: Bloque Contador de Ceros.
3.4. Etapa 4
En esta etapa se realizan los ltimos ajustes para
producir la salida correcta de la operacin realizada en el
formato correcto. Dado que ya se han producido los
datos necesarios en los pasos anteriores, se opera por
separado sobre el exponente y sobre la mantisa del
resultado.
3.4.1. Bloque de Reclculo de Exponente
Este bloque realiza el ajuste del exponente una
vez que la fraccin ya est normalizada. Recibe las
seales R, U y carry, y entrega como salida el exponente
normalizado del resultado. La seal R proviene del
comparador de la etapa 1, y la seal u del bloque que se
encarga de contar los ceros al principio del resultado de
la suma, las dos seales se restan para dar el exponente
correcto. Adems, si ocurri desborde de mantisa, la
seal carry indica que se debe ajustar nuevamente el
exponente. La Figura 12 muestra el cdigo VHDL
correspondiente. Este bloque puede ser implementado
con carry look-ahead si se quiere ganar en velocidad,
pero esto va a depender de cmo sean las velocidades de
las otras etapas del pipeline, ya que usualmente ms
6
velocidad produce un gasto mayor en rea de silicio.
architecture ARCH_exp_sub of exp_sub is
signal carry_vector : std_logic_vector
(7 downto 0) := X"00";
begin
carry_vector(0) <= carry;
exponente <= r - u + carry_vector;
end ARCH_exp_sub;
Figura 12: Bloque de Reclculo de Exponente.
3.4.2. Bloque de Redondeo de Fraccin
Este bloque lleva a cabo la operacin de redondeo segn
indica la norma IEEE 754 [18]. Bsicamente trabaja
sobre los los bits adicionales llamados bits de guarda.
Para realizar el redondeo se debe tomar la decisin de
sumar un bit al bit menos significativo de la mantisa del
resultado en caso que corresponda. La Figura 13 muestra
el cdigo VHDL que describe este bloque.
-- round_block
architecture Arch_round_block of round_block is
begin
fraccion <= (c + X"00000080") when
(c(6 downto 0) > "1000000")
else
c when (c(6 downto 0) < "1000000")
else
c when (fraction_N(7) = '0')
else
c + X"00000080";
end Arch_round_block;
Figura 13: Bloque de Redondeo de Fraccin.
Tambin en este bloque se puede apreciar la
potencia de expresin del lenguaje VHDL, en particular
con la posibilidad de dar distintas alternativas para la
asignacin de los valores posibles de una seal.
4. SNTESIS DEL CIRCUITO
Una vez finalizada la descripcin del sumador, se
verifica su correcto funcionamiento va simulacin
lgica; luego, se sintetiza cada uno de los bloques que lo
componen para su posterior optimizacin. Aqu
normalmente surgen dos posturas bien definidas que
definen la relacin costo beneficio: el consumo de
rea de silicio y tiempo de propagacin (ejecucin) de
cada bloque.
Para la etapa de sntesis se utilizan las
herramientas de CAD, en este caso las provistas por
Alliance. Para la optimizacin, este entorno utiliza un
algoritmo que construye una red lgica equivalente,
minimizando las expresiones (ecuaciones) en cada nodo
de la red. El resultado arrojado da una menor
profundidad de la red lgica. Luego para la funcin bloques que pertenecen al camino crtico de propagacin
lgica de cada nodo de la red, trata de encontrar en la de las seales. Sin embargo, la asociacin de los bloques
biblioteca que contiene la tecnologa utilizada, un de hardware a cada etapa de un pipeline no
conjunto de celdas que produce la misma ecuacin necesariamente puede ser hecha por las herramientas de
lgica de dicho nodo. Este proceso habitualmente es sntesis, dado que en este caso, debera ser posible
llamado standard cell mapping. Por ltimo, realiza el especificar que se trata de un pipeline (algo que no es
clculo del camino crtico, el reconexionado de las posible, por ejemplo, en VHDL de manera explcita). De
compuertas para disminuir el delay y la capacidad, alguna manera, la informacin de ms alto nivel que
agregando buffers entre ellas si fuere necesario. Tambin proporcionan las herramientas de sntesis es la
realiza el clculo del rea. Dentro de los diferentes identificacin de los bloques de hardware que
etapas para minimizar el tiempo de propagacin o el rea pertenecen al camino crtico de propagacin de las
de silicio, el algoritmo permite ajustar en forma seales. Esta informacin de camino crtico se utiliza en
porcentual cul de estos dos parmetros se requiere la Tabla 1 para calcular el tiempo total de operacin de
optimizar en mayor medida. cada etapa. Especficamente, el tiempo de cada etapa
En la Tabla 1 se muestra un resumen de los estar dado por la suma de los tiempos de propagacin
tiempos de propagacin de cada bloque con el rea de de los bloques del camino crtico dentro de la etapa. Esto
silicio ocupada. se diferencia del rea necesaria para implementar cada
etapa, que ser la suma de las reas de todos los bloques
Etapa Bloque Tipo Tiempo Area que pertenecen a la etapa.
(ps) (2) Una vez que se tiene la informacin de sntesis
Etapa 1 Signo - 506 4500 agrupada por etapas y con los tiempos de cada etapa
Comparador* CLA1 5982 576500 dados por los bloques del camino crtico, se puede
2
Comparador RCA 16947 303500 calcular el tiempo de operacin del pipeline. En el caso
Detector de Cero - 1923 136500
Selector de Frac.* - 643 157750
de la informacin de la Tabla 1, el tiempo est
Desplazador a Der.* - 2366 306250 determinado por la Etapa 2, que es la de mayor tiempo
Registros* - 882 565750 de propagacin: 11681 ps.
Total E1 CLA 9873 1747250 En vez de sintetizar y optimizar todo el circuito,
Etapa 2 Sumador* CLA 10799 837000 que es modo default de operacin, tambin es posible
Sumador RCA 18228 471000 realizar sntesis y optimizacin local, manteniendo la
Registros* - 882 325500 estructura de la descripcin inicial (se mantienen la
Total E2 CLA 11681 1162500
mayora de las seales intermedias). Esta forma de
Etapa 3 Contador de Ceros* - 2404 155750
optimizacin local es ideal para circuitos grandes como
Desplazador a Izq.* - 2655 337750
Flip Flop Neg. - 882 7750 pueden ser los sumadores y comparadores en este caso.
Registros* - 882 379750 En la tabla anterior los resultados mostrados no tuvieron
Total E3 5941 881000 en cuenta esta opcin ya que el default del CAD es la
Etapa 4 Restador* CLA 4855 383250 optimizacin global en la que se remueven la mayora de
Restador RCA 5047 543000 las seales intermedias de manera que las salidas se
Redondeo de Frac. RCA 2698 217250 expresan en trminos de las entradas o de registros
Registros* - 882 310000
internos.
Total E4 CLA 5737 910500
ps: picosegundo (10-12 seg). * Camino Crtico
1
CLA: Carry LookAhead. 2
RCA: Ripple Carry Adder. 5. OPTIMIZACION DE SNTESIS

Tabla 1: Tiempo y Area sin Optimizaciones de Sntesis.
La optimizacin realizada en este caso fue un
50% en rea y un 50% en delay de todo el cirtuito. Esto
significa que las herramientas de optimizacin intentan
el mejor balance entre el rea ocupada y el tiempo de
propagacin de las seales en todo el pipeline. Este es el
modo de operacin estndar (o default) a menos que se
indique explcitamente lo contrario.
Se debe notar que las herramientas de sntesis
de los entornos de CAD para circuitos integrados
proporcionan toda la informacin que aparece en la
Tabla 1 en cuanto a los bloques: el tiempo de
propagacin de cada bloque, rea de silicio estimada y
En una implementacin del estilo pipeline es necesario,
en lo posible, que los tiempos de cada una de las etapas
sean similares. Analizando los datos de la Tabla 1, sera
necesario mejorar las Etapas 1 y 2 para acercarlas a los
tiempos de las Etapas 3 y 4. Para esto se puede hacer uso
de las herramientas de optimizacin y sntesis que se
mencionaron anteriormente, con la utilizacin de los
parmetros del algoritmo en forma local a estas etapas
(1 y 2), variando el costo de optimizacin entre rea y
delay (en forma porcentual).
En el caso de la Etapa 1, se tienen varios
bloques a optimizar. Para evitar una cantidad muy
grande de posibilidades de optimizacin y de tiempo de
ejecucin de las herramientas, se decidi optimizar el

7
bloque dentro de esta etapa que tiene ms de la mitad del
tiempo de operacin total: el comparador. En el caso de
la Etapa 2 no hay posibilidades de eleccin, se debe
mejorar el sumador.
Se analizar primero el sumador de la Etapa 2
por ser el bloque de mayor tiempo absoluto de todo el
pipeline. La Figura 14 muestra grficamente los
resultados de varias alternativas de optimizacin para el
bloque Sumador. Estas alternativas son paramtricas
para las herramientas de Alliance utilizadas para la
sntesis. Sobre el eje x se muestra el tiempo de operacin
de cada alternativa, comenzando por el tiempo inicial de
la Tabla 1, es decir 10799 ps. Adems, para cada una de
las alternativas de optimizacin se da una estimacin de
la variacin (aumento) del rea de silicio ocupada en
forma porcentual respecto del total sobre el eje y. En el
caso del tiempo inicial no se tiene ninguna variacin,
pero el mejor tiempo de operacin del circuito obtenido
por optimizacin, 5801 ps, implica un aumento
aproximado de 16% del total del rea del pipeline.
Sumador
20
18
16
Aumento de Area Total (%)
14
12
10
8 0.0
6
4 5982
2 T iempo (ps)
0
10799 9625 9270 9040 6329
T iempo (ps)
Figura 14: Optimizacin en Sntesis: Sumador.
En general, se puede observar que a mayor
optimizacin de tiempo se tiene mayor rea ocupada. La
excepcin est dada en los dos ltimos valores de
optimizacin: aunque el tiempo de operacin se reduce
de 6064 ps a 5801 ps el rea ocupada tambin se reduce.
Esto da una idea de las caractersticas heursticas de los
algoritmos de optimizacin y su combinacin con los
algoritmos (tambin heursticos) de ubicacin de celdas
y ruteo de seales. Por otro lado, aunque el rea total del
circuito aumenta, la ganancia en tiempo total de
operacin del pipeline puede ser de casi 5000 ps
(10799-5801 = 4988 ps). Evidentemente en este bloque
en particular la ganancia de tiempo es cercana al 50%
(utilizando solamente 16% ms de rea), pero no se
conoce an la ganancia exacta de todo el pipeline porque
se deben tener en cuenta todas las etapas y su relacin de
tiempos. En particular, optimizando solamente al bloque
sumador, la Etapa 1 pasara a ser la de mayor tiempo de
todo el pipeline. Dado que se ha obtenido una mejora
ms que significativa para la Etapa 2 se aplicarn las
opciones de optimizacin al bloque Comparador de la
Etapa 1 para mejorar su tiempo de operacin.
La Figura 15 muestra grficamente los
resultados de varias alternativas de optimizacin para el
bloque Comparador. A diferencia de lo que sucede en el
bloque Sumador, las opciones de optimizacin sobre el
bloque Comparador no son muy consistentes en cuanto a
la relacin tiempo-rea. Sin embargo, de notarse que las
variaciones de rea son muy pequeas: en el rango de
-0.2% a +0.3%. Esto significa que se puede optimizar el
tiempo de propagacin casi con la misma rea de silicio
(se debe recordar una vez ms el carcter heurstico de
los algoritmos utilizados para la sntesis).
Comparador
3.0
2.5
Aumento de Area Total (%)
2.0
1.5
1.0
0.5
-0.5
5948 5473 5410 5408 5106 4964
6064 5801 Figura 15: Optimizacin en Sntesis: Comparador.
Otra de las caractersticas del bloque
Comparador que es esencialmente distinta del bloque
Sumador es que la optimizacin de tiempo es mucho
menor: poco ms de 1000 ps, que representa una
ganancia de aproximadamente 17%. Sin embargo, desde
el punto de vista del rea ocupada, esta ganancia del
17% se obtiene casi al mismo costo que el pipeline
original, dado que solamente se necesita poco ms de
0.1% ms de rea total.
En resumen, aplicando las optimizaciones a los
dos bloques, Sumador y Comparador, se estara en la
situacin que describe la Tabla 2 en cuanto a tiempos de
operacin de cada etapa. La mejora de los tiempos de
propagacin de las etapas ms lentas lleva a mejorar
significativamente el tiempo de operacin del pipeline.
Una vez aplicadas las optimizaciones que se han
detallado y con los tiempos de las etapas que se
muestran en la Tabla 2, el tiempo de operacin de todo
el pipeline est determinado por la Etapa 1: 8855 ps. En
8
trminos de mejora porcentual, la ganancia ha sido
significativa: de 11681 ps a 8855 ps, es decir un poco
ms del 24% de mejora. Y esto utilizando poco ms de
16% de rea para todo el circuito.
Etapa Tiempo (ps) Area (2)
Etapa 1 8855 1161250
Etapa 2 6683 3512250
Etapa 3 5941 881000
Etapa 4 5737 910500
Tabla 2: Tiempo y rea Con Optimizaciones de Sntesis.
Otro resultado de inters que est relacionado
con el rea de silicio utilizada es la cantidad de
transistores que posee el core. El CAD de diseo posee
herramientas para extraer el mapa de transistores del
circuito total y de cada bloque por separado. La cantidad
utilizada fue alrededor de 24000 y en la Figura 16 se
muestra el ASIC del sumador de punto flotante.
Figura 16: ASIC del Sumador.
6. OPTIMIZACION POR REDISEO
Aunque la mejora obtenida en cuanto a optimizacin
desde los resultados de sntesis de la Tabla 1 ha sido
significativa, an quedan posibilidades de optimizacin.
Lo inmediato sera seguir aplicando alternativas de
optimizacin disponibles en las herramientas de sntesis
como se ha mostrado en la seccin anterior. Sin
embargo, es de esperar que estas optimizaciones no
aporten muchas mejoras significativas porque:
La Etapa 1 es la que ahora (Tabla 2) determina el
tiempo de operacin del pipeline.
La Etapa 1 ya ha sido parcialmente optimizada. En
particular, el bloque de la Etapa 1 que tiene ms del
9
50% del tiempo de propagacin no puede ser
optimizado ms de manera significativa.
Sin embargo, es de esperar que haya alguna forma de
mejorar los tiempos de operacin del pipeline dado que
la Etapa 1 tiene un tiempo bastante mayor de operacin
que el resto de las etapas.
Una posible solucin, que es bastante inmediata
en el contexto de los pipelines: subdividir la etapa mayor
para obtener dos etapas nuevas, ambas de menor tiempo.
En este caso, la informacin de la Tabla 1 respecto de
los bloques que pertenecen al camino crtico puede ser
de gran ayuda: el bloque de comparacin se incluye en la
nueva Etapa 1 y el resto de los bloques se consideran
parte de la nueva Etapa 2. Las dems etapas solamente
se renumeran.
El rediseo del pipeline, aunque elegante, tiene
costos asociados. Como mnimo en trminos de rea, se
deben agregar los registros intermedios entre las nuevas
Etapas 1 y 2. Sin embargo, la ganancia en tiempo por el
rediseo es importante: la nueva Etapa 1 tendra tiempo
de operacin de 4964 ps (Comparador con su
correspondiente optimizacin en sntesis) ms 882 ps de
los nuevos flip flops. En total: 5886 ps, valor muy
similar al de las ltimas dos etapas. La nueva Etapa 2 no
tendra un impacto significativo en los tiempos de
propagacin, ya que sumara: 643 ps (Selector de
Fraccin) ms 2366 ps (Desplazador a Derecha) ms
882 ps (Registros) lo cual implica, en total, 3891 ps.
Ahora el tiempo de operacin del pipeline estara
determinado por la nueva Etapa 3 (que contiene el
Sumador) y sera de 6683 ps (Tabla 2). Se debe notar
que la mayora del trabajo realizado en la optimizacin
de sntesis sigue siendo til: los tiempos que se
obtuvieron antes (los detallados en la seccin anterior,
en este caso) se reutilizan y no es necesario recalcular
nuevos. Es de esperar que esto se mantenga siempre y
cuando el rediseo mantenga la mayora de los bloques
funcionales como en este caso.
Otro de los costos asociados al rediseo
(subdividiendo una etapa en dos nuevas) que no es tan
inmediato: ahora el tiempo de llenado y de vaciado del
pipeline no es el mismo, dado que se tiene una etapa
ms. Por lo tanto sera mayor, por ejemplo, el costo de
que el pipeline entre en rgimen y se obtengan los
primeros resultados. Es importante que a nivel de
rediseo en VHDL, el costo es mnimo por la potencia
misma del lenguaje de descripcin.
7. CONCLUSIONES Y TRABAJO FUTURO
Se ha presentado un sumador de nmeros representados
en punto flotante siguiendo la norma definida por IEEE.
La potencia de VHDL permite una rpida especificacin
y simulacin del circuito, con lo cual se puede pensar
ms rpidamente en la optimizacin del mismo. Las
optimizaciones hechas a nivel de las herramientas de
sntesis pueden ser muy tiles. En el caso de este artculo
se obtiene una mejora de ms de 24% de tiempo de
operacin con poco ms de 16% ms de rea de silicio
necesaria para la implementacin.
Aunque son tiles y necesarias, las
herramientas de sntesis y optimizacin tienen un lmite.
En el caso presentado, si se necesita optimizar mucho
ms del 24% de tiempo de operacin se debe recurrir
necesariamente al rediseo del circuito o de partes del
mismo. Nuevamente la potencia de VHDL simplifica en
gran medida esta tarea. Por otro lado, las herramientas
incluidas en los CAD para circuitos integrados no
necesariamente proveen los resultados en la forma
necesaria para una correcta evaluacin. En el caso del
sumador, el entorno de CAD no identifica ms que
bloques de hardware y por lo tanto debe reorganizarse la
salida de las herramientas para identificar claramente las
etapas del pipeline en cuanto a bloques que contienen y
cules bloques dentro de cada etapa son importantes en
cuanto a su pertenencia al camino crtico de propagacin
de las seales.
En trminos de la continuidad de las tareas de
diseo, el paso inmediato sera la definicin de un
sumador que cumple la norma IEEE de punto flotante de
simple y doble precisin. Esto implica, por ejemplo,
incluir el manejo de NaN y nmeros no normalizados.
En cuanto a la implementacin se debera elegir una
tecnologa definitiva, y esto puede significar un posible
cambio a otra herramienta de CAD como Cadence.
Desde el punto de vista de las alternativas de mejorar los
tiempos de diseo, es importante considerar la
paralelizacin de la simulacin de cdigo VHDL. Esto
permitira definir un conjunto de casos de pruebas mayor
y por lo tanto aumentara tambin la confiabilidad del
diseo en VHDL. Otra de las tareas que ha demostrado
que consume mucho tiempo es la de optimizacin va las
herramientas de sntesis. En particular, las heursticas
consumen mucho tiempo de ejecucin, principalmente
sobre los bloques de hardware ms complejos. Sin
embargo, en este caso se estaran modificando las
herramientas mismas del CAD.
8. REFERENCIAS
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1076-1993, IEEE, NY, 1993.
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Saddle River NJ 07458, 1995.
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University, France, pp. 2-16, 2004. Alliance distribution:
http://www-asim.lip6.fr/pub/alliance/distribution/latest
10
[4] Kai-shing Lam, Frederic Ak, Alliance Tutorial, Part 2
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14-18, 2004. Included in the Alliance distribution available at:
http://www-asim.lip6.fr/pub/alliance/distribution/latest/
[5] Kai-shing Lam, Frederic Ak, Alliance Tutorial, Part 3
Place and Route, Pierre & Marie Curie University, France, pp.
2-7, 2004. Included in the Alliance distribution available at:
http://www-asim.lip6.fr/pub/alliance/distribution/latest/
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CAD Tools for Teaching VLSI Design, Proceedings of the
Third Eurochip Workshop on VLSI Design Training, pp. 230-
37, Grenoble, France, Sept. 1992.
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Alliance: A Complete CAD System for VLSI Design, LIP 6,
Universit Pierre et Marie Courie, France.
http://www-asim.lip6.fr/pub/alliance/distribution/latest/
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Cadence tutorial for VLSI Design, January 25, 2003.
http://www.ee.vt.edu/~ha/cadtools/cadence/cadence.html
[9] ANSI/IEEE Std 754-1985, IEEE Standard for Binary
Floating-Point Arithmetic, The Institute of Electrical and
Electrionics Engineers, pp. 3-13, 1985.
[10] Seidel P-M., Even G., On the Design of Fast IEEE
Floating Point Adders, 15th IEEE Symposium on Computer
Arithmetic, p. 184, June 11 - 13, 2001, Vail, Colorado.
[11] Koren I., Computer Arithmetic Algorithms, 2nd. Edition,
A. K. Peters, Natik, MA, 2002, ISBN 1-56881-160-8.
[12] Jain S. A., Low Power Single-Precision IEEE Floating
Point Unit, Master of Engineering, MIT, May 2003.
[13] SXLIB Standard Cell Library Description.
http://www.vlsitechnology.org/html/sx_description.html
[14] Kai Hwang, Advanced Computer Architecture:
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Science/Engineering/Math, Dec. 1992, ISBN: 0070316228
[15] Neil Weste, Kamran Eshraghian, Principles of CMOS
VLSI Design, Addison-Wesley Publishing Company, USA,
1985.
[16] Jan M. Rabaey, Anantha Chandrakasan, and Borivoje
Nikolic, Digital Integrated Circuits - A Design Perspective,
Second Edition, Prentice Hall, 2003, ISBN 0-13-090996-3.
[17] John F. Wakerly, Diseo Digital Principios y Practicas,
Prentice Hall Hispanoamericana, 53500 Naucalpan de Jurez
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[18] William Stallings, Organizacin y Arquitectura de
Computadores, Prentice Hall, Madrid, 1997.