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Aula 03

O inversor CMOS
Nesta seo, abordaremos aspectos relacionados ao uso do
transistor CMOS como chave, investigando seu desempenho e
explorando diversas potencialidades disponveis em seu projeto.

A estrutura do circuito
A figura A3.1 mostra o circuito do inversor CMOS. Essa consiste
de um par de transistores MOSFET complementares chaveado por uma
tenso vI. Embora no indicado o terminal da fonte de cada transistor
esta conectado ao seu respectivo corpo, eliminando, portanto, o efeito
de corpo (aumento de VT com a tenso vGS). Na prtica as tenses de
limiar VTn e VTp so iguais em mdulo e situa-se na faixa de 0,2V a
1V. Para tecnologias mais atuais que utilizam pequenas dimenses de
W e L (na faixa de 0,1 a 0,5) os valores de limiar so mais prximos
de 0,2V.

Figura A3.1 a) O inversor CMOS e b) sua representao como um par


de chaves controladas de forma complementar
Como indicado cada chave modelada por uma resistncia finita,
que a resistncia entre o dreno e a fonte do respectivo transistor,
calculada prximo de | vDS| = 0:

W
rDSN = k , n (VDD VT ) A3.1
L n

W
rDSP = k , p (V DD VT ) A3.2
L p

Onde k`n = n Cox e k`p = p Cox so os parmetros de transcondutncia


do processo, sendo, n e p as mobilidades do portadores (dos eltrons
e buracos) no canal n e p respectivamente, e Cox a capacitncia por
unidade de reas dos transistores.

Operao esttica

Faremos agora uma anlise esttica do inversor. Para vI = 0, temos


vO = VOH = VDD, pois o n de sada fica conectado a VDD por meio da
resistncia rDSP do transistor Qp de carga. De forma anloga, com vI =
VDD, temos vO = VOL = 0, porque o n de sada para a estar conectado
ao terra por meio do resistor rDSN do transistor de comando Qn.
Portanto, no estado estacionrio, no nenhum caminho entre VDD e o
terra, e a corrente esttica e a dissipao de potncia esttica so ambas
nulas.
A caracterstica de transferncia de tenso (CTT) do inversor
mostrada na figura A3.2, na qual fcil ver que os nveis de tenso so
0 V e VDD. E, portanto, a excurso de tenso de sada justamente a
mxima possvel.

Note que VOH e VOL so independentes as dimenses dos


transistores, o que torna a tecnologia CMOS bem diferente de outras
tecnologias.

Figura A3.2 A caracterstica de transferncia de tenso de um inversor


CMOS quando Qp e Qn so casados.
A transio de um estado lgico na sada do inversor CMOS pode
ser projetada de forma a ocorrer exatamente no meio da excurso lgica
entre 0 V e VDD, isto , em VDD/2, se escolhermos de forma apropriada
as dimenses dos transistores. Especificamente, fcil demonstrar que
a tenso de transio Vth (ou VM) dada por

kn
VDD Vtp + Vtn
kp
Vth = (A3.3)
kn
1+
kp

( )
Onde k n = k n W L
,

n
e k p = k p, W ( L ) sendo k
p
n

= n Cox e
Kp = p Cox

Exerccio A3.1
Para um caso tpico em que VTn e VTp so iguais em mdulo
mostre que Vth = VDD/2 para kn = kp , onde

( L ) = k (W L ) = k
k n = k n, W
n
,
p
p
p

Assim, o exerccio anterior mostra quando os dispositivos so


projetados a ter os parmetros de transcondutncia idnticos
(casamentos dos transistores) a caracterstica de transferncia
simtrica.
Desta forma uma caracterstica de transferncia simtrica pode ser
obtida quando os dispositivos forem projetados de forma a ter
parmetros de transcondutncia idnticos, que uma condio que
costuma ser denominada de casamentos de transistores. Uma vez que
n duas a quatro vezes maior que p, o casamento obtido fazendo
(W/L)p de duas a quatro vezes (n/ p vezes) maior que (W/L)n,

W W
= n (A.3.4)
P p p L n

Normalmente, fazem-se os comprimentos de canal, L, dos


transistores do inversor idnticos e iguais a mnima dimenso permitida
pela tecnologia. Assim para garantir o casamentos escolhe-se a razo
das larguras W`s dos transistores de forma adequada. A largura mnima
normalmente escolhida de uma vez a uma vez e meia maior que a
dimenso mnima.

Por exemplo, para um processo ou tecnologia CMOS com


dimenses mnimas de 0,25 m, para o qual n/ p = 3, teremos L =
0,25 m, (W/L)n = 0,375 m/0,25m e (W/L)p = 1,125 m/0,25m.

Se, entretanto, o inversor tiver que fornecer uma corrente para


uma carga relativamente grande, os transistores tero de ter uma largura
muito maior que a dimenso mnima.

Alm de fazer com que a tenso de transio fique no centro da


excurso lgica, o casamento dos transistores implica num mesmo
parmetro de transcondutncia fazendo com que ambos os transistores
tenham a mesma capacidade de corrente tanto carregamento como no
descarregamento da capacitncia de carga. Alm disso, obviamente,
teremos rdsn = rdsp. Portanto, um inversor com transistores casados
apresenta atrasos na propagao iguais, tPLH e tPHL.
Exemplo A3.2
Mostre que se o limiar de transio do inversor est em VDD/2, as
margens de rudo MRH e MRL so iguais e seus valores so
maximizados e dado por

MRH = MRL = 3/8(VDD +2/3VT)

Soluo:
Para resolver este exerccio vamos reproduzir a CTT do inversor
identificando a regies de operao dos transistores canal n e canal p na
curva de transferncia do inversor como mostra a figura A3.3.

Figura A3.3 Curva de transferncia de tenso do inversor


Devemos lembrar das aulas anteriores que, alm dos VOL e VOH,
dois outros pontos da curva de transferncia determinam as margens de
rudo do inversor. So eles o mximo nvel lgico `0` permitido na
sada, VIL, e o mnimo nvel lgico `1` na sada, VIH. Para uma regio
de transio linear esses nveis eram o incio e o fim da transio.
Agora estes so formalmente definidos como os dois pontos na curva
de transferncia em que o ganho incremental de tenso unitrio (isto
, inclinao = -1).

Para determinar VIL, devemos notar que Qn est na regio de


triodo e, portanto, sua corrente igual a corrente de Qp que est na
regio de saturao, assim temos

1 1
(vI VT )v0 v02 = (VDD vI VT )
2
(A3.5)
2 2

Diferenciando ambos os membros em relao a vI resulta em:

dv0 dv
(v I
VT ) + v0 v0 0 = (VDD vI VT ) (A3.6)
dvI dvI

na qual podemos agora substituir vI = VIH e dv0/dvI = -1 para obter:

VDD
v0 = VIH (A3.7)
2

e substituindo vI = VIH e v0 da equao (A3.7) na equao (A.3.6),


resulta:
1
VIH = (5VDD 2VT ) (A3.8)
8

Tendo em vista a simetria da caracterstica de transferncia de


tenso do inversor, VIL pode ser determinado de forma similar. Ou de
forma alternativa, da figura, temos

VDD VDD
VIH = VIL (A3.9)
2 2

Substituindo esta ltima em (A.3.7), permite obter:

1
VIL = (3VDD + 2VT ) (A.3.10)
8

As margens de rudo podem agora ser determinadas como segue

MRH = VOH VIH = VDD 1/8(5VDD 2)

= 3/8(VDD + 2/3 VT) c.q.d

MRL = VIL VOL = 1/8 (3 VDD + 2VT) 0

= 3/8(VDD + 2/3 VT) c.q.d


Conforme esperado, a simetria da caracterstica de transferncia
resulta em margens de rudo iguais. Certamente se Qn e Qp no
estiverem casados, a caracterstica de tenso no ser simtrica, e as
margens de rudo no sero iguais.

Embora tenhamos enfatizado bastante as vantagens de casar os


transistores do inversor CMOS, h ocasies em que essa soluo no
adotada. Poderamos, por exemplo, piorar o casamento em favor da
reduo da rea da pastilha de silcio e, assim, fazer (W/L)p =(W/L)n. h
tambm circunstncias em que um descasamento deliberado
empregado de forma a ter a tenso de transio em um valor
especificado diferente de VDD/2.

Em que sentido move-se Vth quando aumentamos a relao kn/kp?


Exerccios:

A3.1) Para um inversor CMOS com MOSFET`s casados com VT = 1 V,


obtenha VIL , e VIH e as margens de rudo se VDD = 5 V.

A3.2) Considere um inversor CMOS com VTn e VTp iguais em mdulo


a 2 V, (W/L)n = 20, (W/L)p = 40, n Cox = 2. p Cox = 20A/V2 e VDD =
10 V. Para vI = VDD, obtenha a corrente mxima que o inversor pode
drenar enquanto vO 0,5 V.

A3.3) Mostre que a tenso de transio Vth de um inversor CMOS


dada por

r (VDD Vtp ) + Vtn


Vth =
1+ r

kp
sendo r=
kn
Operao dinmica

O atraso na propagao de sinal do inversor normalmente


determinado na condio em que se tem um inversor idntico
conectado na sada. Essa situao mostrada na figura A3.4.

Figura A3.4 Circuito para anlise do atraso de propagaao do


inversor formado por Q1 e Q2, que alimenta um inversor identico
formado por Q3 e Q4.

Analisaremos esse circuito para determinar a atraso na


propagao de sinal no inversor formado pelos transistores Q1 e Q2.
Esse inversor est sendo alimentadopor uma fonte de sinal vI de baixa
impedncia de sada e ao mesmo tempo, est carregado pelo inversor
formado pelos transistores Q3 e Q4. Tambm esto indicadas na figura
as diversas capacitncias internas dos transistores que esto conectadas
ao n de sada do inversor formado por Q3 e Q4. Obviamente, uma
anlise exata mo desse circuito seria complicada demais e no
acrescentaria muita a compreenso da forma de projetar um circuito,
por isso tentaremos simplificar a anlise. Especificamente, poderamos
substituir todas as capacitncias conectadas ao n de sada do primeiro
inversor por uma nica capacitncia de carga C conectada entre o n de
sada e o terra. Se formos capazes de fazer isso, poderemos realizar
uma anlise transitria adiante bem mais simples.

Com este objetivo, notamos que durante os tempos tPLH ou tPHL, a


sada do primeiro inversor muda de 0 para VDD/2 ou de VDD para VDD/2,
respectivamente. Segue que o segundo inversor permanece no mesmo
estado durante cada um dos intervalos de anlise citados. Essa
observao ser til na estimativa da capacitncia de entrada do
segundo inversor. Consideraremos agora a contribuio de cada uma
das capacitncias equivalente C .

1) A capacitncia de sobreposio porta-dreno de Q1, Cgd1, e a


capacitncia de sobreposio porta-dreno de Q2, Cgd2, podem
ser substituda por uma capacitncia entre o n de sada e o
terra de 2(Cgd1 + Cgd2) . O fator 2 um grosseira aproximao
que existe em decorrncia do efeito Miller e assumindo que o
ganho do inversor na regio de transio igual -1.

2) As capacitncias dreno-corpo de Q1 e Q2, Cdb1 e Cdb2


respectivamente, ambas tem um dos terminais conectado a
uma tenso constante. Portanto, do ponto de vista de nossa
anlise transitria (AC), Cdb1 e Cdb2 podem ser substitudas por
capacitncia iguais entre o n de sada e o terra. Alm disso,
vamos admitir que estas capacitncias so iguais tanto para
pequeno quanto grandes sinais.

3) Uma vez que o segundo inversor, por hiptese, ainda no


mudou de estado, vamos supor que as capacitncias de entrada
de Q3 e Q4 sejam aproximadamente constante e iguais
capacitncia total de porta (WLcox + Cgsov + Cgsov). Isto , a
capacitncia de entrada do inversor de carga ser

Cg3 + Cg4 = (WLcox + Cgsov + Cgsov)Q3 + (WLcox + Cgsov + Cgsov)Q3

*Obs: note que escrevemos cox com letra minsculas j que esta
representa uma capacitncia de porta por unidade de rea.

4) A ltima capacitncia a capacitncia de interconexo entre


inversores Cw, que simplesmente deve adicionada ao valor de C.

Logo, o valor total de C dado por

C = Cg3 + Cg4 + Cdb1 + Cdb2 +2(Cgd1 + Cgd2) +Cw (A3.11)

Desta forma, tendo determinado um valor aproximado para


capacitncia equivalente entre o n de sada do primeiro inversor e o
terra, podemos agora utilizar os circuitos da figura A3.5 para encontrar
uma expresso aproximada para determinar tPHL e tPLH. Como os
circuitos so semelhantes um resultado de um aplica-se ao outro.

Vamos analisar o circuito da figura A3.4 de duas formas para


encontrar um valor aproximados dos tempo de atraso na propagao.
Note que antes de encontra o valor preciso para este tempo, o mais
importantes para o projetista obter uma equao simplificada que
mostre os efeitos dos diversos elementos presentes que determinam o
atraso do inversor. Para uma anlise bem mais precisa utiliza-se de
simulao computacional.

Esta questo relevante para que o projetista consiga obter uma


viso mais comportamental de qualquer circuito estudado e assim
consiga entender de fato o circuito.
Figura A.3.5 a) Circuito equivalente; b) formas de onda de entrada e
sada; c) trajetria do ponto de operao; d) circuito equivalente
durante a descarga.
A figura A.3.5 c) mostra o inversor com o capacitor equivalente
de sada C entre o n de sada e o terra, agora chamamos Q1 e Q2 de QP
e QN . Como j mencionado o inversor acionado por um pulso ideal
conforme mostrado na figura A3.5 b).
Supondo transistores casados, os tempos de descida e subida da
forma de onda de sada so iguais. Usaremos o processo de liga para
anlise.

A figura A3.6 c) mostra a trajetria do ponto de operao obtido


quando o pulso de entrada vai de VOL = 0 para VOH = VDD no instante
t=0. Imediatamente antes da transio do pulso de entrada (isto , em
t=0-), a tenso de sada igual a VDD e o capacitor C esta carregado
com esta tenso. Em t=0, vI passa subitamente para VDD, fazendo QP
corte imediatamente (comparado com os outros tempos). Nessa
situao, o circuito equivalente passa a ser aquele mostrado na figura
A.3.5 d) com valor inicial de vO = VDD. Portanto o ponto de operao
em t= 0+ o ponto E, no qual pode ser visto que o transistor QN estar
na regio de saturao e conduzindo um valor de corrente constante. A
medida que C descarrega, a corrente em QN permanece constante at
vO= VDD - VT ( ponto F). Apontando este trecho em que o capacitor
descarrega de tPHL1, deixado como exerccio para o aluno mostrar
que :

CVt
t PHL1 = (A3.12)
1 ' W
k n (VDD VT )
2

2 L n

Alm do ponto F, o transistor QN opera na regio triodo e


portanto, sua corrente dada pela equao:
W 1
iD = k n' (vI VTn )vO vO2 (A3.13)
L n 2

Este trecho de descarga descrito por:

iD dt = CdvO (A3.14)

Substituindo iD da equao (A3.13) e rearranjando a equao


diferencial, obtemos ( deixado como exerccio) para VT = 0,2 VDD

1,6C (A3.15)
'
t PHL
( )
k n W VDD
Ln

Uma anlise similar pode ser feita para o processo de desliga,


resultando em uma expresso para tPLH idntica a equao (A.3.15),
claro, exceto o termo k n' (W L )n que deve ser trocado por k p' (W L ) p . O
atraso de propagao ser dado como a mdia dos tempos de atraso na
subida e descida do sinal.

O importante observar e verificar que, para obter menores


tempos de atrasos na propagao e, portanto maior velocidade, deve-se
procurar alcanar os requisitos:
1. O capacitor C deve ser minimizado;
2. Um valor elevado para o parmetro de transcondutncia do
processo deve ser utilizado;
3. A razo W/L deve ser aumentada e;
4. A tenso de alimentao VDD deve ser elevada.

Entretanto, h, certamente, compromissos d projeto e os limites


fsicos envolvidos em todas as possveis escolhas apresentadas.