ST

Springer-Lehrbuch
Weitere Bnde in dieser Reihe

http://www.springer.com/series/1183
Johann Siegl Edgar Zocher
Schaltungstechnik Analog
und gemischt analog/digital
Entwicklungsmethodik,
Funktionsschaltungen,
Funktionsprimitive von Schaltkreisen
5., neu bearbeitete und erweiterte Auage
Mit Download-Mglichkeit von ca. 300 PSpice- und

VHDL-AMS-Beispielen
Johann Siegl Edgar Zocher
Technische Hochschule Nrnberg Technische Hochschule Nrnberg
Nrnberg Nrnberg
Deutschland Deutschland
Extras unter http://extras.springer.com/2014/978-3-642-29559-1
ISSN 0937-7433
ISBN 978-3-642-29559-1 ISBN 978-3-642-29560-7 (eBook)
DOI 10.1007/978-3-642-29560-7
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Vorwort
Das Stoffgebiet der analogen und gemischt analog/digitalen Schaltungstechnik ist auer-
ordentlich umfangreich. Die hier getroffene Stoffauswahl soll wichtige Grundlagen zum
Verstndnis analoger und gemischt analog/digitaler Schaltkreise vermitteln. Fundierte
Kenntnisse der Schaltungstechnik auf Transistorebene bilden eine unverzichtbare Basis
fr die Entwicklung von Elektroniksystemen. Trotz fortschreitender Digitalisierung ist das
Thema Analoge Schaltungstechnik fr Elektronikentwickler hoch aktuell.
Der Inhalt zu den Grundlagen der analogen und gemischt analog/digitalen Schal-
tungstechnik gliedert sich in die Hauptsulen: Entwicklungsmethodik, Verstrkertechnik,
Funktionsprimitive und Funktionsschaltungen von Schaltkreisen. Funktionsprimitive sind
die Bausteine von Schaltungen. Erkennt man und kennt man die Eigenschaften der Funk-
tionsprimitive einer komplexeren Schaltung, so erschliet man sich sehr viel leichter deren
Funktionsweise. Die funktionsorientierte Vorgehensweise wird auch vielfach mit Func-
tional Design gekennzeichnet. Die Einfhrung in die Entwicklungsmethodik beinhaltet
auch eine Einfhrung in rechnergesttzte Entwurfsverfahren zur Designbeschreibung und
zur Designverifikation. Mit Orcad-Lite/PSpice (Download) steht dem Anwender ein
gngiges Toolset fr die Designbeschreibung und die Designverifikation zur Verfgung,
mit dem alle wesentlichen Funktionen nach heutigem Stand der Technik dargestellt und
verifiziert werden knnen. Fr nahezu alle behandelten Schaltungen steht ein gebrauchs-
fertiges Experiment zur Verfgung. Am Experiment lassen sich mit dem Simulator wie
in einem virtuellen Labor die Eigenschaften einer Schaltung messen. Neben der Einfh-
rung in PSpice erfolgt eine Einfhrung in die Hardwarebeschreibungssprache VHDL-AMS.
Beispiele von Modellbeschreibungen und Testbenchbeschreibungen wichtiger Funktions-
primitive und Funktionsschaltkreise erlutern die Anwendung von VHDL-AMS (siehe
Download)1 .
Nach einer Einfhrung in die Entwicklungsmethodik von Elektroniksystemen stehen
im Vordergrund die Probleme der inneren Schaltungstechnik von wichtigen Funk-
tionsbausteinen fr Elektroniksysteme und deren Zusammenschaltung zu komplexeren
Funktionseinheiten. Naturgem ist die Verstrkertechnik mit die wichtigste Analogfunk-
tion, geht es doch darum, schwache und verrauschte Signale geeignet aufzubereiten, um sie
1
Download: http://extras.springer.com/2014/978-3-642-29559-1.
V
VI Vorwort
dann der digitalen Welt wieder zufhren zu knnen. Gefrdert werden soll das Denken
in einfachen Modellen und Makromodellen, um sich ein Schaltungsverhalten durch eigenes
Abschtzen mit vereinfachten Modellen erschlieen zu knnen.
Voraussetzung fr erfolgreiches selbstndiges Entwickeln ist das Abschtzen der sta-
tischen Eigenschaften und des dynamischen Verhaltens im Frequenz- und Zeitbereich,
sowie der Schnittstelleneigenschaften von Schaltungen. Die Auswahl einer Schaltung
zur Lsung einer praktischen Aufgabenstellung erfolgt immer auf Basis von geeigneten
Funktionsprimitiven und Funktionsschaltkreisen, um bestimmte vorgegebene charakteri-
stische Eigenschaften zu erfllen. Knnen mit einer ausgewhlten Schaltung vorgegebene
Eigenschaften nicht realisiert werden, so muss auf alternative Schaltungskonzepte zurck-
gegriffen werden. An zahlreichen Praxisbeispielen wird die Zerlegung einer Schaltung in
Funktionsprimitive und die Ermittlung der Eigenschaften einer Schaltung durch Abschtz-
analyse auf der Basis vereinfachter Modelle gebt. Die Experimente und ein reichhaltiges
bungsprogramm zu allen Hauptkapiteln bieten die Mglichkeit zur Vertiefung des Lehr-
stoffs. Experiment-Workspaces, bungen und ausfhrlich ausgearbeitete Lsungen sind
ber Download erhltlich. Smtliche ber Download verfgbaren Experimente
sind unmittelbar mit der Demo-Version des Schaltkreissimulators Orcad-Lite/PSpice aus-
fhrbar. Damit kann der Anwender in ber 250 vorbereiteten Experimenten eigene
vertiefende Erfahrungen im Umgang mit einer genaueren Schaltungsanalyse zur Best-
tigung der Abschtzungen fr die Ermittlung von Schaltungseigenschaften sammeln. Um
das selbstndige Experimentieren auf Basis der vorbereiteten Beispiele zu erleichtern, wird
in die Handhabung und Funktionalitt der Schaltkreissimulation mit Orcad-Lite/PSpice
eingefhrt (funktionsorientierte Beschreibung siehe Download).
Wegen des umfangreichen Stoffgebietes werden bewusst textuelle Erluterungen so
knapp wie mglich gehalten, zugunsten der Darstellung von Sachverhalten anhand von
Ergebnissen an begleitenden Experimenten. Dank gilt dem Verlag fr die zuteilgewordene
Untersttzung und Kooperationsbereitschaft.
Altdorf, im Sommer 2003 Johann Siegl
In der 3. und 4. Auflage wurden die Kapitel neu geordnet und erweitert, so z. B. die Model-
lierung von Halbleiterbauelementen, die Abschtzanalyse. Insgesamt werden noch mehr
praktische Testschaltungen angeboten. Neu ist u. a. ein Abschnitt ber Funkempfnger,
sowie ber Pipeline Wandler und -Wandler. Die VHDL-AMS Beispiele sind auch fr
die neuere SystemVision Version verfgbar.
Altdorf, im Sommer 2010 Johann Siegl

Vorwort VII
Neu in der 5. Auflage ist ein Kapitel zur Schaltungsintegration. Der Leser soll in Grund-
begriffe, in die Vorgehensweise, in physikalische Grundlagen und in Besonderheiten des
Entwurfs integrierter Schaltungen (Full Custom IC Design) eingefhrt werden. Es geht dar-
um, die fachlichen Grundlagen fr IC-Design soweit zu beherrschen, um mit IC-Design
Experten kommunizieren zu knnen.
Nrnberg, im Sommer 2012 Johann Siegl, Edgar Zocher

Inhaltsverzeichnis
1 Einfhrung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Motivation fr die analoge Schaltungstechnik . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Wichtige Grundbegriffe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2 Entwicklungs- und Analysemethodik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.1 Methodik zur Elektroniksystementwicklung . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.1.1 Prozessablauf bei der Elektroniksystementwicklung . . . . . . . . . . . . . . 10
2.1.2 Beispiele fr Anwendungen der analogen Schaltungstechnik . . . . . . 15
2.1.3 Technologien zur Realisierung von Schaltungen . . . . . . . . . . . . . . . . . 18
2.1.4 Strukturierung der Schaltungstechnik . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.1.5 Prozessablauf bei der Schaltungsentwicklung . . . . . . . . . . . . . . . . . . . 25
2.2 Schaltungsanalyse mit PSpice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.2.1 Prozessablauf bei der Schaltkreissimulation . . . . . . . . . . . . . . . . . . . . . 29
2.2.2 Beschreibung und Analyse einer Testanordnung . . . . . . . . . . . . . . . . . 34
2.2.3 DC/AC/TR-Analyse dargestellt an einer Beispielschaltung . . . . . . . . 44
2.3 Abschtzanalyse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
2.3.1 Zur Systematik bei der Abschtzanalyse . . . . . . . . . . . . . . . . . . . . . . . . 56
2.3.2 Frequenzbereichsanalyse Bodediagramm . . . . . . . . . . . . . . . . . . . . . 60
2.4 Wrmeflussanalyse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
2.5 Die Hardwarebeschreibungssprache VHDL-AMS . . . . . . . . . . . . . . . . . . . . . . 76
3 Modelle von Halbleiterbauelementen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.1 Modellbeschreibungen von Dioden . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.1.1 Modellbeschreibungen einer Diode fr die Schaltkreissimulation . . 93
3.1.2 Vereinfachte Modelle fr die Abschtzanalyse . . . . . . . . . . . . . . . . . . . 102
3.1.3 Modellbeschreibung einer Diode in VHDL-AMS . . . . . . . . . . . . . . . . 104
3.2 Grundlagen des Rauschens . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
3.2.1 Zur Beschreibung von Rauschgren . . . . . . . . . . . . . . . . . . . . . . . . . . 105
3.2.2 Modellierung von Rauschquellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
IX
X Inhaltsverzeichnis
3.3 Modellbeschreibungen fr Bipolartransistoren . . . . . . . . . . . . . . . . . . . . . . . . 112

3.3.1 Wichtige Kennlinien eines Bipolartransistors . . . . . . . . . . . . . . . . . . . 112
3.3.2 Physikalischer Aufbau und Grundmodell . . . . . . . . . . . . . . . . . . . . . . . 117
3.3.3 DC-Modellvarianten fr die Abschtzanalyse . . . . . . . . . . . . . . . . . . . 125
3.3.4 AC-Modellvarianten fr die Abschtzanalyse . . . . . . . . . . . . . . . . . . . 127
3.3.5 Rauschen eines BJT-Verstrkers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
3.3.6 Gummel-Poon Modell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
3.3.7 Verhaltensmodell in VHDL-AMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
3.4 Modellbeschreibungen von Feldeffekttransistoren . . . . . . . . . . . . . . . . . . . . . . 140
3.4.1 Aufbau, Eigenschaften und Kennlinien von Sperrschicht-FETs . . . . . 140
3.4.2 AC-Modell und Rauschen von Sperrschicht-FETs . . . . . . . . . . . . . . . 145
3.4.3 Aufbau, Eigenschaften und Kennlinien von Isolierschicht-FETs . . . . 147
3.4.4 Grundmodell eines Isolierschicht-FETs . . . . . . . . . . . . . . . . . . . . . . . . 151
3.4.5 AC-Modell und Rauschen von Isolierschicht-FETs . . . . . . . . . . . . . . . 152
3.4.6 MOSFET-Level-i Modelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
3.4.7 Verhaltensmodell in VHDL-AMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
4 Grundlegende Funktionsprimitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

4.1 Passive Funktionsgrundschaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
4.1.1 Funktionsgrundschaltungen mit Spannungsteilern . . . . . . . . . . . . . . 159
4.1.2 bertrager . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
4.1.3 RC-Resonator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
4.1.4 LC-Resonatoren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
4.1.5 Angepasster Tiefpass/Hochpass . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
4.2 Funktionsgrundschaltungen mit Dioden . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
4.2.1 Gleichrichterschaltungen und Spannungsvervielfacher . . . . . . . . . . . 174
4.2.2 Anwendungen der Diode als Spannungsquelle . . . . . . . . . . . . . . . . . . 181
4.2.3 Signaldetektorschaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
4.2.4 Begrenzer-, Klemm- und Schutzschaltungen . . . . . . . . . . . . . . . . . . . . 190
4.2.5 Wirkprinzip von Schaltnetzteilen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
5 Linearverstrker und Operationsverstrker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

5.1 Eigenschaften von Linearverstrkern Makromodelle . . . . . . . . . . . . . . . . . . 199
5.1.1 Grundmodell eines Linearverstrkers . . . . . . . . . . . . . . . . . . . . . . . . . . 199
5.1.2 Schnittstellenverhalten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
5.1.3 Aussteuergrenzen eines Linearverstrkers . . . . . . . . . . . . . . . . . . . . . . 207
5.1.4 Rauschen von Verstrkern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
5.2 Rckgekoppelte Linearverstrker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
5.2.1 Rckkopplung allgemein und Schwingbedingung . . . . . . . . . . . . . . . 216
5.2.2 Frequenzgang des rckgekoppelten Systems . . . . . . . . . . . . . . . . . . . . 221
5.2.3 Seriengegengekoppelte LV mit gesteuerter Spannungsquelle . . . . . . . 224
5.2.4 Seriengegengekoppelte LV mit gesteuerter Stromquelle . . . . . . . . . . . 226
Inhaltsverzeichnis XI
5.2.5 Parallelgegengekoppelte LV mit gesteuerter Spannungsquelle . . . . . . 228

5.2.6 Parallelgegengekoppelte LV mit gesteuerter Stromquelle . . . . . . . . . . 232
5.3 Stabilitt und Frequenzgangkorrektur von LV . . . . . . . . . . . . . . . . . . . . . . . . . 234
5.3.1 Analyse der Schleifenverstrkung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
5.3.2 Frequenzgangkorrektur des Geradeausverstrkers . . . . . . . . . . . . . . . 236
5.3.3 Frequenzgangkorrektur am Rckkopplungsnetzwerk . . . . . . . . . . . . 240
5.4 Operationsverstrker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
5.4.1 Erweiterung des Makromodells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
5.4.2 Gleichtaktunterdrckung und Aussteuergrenzen von OPs . . . . . . . . 253
5.4.3 Einflsse der DC-Parameter auf die Ausgangsoffsetspannung . . . . . 257
5.4.4 Rauschen von OP-Verstrkern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
5.4.5 Slew-Rate Verhalten eines OP-Verstrkers . . . . . . . . . . . . . . . . . . . . . . 261
5.5 OP-Verstrkeranwendungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
5.5.1 Instrumentenverstrker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
5.5.2 Sensorverstrker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
5.5.3 Treppengenerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
5.5.4 Kompressor/Expander-Verstrker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
5.5.5 Aktive Signaldetektoren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
5.5.6 Tachometerschaltung zur analogen Frequenzbestimmung . . . . . . . . 271
5.5.7 Analoge Filterschaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
5.5.8 Virtuelle Induktivitt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
5.5.9 Schmitt-Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
5.5.10 Astabiler Multivibrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
5.5.11 Negative-Impedance-Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
6 Funktionsgrundschaltungen mit BJTs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

6.1 Vorgehensweise bei der Abschtzanalyse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
6.1.1 Vorgehensweise bei der DC-Analyse . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
6.1.2 Vorgehensweise bei der AC-Analyse . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
6.1.3 Seriengegengekoppelter Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
6.1.4 Parallelgegengekoppelter Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
6.2 Arbeitspunkteinstellung und Stabilitt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
6.2.1 Schaltungsvarianten zur Arbeitspunkteinstellung . . . . . . . . . . . . . . . . 288
6.2.2 Arbeitspunktbestimmung und Arbeitspunktstabilitt . . . . . . . . . . . . 294
6.3 Wichtige Funktionsprimitive mit BJTs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
6.3.1 RC-Verstrker in Emittergrundschaltung . . . . . . . . . . . . . . . . . . . . . . . 302
6.3.2 RC-Verstrker in Basisgrundschaltung . . . . . . . . . . . . . . . . . . . . . . . . . 310
6.3.3 Emitterfolger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
6.3.4 Der Bipolartransistor als Spannungsquelle . . . . . . . . . . . . . . . . . . . . . 320
6.3.5 Der Bipolartransistor als Stromquelle . . . . . . . . . . . . . . . . . . . . . . . . . . 322
6.3.6 Darlingtonstufen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
6.3.7 Kaskode-Schaltung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
6.3.8 Verstrker mit Stromquelle als Last . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
XII Inhaltsverzeichnis
6.4 Differenzstufen mit BJTs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

6.4.1 Emittergekoppelte Differenzstufen . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
6.4.2 Basisgekoppelte Differenzstufen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
6.4.3 Differenzstufen in Kaskodeschaltung . . . . . . . . . . . . . . . . . . . . . . . . . . 356
6.5 Schalteranwendungen des Bipolartransistors . . . . . . . . . . . . . . . . . . . . . . . . . . 359
6.5.1 Spannungsgesteuerter Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
6.5.2 Gegentaktschalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
6.6 Weitere Funktionsprimitive mit BJTs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
6.6.1 Logarithmischer Verstrker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
6.6.2 Konstantstromquellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
6.6.3 Konstantspannungsquellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
6.6.4 Schaltungsbeispiele zur Potenzialverschiebung . . . . . . . . . . . . . . . . . . 377
7 Funktionsgrundschaltungen mit FETs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381

7.1 Vorgehensweise bei der Abschtzanalyse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
7.1.1 Vorgehensweise bei der DC-Analyse . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
7.1.2 Vorgehensweise bei der AC-Analyse . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
7.2 Arbeitspunkteinstellung und Arbeitspunktstabilitt . . . . . . . . . . . . . . . . . . . . 383
7.3 Grundschaltungen mit Feldeffekttransistoren . . . . . . . . . . . . . . . . . . . . . . . . . 391
7.3.1 Verstrkerschaltungen mit Feldeffekttransistoren . . . . . . . . . . . . . . . . 391
7.3.2 Anwendung des Linearbetriebs von Feldeffekttransistoren . . . . . . . . 402
7.3.3 Differenzstufen mit Feldeffekttransistoren . . . . . . . . . . . . . . . . . . . . . . 406
7.4 Digitale Anwendungsschaltungen mit MOSFETs . . . . . . . . . . . . . . . . . . . . . . . 410
7.4.1 NMOS-Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
7.4.2 CMOS-Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
7.4.3 Schalter-Kondensator-Technik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
8 Funktionsschaltungen fr Systemanwendungen . . . . . . . . . . . . . . . . . . . . . . . . . . . 431

8.1 Treiberstufen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
8.1.1 Treiberstufen im A-Betrieb . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
8.1.2 Komplementre Emitterfolger im AB-Betrieb . . . . . . . . . . . . . . . . . . . 438
8.1.3 Klasse D Verstrker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
8.2 Linearverstrker auf Transistorebene . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445
8.2.1 OP-Verstrker A741 Abschtzanalyse . . . . . . . . . . . . . . . . . . . . . . . . 445
8.2.2 Zweistufiger Linearverstrker mit BJTs . . . . . . . . . . . . . . . . . . . . . . . . . 449
8.2.3 Regelverstrker mit BJTs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
8.3 Beispielschaltungen der Kommunikationselektronik . . . . . . . . . . . . . . . . . . . . 458
8.3.1 Oszillatorschaltung AM/FM modulierbar . . . . . . . . . . . . . . . . . . . . . 459
8.3.2 Spannungsgesteuerter Oszillator VCO . . . . . . . . . . . . . . . . . . . . . . . . 465
8.3.3 Phasenvergleicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
8.3.4 Doppelgegentakt-Mischer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
8.3.5 Schaltungen zur digitalen Modulation . . . . . . . . . . . . . . . . . . . . . . . . . 472
8.3.6 Bestandteile eines Funkempfngers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
Inhaltsverzeichnis XIII
8.4 PLL-Schaltkreise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484

8.4.1 Aufbau und Wirkungsprinzip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
8.4.2 Funktionsbausteine einer PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
8.4.3 Systemverhalten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
8.4.4 Anwendungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
8.5 Beispiele von Sensorschaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
8.5.1 Optischer Empfnger als Photodetektor . . . . . . . . . . . . . . . . . . . . . . . . 512
8.5.2 Induktiver Abstandssensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
8.6 Sekundr getaktetes Schaltnetzteil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
9 Analog/Digitale Schnittstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521

9.1 Zur Charakterisierung einer Logikfunktion . . . . . . . . . . . . . . . . . . . . . . . . . . . 521
9.1.1 Modellbeschreibung einer Logikfunktion . . . . . . . . . . . . . . . . . . . . . . 522
9.1.2 Ereignissteuerung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529
9.1.3 Entsprechungen zwischen Schematic- und VHDL-Beschreibung . . . 533
9.2 Digital/Analog Wandlung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533
9.3 Abtastung analoger Signale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
9.3.1 Abtasttheorem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
9.3.2 Quantisierungsrauschen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539
9.3.3 Abtasthalteschaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540
9.4 Analog/Digital Wandlung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
9.4.1 Zhlverfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
9.4.2 Sukzessive Approximationsverfahren . . . . . . . . . . . . . . . . . . . . . . . . . . 546
9.4.3 Parallelverfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550
9.5 Delta-Sigma Wandler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554
9.5.1 Zum Aufbau von Delta-Sigma Wandlern . . . . . . . . . . . . . . . . . . . . . . . 554
9.5.2 Rauschverhalten und Rauschformung . . . . . . . . . . . . . . . . . . . . . . . . . 561
10 Schaltungsintegration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 565
10.1 Mikroelektronische Prozesstechnologie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566
10.1.1 Planartechnik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568
10.1.2 Prinzipieller Herstellungsablauf . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570
10.1.3 Strukturierung mit Lithografie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570
10.1.4 CMOS-Prozessfolge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571
10.1.5 Realisierung von Dielektrika, Oxid-Schichten . . . . . . . . . . . . . . . . . 579
10.1.6 Dotierverfahren, Diffusion, Ionenimplantation . . . . . . . . . . . . . . . 581
10.1.7 Abtragen von Schichten, tzen, Polieren . . . . . . . . . . . . . . . . . . . . . 582
10.1.8 Polykristallines Silizium (Poly-Si) . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
10.1.9 Metallisierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583
10.2 CMOS-Varianten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584
10.2.1 Latchup-Effekt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587
10.2.2 Wirkelemente im CMOS-Querschnitt . . . . . . . . . . . . . . . . . . . . . . . 589
10.2.3 CMOS-Standardprozess . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590
XIV Inhaltsverzeichnis
10.3 Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

10.3.1 Layout-Regeln . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
10.4 Integrierte Widerstnde . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595
10.4.1 Widerstnde, Elektrische Eigenschaften . . . . . . . . . . . . . . . . . . . . . 595
10.4.2 Ausfhrungsvarianten, Widerstandstypen . . . . . . . . . . . . . . . . . . . 597
10.4.3 Zusammenfassung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599
10.4.4 Kontaktwiderstnde . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600
10.5 Entwurfszentrierung, Toleranzverhalten, Matching . . . . . . . . . . . . . . . . . . . . 600
10.5.1 Entwurfszentrierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600
10.5.2 Toleranzverhalten, Matching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602
10.5.3 Common-Centroid-Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603
10.5.4 Layout-Strukturen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
10.5.5 Design-Empfehlungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
10.6 Kapazitten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608
10.6.1 POLY-POLY Kondensator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611
10.6.2 Multi Metall Kondensator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 613
10.7 Integrierte Induktivitten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615
10.8 Integrierte Leitungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 616
10.8.1 Allgemeines Leitungsmodell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 616
10.8.2 Modell der integrierten Leitung . . . . . . . . . . . . . . . . . . . . . . . . . . . 617
10.8.3 Beispiel einer typischen Signalleitung . . . . . . . . . . . . . . . . . . . . . . 619
10.8.4 Leitungskopplung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621
10.9 Signal-bertragung, Elmore-Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622
10.9.1 Konventionelle Definitionen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622
10.9.2 Elmore-Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
10.10 Integrierte MOS-Feldeffekttransistoren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629
10.10.1 NMOS-FET Aufbau und Modell (DC) . . . . . . . . . . . . . . . . . . . . . 630
10.10.2 Zusammenfassung: NMOS-Modell Level 1 . . . . . . . . . . . . . . . . . . 635
10.10.3 PMOS-FET Aufbau und Modell (DC) . . . . . . . . . . . . . . . . . . . . . . 635
10.10.4 Zusammenfassung: PMOS-Modell Level 1 . . . . . . . . . . . . . . . . . . 637
10.11 Modellerweiterungen fr integrierte MOSFETs . . . . . . . . . . . . . . . . . . . . . . . 637
10.11.1 Body Effekt (Substratsteuereffekt) . . . . . . . . . . . . . . . . . . . . . . . . . 637
10.11.2 Temperaturverhalten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 638
10.11.3 Subthreshold (Unterschwellstrom) Verhalten . . . . . . . . . . . . . . . . 638
10.11.4 Kurzkanal Effekte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639
10.11.5 SPICE DC-Modell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 642
10.11.6 Vergleich Lang-, Kurzkanal-Transistoren und MOS-Modelle . . . 643
10.11.7 Kapazittsmodell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645
10.11.8 Kapazitts-Parameter im SPICE Modell . . . . . . . . . . . . . . . . . . . . 648
10.11.9 Dynamisches SPICE-Grosignalmodell . . . . . . . . . . . . . . . . . . . . . 648
Inhaltsverzeichnis XV
10.11.10 Kleinsignal- (AC-) Modell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 649

10.11.11 MOS-FET Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 650
10.12 Digitale Basiszellen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651
10.12.1 Allgemeines Schaltermodell des MOS-FET (switch model) . . . . 651
10.12.2 Logik-Schaltermodell des MOS-FET (logic switch model),
(Tab. 10.11) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652
10.12.3 Komplentre Schaltungsstruktur bei CMOS Logikgattern . . . . . 652
10.12.4 Beispiele von CMOS Logikgattern . . . . . . . . . . . . . . . . . . . . . . . . . 654
10.12.5 Dimensionierung von CMOS Logikgattern . . . . . . . . . . . . . . . . . 657
10.12.6 Dimensionierung beliebiger Logikgatter . . . . . . . . . . . . . . . . . . . . 661
10.12.7 Ein-, Ausgangs-, Lastkapazitten . . . . . . . . . . . . . . . . . . . . . . . . . . . 662
10.12.8 Verlustleistung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663
10.12.9 Transmission-Gate (CMOS-Signalschalter) . . . . . . . . . . . . . . . . . 664
10.12.10 Transfer-Gate (MOS-Signalschalter) . . . . . . . . . . . . . . . . . . . . . . . 666
10.12.11 Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667
10.12.12 D-Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667
10.13 Design einer digitalen Zellbibliothek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670
10.13.1 Konzept, Vorberlegungen zur Zell-Geometrie . . . . . . . . . . . . . . 671
10.13.2 Standard-Inverter inv1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672
10.13.3 Ringoszillator ringo5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681
10.13.4 NAND-Standardzelle nand2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683
10.13.5 NOR-Standardzelle nor2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687
10.13.6 D-Flip-Flop Standard-, Makro-Zelle (Kompaktdesign) dff1 . . . . 690
10.13.7 Zusammenfassung, Datenbltter . . . . . . . . . . . . . . . . . . . . . . . . . . . 696
Literaturverzeichnis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699
Sachverzeichnis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 701
Formelzeichen
a Schalttransistor: Ausrumfaktor
A Parameter: Stromverstrkungsfaktor beim Transistor A = IC /I E
AF Parameter: Flicker Rauschen, Exponent
AL Induktivitt pro Windungsquadrat
B Parameter: Stromverstrkungsfaktor beim Transistor B = IB /I C
B Bandbreite
Br quivalente Rauschbandbreite; z. B. Bandbreite der Leistungsverstrkung
BETA PSpice-Parameter: Transkonduktanzkoeffizient, BETA = /2
BF Parameter: Maximale Stromverstrkung im Normalbetrieb eines BJT
BR Parameter: Maximale Stromverstrkung im Inversbetrieb eines BJT
bi Binrer Wert
BV Parameter: Durchbruchspannung eines pn-bergangs
C Verhltniszahl
CMRR Parameter: Gleichtaktunterdrckung
C1 Kapazitt: Referenzbezeichner
Coo Koppelkapazitt: Kurzschluss im Betriebsfrequenzbereich
CD Kapazitt: Diffusionskapazitt eines pn-bergangs
Cj Kapazitt: Sperrschichtkapazitt eines pn-bergangs
CJ0 Parameter: Sperrschichtkapazitt eines pn-bergangs bei 0 V
CJC Parameter: Sperrschichtkapazitt der CB-Diode eines BJT bei 0 V
CJE Parameter: Sperrschichtkapazitt der EB-Diode eines BJT bei 0 V
CJS Parameter: Substratkapazitt eines pn-bergangs bei 0 V
CGD Parameter: Gate-Drain Kapazitt eines FET
CGS Parameter: Gate-Source Kapazitt eines FET
CDS Parameter: Drain-Source Kapazitt eines FET
c0 Lichtgeschwindigkeit c0 = 2.997925 m/s
D Digitalwort
D1 Diode: Referenzbezeichner
dB Logarithmisches Ma einer Verhltniszahl a in dB: 20log(a)
dBm Logarithmisches Ma einer Leistung a bezogen auf 1 mW: 10log(a/1 mW)
XVII
XVIII Formelzeichen
E1 Spannungsgesteuerte Spannungsquelle: Referenzbezeichner

e Konstante: e = 2.7182818
e Elementarladung 1,602 E 19 As
EG Parameter: Bandabstand (bei Si ist EG = 1,11 eV)
F Rauschzahl
F1 Stromgesteuerte Stromquelle: Referenzbezeichner
FC Parameter: Koeffizient zur Beschreibung der Spannungsabhngigkeit der
Sperrschichtkapazitt Cj eines pn-bergangs
f Frequenz (allgemein)
fg, f1, f2 Eckfrequenzen
fT Parameter: Transitfrequenz
G1 Spannungsgesteuerte Stromquelle: Referenzbezeichner
_g Komplexe Schleifenverstrkung
gm Kleinsignalsteilheit im Arbeitspunkt
H1 Stromgesteuerte Spannungsquelle: Referenzbezeichner
I Strom; DC-Wert bzw. statischer Wert, Amplitude
I (A) Strom im Arbeitspunkt
I, I 1 Strom; komplexer Zeiger: AC-Wert
i, i1 Strom; zeitlicher Momentanwert: TR-Wert
i Zweigstrme in Vektorform; zeitlicher Momentanwert
I, I 1 Strom, Scheitelwert des zeitlichen Momentanwerts
ICB0 Parameter: Transistor-Sperrstrom von Kollektor zu Basis bei offenem Emitter
IC Schalttransistor: maximaler Strom bei bersteuerung
II0 Parameter: DC-Offsetstrom
IIB Parameter: DC-Eingangsruhestrom
Ir2 /df Rauschstromquadrat, spektrale Gre
IBV Parameter: Knickstrom beim bergang eines pn-bergangs in den Durch-
bruchbereich
IKF Parameter: Knickstrom eines pn-bergangs in Flussrichtung, oberhalb dessen
gilt der Hochstrombereich
IKR Parameter: Knickstrom der Rckwrts-Stromverstrkung eines BJT
IS Parameter: Sttigungssperrstrom eines pn-bergangs (bei Si ist in etwa IS =
1015 A)
ISC Parameter: Sttigungssperrstrom der CB-Diode beim BJT
ISE Parameter: Sttigungssperrstrom der EB-Diode beim BJT
ISR Parameter: Rekombinationssperrstrom, bei Si betrgt ISR bei Normaltempe-
ratur ca. 1 nA, sehr stark exemplarstreuungsabhngig
ISS Parameter: Sttigungssperrstrom der Substrat-Diode
I1 Stromquelle: Referenzbezeichner
J1 Sperrschicht-Feldeffekttransistor: Referenzbezeichner
k Boltzmannkonstante; k = 1.38 E 23 Ws/K
k Rckkopplungsfaktor
Formelzeichen XIX
K0 VCO-Konstante
KF Parameter: Flicker Rauschen, Koeffizient
Kd Phasendetektor-Konstante
KP Parameter: bertragungsleitwertparameter eines MOS-Transistors
L Kanallnge eines MOS-Transistors
L1 Induktivitt: Referenzbezeichner
LAMBDA Kanalngenmodulation, LAMBDA =
M Parameter: Gradationskoeffizient eines pn-bergangs
MJC Parameter: Gradationskoeffizient der CB-Diode eines BJT
MJC Parameter: Gradationskoeffizient der EB-Diode eines BJT
MJS Parameter: Gradationskoeffizient der Substrat-Diode
M (...) Modellparametersatz
M bertrager: Gegeninduktivitt
M Modulationsindex
M1 Isolierschicht-Feldeffekttransistor: Referenzbezeichner
N Parameter: Emissionskoeffizient eines pn-bergangs (idealtyp. Diode)
NR Parameter: Emissionskoeffizient eines pn-bergangs (Korrektur-Diode)
NC Parameter: Emissionskoeffizient der CB-Diode eines BJT
NE Parameter: Emissionskoeffizient der EB-Diode eines BJT
NS Parameter: Emissionskoeffizient der Substrat-Diode
p komplexe Nullstellen
i
P komplexer Zhlerausdruck in der Frequenzbereichsdarstellung
P Leistung; Mittelwert
PI Impulsverlustleistung
PN Nennverlustleistung
PV Verlustleistung
PVmax Maximal zulssige Gesamtverlustleistung
p Leistung; zeitlicher Momentanwert
Pr Rauschleistung
dP r /df Spektrale Rauschleistungsdichte
PER Parameter: Pulsperiode
PW Parameter: Pulsweite
1/Q komplexer Nennerausdruck in der Frequenzbereichsdarstellung
qi komplexe Polstellen
Q, Q0 Gte eines Resonators
Q1 Bipolartransistor: Referenzbezeichner
QDE Diffusionsladung eines BJT
q Elementarladung eines Elektrons: e = 1,6 E 19 As
rb , RB Basisbahnwiderstand eines BJT
RBM Parameter: Minimaler Bahnwiderstand eines BJT
rD Differenzieller Widerstand einer Diode im Arbeitspunkt
XX Formelzeichen
re Differenzieller Widerstand der Emitter-Basis Diode im Arbeitspunkt

r0 Early-Widerstand eines BJT
R1 Ohmscher Widerstand: Referenzbezeichner
RL Wirksamer Lastwiderstand; Zusammenfassung wirksamer Widerstnde
RS Parameter: Bahnwiderstand einer Diode
Rth Wrmewiderstand
Rth,jG Wrmewiderstand zwischen Junction und Gehuse
Rth,jU Wrmewiderstand zwischen Junction und Umgebung
Rth,GK Wrmewiderstand zwischen Khlkrper und Gehuse
rth,jG Dynamischer Wrmewiderstand zwischen Junction und Gehuse
rth,jU Dynamischer Wrmewiderstand zwischen Junction und Umgebung
s
komplexe Frequenz s = j (ohne Realteil)

s free Quantity
S1 Spannungsgesteuerter Schalter: Referenzbezeichner
T Temperatur in C bzw. absolut in K
Tj Sperrschichttemperatur eines Halbleiters
Tjmax Maximal zulssige Sperrschichttemperatur eines Halbleiters
TG Gehusetemperatur
TF Parameter: ideale Vorwrts-Transitzeit eines BJT
TR Parameter: ideale Rckwrts-Transitzeit eines BJT
TT Parameter: ideale Transitzeit einer Diode
TU Umgebungstemperatur
t Zeit
td Verzgerungszeit
tf Schaltzeit: Abschaltzeit
tp Pulsdauer
tr Schaltzeit: Einschaltzeit
T Periodendauer
U Spannung; DC-Wert bzw. statischer Wert, Amplitude
U (A) Spannung im Arbeitspunkt
U, U1 Spannung; komplexer Zeiger: AC-Wert
U 11 Spannung; komplexer Zeiger: AC-Wert zwischen Knoten 1 und 1
u, u1 Spannung; zeitlicher Momentanwert: TR-Wert
u Knotenspannung bzw. Zweigspannung in Vektorform; zeit. Momentanwert
UB,E Spannung von der inneren Basis B zum Emitter E
bertrager: bersetzungsverhltnis
Schalttransistor: bersteuerungsfaktor
UI0 Parameter: DC-Offsetspannung
Uid Eingangsdifferenzspannung
U id Eingangsdifferenzspannung; komplexer Zeiger
Ur2 /df Spektrales Rauschspannungsquadrat
Formelzeichen XXI
Ur Rauschspannung (quadratischer Mittelwert)

Up Schwellspannung eines FET (UP = VTO)
US Schwellspannung einer Diode
UT Parameter: Temperaturspannung kT/e = 26 mV bei Normaltemperatur
U1 Referenzbezeichner einer Logikfunktion
Verstrkung
v Komplexer Wert der Verstrkung
vud0 Differenz-Spannungsverstrkung bei tiefen Frequenzen
ud Komplexe Differenz-Spannungsverstrkung
vug Gleichtakt-Spannungsverstrkung
21 Komplexe Verstrkung von Knoten 1 nach Knoten 2
VA Parameter: Early-Spannung eines BJT
VAF Parameter: Early-Spannung eines BJT im Normalbetrieb
VAR Parameter: Early-Spannung eines BJT im Inversbetrieb
V1 Spannungsquelle: Referenzbezeichner
Vi Knotenpotenzial: Spannung von Knoten i zum Bezugsknoten
V Spannungen von Knoten i zum Bezugsknoten in Vektorform
VJ Parameter: Diffusionsspannung eines pn-bergangs
VJC Parameter: Diffusionsspannung der CB-Diode eines BJT
VJE Parameter: Diffusionsspannung der EB-Diode eines BJT
VJS Parameter: Diffusionsspannung der Substrat-Diode
VTO Parameter: Abschnrspannung eines FET
W Kanalbreite eines MOS-Transistors
XTI Parameter: Temperaturexponent des Sttigungssperrstroms IS
XTB Parameter: Temperaturkoeffizient der Stromverstrkung eines BJT
Z Impedanz
Z Zhlerstand
Z, Z 1 Impedanz; AC-Wert
Z id Impedanz; AC-Wert: Differenz-Eingangswiderstand
Za Impedanz; AC-Wert: Ausgangswiderstand
Z 11 Impedanz: AC-Wert zwischen Knoten 1 und 1
0 Kleinsignal-Stromverstrkungsfaktor 0 = IC /IE bei tiefen Frequenzen
0 Kleinsignal-Stromverstrkungsfaktor 0 = IC /IB bei tiefen Frequenzen
Transkonduktanzwert beim Feldeffekttransistor
nderung einer Gre
r Permittivittszahl
0 Elektrische Feldkonstante 0 = 8,854 1012 As/Vm
Wirkungsgrad bei Treiberstufen
Kanallngenmodulation
n Ladungstrgerbeweglichkeit der Elektronen
r Permeabilittszahl
XXII Formelzeichen
0 Magnetische Feldkonstante 0 = 1,256 106Vs/Am

Tastverhltnis = tp /T
Dmpfungskonstante
Konstante = 3,1415926
Phasenwinkel
1/Q Phasenwinkel des komplexen Ausdrucks 1/Q
U 2 /U 1 Phasenwinkel des komplexen Ausdrucks U

/U

2 1
Laplacetransformierte eines Phasenwinkels
Kreisfrequenz = 2 f
n Eigenkreisfrequenz
Einfhrung
1
In der Einfhrung gilt es deutlich zu machen, wofr Kenntnisse der analogen Schaltungs-
technik bentigt werden und wie der Lehrstoff fr die Erarbeitung der Kenntnisse eingeteilt
wird. Im Weiteren erfolgt eine kurze Wiederholung von wichtigen Grundbegriffen aus den
Grundlagen der Elektrotechnik.
1.1 Motivation fr die analoge Schaltungstechnik
Die analoge Schaltungstechnik ist trotz der fortschreitenden Digitalisierung ein wichtiger
Bestandteil der Elektroniksystementwicklung. Die Physik und allgemein die Natur gibt
uns analoge Zustandsgren in Form von Temperatur, Kraft, Druck, Feuchte, Dichte,
Weg, Beschleunigung u. a. vor. Bei der Informationsbertragung ber eine Funkstrecke
oder ber eine lngere leitungsgebundene bertragungsstrecke ist am Empfangsort das
ankommende Signal sehr schwach und verrauscht. Die analoge Schaltungstechnik hilft
schwache verrauschte Signale aufzubereiten, um sie dann der digitalen Welt zufhren zu
knnen. hnliches gilt fr zumeist schwache Sensorsignale. Zusammenfassend lsst sich
feststellen: Kenntnisse der analogen Schaltungstechnik sind u. a. notwendig fr:
Frontend-Funktionen bei der Informationsbertragung Aufbereitung des Signals

fr den Transmitter (Sender), Regenerierung des Signals am Empfangsort (Empfnger).
Synchronisation autonomer Systeme z. B. Synchronisation zwischen Sender und
Empfnger, u. a. durch Phasenregelkreise (PLL: Phase Locked Loops).
Sensorelektronik Aufbereitung von Sensorsignalen; Sensoren sind Messfhler fr
physikalische Gren.
Leistungselektronik Ansteuerung von Leistungsfunktionen; Leistungsfunktionen sind
u. a. Motoren, Stellglieder, Lautsprecher.
Entwurf neuer Schaltkreiszellen fr die Integration von Schaltkreisen auf Silicium.
J. Siegl, E. Zocher, Schaltungstechnik Analog und gemischt analog/digital, Springer-Lehrbuch, 1

DOI 10.1007/978-3-642-29560-7_1, Springer-Verlag Berlin Heidelberg 2014
2 1 Einfhrung
Strungsanalyse von Elektroniksystemen Abblockmanahmen, Koppelmechanismen,

parasitre Einflsse, Einfhrung von I/O-Modellen fr die Analyse von Reflexions- und
bersprechstrungen.
In digitalen Systemen ist bei zunehmender Signalverarbeitungsgeschwindigkeit ein analoges

Grundverstndnis und eine analoge Sicht fr die bertragungswege und Kopplungswege
erforderlich. Bei hheren Signalverarbeitungsgeschwindigkeiten sind den Signalleitungen,
den Versorgungsleitungen und der Groundplane elektrische Eigenschaften zuzuordnen,
die sich beispielsweise beim Schalten eines Transistors ungnstig auswirken knnen. Als
Folge davon ergeben sich unter Umstnden Spikes (Strungen) auf Signalleitungen, Ver-
sorgungsleitungen und Groundplanes (Bezugspotenzial), die gegebenenfalls das Verhalten
des Systems beeintrchtigen.
Die Entwicklungsmethodik der analogen Schaltungstechnik unterscheidet sich grund-
stzlich von der Vorgehensweise in der digitalen Schaltungstechnik. In der digitalen Schal-
tungstechnik gibt es eine systematische Methodik zur Beschreibung von Logiksystemen
mittels synthesefhiger Hardwarebeschreibungssprachen. Die Vielfalt der Funktionspri-
mitive (u. a. Gatter, Buffer, Flip-Flops, Register, ALUs, Multiplexer, Demultiplexer) ist
begrenzt. Bei geeigneter Beschreibung des Verhaltens oder der Struktur eines Logiksystems
mittels einer Hardwarebeschreibungssprache bildet ein Logik-Synthesewerkzeug automa-
tisch die gegebene Modellbeschreibung in durch die ausgewhlte Schaltkreistechnologie
vorgegebene Funktionsprimitive ab. Die analoge Schaltungstechnik ist durch eine wesent-
lich hhere Anzahl von Funktionsprimitiven und Funktionsbausteinen gekennzeichnet. Es
gibt beispielsweise weit ber einige Hundert bekannte und bewhrte Oszillatorschaltungen.
Fr den Schaltungsentwickler stellt sich die Frage: Welche der bekannten Oszillatorschal-
tungen ist fr einen konkreten Anwendungsfall mit bestimmten Anforderungen (z. B. fr
433 MHz) geeignet? Welche Eigenschaften soll der Oszillator aufweisen und welche kon-
krete Oszillatorschaltung hilft die Eigenschaften zu verwirklichen? Fr die Beantwortung
dieser Frage gibt es noch keine systematisch automatisierbare Vorgehensweise.
Zur systematischen Einfhrung in die analoge Schaltungstechnik ist es notwendig,
zuallererst in die Analyse- und Entwicklungsmethodik einzufhren (Kap. 2). Kapitel 3
beschftigt sich mit der Modellierung von Halbleiterbauelementen. Anschlieend werden
in Kap. 4 wichtige passive Anwendungsschaltungen und Schaltungsbeispiele mit Dioden
vorgestellt und behandelt. Hier soll aufgezeigt werden, dass jede derartige Anwendungs-
schaltung bzw. dass jedes Funktionsprimitiv ein Verhalten und Eigenschaften aufweist, die
helfen, bestimmte Probleme in konkreten Anwendungen zu lsen. Eine komplexe An-
wendungsschaltung besteht aus einer Vielzahl von Funktionsprimitiven. Erkennt man die
Funktionsprimitive und kennt man deren Eigenschaften, so erschliet man sich damit
das Verstndnis um eine Schaltung. Ein Oszillator besteht beispielsweise aus folgenden
Funktionsprimitiven:
Verstrkerelement;
Frequenzbestimmender Resonator (Resonanzoszillator) oder frequenzbestimmendes
Laufzeitlied (Laufzeitoszillator);
1.2 Wichtige Grundbegriffe 3
Begrenzer (auch im Verstrkerelement enthalten);

Treiberstufe.
Die Grundlage der analogen Schaltungstechnik bildet die systematische Kenntnis wichtiger
analoger Funktionsprimitive und Funktionsschaltungen (u. a. passive Funktionsprimitive,
Diodenschaltungen, Verstrkerelemente, Konstantspannungsquellen, Konstantstromquel-
len, Rckkopplungsschaltungen).
In Kap. 5 wird in die Verstrkertechnik eingefhrt. Dies beinhaltet auch die Einfh-
rung in die Anwendung von Operationsverstrkern. Naturgem ist die wichtigste Aufgabe
der analogen Schaltungstechnik die Verstrkung kleiner verrauschter Signale und deren
Aufbereitung. Was geeignet analog aufbereitet ist, muss nicht aufwndig digital nachbear-
beitet werden. Es schliet mit Beispielen wichtiger Anwendungsschaltungen ab. In Kap. 6
erfolgt die Einfhrung in wichtige Anwendungsschaltungen mit Bipolartransistoren. In
Kap. 7 geht es um die Einfhrung in Anwendungsschaltungen mit Feldeffekttransistoren.
Kapitel 8 behandelt bergeordnete wichtige Funktionsprimitive (u. a. Differenzstufen,
Stromquellen, Spannungsquellen, Treiberstufen) von in der Praxis hufig vorkommenden
Funktionsschaltungen (u. a. Verstrker, Regelverstrker, Mischer, optische Empfnger),
mit Blickrichtung auf integrierbare Funktionsprimitive und Funktionsschaltungen. In
Kap. 9 wird die analog/digitale Schnittstelle behandelt. bungsaufgaben sind im An-
hang enthalten. Bei den bungsaufgaben geht es insbesondere um das Abschtzen von
Schaltungseigenschaften. Anhand zahlreicher praktischer Beispiele wird in ausfhrli-
chen Lsungen (siehe Download http://extras.springer.com/2014/978-3-642-29559-1)
die Abschtzmethodik fr gegebene Problemstellungen aufgezeigt.
1.2 Wichtige Grundbegriffe
Signale: Signale sind Informationstrger. Prinzipiell unterscheidet man zwischen deter-

ministischen Signalen und nichtdeterministischen Signalen (z. B. Rauschen). Determi-
nistische Signale lassen sich durch geschlossene mathematische Ausdrcke beschreiben.
Nichtdeterministsche Signale sind Zufallssignale oder stochastische Signale, die mit Mitteln
der Statistik zu behandeln sind. Rauschgren werden u. a. durch den Leistungsmittelwert
charakterisiert. Deterministische Signale weisen eine das Signal tragende physikalische
Gre auf. Dies kann eine elektrische Spannung/Strom sein. Darber hinaus gibt es
u. a. akustische Signale, optische Signale oder Signale, die einer elektromagnetischen Wel-
le aufgeprgt sind. Im Folgenden werden elektrische Signale betrachtet, deren zeitlicher
Momentanwert durch einen mathematischen Ausdruck beschrieben wird. Im mathemati-
schen Ausdruck sind Parameter enthalten. Bei einer sinusfrmigen Gre sind dies u. a.:
Amplitude, Phase, Frequenz.
Ein analoges Signal kann innerhalb gertetechnisch bedingter Grenzen jeden beliebi-
gen Wert annehmen. Im Gegensatz dazu wird ein diskretes Signal innerhalb bestimmter
vorgegebener Grenzen nur mit diskreten Werten beschrieben. Ein binres Signal ist ein
diskretes Signal, das nur zwei Werte 0 oder 1 annehmen kann. Abbildung 1.1 zeigt
4 1 Einfhrung
D(0)
D(1)
D(2)
D(3)
D(4)
D(5)
D(6)
D(7)
1V
0,5V
0V
0s 0,1ms 0,2ms 0,3ms 0,4ms 0,5ms
Abb. 1.1 Zeitdiskretisierte sinusfrmige Halbwelle dargestellt mit 8 binren Signalen D(0)D(7)
ein zeitdiskretisiertes Signal dargestellt mit 8 binren Signalen. Damit lassen sich 28 = 256
Amplitudenstufen realisieren.
Grundstzlich ist einem Signal eine Signalquelle zugeordnet. Durch Auswahl der Signal-
quelle und durch geeignete Wahl der Parameter der Signalquelle wird eine bestimmte
Signalform eingestellt. Eine besondere Bedeutung haben periodische, insbesondere si-
nusfrmige Signalquellen als Testsignale fr analoge Schaltungen (Signalgeneratoren).
Prinzipiell lsst sich ein periodisches Signal immer im Zeitbereich (Oszilloskop) und im
Frequenzbereich (Spektrumanalysator) darstellen.
Experiment 1.2-1: AD-DA-Wandler.
Spannungen und Strme im Zeitbereich: Eine sinusfrmige Wechselspannung mit einem

Gleichspannungsanteil (DC-Anteil) wird folgendermaen dargestellt.
u(t) = U (DC) + U (AC) sin (t u ). (1.1)
u(t): zeitlicher Momentanwert der Spannung;

U (DC) : Gleichspannungsanteil;
U (AC) : Wechselspannungsamplitude;
f: Signalfrequenz; = 2f;
u : Nullphasenwinkel;
u /: Verzgerungszeit des ersten Nulldurchgangs;
In der Regel wird auf eine besondere Kennzeichnung des Gleichspannungsanteils (DC)
bzw. der Wechselspannungsamplitude (AC) durch den hier verwendeten hochgestellten
Index verzichtet. In Abb. 1.2 ist der zeitliche Momentanwert einer sinusfrmigen Wech-
selspannung mit Gleichspannungsanteil dargestellt. Der Effektivwert einer sinusfrmigen
3V
U (AC)
2V
U (DC) 1V
0V
0s 0,4ms 0,8ms 1,2ms 1,6ms 2,0ms
u/ T=1/f
Abb. 1.2 Zeitlicher Momentanwert einer sinusfrmigen Spannung mit DC-Anteil
Im u t = U sin t u ;
j t u
u t = U Im e ;
Re
j u j t
u t = Im U e e ;
u t
U j t
u t = Im U e ;
Abb. 1.3 Komplexer rotierender Zeiger mit der Abbildung auf die Imaginrachse

Wechselspannung ergibt sich aus der Amplitude mit Ueff = U / 2. Ohne besondere Kenn-
zeichnung stellt bei sinusfrmigen Gren der Grobuchstabe die Amplitude (Spitzenwert)
dar. Nichtsinusfrmige periodische Signale lassen sich nach Fourier durch berlagerung
vieler sinusfrmiger Signale mit im Allgemeinen unterschiedlichen Amplituden und unter-
schiedlichen Nullphasenwinkeln darstellen (Spektrum). Typische Signale sind: Tonsignale
(Frequenzbereich von 50 Hz bis 20 kHz), Videosignale (Frequenzbereich bis 5 MHz),
Sensorsignale und insbesondere Datensignale mit unterschiedlichen Kurvenformen und
Bitraten. Unter einem Bit versteht man eine binre Einheit, die 0 oder 1 sein kann.
Komplexe Darstellung von Spannungen und Strmen: Mit Hilfe der Beziehung e j =
cos + j sin lsst sich der zeitliche Momentanwert einer sinusfrmigen Spannung durch
die Projektion eines rotierenden komplexen Zeigers auf die Imaginrachse darstellen
(Abb. 1.3).
6 1 Einfhrung
Abb. 1.4 Schaltung mit zwei R2

unabhngigen Signalquellen
und einem Verstrkerelement 10k
I1 R1
1 4
10k 2
Ri Ui
U1 3
1000 U i
U3 U2
In Abb. 1.3 bleibt der DC-Anteil unbercksichtigt. Zum praktischen Rechnen wird in der
Regel nur die komplexe Amplitude U bentigt. Komplexe Zeiger lassen sich wie Vektoren
behandeln. Zwei komplexe Amplituden gleicher Frequenz ergeben die komplexe Summe
im Zeigerdiagramm. Ein wesentlicher Vorteil der komplexen Darstellung von Spannungen
und Strmen u. a. ist, dass deren zeitliche Ableitung durch die Multiplikation mit j
vereinfacht wird.
berlagerungssatz: Bei linearen oder linearisierten Schaltungen mit mehreren unabhn-

gigen Signalquellen kann der berlagerungssatz angewandt werden. Im Beispiel (Abb. 1.4)
ist eine Schaltung mit zwei unabhngigen Signalquellen U1 , U3 und einer spannungsge-
steuerten Quelle (gesteuert durch Ui ) gegeben. Bei Anwendung des berlagerungssatzes
wird zunchst die Signalquelle U3 ausgeschaltet und die Wirkung von U1 auf den Ausgang
betrachtet, dann wird die Wirkung von U3 bei ausgeschalteter Signalquelle U1 ermittelt.
Die gesteuerte Quelle ist in beiden Fllen wirksam.
Im Folgenden werden die beiden Teillsungen ermittelt, zunchst die Wirkung von U1
bei abgeschalteter Signalquelle U3 :
U 3 = 0, U i U 1 und Ri sehr hochohmig:
U 1 /R1 = U 2 /R2 ; U 2 /U 1 = R2 /R1 . (1.2)
Sodann gilt es die Wirkung von U3 bei abgeschalteter Signalquelle U1 zu betrachten:
U 1 = 0, U i U 3 :
(1.3)
U 3 /R1 = (U 3 + U 2 )/R2 ; U 2 /U 3 = (R2 /R1 + 1).
Abb. 1.5 Zur Ermittlung einer Zx

Zweigimpedanz in einem R2
Schaltkreis
10k
I1 R1
1 4 U R2 = 1001 U i
1k 2
Ri Ui
U1
U2
1000 U i
Durch berlagerung der beiden Teillsungen erhlt man die Gesamtlsung fr die
Ausgangsspannung U2 :
U 2 = U 1 R2 /R1 U 3 (R2 /R1 + 1). (1.4)
Knotenspannungen, Zweigstrme und Zweigimpedanzen: Knoten-Differenzspan-

nungen sind Zweigspannungen von einem Netzknoten zu einem anderen. Knotenspan-
nungen oder Knotenpotenziale sind Spannungen von einem Netzknoten zum Bezugspo-
tenzial (in PSpice: Knoten 0 ist identisch mit dem Bezugspotenzial Ground). Unter einem
Zweigstrom versteht man den Strom durch einen Stromzweig von Knoten x nach Knoten y.
Im Beispiel (Abb. 1.5) ist der Strom I1 der Zweigstrom im Stromzweig von Knoten 1 nach
Knoten 4; U1 ist die Knotenspannung bzw. das Knotenpotenzial von Knoten 1 gegen das
Bezugspotenzial.
Eine Zweigimpedanz erhlt man aus dem Quotienten einer Knotenspannung und dem
betrachteten Zweigstrom. Es soll nunmehr die Zweigimpedanz Zx in der gegebenen Schal-
tung bestimmt werden. Die Zweigimpedanz bestimmt sich im konkreten Beispiel aus der
Knotenspannung Ui und dem Zweigstrom durch R2 , sie stellt eine virtuelle Impedanz
gegen das Bezugspotenzial dar.
Z x = U i /(1001 U i /R2 ) = R2 /1001. (1.5)
Fr die virtuelle Zweigimpedanz Zx = R2 /1001 ergibt sich im betrachteten Beispiel ein

Wert von ca. 10 . Vom Eingang aus gesehen wirkt die Zweigimpedanz Zx also von Knoten
4 zum Bezugspotenzial (Abb. 1.6). Je hher die Verstrkung der spannungsgesteuerten
Spannungsquelle ist (im Beispiel ist die Verstrkung 1000), um so niederohmiger wird bei
der gegebenen Schaltungsanordnung Knoten 4 durch die transformierte Zweigimpedanz
mit Zx = R2 /1001 belastet. Der Zweigstrom I1 U1 /R1 bei gengend kleinem Ui fliet
somit bei gengend hochohmigem Widerstand Ri ber R1 nach R2 und bildet dort die
8 1 Einfhrung
Abb. 1.6 Belastung von I1 I1

Knoten 4 durch R2 ; es wirkt 1 R1 4
die transformierte Zweigim-
1k
pedanz Zx
Ri Ui Z x = R 2 1001 10
U1
Zweigspannung U R2 = I 1 R2 . Mit U R2 U 2 ist schlielich U 2 = U 1 R2 /R1 . Abbildung 1.6

zeigt die Belastung von Knoten 4 mit der Zweigimpedanz Zx = R2 /1001. Der Zweigstrom
I1 fliet also in den niederohmigen Stromzweig mit der Zweigimpedanz Zx .
Insbesondere fr die Abschtzanalyse ist es wichtig den Hauptsignalweg zu finden. Dazu
bedarf es oft der Abschtzung wirksamer Zweigimpedanzen.
Ist in einer Schaltung ein Netzknoten gekennzeichnet (z. B. in Abb. 1.5 Knoten 4), so
steht implizit U4 fr die Spannung von Knoten 4 zum Bezugspotenzial. Im Beispiel ist dann
U4 = Ui . Dazu muss nicht extra der Spannungspfeil angegeben werden. Soll die Phasenlage
der Knotenspannung um 180 gedreht sein, wie z. B. bei U2 in Abb. 1.5, so lsst sich explizit
die Phasendrehung durch den gedrehten Spannungspfeil kennzeichnen. Ansonsten ergibt
sich fr U2 ein negativer Zahlenwert.
Entwicklungs- und Analysemethodik
2
Eingefhrt wird in die Entwicklungs- und Analysemethodik von analogen und gemischt
analog/digitalen Funktionsschaltkreisen fr Elektroniksysteme auf Transistorebene. Wich-
tig dabei ist die Kenntnis des allgemeinen Entwicklungsprozesses und der dafr eingesetzten
Methoden zur Beschreibung von Schaltungen und deren Verifikation.
2.1 Methodik zur Elektroniksystementwicklung
Es geht um eine Kurzdarstellung zur Einfhrung in die Elektroniksystementwicklung. Da-

bei stellen sich die Fragen, wo wird die analoge Schaltungstechnik bentigt, wie werden
derartige Schaltungen systematisch entwickelt, verifiziert und in einer Zieltechnologie
realisiert. Die analoge Schaltungstechnik behandelt die Grundlagen fr die Elektronik-
systementwicklung auf Transistorebene. Derartige Grundlagen werden bentigt fr die
Schaltungsentwicklung analoger und gemischt analog/digitaler Systeme (Mixed A/D). Die
Schaltungsentwicklung ist ein Teilgebiet der Elektroniksystementwicklung. Im Folgenden
soll die Schaltungsentwicklung im Umfeld der Elektroniksystementwicklung betrachtet
werden, dabei wird auf nachstehende Aspekte nher eingegangen:
Prozessablauf (Workflow) bei der Elektroniksystementwicklung;

Signifikante Beispiele fr Anwendungen der analogen Schaltungstechnik;
Realisierungsmglichkeiten von Schaltungen: Schaltungstechnologien;
Strukturierung der Schaltungstechnik.

10 2 Entwicklungs- und Analysemethodik
2.1.1 Prozessablauf bei der Elektroniksystementwicklung
Als erstes erfolgt eine Kurzdarstellung des Produktentwicklungsprozesses. Zur Frderung

der bersicht wird in die wesentlichen Prozessschritte und Grundbegriffe des Elektronik-
systementwicklungsprozesses eingefhrt. Bei der Entwicklung eines Hardware-Produktes
in der Informationstechnik/Elektronik werden folgende Phasen des Produktentwicklungs-
prozesses durchlaufen:
Konzeptphase Systementwurf, Systemkonstruktion, Spezifikation, Systemauftei-

lung;
Feinentwurf bzw. Subsystementwurf Schaltungsentwicklung;
Physikalischer Entwurf Layouterstellung und Erstellung der Fertigungsunterlagen
fr Labormuster;
Musterfertigung und Modulfertigung;
Modultest und Systemtest;
Vorserie Prototypfertigung, Systemprfung, Fertigungsfreigabe.
Eine Produktidee wird nach einer eingehenden Marktanalyse zu einem Entwicklungs-

auftrag. Erfahrene Systementwickler entwerfen ein Systemkonzept und spezifizieren
Anforderungen. Kritische Funktionen sind vorab in einer Machbarkeitsstudie eingehend zu
untersuchen. Insgesamt wird auf Systemebene oft durch Systemsimulation das Konzept ve-
rifiziert und dessen Machbarkeit auch insbesondere unter Kostengesichtspunkten geprft.
Nach Abschluss des Systementwurfs erfolgt der Feinentwurf. Die Funktionsblcke mssen
mit realen Schaltkreisen gefllt werden. Ist der Feinentwurf hinreichend verifiziert, so
muss der Entwurf in ein fertigbares physikalisches Design umgesetzt werden. Abbildung 2.1
erlutert den prinzipiellen Ablauf der Elektroniksystementwicklung bis zur Erstellung der
Fertigungsunterlagen in einer vorgegebenen Zieltechnologie.
Die analoge Schaltungstechnik ist Teil des Feinentwurfs insbesondere von analogen
und gemischt analog/digitalen Funktionsblcken des Systementwurfs. Sie behandelt die
innere Schaltungstechnik auf Transistorebene. Soweit mglich werden Funktionsblcke
durch vorgefertigte oder kufliche Bausteine realisiert. Sind Funktionsblcke in hohen
Stckzahlen erforderlich, so sind anwendungsspezifisch integrierte Bausteine interessant.
Die Entwicklung voll kundenspezifisch integrierter Bausteine (ASIC: Application Speci-
fic Integrated Circuit) erfordert u. a. solide Kenntnisse der analogen Schaltungstechnik.
Im Folgenden wird in die wichtigsten Begriffe des Elektroniksystementwicklungsprozesses
eingefhrt mit jeweils einer kurzen Erluterung.
Produktidee und Marketing: Ausgehend von einer Produktidee bzw. eines Verbesse-
rungsvorschlags fr ein bestehendes Produkt erstellen Marketingexperten ein Marke-
ting Requirement Document MRD. Dieses Dokument enthlt genaue Anforderungen
an ein Produkt bzw. an eine Produktweiterentwicklung, um das neue Produkt von ver-
gleichbaren Angeboten am Markt abzuheben. Eine Marktanalyse gibt Aufschluss ber die
2.1 Methodik zur Elektroniksystementwicklung 11
Marketing System- Subsystem- Physikal. Technologie

Entwurf Entwurf Entwurf
System- Fein- Layout-

entwurf entwurf erstellung
Systemkonzept Schaltungs- Layout-
festlegen idee entwurf
Produkt- System- Schaltungs- Layout- Fertig.

idee konstruktion entwurf verifikation Daten
Moduldefinition Schaltungs- Modul-

verifikation konstruktion
Spezifikation
festlegen
Systemtest- Modultest- Fertigungs- Technologie

daten daten daten
Abb. 2.1 Phasen der Elektroniksystementwicklung von der Marktanforderung (Marketing Requi-
rements) bis zur Erstellung der Fertigungsunterlagen fr die notwendigen Module; Einordnung des
Schaltungsentwurfs im Umfeld der Elektroniksystementwicklung
Marktchancen, das mgliche Marktvolumen, die Absatzchancen, die Umsatz- und Gewinn-
mglichkeiten und die dafr erforderliche Vertriebsstrategie. Die Aufgabe des Marketing
ist somit u. a. die Beobachtung des fr die Firma relevanten Marktsegmentes, Marktanfor-
derungen zu analysieren, zu definieren und eine strategische Produktplanung zu erstellen.
Nicht zuletzt gilt es auch geeignete Unterlagen zur Prsentation der Leistungsmerkmale
eines neuen Produkts aufzubereiten.
Systementwicklung: Die Systementwicklung befasst sich mit der konzeptionellen und

planerischen Umsetzung von Produktanforderungen. Eine wichtige Aufgabe ist der Ent-
wurf der Systemarchitektur und daraus abgeleitet die Systemspezifikation. Wie bereits
erwhnt, mssen vorab kritische Funktionen in einer Machbarkeitsstudie auf Risiken hin-
sichtlich der Realisierbarkeit untersucht werden. Erfahrene Systementwickler erstellen das
Systemkonzept bzw. die Systemarchitektur. Im Ergebnis werden u. a. Funktionsblcke de-
finiert und Grundanforderungen festgelegt, u. a. deren Funktionsdefinition, verfgbare
Versorgungsspannungen, maximal zulssige Stromaufnahme, maximal zulssige Verlust-
leistungsaufnahme, Temperaturbereich, Umwelteinflsse (z. B. Verschmutzung, Dmpfe,
Gase), Baugre und Bauraum. Unter Moduldefinition versteht man die Aufteilung des
Gesamtsystems in Systemmodule und damit u. a. auch die Aufteilung der Entwick-
lungsverantwortung und die Festlegung der Schnittstellen. Fr das Gesamtsystem und
die Systemmodule ist eine detaillierte Spezifikation erforderlich. Die Spezifikationsvor-
gaben legen u. a. die Modulfunktionen und deren Schnittstellen fest. Nach Festlegung
des Systemkonzepts ist u. a. auch zu definieren, wie und mit welchen Testaufbauten die
vorgegebenen Eigenschaften getestet und berprft werden sollen. Bei einer Auftragsent-
wicklung beschreibt der Auftraggeber im Lastenheft die Gesamtheit der Anforderungen.
Im Pflichtenheft dokumentiert der Auftragnehmer, wie er die Anforderungen konkret zu
lsen gedenkt (Implementierungsspezifikation).
Nachstehend erfolgt eine kurze Erluterung der wichtigsten Punkte einer Systemspezi-
fikation oder Modulspezifikation:
Funktionsbeschreibung: Die Funktionsbeschreibung enthlt u. a. die genaue Funktions-

definition, sowie deren Ein- und Ausgnge. Die Verhaltensbeschreibung im Allgemeinen
oder die bertragungsfunktion im Besonderen bestimmen u. a. die Festlegung der
Funktion eines Systemmoduls.
Rahmenbedingungen: Die Einhaltung von vorgegebenen Grenzdaten, wie z. B. die ma-
ximal zulssige Stromaufnahme, die maximal zulssige Leistungsaufnahme und der
verfgbare Bauraum sind zu beachten. Weiterhin sind das Masse/Versorgungssystem
und die vorgesehenen Versorgungsspannungen als Vorgaben zu definieren.
Schnittstellenbeschreibungen: Hier gilt es die Interaktionsstellen eines Systems oder
eines Systemmoduls (u. a. Ports), deren Eigenschaften und Signalformen, deren
Grenzwerte und Ansteuerbedingungen festzulegen.
Aufbau- und Verbindungstechnik: Darunter versteht man die Festlegung des Systemauf-
baus bzw. des Aufbaus eines Systemmoduls. Es muss klar sein, in welcher Technologie
ein Systemmodul gefertigt werden soll und wie der Gesamtaufbau des Systems erfolgt.
Strukturbeschreibung: In einer hierarchischen Darstellung wird das Zusammenwirken
von Systemmodulen und Teilfunktionen beschrieben.
Systemumgebung: Darunter versteht man den Temperaturbereich, den ein System oder
ein Systemmodul ausgesetzt ist, sowie die mgliche Strahlenbelastung oder weitere
Umwelteinflsse in Form von z. B. chemischen Belastungen. Nicht zuletzt gilt es An-
forderungen an die Elektromagnetische Vertrglichkeit zu beachten. Ein System oder
ein Systemmodul darf andere Systeme in nicht unzulssiger Weise beeinflussen.
Systemkonstruktion: Der Systemkonstrukteur definiert den mglichen Einbauplatz und

den mechanischen Aufbau eines Produkts. Aus Sicht des Elektronikentwicklers spielen u. a.
auch Khlmanahmen fr die Elektronik eine wichtige Rolle (s. Abschn 2.4). Insbesondere
bei hohen Packungsdichten bereitet die geeignete Verlustleistungsabfuhr oft erhebliche
Probleme.
Feinentwurf: Hier sind die Vorgaben der Systemkonzeptersteller im Rahmen eines

Feinentwurfs umzusetzen. Der Schaltungsentwurf stellt den Feinentwurf von Elektronik-
systemmodulen dar. Ausgehend von der vorgegebenen Modulfunktion, den Schnittstellen-
bedingungen und sonstigen Spezifikationsvorgaben gilt es eine dafr geeignete Schaltung
auszuwhlen und die Schaltung an die gegebenen Anforderungen anzupassen, um die Spe-
zifikationsvorgaben erfllen zu knnen. Nach Auswahl einer geeigneten Schaltungsidee
ist der Schaltungsentwurf so auszulegen, dass vorgegebene Eigenschaften erfllt werden

knnen. Die Schaltungsauslegung erfolgt zumeist auf Basis von Abschtzungen des Schal-
tungsentwicklers. Der Schaltungsentwurf wird bei analogen und gemischt analog/digitalen
Systemen im Allgemeinen durch einen Schaltplan (Schematic) beschrieben. Anhand von
geeigneten Testanordnungen wird der Schaltungsentwurf verifiziert. Zunchst erfolgt die
Schaltungsverifikation durch Schaltkreissimulation und damit verbunden die Optimierung
der Dimensionierung mit Blickrichtung auf u. a. Parameterstreuungen (Exemplarstreu-
ungen), Temperatureinflsse und Alterungseffekte von verwendeten Komponenten. Ein
wichtiger Punkt vor Abschluss des Feinentwurfs eines Systemmoduls ist die Festlegung des
modulspezifischen Testkonzepts. Nicht zuletzt ist genau zu definieren, was wie und unter
welchen Bedingungen mit welchen Testaufbauten die vorgegebenen Eigenschaften getestet
und berprft werden sollen.
Layoutentwurf und Modulkonstruktion: In dieser Phase geht es um die Erstellung des

physikalischen Entwurfs unter Bercksichtigung von Vorgaben durch den Schaltungs-
entwickler betreffs der Gestaltung des Masse-Versorgungssystems, der Platzierung und der
Layoutgestaltung kritischer Schaltungsfunktionen. Elektroniksysteme werden zumeist auf
Baugruppentrgern realisiert. Basis eines Baugruppentrgers ist eine Leiterplatte (PCB:
Printed Circuit Board). Dazu muss die symbolische Schaltungsbeschreibung in die phy-
sikalische Beschreibung einer Zieltechnologie umgesetzt werden. Die zweidimensionale
Abbildung der physikalischen Beschreibung ist das Layout eines Schaltungsentwurfs. Hier-
zu werden Werkzeuge fr die Layouterstellung verwendet, das sind u. a. Layout-Editoren
bzw. Auto-Router. Nach Erstellung des Layouts eines Schaltungsentwurfs sind die Ein-
baupltze der Schaltkreisfunktionen und die Verbindungsleitungen bekannt. Insbesondere
bei hheren Frequenzen ergeben sich zustzliche parasitre Einflsse durch die Aufbau-
technik und durch die Verbindungsleitungen, die in einer Schaltungsverifikation unter
Bercksichtigung dieser Einflsse analysiert werden mssen. Schlielich bentigt der Bau-
gruppentrger Befestigungselemente und z. B. eventuelle spezielle Khlmanahmen, die in
der Modulkonstruktion beschrieben werden.
Fertigungsdaten: In einem Fertigungsdatensatz sind alle fr die Fertigung eines System-

moduls erforderlichen Unterlagen enthalten. Bei einer Elektronik-Baugruppe ist dies u.
a. die Stckliste, der Dokumentensatz fr die Erstellung der Leiterplatte, sowie der Do-
kumentensatz fr die Entwurfsbeschreibung und der Testvorgaben. Der Layoutdatensatz
enthlt im engeren Sinn alle fr die Fertigung einer Leiterplatte erforderlichen Fertigungs-
daten, u. a. Dokumentensatz mit Layoutdaten im geeigneten Datenformat, Filmdaten,
Bohrlochdaten, Bestckdaten.
Prototypenfertigung: Nach Erstellung der physikalischen Designdaten fr die im System

bentigten Baugruppen erfolgt die Musterfertigung und anschlieend die Musterprfung.
Vor einer Fertigungsfreigabe wird das Konzept nach einer Prototypenfertigung einer ein-
gehenden Erprobung durch Systemtests unterzogen. Abbildung 2.2 zeigt den prinzipiellen
Teile- Modul- Modul- System- Vertrieb

logistik fertigung test test
Fertigungs- Modultest- Systemtest-
daten daten daten
Assemblie- Modul- System-

rung test integration
ASICs Bonden, Ge- Statische Modul-
husetechnik Messungen integration
Bestckung Dynamische System-
Modul- Produkt
Messungen verifikation
trger Lten
Musterprfung
(Sichtprfung)
Kauf-
festlegen
teile
Abb. 2.2 Phasen der Prototypenfertigung eines Elektroniksystems; Modulfertigung, Modultest bis
zur Systemintegration und den Systemtests
Ablauf einer Prototypenfertigung. Mit Blickrichtung auf den Prozessablauf, dargestellt in

Abb. 2.2, werden im Folgenden die wichtigsten Begriffe der Prototypenfertigung erlutert.
Teilelogistik: Ausgangspunkt der Fertigung eines Elektroniksystemmoduls sind der Bau-

gruppentrger (nackte Leiterplatte), die elektronischen und elektromechanischen Bauteile
als Kaufteile und die anwendungsspezifisch integrierten Bausteine (ASIC). Die Teilelogistik
kmmert sich um die Verfgbarkeit der erforderlichen elektrischen, elektromechanischen
und mechanischen Teile in der erforderlichen Qualitt. Application Specific Integrated
Circuits werden insbesondere bei hherem Stckzahlbedarf von Systemmodulen verwen-
det, um den Platzbedarf sowie die Kosten zu reduzieren und die Zuverlssigkeit zu erhhen.
Komplette Systemmodule lassen sich anstelle des Aufbaus auf einer Leiterplatte direkt als
integrierter Baustein (IC) realisieren. Dazu muss der Schaltungsentwurf in eine geeignete
ASIC-Technologie abgebildet werden.
Modulfertigung: Die Modulfertigung bzw. Baugruppenfertigung verbaut die im Ferti-

gungsdatensatz vorgegebenen Bauteile. Dafr werden verschiedene Techniken eingesetzt.
Unter Assemblierung versteht man allgemein das Zusammenfgen von Komponenten zu
einem Subsystemmodul. Assemblierungstechniken sind u. a. Bonden, Kleben, Lten. Je
nach Anforderung knnen ungehuste Halbleiterbauelemente auf einem Submodultrger
montiert und dann speziell abgedeckt bzw. gehust werden. blicherweise werden nackte
Halbleiter in ein Gehuse montiert und ber Bondverbindungen angeschlossen. Unter
Bestckung versteht man den Montagevorgang von Bauteilen auf dem Baugruppentrger.
Dieser Vorgang lsst sich mit Bestckautomaten automatisieren. Beim Ltvorgang werden
die Anschlsse von Bauteilen mit den auf dem Baugruppentrger gegebenen Anschlusspads
verbunden. Man unterscheidet Schwall-Lten und Reflow-Lten. Beim Reflow-Lten wird
eine Ltpaste auf den Baugruppentrger aufgedruckt. Der Ltvorgang erfolgt bei Einhal-
tung eines bestimmten Temperaturprofils in einem Durchlaufofen. Beim Schwall-Lten
durchluft die bestckte Baugruppe ein Schwall-Ltbad.
Musterprfung: Als erstes erfolgt eine Sichtprfung der gefertigten Baugruppe. Dazu ver-
wendet man u. a. automatische Sichtprfungsgerte mit komplexer Bildverarbeitung. Vor
der Weiterverarbeitung mssen Systemmodule einem eingehenden elektrischen Test un-
terzogen werden. Man unterscheidet grundstzlich zwischen statischen Messungen und
dynamischen Messungen. Statische Messungen sind erste einfache Tests, u. a. Strom-
aufnahme, Leistungsaufnahme und die berprfung von Arbeitspunkten. Dynamische
Messungen sind weitergehende Messungen zur Ermittlung von Systemeigenschaften im
Zeitbereich oder im Frequenzbereich.
Systemintegration und Systemverifikation: Unter Systemintegration versteht man den

Zusammenbau von Systemmodulen zu einem System. Das zusammengefgte System muss
einem eingehenden Test unterzogen werden. In Systemmessungen werden die Eigenschaf-
ten eines Systems in der Gesamtheit analysiert und berprft inwieweit die erwarteten
Spezifikationsdaten auch unter gegebenen Umweltbedingungen und Fertigungsstreu-
ungen erfllt sind. Dazu zhlen auch Tests, um nachzuweisen, dass geltende Vorschriften
(u. a. VDE-Vorschriften, CE-Kennzeichnung) eingehalten werden. Nach erfolgreichen Tests
anhand einer Prototypenserie erfolgt schlielich die Produktfreigabe.
2.1.2 Beispiele fr Anwendungen der analogen Schaltungstechnik
Anhand von signifikanten Anwendungen wird aufgezeigt, wo die analoge Schaltungstechnik

trotz fortschreitender Digitalisierung unverzichtbar ist.
Wie bereits erwhnt, gibt uns die Physik analoge Gren vor. Fr die elektronische
Sensorsignalaufbereitung sind im Allgemeinen Kenntnisse der analogen Schaltungstechnik
erforderlich. Ein Tonsignal am Mikrofonausgang ist analog. Das Signal am Antennenfu-
punkt bei einer Funkstrecke ist sehr schwach und verrauscht, dasselbe gilt am Ende einer
lngeren leitungsgebundenen bertragungsstrecke. Bei hheren Taktfrequenzen in Logik-
systemen gengt es nicht, das System auf rein logischer Ebene zu betrachten. Die Signal-
treiber bilden mit den Verbindungsleitungen und den Signaleingngen wiederum eine
bertragungsstrecke. Reflexionsstrungen und bersprechstrungen knnen auftreten.
Zweifellos ist heute die Analogtechnik zunehmend auf sogenannte Frontend-Funktionen
beschrnkt. Abbildung 2.3 verdeutlicht die Frontend-Funktionen bei der Informati-
onsbertragung, bei der Messwertaufnahme (Signalaufnahme durch Sensoren) und bei
System Trans- System

Receiver
A mitter bertragungsstrecke B
b
Anwendungsschnittstelle
Messen Signalverar-
Signalaufbe-
beitung
Sensoren reitung
Signalver-
Eingreifen verarbeitendes
System mit
Treiberstufen
Aktuatoren Steuerfunktion
Abb. 2.3 Frontend-Funktionen; a Informationsbertragung; b Messaufnahme und Stellfunktio-

nen: Signalaufnahme (analog), Signalaufbereitung (analog/digital), Signalverarbeitung (digital) und
Einwirken in einen Prozess (meist analog)
Leistungsfunktionen (Ansteuerung von Aktuatoren). Auch bei digitaler Informations-

bertragung ist das Signal am Empfangsort quasi analog. Es muss erst regeneriert und
aufbereitet werden bevor es digital weiter verarbeitet werden kann. Bei Bitraten oberhalb
ca. 100 MBit/s ist die Digitaltechnik ohne ein Basiswissen der analogen Schaltungstechnik
nicht zu beherrschen.
Im Frequenzbereich unterhalb einigen Megahertz knnen viele Analogfunktionen durch
Standard-ICs (beispielsweise u. a. mit Operationsverstrkern) realisiert werden. Der An-
wender braucht dabei kein sehr tiefes Verstndnis ber das Innenleben dieser Standard-ICs.
Bei Anwendungen, die keine Massenstckzahlen ermglichen, knnen mit zunehmender
Frequenz oberhalb des Megahertz-Bereichs zunehmend weniger allgemeine Standard-ICs
fr Analogfunktionen eingesetzt werden. Der Anwender muss sich aus Funktionsgrund-
schaltungen die geforderte Schaltungsfunktion realisieren. Bietet ein Anwendungsbereich
hohe Stckzahlen, so werden zumeist von Halbleiterherstellern integrierte Funktions-
bausteine fr den Anwendungsbereich angeboten oder der Anwender entwickelt selbst
einen vollkundenspezifisch integrierten Funktionsbaustein. Insbesondere fr die Entwick-
lung von vollkundenspezifisch integrierten Funktionsbausteinen sind solide Kenntnisse der
analogen Schaltungstechnik auf Transistorebene erforderlich.
Die Signalbertragung bei einem bertragungssystem gem Abb. 2.3a kann u. a.
erfolgen ber eine Funkstrecke, eine Infrarotstrecke, eine Ultraschallstrecke oder eine
leitungsgefhrte Strecke. Wird ein Plastik-Lichtwellenleiter als bertragungsmedium ver-
wendet, so bentigt man einen dafr geeigneten optischen Sender (Transmitter) und
Empfnger (Receiver). Den beispielhaften Schaltplan eines optischen Empfngers zeigt
Abb. 2.4. Auf die Schaltung wird spter noch detailliert eingegangen (s. Abschn. 8.5.1).
Hier geht es zunchst nur darum, in einem praktischen Projektbeispiel das Ergebnis einer
Schaltungsentwicklung im Prototypenstadium vorzustellen.
Abb. 2.4 Auszug aus dem Schaltplan eines optischen Empfngers fr Plastik-Lichtwellenleiter;
(Bildquelle: Dipl.-Ing. (FH) E. Bluoss, FH Nrnberg)
Hinsichtlich der Aufbautechnik ist in besonderem Mae auf das Masse/

Versorgungssystem zu achten. Die Massefhrung auf der Leiterplatte ist sorgfltig elek-
trisch mit dem Modulgehuse zu verbinden. Als Modulgehuse verwendet man im
Experimentierstadium oft ein Standard-Weiblechgehuse. Abbildung 2.5 zeigt den
praktischen prototypischen Aufbau eines optischen Empfngers.
Ein weiteres praktisches Beispiel aus dem Bereich Sensorelektronik zeigt einen induk-
tiven Abstandssensor (Abb. 2.6). Die Induktivitt ist Teil eines Parallelresonanzkreises.
Die Eigenschaften des Parallelresonanzkreises werden bei Annherung eines metallischen
Gegenstandes verndert. Das magnetische Feld des Resonanzkreises erzeugt im angen-
herten metallischen Gegenstand einen Wirbelstrom, der Wirbelstromverluste verursacht,
die wiederum sich u. a. als Bedmpfung des Resonanzkreises bemerkbar machen. Mittels
einer geeigneten Sensorschaltung kann ein Sensorsignal erzeugt werden, das im Idealfall
proportional zur Entfernung des metallischen Gegenstandes ist. Derartige Sensoren wer-
den in anderer Ausprgung u. a. auch als Drehratensensor in Anti-Blockier-Systemen
(ABS-Systemen) eingesetzt. Eine Prinzipschaltung der Sensorelektronik fr induktive
Abstandssensoren behandelt Abschn. 8.5.2.
Abb. 2.5 Praktischer Aufbau eines optischen Empfngers fr Plastik-Lichtwellenleiter; (Bildquelle:

Dipl.-Ing. (FH) E. Bluoss, FH Nrnberg)
Abb. 2.6 Induktiver

Abstandssensor; (Bildquelle:
Leoni AG, Nrnberg)
2.1.3 Technologien zur Realisierung von Schaltungen
Die abstrakte Beschreibung einer Schaltung mittels z. B. eines Schaltplans gilt es in einer
vorgegebenen Zieltechnologie physikalisch zu realisieren. Vorgestellt werden die wich-
tigsten Schaltungstechnologien zur Realisierung von Funktionen fr elektronische und
informationstechnische Gerte und Systeme.
1. Leiterplattentechnik (PCB: Printed Circuit Board Technik) auf einem geeigneten

Trgermaterial (Beispiel: Handelsname FR4) werden in einer oder mehreren Lagen
Leitungsstrukturen durch Photo/tztechnik aufgebracht. Die Leiterplatte wird dann
mit bedrahteten oder mit oberflchenmontierten Bauteilen (SMD: Surface Mounted
Devices) bestckt. Abbildung 2.6 zeigt ein praktisches Beispiel.
SMD-Kapazitt
Dickschichtschaltung
Integrierter Widerstand,
realisiert durch aufgedruckte
Widerstandspasten
Integrierter Schaltkreis,
gehuselos montiert
Zweilagen-Verbindungs-
leitungen, realisiert durch auf-
gedruckte Leiterpasten und Iso-
lationspasten
Abb. 2.7 Ausschnitt einer Schaltung zur Getriebesteuerung realisiert in Dickschichttechnologie;

(Bildquelle: Firma Temic, Nrnberg)
Abb. 2.8 Integrierte Schaltung; a Integrierter Funktionsbaustein; b Verdrahtungsebene auf Silizium;

(Bildquelle: Firma Temic, Nrnberg)
2. Hybrid-Schaltungstechnik Dickschicht- oder Dnnfilmtechnik auf Keramiksubstra-

ten (Al2 O3 ); Leitungen, Widerstnde und evtl. Kapazitten werden aufgedruckt,
die brigen Bauteile diskret bestckt und im Reflow-Ltverfahren mit Anschlusslei-
tungen verbunden. In Abb. 2.7 ist der Ausschnitt eines praktischen Beispiels fr
eine Hybridschaltung dargestellt. Die Dickschichttechnik eignet sich insbesondere
fr die Realisierung von Leistungsfunktionen mit speziellen Anforderungen (z. B.
Treiberstufen im Automotive-Bereich).
3. Monolithisch integrierte Schaltungstechnik alle passiven und aktiven Schaltungs-
elemente werden auf einem Halbleitergrundmaterial (z. B. Silizium) integriert. In
Abb. 2.8a ist ein integrierter Funktionsbaustein mittels Bondverbindungen in die um-
liegende Schaltung eingebaut. Bei hohem Stckzahlbedarf werden soweit wie mglich
integrierte Funktionsbausteine eingesetzt. Falls keine Standard-Bausteine (z. B. Chip-
satz) verfgbar sind, mssen Funktionsbausteine anwendungsspezifisch entwickelt
werden.
Tab. 2.1 Diskrete Schaltkreiselemente

Schaltkreiselement Symbol Package Footprint
R ... Widerstand
C ... Kondensator
L ... Induktivitt
... gekoppelte
Induktivitten
D ... Diode
Q ... Bipolartransi-
stor
J ... JFET
M ... MOSFET
2.1.4 Strukturierung der Schaltungstechnik
Bauelemente sind die Basis der analogen und gemischt analog/digitalen Schaltungstechnik.
Tabelle 2.1 zeigt wichtige diskrete Schaltkreiselemente. Jedes diskrete Schaltkreiselement
wird durch verschiedene Sichten (Views) reprsentiert. Eine Reprsentation ist ein das
Abb. 2.9 Beispiele von Gehuseformen (Packages); a Bedrahtete Aufbautechnik (TO92, TO220,
DIP16); b oberflchenmontierte Aufbautechnik (SOT23, SOT323, SOT363). Die Darstellungen sind
nicht mastblich
Schaltkreiselement charakterisierendes Symbol. Ein Symbol steht fr eine bestimmte

Schaltkreisfunktion. Symbole werden fr die Schaltplaneingabe bentigt. Daneben ist
dem Schaltkreiselement eine Bauform (Gehuse: Package) bzw. eine zweidimensiona-
le Abbildung der Gehuseform in Form des Footprints (Physical View im Layout)
zugeordnet.
Das physikalische Verhalten eines Schaltkreiselements beschreibt ein Modell. Das Mo-
dell wird durch Modellparameter charakterisiert. Im Modell sind die physikalischen
Eigenschaften des Schaltkreiselements (z. B. darstellbar durch Kennlinien) abgebildet.
Aus Schaltkreiselementen werden Funktionsprimitive und Funktionsschaltkreise gebildet,
denen man wiederum ein Funktionsmodell zuordnen kann.
Beispiele mglicher Gehuseformen von diskreten Schaltkreiselementen sind in Abb. 2.9
dargestellt. Grundstzlich unterscheidet man zwischen der bedrahteten und der oberfl-
chenmontierten Aufbautechnik (SMD: Surface Mounted Devices). Je grer die Gehuse-
form ist, um so gnstiger kann die Wrmeableitung vom aktiven Schaltkreiselement zur
Umgebung gestaltet werden.
Die Bezeichnung Schaltkreisfunktion stellt einen unscharfen berbegriff dar. Einem
geeignet beschalteten integrierten Operationsverstrker kann beispielsweise eine Schalt-
kreisfunktion zugeordnet werden. Im Prinzip lsst sich allgemein eine Funktion in jeder
Hierarchiestufe durch ein Symbol reprsentieren. Dem Operationsverstrker selbst ist ein
Symbol bzw. ein Gehuse zugeordnet. Vielfach knnen mehrere Schaltkreisfunktionen
in einem Gehuse untergebracht sein. Die Abbildung von Schaltkreisfunktionen re-
prsentiert durch Symbole in ein bestimmtes Gehuse beschreibt das Mapping. Das
Mapping definiert also die Abbildung der Symbole und deren Schnittstellen in ein Ge-
huse auf die Schnittstelle des Gehuses (Abb. 2.10). Dabei wird auch die Vertauschbarkeit
von Symbolen und von Symbolpins festgelegt. Die Vertauschbarkeit von Symbolen und von
Symbolpins erleichtert oft die Erstellung des geometrischen Layouts, um berkreuzungen
von Signalleitungen zu vermeiden.
In der hier vorgenommenen Stoffauswahl geht es vornehmlich um die Vermittlung von
Kenntnissen ber wichtige analoge und gemischt analog/digitale Funktionsschaltkreise. Im
Folgenden wird eingeteilt in:
Schaltkreiselemente (z. B. R fr Widerstand, L fr Induktivitt, C fr Kapazitt, K fr

gekoppelte Induktivitten, D fr Diode, Q fr Bipolartransistoren, J fr Sperrschicht-
Feldeffekttransistoren, M fr Isolierschicht-Feldeffekttransistoren);
Abb. 2.10 Mapping:

Zuordnung der Symbole von 1 14
Schaltkreisfunktionen auf ein
Dual-Inline-Package mit 2 13
Anschlussbezeichner (TLE2084
Operational Amplifier)
3 12
VCC 4 11 VEE
5 10
6 9
7 8
Funktionsprimitive bzw. Funktionsgrundschaltungen (z. B. kapazitive Spannungs-

teiler, Verstrkergrundschaltungen bzw. Verstrkerelemente, Konstantstromquellen,
Konstantspannungsquellen, Darlingtonstufen, Kaskodestufen, Differenzstufen, elektro-
nische Strombegrenzungen);
Funktionsschaltkreise (z. B. Verstrker, beschaltete Operationsverstrker, Treiber-
stufen, Mischer, Oszillatorschaltungen, Phasenregelkreise bzw. PLL-Schaltkreise,
Analog/Digital-Wandler, Digital/Analog-Wandler);
Systemmodule (z. B. Optischer Empfnger, berlagerungsempfnger, Sensorelektro-
niksystem z. B. zur Kraft-, Druck-, Beschleunigungs-Erfassung).
Einige passive Funktionsprimitive gebildet aus passiven Schaltkreiselementen werden im

Abschn. 4.1 vorgestellt und erlutert. Abschn. 4.2 enthlt eine Auswahl von Dioden-
schaltungen als Funktionsgrundschaltungen fr bestimmte Anwendungen. Ein kapazitiver
Spannungsteiler kann beispielsweise als Impedanztransformator wirken, wenn bestimmte
Randbedingungen eingehalten werden. Damit lsst sich eine niederohmige Schnittstelle
auf eine hochohmige Schnittstelle transformieren (Funktion: Impedanztransformation).
Kapitel 6 und 7 behandeln u. a. Funktionsprimitive bzw. Funktionsgrundschaltungen ge-
bildet mit Bipolartransistorschaltungen bzw. Feldeffekttransistorschaltungen. In Kap. 8
wird in weitere wichtige Funktionsprimitive und Funktionsschaltungen eingefhrt, wie sie
in vielen Anwendungen, u. a. auch in integrierten Schaltungen dafr gegeben sind.
Abbildung 2.11 zeigt die Schaltung des altbekannten integrierten Operationsverstrkers
uA741 als Auszug aus einem Datenblatt. Die Schaltung in Abb. 2.12 besteht aus folgenden
Funktionsprimitiven:
Differenzstufen (s. Abschn. 6.4):

Kaskode-Differenzstufe mit Q1 bis Q4;
Basisgekoppelte Differenzstufen Q5,Q6; Q8,Q9; Q10,Q11; Q12,Q13;
Abb. 2.11 Schaltplan eines integrierten Standard-ICs (uA 741: Datenblattauszug)
ri 1 -
----------------- 1 + R7 R8
R7 Q g m Q16
16
U2 U2
U0 0 7V 1 + R7 R8
R8
Abb. 2.12 Beispiel fr eine Teilschaltung, die eine Konstantspannungsquelle als Funktionsprimitiv
darstellt (s. Abschn. 6.3.4)
Stromquellen (s. Abschn. 6.6.2): die basisgekoppelten Differenzstufen wirken als

Stromquellen;
Konstantspannungsquelle mit Q16, R7, R8 (s. Abschn. 6.3.4 und 6.6.3);
Darlingtonstufe mit Q15, Q17 und R12 (s. Abschn. 6.3.6);
Treiberstufe mit Q14, Q20 (s. Abschn. 8.1.1);
Elektronische Strombegrenzung mit Q18, R9, Q22, R11.
Differenzstufen, Konstantstromquellen und Konstantspannungsquellen werden in Kap. 6

eingehend behandelt. Mit diesem Kenntnisstand (u. a. Darlingtonstufe) und dem fr
Treiberstufen in Abschn. 8.1 ist die Schaltung in Abb. 2.11 relativ leicht zu verstehen
(s. Abschn. 8.2).
UB+
Q8 Q9
+ Q1 Q2 -
U1
Ix I 0 tanh U 1 52mV
Q3
Q4
I0 +
Ix Ix
Q7 U1
-
Q5 Q6
R1 R3 R2
1k 50k 1k UB-
Abb. 2.13 Spannungsgesteuerte Stromquelle als Funktionsmodell oder Makromodell fr die erste
Stufe der Schaltung in Abb. 2.11
Die Grundlagen zur analogen Schaltungstechnik konzentrieren sich daher vornehmlich

auf das Verstndnis der Eigenschaften von Funktionsprimitiven und Funktionsschaltkrei-
sen. Sie bilden die Basis fr die Entwicklung von Funktionsschaltungen als den Bausteinen
fr Elektroniksystemmodule. Am Beispiel des Schaltkreises von Abb. 2.11 wird die schon
mehrfach getroffene Aussage deutlich: kennt man die Eigenschaften der Funktionspri-
mitive, so erschliet man sich sehr viel leichter das Verstndnis der Schaltung. Dazu sei
beispielhaft die Teilschaltung mit Q16, R7, R8 in Abb. 2.11 herausgegriffen.
Die Teilschaltung stellt eine Konstantspannungsquelle zur Vorspannungserzeugung fr
Q14 und Q20 dar. Die Spannungsquelle lsst sich durch die Leerlaufspannung und den In-
nenwiderstand charakterisieren, wobei der Innenwiderstand mglichst niederohmig sein
soll. Der Teilschaltung kann demnach ein Makromodell bestehend aus der Konstantspan-
nungsquelle U0 und einem Innenwiderstand ri zugeordnet werden (s. Abb. 2.12). Die
gewnschten Ersatzwerte U0 und ri ergeben sich durch geeignete Dimensionierung der
Teilschaltung. In Abschn. 6.6.3 wird auf diese Schaltung nher eingegangen.
Die gesamte erste Stufe mit Q1 bis Q9 der Schaltung von Abb. 2.11 lsst sich durch ei-
ne spannungsgesteuerte Stromquelle darstellen, wobei die Strombertragungsfunktion als
bekannt vorausgesetzt wird. Abbildung 2.13 zeigt die Beschreibung der ersten Stufe durch
eine spannungsgesteuerte Stromquelle mit gegebener Strombertragungsfunktion. Auch
hier gilt: kennt man das Funktionsmodell der Teilschaltung gem Abb. 2.13, so erschliet
man sich das Verhalten der ersten Verstrkerstufe in Abb. 2.11 mit insgesamt neun Bipo-
lartransistoren. Bei der Erarbeitung der Grundlagen zur Schaltungstechnik muss es also
darum gehen, mglichst viele derartiger Funktionsprimitive bzw. Funktionsschaltkreise zu

verstehen, um dann geeignete Funktionsmodelle oder Makromodelle zuordnen zu knnen.
Die hier beschriebene beispielhafte Zerlegung eines Funktionsschaltkreises in Funkti-
onsprimitive gilt im Prinzip fr alle Funktionsschaltkreise. Wesentliche Aufgabe des hier
vorliegenden Lehrbuches ist es, diese Sichtweise und Vorgehensweise herauszuarbeiten und
zu frdern. Allgemein stellt sich nunmehr die Frage, wie kommt man zu Schaltungen fr
einen bestimmten Funktionsbaustein. Als Beispiel sei hier ein Oszillator herausgegriffen.
Im Falle eines FM-Tuners mit einer Zwischenfrequenz von 10,7 MHz hat der Oszillator
Schwingungen im Frequenzbereich von ca. 96 MHz bis 118 MHz zu erzeugen. Der Os-
zillator muss ber die Abstimmspannung einstellbar sein und mittlere Anforderungen
hinsichtlich des Phasenrauschens erfllen. Von den weit ber 100 bekannten und bewhr-
ten Oszillatorschaltungen kommen fr den geforderten Frequenzbereich mit den gegebenen
Anforderungen nur noch wenige in Betracht. Dazu bedarf es der Kenntnis mglicher Oszil-
latorschaltungen und deren Eigenschaften, die u. a. den Einsatzbereich definieren. Anders
als bei digitalen Schaltungen ist hier eine automatisierte Schaltungssynthese nicht mglich.
Die Schaltungssynthese in der analogen Schaltungstechnik beschrnkt sich auf die Dimen-
sionierung und Optimierung einer gegebenen ausgewhlten Schaltung, um vorgegebene
Eigenschaften zu erfllen.
2.1.5 Prozessablauf bei der Schaltungsentwicklung
Der systematische Ablauf (Designflow oder Workflow) der Schaltungsentwicklung und die
dafr erforderliche Entwicklungsumgebung im Rahmen eines virtuellen Elektroniklabors
bzw. eines realen Elektroniklabors wird aufgezeigt. Abbildung 2.14 skizziert die prinzipielle
Vorgehensweise bei der Schaltungsentwicklung eines Funktionsbausteins.
Der Systementwickler legt in seinem Systemkonzept die Anforderungen an den Funk-
tionsbaustein fest. Er definiert verfgbare Versorgungsspannungen, deren Stabilitt, den
zulssigen Leistungsverbrauch, die Umgebungsbedingungen, die Schnittstellenbedin-
gungen und nicht zuletzt die eigentliche Schaltungsfunktion. Diese Spezifikation stellt
den Ausgangspunkt fr den Schaltungsentwickler im Rahmen des Feinentwurfs dar. Er
whlt mit seiner Erfahrung oder eventuell unter Zuhilfenahme eines Informationssy-
stems fr bewhrte Funktionsschaltungen eine geeignete Schaltung aus und dimensioniert
sie gem der gegebenen Anforderungen. Als nchstes gilt es die ausgewhlte Schal-
tung der Anwendung anzupassen, sie zu optimieren, zu verifizieren und zu prfen, ob
die geforderten Eigenschaften erzielt werden. Dies geschieht als erstes per Schaltkreissi-
mulation. Ein Schaltkreissimulator stellt ein virtuelles Elektroniklabor dar. So wie im
realen Labor Messgerte zur Verifikation der Schaltungseigenschaften zur Verfgung ste-
hen, bietet ein Schaltkreissimulator verschiedene Analysemethoden zur Designverifikation
anhand einer Testanordnung (Testbench). Kritische Schaltungen werden experimentell
so aufgebaut, dass der Aufbau auch der Zieltechnologie entspricht, um parasitre Eigen-
schaften der Aufbautechnik hinreichend genau zu erfassen. Durch geeignete Messungen
Idee Spezifikation Erfahrung

der Schaltung
Recherchen
Literatur
Auswahl&Entwurf
der Schaltung
Experimentelles Rechner-
Vorgehen simulation
Bauelemente auswhl. Modelle definieren

Schaltung aufbauen Schaltung eingeben
Versorgungsspannung Versorgungsspannung Entwurfsmodifikation
und Signalquellen einstellen und Eingangssignale def.
Messung durchfhren Simulation durchfhren
Ergebnisse protokoll. Ergebnisse protokoll.
Spezifikation
erfllt
N
J
Funktionale Verifik.
abgeschlossen
Abb. 2.14 Ablauf einer Schaltungsentwicklung: Funktionale Verifikation
erfolgt die Schaltkreisverifikation und Optimierung, solange bis die Spezifikationsvorga-

ben eingehalten werden knnen. Neben der elektrischen Analyse gilt es auch in einer
Wrmeflussanalyse die Verlustleistungsabfuhr von kritischen Bauelementen zu betrachten.
Darber hinaus ist gegebenenfalls in einer Strungsanalyse das mgliche Strpotenzial eines
Schaltungsaufbaus zu untersuchen, um einschlgige Vorschriften einhalten zu knnen.
Nach erfolgreicher Schaltungsverifikation (Funktionale Verifikation) wird der Entwurf
in die Zieltechnologie umgesetzt und der Prototyp verifiziert. Um den Einfluss von Bau-
teilstreuungen studieren zu knnen, muss die messtechnische Verifikation anhand einer
Vorserie an mehreren Entwicklungsmustern eingehend studiert werden. Den Ablauf fr
den Aufbau von Prototypen und die Prototypenverifikation zeigt Abb. 2.15.
Zur Verifikation von Musteraufbauten bzw. Testbenches ist ein Elektroniklabor erfor-
derlich. Den prinzipiellen Aufbau eines Elektroniklabors zeigt Abb. 2.16; es besteht im
Allgemeinen aus:
Versorgungsspannungsquellen (Power-Supplies) fr Gleichspannungen (DC-Span-

nungen);
Signalquellen (Sinus-Quellen u. a. modulierbar) fr Frequenzbereichs- und
Transienten-Analyse (AC- und TR-Analyse);
Abb. 2.15 Schaltungsverifi-

Funktionale
kation am Prototyp realisiert in Verifikation
der Zieltechnologie
Layout erstellen
Redesign
Technologie
Muster prfen
Spezifikation N
erfllt
J
Entwicklung
abgeschlossen
Funktionsgeneratoren (Signalquellen mit Dreieck-, Rechteck-, Trapez-, Sinus-

Kurvenform) fr TR-Analyse;
DC-Multimetern fr DC-Analyse;
AC-Multimetern fr Breitband-AC-Analyse;
Oszilloskop fr TR-Analyse;
Eingangssignale Versorgungsspg. Analyseart

Sinusgenerator Powersupply DC-Multimeter
Amplitude; Frequenz, Versorgungsspannung, Spannungen, Strme,
Modulationsart, ... ; Strombegrenzung; Widerstnde, ... ;
Wobbelgenerator Netzwerkanalysator
Amplitude; Frequenzbe- AC-Messg.: Amplitude,
reich, Modulationsart, ... ; Phase, (Bodediagramm);
Funktionsgenerator Testobjekt Oszilloskop

Kurvenform, Amplitude; Musterplatine TR-Messungen: Zeitli-
DC-Offset, Frequenz, ... ; cher Momentanwert
Schaltung festlegen
Patterngenerator Spektrumanalysator
Bitmuster, Amplitude; Spektralanayse im Fre-
Bitfrequenz, ... ; quenzbereich;
Abb. 2.16 Prinzipieller Aufbau eines Elektroniklabors zur Schaltungsverifikation

Spezialmesssysteme sind:
Spektrumanalysator fr die Frequenzbereichsanalyse linearer und nichtlinearer Schal-

tungen dargestellt wird das Frequenzspektrum ber einen bestimmten Frequenzbe-
reich (Spektralanalyse mit Spektraldarstellung);
Netzwerkanalysator fr die lineare komplexe AC-Analyse (u. a. auch Vektorvolt-
meter), damit lassen sich bertragungsfunktionen, Verstrkungsfrequenzgnge und
Impedanzverlufe nach Betrag und Phase darstellen;
Rauschmessplatz zur Ermittlung der Rauschzahl.
Fr den experimentellen Aufbau wird eine Schaltung oft auf einer Testplatine (z. B. Lochra-
sterplatine) erstellt. Die Testplatine wird in einem Testadapter gefasst. Mit dem Testadapter
erhlt man definierte Anschlussbedingungen fr die Testsignale. Die zu untersuchende
Schaltung zusammen mit der Spannungsversorgung und den Eingangssignalen bildet einen
Testaufbau bzw. eine Testbench. Man unterscheidet im wesentlichen drei Analysearten:
DC-Analyse (DC: DirectCurrent): Gleichspannungs- und Gleichstromanalyse mit DC-

Multimetern; Ergebnis der DC-Analyse sind die Betriebspunkte bzw. Arbeitspunkte der
verwendeten Schaltkreiselemente. Ein Bipolartransistor, der verstrken soll, muss im
Normalbetrieb arbeiten. Im Normalbetrieb muss der Transistor einen Arbeitspunkt-
strom aufweisen. Zudem ist zu prfen, ob die Ausgangsspannung des Transistors mittig
zum Aussteuerbereich ist.
AC-Analyse (AC: AlternateCurrent): Lineare Frequenzbereichsanalyse mit dem Netz-
werkanalysator; Ergebnis sind Frequenzgnge von bertragungsfunktionen, Ver-
strkungen oder von Schnittstellenimpedanzen. Eine Spektralanalyse nichtlinearer
Schaltungen im Frequenzbereich erfolgt mit dem Spektrumanalysator (Darstellung von
Frequenzspektren).
TR-Analyse (TR: Transient): Zeitbereichsanalyse der zeitlichen Momentanwerte von
Signalen linearer und nichtlinearer Schaltungen mit dem Oszilloskop. Bei Definition
einer Signalperiode und periodischer Fortsetzung der definierten Signalperiode kann
prinzipiell das Ergebnis der Zeitbereichsanalyse mittels Fouriertransformation in eine
Spektraldarstellung im Frequenzbereich transformiert werden.
2.2 Schaltungsanalyse mit PSpice
Die Schaltungsanalyse ermittelt systematisch die Eigenschaften von Funktionsschaltkrei-

sen. Fr eine gegebene Anforderung ist ein fr die Realisierung der Anforderung geeigneter
Funktionsschaltkreis auszuwhlen und so zu dimensionieren, dass die gestellten Anforde-
rungen erfllt werden knnen. Die Kenntnis der Eigenschaften von Funktionsschaltkreisen
hilft bei der richtigen Auswahl eines Schaltkreises. Die handwerkliche Vorgehensweise
2.2 Schaltungsanalyse mit PSpice 29
zur Ermittlung der Eigenschaften von Schaltungen ist der Kern dieses und der folgenden
Abschnitte. Soweit sinnvoll, wird das Grundprinzip der Vorgehensweise am Beispiel von
PSpice aufgezeigt (Spice: Simulation Program with Integrated Circuits Emphasis, Univer-
sity of California, Berkeley). Die Vorgehensweise unterscheidet sich nicht prinzipiell von
anderen Toolsets zur Schaltkreisdefinition und Schaltkreisverifikation. Insofern haben
die Ausfhrungen allgemeinen Charakter.
2.2.1 Prozessablauf bei der Schaltkreissimulation
Vorgestellt wird der Prozessablauf und die dafr erforderlichen Werkzeuge zur Design-
definition und Designverifikation mittels Schaltkreissimulation. In einem virtuellen
Elektroniklabor lassen sich die Eigenschaften von Schaltungen verifizieren.
Eine Testanordnung, geeignet beschrieben durch einen Schaltplan lsst sich mittels
Schaltkreissimulation verifizieren. Ein Schaltkreissimulator weist ebenfalls die drei wichtig-
sten genannten Analysearten auf. In der Regel geht die Schaltkreissimulation immer dem
praktischen Experiment voraus. Mittels Schaltkreissimulation gewinnt man ein tieferes
Verstndnis der Eigenschaften der zu untersuchenden Schaltung. Insbesondere gilt es, das
funktionale Verhalten einer gegebenen Schaltung zu analysieren und die Auswirkungen von
Parameterstreuungen auf die geforderten Eigenschaften einer Schaltung zu studieren. Alle
hier beschriebenen Experimente werden mit dem Schaltkreissimulator Orcad-Lite/PSpice
(registered Trademarks of Cadence Design Systems) verifiziert. Die notwendigen Softwa-
remodule eines virtuellen Labors und den Prozessablauf zur Verifikation einer Schaltung
mittels eines Schaltkreissimulators zeigt Abb. 2.17.
Experiment 2.2-1: Linearverst Designbeispiel fr den Prozessablauf.
In einem ersten Experiment soll beispielhaft die Vorgehensweise zur Beschreibung und
Verifikation einer Schaltung praktisch dargestellt werden. In dem Beispiel geht es nicht
darum die Schaltung zu verstehen, vielmehr liegt das Augenmerk auf den Werkzeugen
zur Schaltungsdefinition, zur Schaltkreissimulation und zur Darstellung der gemessenen
Ergebnisse. Auf die Schaltung selbst wird in Abschn. 8.2.1 nher eingegangen.
Der in Abb. 2.17 skizzierte Designflow ist bei allen EDA-Systemen (EDA: Electronic
Design Automation) hnlich. Die Schaltungsdefinition oder Designdefinition erfolgt mit
einem Werkzeug zur symbolischen Beschreibung eines Schaltplans ( Capture bzw. Schema-
tic). Dazu werden Symbole fr Schaltkreiselemente bentigt, die in einer Symbol-Library
(hier: .olb) abgelegt sind. Die Erstellung und Bearbeitung von Symbolen ermglicht der
Symbol Editor. ber bestimmte Attribute am Symbol wird die Referenz vom Symbol zu
einem dazu gltigen Modell aufgelst. Komplexere Modelle bzw. Modellparameterstze
sind in einer Model Library (hier: .lib) hinterlegt. Im projektspezifischen Workspace
werden alle projekt- und designspezifischen Objekte (hier: .opj, .dsn, .sim, .net, .dat,
u. a.) abgelegt, dies gilt auch fr designspezifische Symbole und Modelle. Die Design-
Hierarchie mit/Project/Design/Schematic/Page ist aus Abb. 2.17 zu entnehmen. Ein Project
*.olb
"Setup" Design Manager; Symbole Symbol Editor
Voreinstel- Schaltplaneingabe:
lungen, u.a.: (Capture bzw. Schematic);
capture.ini Property Editor *.lib Modell
Modelle Generator/Editor
Workspace
Design-Hierarchie:
*.opj, *.dsn,
*.sim, *.net Project (*.opj)
...
Design (*.dsn)
"Setup" Schematic
Schaltkreissimulator
Voreinstel- Page
(Spice-Simulator)
lungen, u.a.
pspice.ini
Workspace
*.out, *.dat,
...
Ergebnisdarstellung
(Waveform-Analyzer)
Abb. 2.17 Softwaremodule eines virtuellen Labors und Prozessablauf mit Schaltplaneingabe,
Schaltkreissimulator und graphischer Ergebnisdarstellung mit Design-Hierarchie
kann aus mehreren Designs bestehen, ein Design wiederum aus mehreren Schematics, ein
Schematic verteilt sich auf ein oder mehrere Pages. Der Design Manager ist ein Project-
Browser; er stellt in einer Baumstruktur alle Design-Ressourcen dar, u. a. lassen sich
Objekte auswhlen und darauf verfgbare Methoden anwenden. Alle Voreinstellungen
(z. B. Librarypfade, Fenstergestaltung, Schriftarten und Schriftgren) sind im Setup
definiert. Die Grundvoreinstellungen werden im .ini File bzw. in der Registry festgelegt.
Im ersten Schritt muss ein Projekt ber das Men <File/New/Project> in einem, dem
Projekt zugeordneten Workspace mit der Option Analog or Mixed A/D angelegt wer-
den ( .opj). Dabei ist der Workspacepfad zu definieren. Soll auf ein existierendes Projekt
( .opj) zugegriffen werden, so ist dieses mit <File/Open/Project> zu ffnen. Die Definiti-
on der Schaltung erfolgt durch die Schaltplaneingabe in einem Designsheet (Arbeitsblatt)
eines Designs ( .dsn), bestehend aus Schematic mit zugeordneter Page. Je nach Auswahl
des Design Manager Fensters oder des Fensters zur Schaltplaneingabe erscheinen unter-
schiedliche Taskleisten mit unterschiedlichen Funktionen. Bei Auswahl des Fensters zur
Schaltplaneingabe ist eine zustzliche Taskleiste am rechten Rand verfgbar, ber die
wesentliche Funktionen zur Erstellung des Schaltplans aufgerufen werden knnen. Abbil-
dung 2.18 zeigt links die Oberflche des Design Managers, rechts die Schaltplaneingabe mit
zugehrigen Taskleisten.
Design Manager Schaltplaneingabe Taskleisten bei aktiver

(hier: inaktiv) (hier: aktiv) Schaltplaneingabe
Abb. 2.18 Orcad-Lite/PSpice-A/D Bedienoberflche: links Design-Manager mit Design-Ressourcen,

rechts Schaltplaneingabe Designsheet (Schematic Linearverst mit Page1)
Jedes Schaltkreiselement, jede Schaltkreisfunktion wird durch ein Symbol reprsen-

tiert. Symbole fr gegebene Schaltkreiselemente knnen aus einer Symbol Library ( .olb)
ausgewhlt und in das Designsheet instanziiert werden; sie werden dann zu einer Desi-
gninstanz. ber die Instanziierungsfunktion (Place Part) der Taskleiste am rechten
Rand der Schaltplaneingabe lassen sich Symbole auswhlen und instanziieren. Wird ein
Symbol aus einer Symbol Library in einem Designsheet instanziiert, so wird das Symbol zu
einer Designinstanz mit eigenem Namen (Reference bzw. Reference-Designator, z. B. R21).
Abbildung 2.19 zeigt die aktive Instanziierungsfunktion in der rechten Taskleiste und die
Auswahl einer Symbol Library (z. B. eval.olb). Dazu mssen die verwendeten Symbol Lib-
raries registriert sein. Die Registrierung erfolgt u. a. im .ini File. Eine Nachregistrierung
ist ber Add Library im Place Part Men mglich (s. Abb. 2.19).
Der Schaltplan besteht aus den instanziierten Symbolen und den Verbindungen zwischen
den Anschlusspins (Schnittstellen) der Symbole. Fr die Definition der Verbindungen steht
die Funktion Place Wire zur Verfgung. Sie befindet sich direkt unterhalb der Place
Part Funktion in der Taskleiste am rechten Rand des Fensters zur Schaltplaneingabe.
Alle instanziierten Symbole sind im Design Cache aufgelistet.
Jedem Symbol muss ein Modell zugeordnet sein. Neben den Intrinsic-Modellen eines
Schaltkreissimulators gibt es nutzerspezifische oder projektspezifische Modelle. Die Ei-
genschaften der PSpice-Modelle werden durch Modellgleichungen und Modellparameter
festgelegt. Modellparameterstze sind in einer Model Library ( .lib) abgelegt. Die Bear-
beitung eines Modellparametersatzes erfolgt mit dem Model Editor. Bestimmte Attribute
am Symbol referenzieren auf ein Modell bzw. auf einen Modellparametersatz, der in
Place Part (Instanziierung)
Abb. 2.19 Orcad-Lite/PSpice-A/D Schaltplaneingabe mit Auswahl einer Symbol Library aus der
Schaltkreisfunktionen reprsentiert durch ein Symbol instanziiert werden
einer registrierten Model Library verfgbar sein muss. Die Bearbeitung von Attributen
u. a. an Symbolen, an Symbolpins und an Verbindungsnetzen erfolgt mit dem Property
Editor.
Nach Fertigstellung der Schaltungsdefinition im Schematic wird beim Aufruf des
Simulationsprozesses zunchst die Datenbasis fr den eigentlichen Simulationsprozess auf-
bereitet, u. a. wird eine textuelle Netzliste ( .net) erstellt. Der Simulator bentigt neben der
Netzliste Angaben ber was/wie simuliert werden soll (u. a. Analyseart). Die Definition
dieser Angaben erfolgt im Simulation Profile bei Aufruf der entsprechenden Funktion zur
Festlegung des Simulation Profile ( .sim). Die ntigen Einstellungen lassen sich ber ein
Men vornehmen, s. Abb. 2.20. Konkret wird im Beispiel eine AC-Analyse ausgewhlt.
Dazu muss u. a. der Frequenzbereich und der Sweep Type (hier: logarithmisch) definiert
werden.
Nachdem alle Vorgaben vollstndig und gltig sind (Netzliste und Simulation Profile)
kann der eigentliche Simulationsprozess durchgefhrt werden. Der Start der Simula-
tion erfolgt durch Bettigung des Funktionsknopfs rechts neben der Definition des
Simulation Profile. Die Ergebnisse des Simulationsprozesses sind bei einer analogen
Schaltkreissimulation Knotenspannungen und Zweigstrme.
Alle Knotenspannungen und Zweigstrme werden vom Schaltkreissimulator in ein
Ausgabe-File ( .dat) geschrieben. Die tabellenartig vorliegenden Simulationsergebnisse
in Form der Knotenspannungen und Zweigstrme knnen nun mittels des Waveform-
Analyzers (in PSpice: Probe) graphisch dargestellt werden. Damit lassen sich Ergebnis-
spalten (Knotenspannungen und Zweigstrme) aus der Ergebnistabelle auswhlen und
Definition des Simulation Profile
Abb. 2.20 PSpice A/D: Definition des Simulation Profile
Aufruf der "Simulation Output Variables"
Abb. 2.21 Waveform-Analyzer und Auswahl von Knotenspannungen und Zweigstrmen zur
Definition eines darzustellenden Ausdrucks (Trace Expression)
zu einem gltigen Ausdruck formen, s. Abb. 2.21. Der Waveform-Analyzer ist eine Art
Tabellen-Calculator mit graphischer Darstellungsmglichkeit.
Das Ergebnis der Simulation schlielich zeigt Abb. 2.22. Die Genauigkeit der Schaltkreis-
simulation hngt von der Modellgenauigkeit der verwendeten Modelle fr die Instanzen
eines Schaltkreises ab. Effekte die in Modellen der Schaltkreiselemente nicht abgebildet
sind, lassen sich somit durch die Simulation nicht erfassen. Gegenber dem messtech-
nischen Experiment hat der Simulationsprozess den Vorteil, dass gezielt Einflussgren
auf das Schaltungsverhalten studiert werden knnen. Beispielsweise kann bei einer Transi-
Abb. 2.22 Ergebnisdarstellung des ausgewhlten Ausdrucks V(2)/V(1 +)
storschaltung speziell der Parameter Sperrschichtkapazitt auf das Schaltungsverhalten

untersucht werden. Eine derartige Separierung eines einzelnen Parameters ist im prakti-
schen Aufbau unmglich. Ein weiterer Vorteil ist, dass man an alle Knotenspannungen
und Zweigstrme ideal heran kommt, was im praktischen Aufbau so nicht gegeben
ist. Die Schaltkreissimulation dient vor allem dazu, sich ein tieferes Verstndnis ber das
Schaltungsverhalten und deren Einflussgren nach vorangegangener Abschtzanalyse zu
erarbeiten.
2.2.2 Beschreibung und Analyse einer Testanordnung
Unabhngig von den eingesetzten Werkzeugen wird die Systematik zur Beschreibung von
Schaltungen aufgezeigt, so dass eine Schaltung mit einem virtuellen Elektroniklabor
anhand einer Testanordnung verifizierbar ist. Allgemein ist bei der Schaltungsanalyse
eine dimensionierte Schaltung vorgegeben. Gesucht werden die Eigenschaften der Schal-
tung. Die Eigenschaften lassen sich u. a. charakterisieren durch das Schnittstellenverhalten
(z. B. Schnittstellenimpedanzen) und durch das bertragungsverhalten (z. B. Verstrkung
im Frequenzbereich und Zeitbereich). Im Gegensatz dazu sind bei der Schaltungssynthese
die Eigenschaften vorgegeben, gesucht ist die Dimensionierung einer Schaltung so, dass
die gewnschten Eigenschaften eingehalten werden. Basis der Schaltungssynthese ist die
Schaltungsanalyse. Eine geschlossene Synthese lsst sich in der analogen Schaltungstechnik
im Allgemeinen nur fr regulre Schaltungsstrukturen vornehmen (z. B. Filterstrukturen);
u. a. helfen Optimierungsalgorithmen regulre Schaltungsstrukturen so zu dimensionie-
ren, dass geforderte Eigenschaften erfllt sind. Dazu muss eine Zielfunktion vorgegeben
Schaltung
(S)
Signalquellen und
Modelle
Versorgungs- Testbench (M)
spannungen (E)
Schaltungsanalyse
DC - Analyse (Analyse bei f = 0);
AC - Analyse (lineare Frequenzbereichsanalyse);
TR - Analyse (Zeitbereichsanalyse).
Abb. 2.23 Prinzipielle Vorgehensweise bei der Schaltungsanalyse
werden, weiterhin sind geeignete Schaltungsparameter als Optimierungsparameter zu

definieren.
Prinzipielle Vorgehensweise bei der Schaltungsanalyse: Gegeben sei eine dimensionierte

Schaltung. Die Aufgabe ist gestellt, diese Schaltung mittels eines Schaltkreissimulators zu
analysieren. Dazu sind folgende Teilschritte erforderlich:
a) Definition der Schaltung (S) mit der Schaltplaneingabe Capture;

b) Festlegung der Modelle (M) durch Referenz auf Modelle bzw. Modellparameterstze;
c) Festlegung der Signalquellen (E) und Versorgungsspannungen mit der Schaltplanein-
gabe Capture;
d) Festlegung der Art der Analyse (DC-, AC-, TR-, Rauschanalyse) im Simulation Profile.
Die prinzipielle Vorgehensweise bei der Schaltungsanalyse per Schaltkreissimulation zeigt

Abb. 2.23. Diese Konstellation bildet eine Testanordnung bzw. eine Testbench. Die Be-
schreibung einer Schaltung (S) und deren Signalquellen (E) bzw. Versorgungsspannungen
kann erfolgen durch:
Symbolische Beschreibung mittels eines Schaltplans (z. B. mit Capture in .dsn mit
Schematic und Page);
Nutzung einer Hardwarebeschreibungssprache (z. B. VHDL-AMS: Strukturbeschrei-
bung);
Textuelle Beschreibung mittels einer Netzliste ohne Graphiksymbole (z. B. in .net).
Symbole fr Schaltkreiselemente: In der analogen Schaltungstechnik ist die symbolische

Beschreibung mittels Schaltplan blich. Jedes in einem Design verwendete Schaltkreisele-
ment, jede Schaltkreisfunktion wird durch ein Symbol reprsentiert. Abbildung 2.24
zeigt einige Symbole fr unabhngige Quellen mit Referenzbezeichner und den sichtbar
geschalteten Attributen am Symbol.
Abb. 2.24 Beispiele von Symbolen fr Spannungsquellen und Stromquellen aus der SOURCE-
Library fr die DC-, AC- und TR-Analyse mit Parametern zur Definition u. a. der ausgewhlten
Signalformen
Symbole fr Schaltkreiselemente bzw. Schaltkreisfunktionen werden aus einer Symbol

Library ausgewhlt, sie sind dann im Designsheet nach der Instanziierung als Designinstanz
gegenstndlich mit einem eigenen Referenzbezeichner (Reference bzw. Reference-
Designator). Der Referenzbezeichner kennzeichnet das jeweilige Schaltkreiselement u. a. in
der Netzliste und in der Stckliste (BOM: Bill of Material). Einige PSpice-Symbol-Libraries
( .olb) sind:
ABM Analogue Behavioral Modelling: enthlt u. a. funktional gesteuerte Quel-

len; z. B. stellt das Symbol EValue eine spannungsgesteuerte Spannungsquelle mit
einer bertragungsfunktion definiert durch einen Ausdruck (Expression) dar; GVa-
lue ist entsprechend eine funktional spannungsgesteuerte Stromquelle (s. Beispiel in
Abb. 2.13).
ANALOG: beinhaltet u. a. die Schaltkreisprimitive, wie z. B. R, L, C, T (Transmission
Lines), K (gekoppelte Elemente) und linear gesteuerte Quellen: E, G, H, F.
EVAL: enthlt physikalische Bauteile, wie z. B. die Diode 1N4148, den Transistor 2N2222
und darber hinaus digitale Bausteine wie z. B. Gatter, Flip-Flops, Register, Zhler.
SOURCE-Library: hier finden sich Symbole fr Signalquellen (Spannungsquellen und
Stromquellen), sowie Symbole fr Versorgungsspannungen.
USER: anwendungsspezifisch, enthlt die fr die Ausfhrung der Experimente erforder-
lichen Symbole, wie z. B. fr Operationsverstrker und experimentspezifische Dioden
und Transistoren.
Wie spter noch gezeigt wird hngen am Symbol und an den Symbolpins sichtbare
und unsichtbare Attribute. Attribute werden bentigt, um u. a. eine Designinstanz zu
kennzeichnen, um komponentenspezifische Eigenschaften festzulegen, wie z. B. Bauteil-
werte und um Referenzen zum Modell oder Referenzen zum Footprint auflsen zu knnen.
2.0V
V2
1.5V
1.0V
0.5V
V1
0V
0s 0.2 s 0.4 s 0.6 s 0.8 s 1.0 s
TD TR PW TF PER
Abb. 2.25 Zeitverlauf einer trapezfrmigen Impulsquelle VPULSE mit den Parametern V1, V2, TD,
TR, TF, PW, PER
Symbole fr gesteuerte Quellen: Im Gegensatz zu den funktional gesteuerten Quellen

(z. B. EValue, GValue) in der ABM-Library sind die proportional gesteuerten Quellen (E,
G, H, F) in der ANALOG-Library abgelegt. Mit funktional gesteuerten Quellen lassen sich
u. a. nichtlineare bertragungseigenschaften darstellen.
Symbole fr unabhngige Quellen (Eingangssignale und Versorgungsspan-

nungen): Abbildung 2.24 zeigt die Symbole der wichtigsten Signalquellen bzw. der
Versorgungsspannungen entnommen aus der SOURCE-Library.
In Abb. 2.25 ist beispielhaft der Zeitverlauf einer trapezfrmigen Impulsquelle aufge-
zeigt. Wie bereits dargelegt, bilden die Eingangssignale (E) zusammen mit der Schaltung
(S) eine Testanordnung. Die Aufgabenstellung definiert die Art und Weise der zu un-
tersuchenden Eigenschaften einer Schaltung. Speziell bei der TR-Analyse sind vielfltige
Testsignal- bzw. Eingangssignalformen, je nach Problemstellung, erforderlich. Die Art des
Eingangssignals wird durch das instanziierte Symbol aus der SOURCE-Symbol-Library
festgelegt. Durch Attribute am Symbol lassen sich die Signalparameter definieren; der DC-
Wert gilt fr die DC-Analyse, der AC-Wert fr die AC-Analyse. Darber hinaus ist fr die
TR-Analyse die Kurvenform (u. a. Sinusquelle VSIN : VAMPL-Amplitude, VOFF-Offset,
FREQ-Frequenz; pulsfrmige Signalquelle VPULSE: V1-Amplitude, V2-Amplitude, Ein-
schaltverzgerung TD, Anstiegszeit TR, Pulsdauer PW, Abfallzeit TF, Pulsperiode PER)
festzulegen. Wie in Abb. 2.25 fr den Zeitverlauf einer pulsfrmigen Spannungsquel-
le VPULSE, lassen sich in hnlicher Weise mit entsprechenden Attributen am jeweiligen
Abb. 2.26 Schaltung mit

Eingangssignal und a
Versorgungsspannung,
Schematicdarstellung (a) mit
zugehriger Netzliste (b)
b Design- Verbin- Attribut-Eintrge

instanz dungen in der Netzliste
C_C1 N3 N2 1u
R_RG N1 N3 100
D_D1 N2 0 D1N4148-X
R_R1 N2 N+ 4.3k
V_VB+ N+ 0 DC 5V AC 0
V_V0 N1 0 DC 0V AC 0.1V
+ SIN 0V 0.1V 10kHz 0 0 0
Symbol der Signalquelle andere Zeitverlufe von Spannungsquellen und Stromquellen

definieren und parametrisieren.
Symbolische Beschreibung einer Schaltung: In der Schaltplaneingabe werden Symbole

in das Designsheet (Arbeitsblatt) instanziiert. Ist dem Schaltkreiselement ein reales Bauteil
zugeordnet, so spricht man von einer physikalischen Instanziierung, ansonsten von ei-
ner virtuellen Instanziierung. Bei einer virtuellen Instanziierung muss in einem spteren
Prozessschritt vor Erstellung des physikalischen Layouts ein physikalisches Bauteil zugeord-
net werden. Ein reales (physikalisches) Bauteil bzw. Part ist charakterisiert u. a. durch einen
Part-Identifier, ein Datenblatt, durch das Gehuse (Package) und durch die zweidimensio-
nale Abbildung des Gehuses (Footprint) mit Anschlussflchen (Pads). Wie Symbole in das
Gehuse abgebildet werden beschreibt das Mapping. Das instanziierte Symbol wird dann zu
einer Designinstanz gekennzeichnet durch einen designspezifischen Referenz-Bezeichner
(Reference-Designator). Im Weiteren mssen die Anschlsse der Symbole verbunden wer-
den. Signalquellen werden ebenfalls in Form von Symbolen dargestellt und geeignet mit in-
stanziierten Schaltkreiselementen verbunden. Abbildung 2.26 zeigt eine Beispielschaltung.
Sie enthlt die Designinstanzen V0, VB+, RG, R1, C1 und D1, sowie die Netze N1, N2,
N3, N+ und das Groundnetz 0 des Bezugspotenzials. Dem Kondensator C1 muss zu-
nchst kein physikalisches Bauteil zugeordnet werden. Fr das Schaltungsverhalten gengt
es den Kapazittswert von 1 F anzugeben. Soll ein Boardlayout erstellt werden, ist aller-
dings zwingend vorher ein physikalisches Bauteil der Instanz C1 zuzuordnen. Im Beispiel in
Abb. 2.26 angegeben ist auch die Netzliste ( .net) als Ausgangsbasis fr die Schaltkreissimu-
lation. Die Netzliste enthlt pro Zeile eine Designinstanz. Zeilen mit + beginnend stellen
a b Cp c
R
M(R): [R; LS; LSZ; CP]
L SZ R LS L SZ
CP
L
M(L): [L; RS; CP]
L RS
CP
C
M(C): [C; RS; LS; CP]
LS C RS
M RS Li N:1
L 1 N U2 U2
N:1 : Streufaktor => 0

A
Modellparametersatz:
A RS
M(D): [IS; N; ISR; NR;
D
ID d iD IKF; RS; TT; CJ0; VJ;
K UD TT --------
- Cj
dt M; BV; IBV; NBV;
K IBVL; NBVL]
Abb. 2.27 Modelle von Schaltungselementen; a Symbol; b Ersatzschaltbildmodell; c Modellpara-

metersatz
Fortsetzungszeilen dar. Jede Designinstanz beginnt mit der Kennung (R fr Widerstnde,

C fr Kapazitten, L fr Induktivitten, D fr Dioden, Q fr Bipolartransistoren, V fr
Spannungsquellen, u. a.) gefolgt von einem Referenzbezeichner (z. B. C_C1). In der zwei-
ten Rubrik sind die den Anschlusspins des Symbols zugeordneten Netze aufgefhrt. In der
dritten Rubrik schlielich sind Attribut-Eintrge enthalten, die u. a. je nach Designinstanz
den Widerstandswert, den Kapazittswert, den Modellnamen oder Attribute zur Definition
der Kurvenform einer Signalquelle festlegen.
Modelle: Zur Schaltungsanalyse bentigt man fr jedes Schaltungselement ein fr den

jeweiligen Betriebsfrequenzbereich geeignetes Modell. Je nach Bauform ist es besonders bei
hheren Frequenzen von groer Wichtigkeit das reale Verhalten der Bauteile einschlielich
der Zufhrungsleitungen und parasitrer Effekte zu bercksichtigen. In Abb. 2.27 sind
R1
100
Abb. 2.28 Beispiel einer Designinstanz mit Intrinsic-Modell ohne Modell-Parametersatz mit dem
Instanzbezeichner R1 und dem sichtbarem Value-Attribut 100
beispielhaft Modelle fr die Bauteile R, L, C, K, D dargestellt. Die Modelle fr Dioden und

Transistoren (D, Q, J-FET, M-FET) werden in Kap. 3 behandelt. Darber hinaus gibt es
Makromodelle (s. Kap. 5) zur Beschreibung des funktionalen Verhaltens eines Schaltkreises
oder einer Schaltkreisfunktion.
Das System zur Schaltkreissimulation findet das einem Schaltkreiselement zugeord-
nete Modell ber die Modell-Referenz. In Orcad-Lite/PSpice wird die Modell-Referenz
definiert und aufgelst durch spezielle Attribute am Symbol. Der Attribut-Name: Imple-
mentation mit dem Attribut-Wert in Form des Modellnamens fr einen gltigen Modell-
Parametersatz in einer registrierten Model Library legt beispielsweise die Referenz zu dem
Modell-Parametersatz fest. In hnlicher Weise finden sich am Symbol Attribute zur Festle-
gung der Referenz zu einem Part, einem Package (Gehuse) oder einem Footprint. Die
Modell-Referenz legt in der Regel nur den Modellnamen fest. In den dem System bekann-
ten (registrierten) Model Libraries wird dann nach dem Modell mit dem Modellnamen
gesucht, um es dann in die Beschreibung des Schaltkreises einbinden zu knnen.
Bei Makromodellen wird eine Schaltungsfunktion im Wesentlichen durch funktional ge-
steuerte Quellen beschrieben. Ein Makromodell fr Linearverstrker bzw. fr Operations-
verstrker wird in Kap. 5 behandelt. Grundstzlich kennt der Schaltkreissimulator Spice
vier verschiedene Arten von Modellen fr Schaltkreiselemente bzw. Schaltkreisfunktionen:
Intrinsic-Modelle ohne Parametersatz mit Wertangabe durch das Value-Attribut am

Symbol (z. B. bei R-, L-, C-Wert). Abbildung 2.28 zeigt einen Widerstand mit dem
Instanzbezeichner R1 und dem Wert des Value-Attributs. Die Modellgleichung ist im
Simulator hart codiert. Von auen kann nur der Wert ber das Value-Attribut am
Symbol eingegeben werden. Widerstnde, Kondensatoren, Induktivitten u. a. weisen
im Allgemeinen Intrinsic-Modelle ohne Parametersatz und damit ohne parasitre
Eigenschaften auf.
Intrinsic-Modelle mit Parametersatz, hier wird ber die Modell-Referenz am Symbol
auf einen Parametersatz in einer registrierten Model Library referenziert. Die Modell-
gleichungen sind auch hier hart codiert. Dioden-Modelle und Transistor-Modelle sind
Intrinsic-Modelle mit Referenz zu einem Modell-Parametersatz. In PSpice ist der Wert
des Implementation-Attributs mit dem Modellnamen zu belegen. Der Wert des Im-
plementation Type-Attributs muss PSpice Model sein. Der Modell-Parametersatz selbst
ist in einer registrierten Model Library abzulegen. Die Registrierung erfolgt u. a. im Se-
tup oder im Simulation Profile unter dem Men Libraries. Abbildung 2.29 zeigt die
Diode 1N4148 mit dem Instanzbezeichner D1. Unter dem Modellnamen D1N4148-X ist
in einer registrierten Library .lib beispielsweise der angegebene Modell-Parametersatz
abzulegen.
D1
D1N 4148
.model D1N4148-X D(Is=0.002p N=1.0 Rs=5.5664 Ikf=44m Xti=3 Eg=1.11 +Cjo=4p
M=.3333 Vj=.5 Fc=.5 Isr=0.5n Nr=3 Bv=20 Ibv=100u Tt=11.54n)
Abb. 2.29 Beispiel einer Designinstanz D1 mit Intrinsic-Modell mit Referenz auf den angegebenen
Modell-Parametersatz D1N4148-X, abzulegen in einer .lib
RHF 1 CP
HF
RX = 1k @C F
LSZ = 10n L SZ 1 RX LS L SZ 2
LS = 2n a 1 2 3
b
CP = 10 p @L SZ @R X @L S @L SZ
Abb. 2.30 Beispiel eines Widerstandssymbols mit Referenz auf ein parametrisierbares Schematic-
Modell fr einen Widerstand mit Hochfrequenzeigenschaften
***** HF-Widerstand
RHF 1 .SUBCKT RHF a b
+ PARAMS: RX=1k LSZ=10n LS=2n CP=10p
HF LSZ1 a 1 {LSZ}
RX = 1k RX 1 2 {RX}
LSZ = 10n LS 2 3 {LS}
LS = 2n LSZ2 3 b {LSZ}
CP = 10 p CP 1 3 {CP}
.ENDS RHF
Abb. 2.31 Beispiel eines Widerstandssymbols mit Referenz auf ein parametrisierbares Subcircuit-
Modell fr einen Widerstand mit Hochfrequenzeigenschaften
Schematic-Modelle, das sind symbolisch beschriebene Ersatzschaltbilder. In Abb. 2.30

ist fr den Widerstand RHF1 ein Ersatzschaltbild-Modell dargestellt. Die Auflsung
der Referenz vom Symbol auf die Ersatzschaltung ermglichen die Implementation-
Attribute am Symbol. Im Beispiel ist die Ersatzschaltung parametrisierbar. Die Werte
der Ersatzschaltbildelemente werden ber Attribute am Symbol definiert. Die in Kap. 5
eingefhrten Makromodelle sind u. a. symbolisch beschriebene Ersatzschaltbildmodelle.
Subcircuit-Modelle, das sind textuell beschriebene Ersatzschaltbilder. Im Beispiel
von Abb. 2.31 beschreibt eine textuell dargestellte parametrisierbare Subcircuit-
Beschreibung die dem Widerstand zugeordnete Ersatzschaltung. ber die Imple-
mentation-Attribute am Symbol wird auf das Subcircuit-Model in einer registrierten
Model Library .lib referenziert. Textuell beschriebene Ersatzschaltbilder sind leichter
austauschbar, weil ohne systemspezifische Graphik.
Attribute an Symbolen: Wichtig fr das Verstndnis von rechnergesttzten Entwurfsme-

thoden ist das Attribut-Konzept. Allgemein lassen sich an Objekte (u. a. Symbolkrper,
Symbolpins, Netze) Attribute anfgen, um Eigenschaften und Merkmale von Objek-
ten zu definieren, die u. a. zur Identifikation, zur Kennzeichnung, zur Auflsung
Attribut-Name Attribut-Wert
R1 Reference R1
Value 100
PSpice Template R^@REFDES %1 %2 @VALUE
100 ... ...
Abb. 2.32 Beispiel von Attributen am Symbol fr einen Widerstand
Reference D1
Value -
D1 Implementation D1N4148-X
Implementation Path -
Implementation Type PSpice Model
D1N 4148 PSpice Template D^@REFDES %1 %2 @MODEL
... ...
Abb. 2.33 Beispiel von Attributen am Symbol einer Diode mit Referenz auf einen Modell-
Parametersatz mit dem Namen D1N4148-X
von Referenzen zu anderen Objekten und zur Steuerung nachgeordneter Prozesse oder
fr Check-Funktionen in nachgeordneten Prozessen bentigt und verwendet werden.
Ein Attribut (auch Property genannt) hat einen Attribut-Eigner (z. B. Symbolkrper),
einen Attribut-Identifier (auch Attribut-Name genannt) und einen Attribut-Wert. Viele
Attribute von Objekten sind im Schaltplan nicht sichtbar, um die Lesbarkeit des Schalt-
plans nicht zu beeintrchtigen. Attribute werden wiederum durch Attribute charakterisiert,
um deren Eigenschaften (Typ, Darstellungsart: Font, Ausrichtung, Lage im Bezug
zum Eigner, Sichtbarkeit, u. a.) festzulegen. Die Festlegung der Attribute erfolgt oft
ber ein Attribut-Dictionary. Mit dem Value-Attribut wird der Bauteilwert fr ein
Intrinsic-Modell ohne Referenz auf einen Modell-Parametersatz festgelegt. Das PSpice
Template-Attribut steuert den Eintrag von Attributen und die Formatierung des Eintrags
in die Netzliste (s. Netzliste in Abb. 2.26). Schlielich dienen das Implementation-Attribut
(auch Model -Attribut genannt), das Implementation Path-Attribut und das Imple-
mentation Type-Attribut zur Auflsung der Referenz zu einem Modell-Parametersatz,
einem Schematic-Modell oder zu einem Subcircuit-Modell. Weitere Attribute werden
u. a. zur Auflsung der Referenz zu einem physikalischen Part oder zu einem Foot-
print fr die Erstellung des Layouts bentigt. Im Folgenden sind einige Symbole dargestellt
mit Angabe der wichtigsten Attribute u. a. zur Auflsung der Modell-Referenz fr die
Schaltkreissimulation. Wie bereits erwhnt, sind nicht alle Attribute am Symbol sichtbar;
viele sind versteckt angefgt, sie werden erst sichtbar bei Auswahl des Attribut-Eigners
und Aufruf des Attribut-Editors. In Abb. 2.32 sind wichtige Attribute an einem Standard-
Widerstand ohne Referenz auf ein Modell dargestellt. Der Widerstand referenziert auf
ein Intrinsic-Modell und verwendet keinen Modellparametersatz. Aufgrund des PSpice-
Template Attributs wird folgender Eintrag in die Netzliste: R_<Wert Reference-Attr.>
<Netzname an Pin1> <Netzname an Pin2> <Wert Value-Attr.> generiert.
Wichtige Attribute einer Diode mit Referenz auf einen Modell-Parametersatz sind in
Abb. 2.33 dargestellt. Das Value-Attribut bleibt unbesetzt, es wird nicht ausgewertet.
Reference RHF1
Value -
RHF 1 Implementation RHF-Schematic-Model
HF Implementation Path .\RHF1\RHF-SCHEMATIC-MODEL.dsn
Implementation Type Schematic View
RX = 1k PSpice Template -
LSZ = 10n RX 1k
LS = 2n LS 2n
CP = 10 p LSZ 10n
CP 10p
... ...
Abb. 2.34 Beispiel von Attributen eines speziellen Widerstandssymbols mit Referenz auf ein
Schematic-Modell mit dem Namen RHF-Schematic-Model fr einen Widerstand mit Hochfre-
quenzeigenschaften. Achtung: die Pin-Namen am Symbol mssen konsistent zu den Pin-Namen im
Schematic-Modell sein
Die Festlegung der Modell-Referenz erfolgt durch die drei Attribute Implementation,
Implementation Path und Implementation Type. Bei Referenz zu einem Modell-
Parametersatz in einer dem System bereits bekannten Model Library wird der Wert des
Implementation Path Attributs nicht ausgewertet. Bei gegebenem Namen des Modell-
Parametersatzes (Wert des Implementation-Attributs) sucht das System automatisch
nach Modell-Parameterstzen mit dem definierten Namen in allen registrierten Model
Libraries. Eine Registrierung einer Model Library kann unter dem Menpunkt Librari-
es im Simulation Profile erfolgen. Zunchst wird in Model Libraries des Workspaces
gesucht, sodann in den brigen registrierten Model Libraries. Enthlt keine dem System
bekannte (registrierte) Model Library einen Modell-Parametersatz mit dem angegebenen
Namen, so erfolgt eine Fehlermeldung. Zur Beschleunigung der Suche wird ein Suchin-
dex ( .ind) automatisch aufgebaut, in dem alle Namen der Modell-Parameterstze in den
registrierten Model Libraries erfasst sind.
Aufgrund des PSpice Template Attributs wird mit D @REFDES nach der Kennung D
fr die Diode der aktuelle Wert des Reference-Attributs in die Netzliste eingetragen.
Sodann folgen in der Netzliste die Netznamen an Pin1 und Pin2. Mit @MODEL erfolgt
an dieser Stelle der Eintrag des aktuellen Werts des Implementation-Attributs in die
Netzliste.
Parametrisierbare Schematic- und Subcircuit-Modelle: Fr parametrisierbare

Schematic-Modelle oder Subcircuit-Modelle mssen zustzlich am Symbol Attribu-
te fr Modellparameter angefgt werden. In der Modelldefinition (s. Abb. 2.30, 2.31) sind
Platzhalter (z. B. @RX, @LS, @LSZ, @CP bzw. {RX}, {LS}, {LSZ}, {CP}) eingefhrt fr Werte
von Modell-Parametern, die von Attributen an der Designinstanz am Symbol aktuell besetzt
werden. Damit lassen sich bei Mehrfachinstanziierungen des Symbols in einem Design an
jeder Designinstanz unterschiedliche Werte von Modell-Parametern festlegen, bei Verwen-
dung eines gemeinsamen Modells. Abbildung 2.34 zeigt ein spezielles Widerstandssymbol
mit Referenz auf ein parametrisierbares Schematic-Modell und den dafr erforderlichen
Attributen. Der Wert des Implementation-Attributs muss mit dem Schematic-Namen
Reference RHF1
Value -
Implementation RHF
RHF 1 Implementation Path -
HF Implementation Type PSpice Model
RX = 1k PSpice Template X^@REFDES %a %b @MODEL
PARAMS: RX=@RX LS=@LS
LSZ = 10n CP=@CP LSZ=@LSZ
LS = 2n RX 1k
CP = 10 p LS 2n
LSZ 10n
CP 10p
Abb. 2.35 Beispiel von Attributen eines speziellen Widerstandssymbols mit Referenz auf ein
Subcircuit-Modell fr einen Widerstand mit Hochfrequenzeigenschaften. Achtung: die Pin-Namen
a und b am Symbol mssen konsistent zu den Pin-Namen im Modell (s. Abb. 2.31) und im
Template-Attributeintrag sein
der Modellbeschreibung belegt sein. Im Implementation-Path-Attribut wird der Pfad

zum Designsheet ( .dsn) des Schematic-Modells festgelegt. Das Beispiel verwendet mit .\
eine relative Pfadangabe, relativ zum Workspace. Das Schematic-Modell ist demnach im
Unterverzeichnis RHF1 vom Workspace abzulegen. Im Implementation-Type-Attribut
ist der Typ mit Schematic-View zu besetzen. Das Value- und das PSpice-Template-
Attribut ist hier nicht relevant, es wird nicht ausgewertet. Speziell bei Schematic-Modellen
und Subcircuit-Modellen ist auf die Konsistenz der Pin-Namen am Symbol, in der
Modell-Definition und im PSpice Template-Attribut zu achten. Pin-Namen am Symbol
sind Attribute, deren Eigner der Pin am Symbol ist, nicht der Symbolkrper.
In Abb. 2.35 ist ein spezielles Widerstandssymbol dargestellt mit Referenz auf ein
Subcircuit-Modell. Aus dem Bild sind die dafr erforderlichen Attribute zu entnehmen.
Wichtig dabei ist auch hier insbesondere das PSpice Template-Attribut, es steuert und
formatiert den Eintrag verfgbarer Attribute in die Netzliste. Eine Subcircuit-Instanz
beginnt mit der Kennung X gefolgt vom Reference-Designator. Im Weiteren ms-
sen die Parameter des Modells definiert werden. ber @MODEL wird der Wert des
Implementation-Attribut und damit der Name des Subcircuit-Modells in die Netzliste
eingetragen.
Zusammenfassung: Ein genaues Verstndnis des Attribut-Konzeptes von Design-

Objekten in rechnergesttzten Entwurfsmethoden ist unverzichtbar fr das erfolgreiche
Arbeiten mit den Designwerkzeugen. Wichtig fr die Schaltkreissimulation ist eine korrek-
te Netzliste. Mit dem PSpice-Template-Attribut wird der Eintrag von Attributen in die
Netzliste gesteuert.
2.2.3 DC/AC/TR-Analyse dargestellt an einer Beispielschaltung
Anhand von sehr einfachen Beispielschaltungen wird in die Analysemethodik des Schalt-
kreissimulators PSpice eingefhrt. Dabei geht es um ein grundstzliches Verstndnis
darber was hinter dem Bildschirm bei der Schaltkreissimulation abluft. Ohne ein
Abb. 2.36 Einfache UB

nichtlineare Schaltung mit der
Mglichkeit der Einstellung R1
eines Arbeitspunktes RG C1 4 3k
ID
100 1
U0 D1 UD
grundstzliches Verstndnis der zugrundeliegenden Verfahren knnen die Methoden und

deren Steuerparameter nicht richtig gewhlt und definiert werden. Der Aufwand fr die
Schaltungsanalyse hngt von der Schaltungsart und Analyseart ab. Prinzipiell lassen sich
Schaltungen einteilen in:
Lineare Schaltungen: z. B. passive Filterschaltungen mit R, L, C, lineare bertrager.

Linearisierte Schaltungen: Das sind im Grunde nichtlineare Schaltungen, die im Ar-
beitspunkt linearisiert werden. Der Arbeitspunkt wird durch eine DC-Analyse bestimmt.
Die Linearisierung gilt im Allgemeinen nur fr einen kleinen Aussteuerbereich um
den Betriebspunkt bzw. Arbeitspunkt. Damit knnen Schaltungen im Frequenzbe-
reich mit den herkmmlichen Methoden fr lineare Schaltungen (komplexe Rech-
nung, Bodediagramm, Laplace-Transformation) berechnet werden. Abbildung 2.38
verdeutlicht die Vorgehensweise bei einer AC-Analyse von linearisierten Schaltungen
im Frequenzbereich. Ein wichtiges Werkzeug u. a. zur Veranschaulichung des Fre-
quenzgangverhaltens einer Schaltung ist das Bodediagramm. Fr lineare Schaltungen
anwendbar ist auch die Laplace-Transformation, um vom Frequenzbereichsverhalten
auf das Zeitbereichsverhalten schlieen zu knnen.
Beispiel zur Linearisierung von nichtlinearen Schaltungen: Im Arbeitspunkt (nach DC-

Analyse) werden alle nichtlinearen Kennlinien linearisiert (Taylor-Reihe erster Ordnung
mit konstantem Term und linearem Term). Die Linearisierung und Aufteilung in eine DC-
Lsung und in eine AC-Lsung veranschaulicht das Beispiel in Abb. 2.36. Im Flussbereich
gilt nherungsweise fr die Diode:

UD
ID = IS exp 1 = ID(A) + UD /rD . (2.1)
N UT
Dabei ist rD der differenzielle Widerstand der Diode im Arbeitspunkt (s. Gl. in Abb. 2.37).
DC-Lsung und AC-Lsung lassen sich getrennt ermitteln. Die Gesamtlsung entsteht
durch berlagerung der Teillsungen.
Das Verhalten der Beschaltung und der Diode bei DC-Analyse ergibt sich aus:
UB UD
1) ID = ;
R1 (2.2)
2) ID = f (UD ).
ID Linearisierung im A AC
UB i = I D + iD
-------- AC Arbeitspunkt:
R1 ID A
rD = U T I D
A
ID AC
UD
A
UD UB
UD t
uD
t
Abb. 2.37 Graphische Lsung zur Arbeitspunktbestimmung der Diodenschaltung mit Wechsel-
spannungsaussteuerung im Arbeitspunkt
Schaltung
(S)
Versorgungs- DC -Modelle
spannungen (M(DC))
DC - Analyse
ergibt Arbeitspunkt
N
Lineare
Schaltung
Linearisierung im
Arbeitspunkt
J
Sinusfrmige AC - Modelle (M (AC))

Signale nach Linearisierung
AC - Analyse:
Verstrkung
Ein-/Ausgangs-
Widerstand
Abb. 2.38 Vorgehensweise bei der AC Analyse; die AC-Analyse ist eine lineare Analyse
Damit sind zwei Bestimmungsgleichungen fr zwei Unbekannte ID , UD gegeben. Ist of-

fensichtlich die Diode im Flussbereich betrieben, so reduziert sich mit UD = 0,7 V das
Gleichungssystem auf eine Bestimmungsgleichung (Gleichung 1) von (2.2)) fr den gesuch-
ten Arbeitspunkt ID(A) . Im Arbeitspunkt kann eine Linearisierung der nichtlinearen Schal-
tung vorgenommen und eine lineare AC-Analyse durchgefhrt werden. Abbildung 2.37
veranschaulicht die Arbeitspunktbestimmung anhand einer graphischen Lsung.
Nichtlineare Schaltungen: Speziell bei Grosignalaussteuerungen oder bei Schaltungen,

deren Schaltungsfunktion die Nichtlinearitt voraussetzt, muss das nichtlineare Verhal-
ten der Schaltungselemente bercksichtigt werden. Die Berechnung des dynamischen
Verhaltens von nichtlinearen Schaltungen durch die TR-Analyse ist im Allgemeinen sehr
aufwndig. Erforderlich ist die zeitkontinuierliche Lsung nichtlinearer Differenzialglei-
chungssysteme. Dies realisiert ein Simulator zu diskreten Zeitpunkten so, dass Lsungen
fr zeitkontinuierliche Vorgnge mit hinreichender Genauigkeit zu diesen ausgewhlten
Zeitpunkten ermittelt und dargestellt werden knnen.
Bei der Abschtzung des Schaltungsverhaltens begngt man sich hufig damit, die Ab-
schtzwerte des eingeschwungenen Zustands von Ausgleichsvorgngen zu ermitteln. Das
dynamische bergangsverhalten kann oft nur sehr nherungsweise abgeschtzt werden.
Nur bei linearen oder linearisierten Schaltungen lsst sich fr eine Induktivitt jL und
fr eine Kapazitt 1/jC (AC-Analyse) bei harmonischer Anregung schreiben es kann die
komplexe Rechnung angewandt werden. Ansonsten muss fr den Zusammenhang zwischen
Spannung und Strom fr eine Induktivitt uL = L (diL /dt) bzw. fr eine Kapazitt iC =
C (duC /dt) (TR-Analyse) geschrieben werden. Eine Analyse nichtlinearer Schaltungen im
Frequenzbereich ist allgemein mit Spice-basierten Simulatoren nicht mglich. Nichtlineare
Eigenschaften lassen sich im Frequenzbereich im eingeschwungenen Zustand z. B. mit der
Harmonic Balance Methode ermitteln (in PSpice nicht verfgbar). Signalquellen erzeugen
dabei diskrete Frequenzen (Frequenzspektrum) an jedem Netzknoten. Daraus lassen sich
Verzerrungen aufgrund von Nichtlinearitten ermitteln.
Anhand einer einfachen Beispielschaltung sollen die drei wichtigsten Analysearten mit
PSpice durchgefhrt werden. Die Diode D1 bringt eine Nichtlinearitt ein, insofern handelt
es sich in der Beispielschaltung um eine nichtlineare Schaltung. Als erstes wird eine DC-
Analyse zur Bestimmung des Arbeitspunktes der gegebenen Schaltung durchgefhrt.
DC-Analyse am Beispiel: Die DC-Analyse ermittelt das statische Verhalten von Schal-
tungen (s. Abb. 2.39). Mgliche Kapazitten bleiben unbercksichtigt, Induktivitten
stellen einen Kurzschluss dar. Im konkreten Beispiel wurde der Wert des DC-Attributs
der Signalquelle auf 1,7 V gendert.
Die Festlegung der Analyseart erfolgt im Simulation Profile (s. Abb. 2.39). Im dann
erscheinenden Menpunkt Simulation Settings zur Einstellung der Analyseart ist die
Analyse Bias Point gem Abb. 2.39 einzustellen. Im Abb. 2.39 ist das Ergebnis der
Arbeitspunktbestimmung in der Schaltung dargestellt. Zur Einblendung der DC-Werte
der Knotenspannungen und Zweigstrme ist im Schaltplan in der Taskleiste V bzw. I
zu aktivieren.
Funktionsknpfe zur Darstellung der Knoten-

spannungen und Zweigstrme im Schaltplan
Abb. 2.39 Designbeispiel: Arbeitspunktbestimmung Bias Point
Abb. 2.40 Schaltplan: nderung des Widerstandswertes nderung des Value-Attributes
Experiment 2.2-2: ErstesDesign_mit_Vorstrom DCAnalyse mit Ermittlung des

Arbeitspunktes; Auswahl und Einstellung des Simulation Profile.
In der gegebenen Beispielschaltung soll nun der Widerstand R1 von 100 auf 200
gendert werden. Dazu ist das Value-Attribut am Symbol des Widerstandes neu zu de-
finieren (s. Abb. 2.40). Mit Doppelklick der linken Maustaste auf das Value-Attribut am
Symbol erscheint ein Men zur nderung des Value-Attributes. Nach Eintrag des neuen
Widerstandswertes wird das Men mit OK abgeschlossen. Der neue Wert ist dann gltig.
AC-Analyse am Beispiel: Die Einstellungen zur AC-Analyse sind in Abb. 2.41 dargestellt.
Im Beispiel ist der DC-Wert der Eingangsspannung V1(DC) = 1,8 V, also wird die Diode im
Abb. 2.41 Zur Festlegung der AC-Analyse der Beispielschaltung: Frequenzbereich von 100 Hz bis
100 MHz; Sweep-Mode: Dekadisch mit 21 Punkten pro Dekade
Experiment 2.2-3: ErstesDesign_mit_Vorstrom Auswahl und Einstellung des Simula-

tion Profile fr AC-Analyse; zur Festlegung der AC-Analyse ist der Frequenzbereich und
der Sweep-Mode zu definieren.
Flussbereich betrieben. Der Strom im Arbeitspunkt betrgt bei R1 = 200 ca. 5 mA. Im
Arbeitspunkt des Flussbereichs der Diode D1 erfolgt dann die Linearisierung (s. Abb. 2.37).
Das setzt allerdings auch voraus, dass um den Arbeitspunkt entsprechend nur mit kleinen
Signalamplituden ausgesteuert wird. Signalverzerrungen knnen dabei nicht bercksichtigt
werden.
Im Arbeitspunkt der Diode mit einem Arbeitspunktstrom von ca. 5 mA betrgt der
differenzielle Widerstand ca. rD = UT /ID(A) = 5 . Unter Bercksichtigung des Bahnwider-
standes RS von 5,6 ergibt sich im unteren Frequenzbereich an der Diode ein Span-
nungsabfall von ca. 5 mV bei einer Signalamplitude von 100 mV. Bei hheren Frequenzen
schliet die Diffusionskapazitt CD den differenziellen Widerstand rD kurz, es verbleibt der
Bahnwiderstand RS von ca. 5,6 (siehe Ergebnis der AC-Analyse im Experiment).
TR-Analyse am Beispiel: Aufwndiger ist die TR-Analyse zur Ermittlung des zeitlichen
Momentanwerts von Knotenspannungen und Zweigstrmen. Im Prinzip sind nichtlinea-
re Differenzialgleichungssysteme fr diskrete Zeitpunkte zu lsen. Als Parameter fr die
Transientenanalyse ist der zu analysierende Zeitbereich, die Auflsung und die maximale
Zeitschrittweite anzugeben.
Im Beispiel in Abb. 2.42 weist das Eingangssignal einen sinusfrmigen Verlauf mit 1
V Amplitude und einem DC-Wert von 0,7 V auf. Die positiven Signalamplituden steuern
die Diode in den Flussbereich aus. Allerdings ist der Strom im Flussbereich durch den
Vorwiderstand begrenzt. Der maximale Flussstrom bei einer Signalamplitude von 1 V
betrgt hier ca. 10 mA. Fr Aussteuerungen unterhalb der Schwellspannung ist die Diode
gesperrt, es fliet der Sperrstrom. Das Ergebnis der TR-Analyse zeigt Abb. 2.42 unten.
100
10mA
I D1
0A
-10mA
2.0V
u1
1.0V
u2
0V
0s 100 s 200 s 300 s 400 s 500 s
Abb. 2.42 Zur Festlegung der TR-Analyse mit Ergebnisdarstellung
Experiment 2.2-4: ErstesDesign_mit_Vorstrom Auswahl und Einstellung des Simula-

tion Profile fr TR-Analyse.
TR-Analyse allgemein: Zur Vermittlung eines Grundverstndnisses soll das numerische

Lsungsverfahren fr nichtlineare Schaltungen skizziert werden.
Dem Schaltkreissimulator PSpice liegt als Verfahren zur Lsung nichtlinearer Differen-
zialgleichungssysteme die MNA-Methode (MNA: Modified Nodal Analysis) zugrunde. Der
grundlegende Algorithmus des Lsungsverfahrens fr nichtlineare Differenzialgleichungs-
systeme im Zeitbereich ist in Abb. 2.43 skizziert. Der Anwender eines Schaltkreissimulators
sollte eine Vorstellung von dem zugrundeliegenden numerischen Lsungsverfahren haben.
Aus dem skizzierten Algorithmus zur quasi zeitkontinuierlichen Lsung eines Netzwerks
nach der MNA-Methode gewinnt man ein Grundverstndnis fr das zugrunde liegende
Lsungsverfahren bei der TR-Analyse. Allgemein muss klar sein, dass bei ungeeigneten Mo-
dellen oder der Vorgabe von nicht passend gewhlten Steuerparametern die Lsung falsch
sein kann. Um so mehr ist eine Problemabschtzung durch den Anwender unverzichtbar.
Festlegungen: Schaltung: (S), Eingangssignale: (E) definiert in *.net;

Modelle definiert in *.lib;
TR-Analyse Zeitsteuerung: hmax, Tmax; definiert in *.sim;
Ergebnisse: Knotenpotenziale, Zweigstrme: z(tn) = [V(tn),I(tn)].
Anmerkungen: n: Zeitschritt, i: Iterationsschritt.
DC-Lsung: BEGIN Schaltkreisanalyse von (S, E, hmax, Tmax):
1
Lsung bei t = 0; z0 = Anfangsbedingungen;
BEGIN i = 0
Repeat
i = i + 1;
Aufstellen der Netzwerkmatrix A und der Erregung b
mit Linearisierung der Modellgleichungen;
i
iterative Lsung von A z 0 = b;
i i+1
Until z 0 z 0 Eps
END
END
Zeitschleife BEGIN t = h 1 ; n = 1;
TR-Lsung:
FOR t T max DO
BEGIN i = 0
Repeat
i = i + 1;
Aufstellen der Netzwerkmatrix A und der Erregung b
mit Linearisierung der Modellgleichungen;
i
iterative Lsung von A z n = b;
i i+1
Until z n z n Eps
END
Bestimmung von hn;
t n + 1 = t n + hn ; n = n + 1;
END
Abb. 2.43 Algorithmus zur quasi zeitkontinuierlichen Lsung eines Netzwerks nach der MNA-
Methode
Das gegebene Netzwerkproblem wird zeitdiskret zu den Zeitpunkten tn gelst. Die

Schrittweitensteuerung erfolgt ber die Zeitschrittweite hn . Zunchst wird das Netz-
werkproblem bei t = 0 unter Bercksichtigung von Anfangsbedingungen von Netzwerk-
elementen (Initial Conditions) gelst (DC-Lsung). Anfangsbedingungen lassen sich bei-
spielsweise an einem Kondensator in Form einer Spannung oder an einer Induktivitt in
Form eines Stromes angeben. Die Festlegung erfolgt mittels eines Instanz-Attributs am
jeweiligen Symbol. Fr jeden diskreten zeitlichen Momentanwert tn ist das nichtlineare
Netzwerkproblem iterativ zu lsen, bis der Lsungsvektor |zn(i) zn(i+1) | < Eps eine gege-
bene Abbruchschranke unterschreitet. Der Lsungsvektor beinhaltet die Knotenpotenziale
und Zweigstrme einer gegebenen Schaltung. Nichtlinearitten werden fr jeden Iterati-
V(t)
hn h max t
tn tn + 1
Abb. 2.44 Zur adaptiven Schrittweitensteuerung bei numerischen Lsungsverfahren
Abb. 2.45 Einfaches Beispiel

zur Aufstellung der C1
Netzwerkmatrix: Formulierung
von Knoten-
1 R2 2
Admittanzgleichungen
entsprechend der
I0
Knotenpunktgleichungen fr R1 D1 C2
Knoten 1 und 2
onsschritt i linearisiert, so dass im Prinzip das nichtlineare Differenzialgleichungssystem in

ein lineares Gleichungssystem A zn(i) = b bergefhrt wird.
Bei adaptiver Schrittweitensteuerung hngt die Zeitschrittweite hn von der nderungs-
geschwindigkeit der Signale ab. Oft wird eine Maximalschrittweite (hmax : Maximum Step
Size) vorgegeben, um zu verhindern, dass kurzzeitige schnelle nderungen bersprun-
gen werden. Die adaptive Schrittweitensteuerung veranschaulicht Abb. 2.44. Nicht alle
ermittelten Lsungsvektoren werden in den Ergebnisspeicher ( .dat) eingetragen; Print-
Step bestimmt in welchen zeitlichen Abstnden Lsungsvektoren in den Ergebnisspeicher
eingetragen werden. Die Schrittweitensteuerung der zeitdiskreten Lsung stellt ein be-
sonderes Problem dar. Wenn sich die Signale des zugrundeliegenden Netzwerks langsam
ndern, kann die Schrittweite gro gewhlt werden. Bei schnellen Signalnderungen ist die
Schrittweite vom System automatisch geeignet zu reduzieren. Wie schon dargelegt, kann
der Anwender eine maximale Schrittweite hmax vorgeben, um zu vermeiden, dass bei der
automatischen Steuerung schnelle Signalnderungen bersprungen werden.
Zur Veranschaulichung der Aufstellung der Netzwerkmatrix wird ein Beispiel betrachtet.
Das Beispiel in Abb. 2.45 enthlt mit der Diode D1 ein nichtlineares Schaltkreiselement.
Die Netzwerkgleichung fr die Kapazitt C1 lautet im Zeitbereich mit dt = hn fr den
Strombeitrag der Kapazitt an Knoten 1 und Knoten 2:

C1 C1 C1
hn U
hn
V1 C1 ,n1
duC1 = hn
i C1 = C1 ;
C1
; A z (i) = b.
dt C1 V C1 n
2 UC1 ,n1
hn hn hn
(2.3)
ID
I eq
D g eq UD i i i i
g eq U D n + I eq n = I D n;
ID
ID = f UD
i
ID
i d
g eq = f UD ;
dU i
UD
i UD
UD i i i i
I eq = f U D g eq U D ;
i
I eq
Abb. 2.46 Zur Linearisierung der Diode mit ID = f(UD ) im Flussbereich
Nichtlineare Schaltkreiselemente, wie z. B. Dioden mssen linearisiert werden. Abbil-

dung 2.46 zeigt die prinzipielle Vorgehensweise bei einem Iterationsschritt i zu einem
Zeitschritt n.
Zum Zeitschritt n sind die Knotenspannungen Vn 1 bzw. Zweigstrme In 1 des Zeit-
schritts n 1 als gegeben vorauszusetzen. Im Iterationsschritt i wird die Diode durch
(i) (i)
einen Diodenstrom Ieq,D1 und durch die Steilheit geq,D1 dargestellt (siehe Linearisierung der
Diode D1 in Abb. 2.46). Damit erhlt man fr die Beispielschaltung folgende Knoten-
Admittanzgleichungen entsprechend der Knotenpunktgleichungen fr die Netzknoten 1
und 2:
C1 C1
G1 + G2 + G2
hn hn

V1

C1 C C V2
(i) 1 2
G2 G2 + geq,D1 + +
hn hn hn
C1
I0 + UC1 ,n1
hn

= . (2.4)
C1 C2
(i)
Ieq,D1 UC1 ,n1 + UC2, n1
hn hn
g(z)
1
1 g 1 2
g z = z z
z
z(2) z(3)
0 z(4) z
z(1)
Abb. 2.47 Newton-Methode zur Lsung eines nichtlinearen Gleichungssystems
Im Allgemeinen lsst sich u. a. nach der Newton-Methode fr eine nichtlineare Gleichung

g(z) nach endlich vielen Iterationsschritten die Nullstelle von g(z) finden. In Abb. 2.47
ist beispielhaft eine nichtlineare Gleichung skizziert mit dem Verfahren zur iterativen
Bestimmung der Lsung g(z) = 0.
Das Aufstellen der Netzwerkmatrix wird ber die Netzliste gesteuert. Jedes Schalt-
kreiselement wird entsprechend seiner Anbindung an die Netzwerkknoten in die Netzwerk-
matrix eingetragen. Abbildung 2.48 zeigt einige Schaltkreiselemente und deren Vorschrift
zur Eintragung in die Netzwerkmatrix gem der Stellung im Netzwerk. Probleme er-
geben sich bei einigen Schaltkreiselementen, wie z. B. einer Spannungsquelle oder auch
bei Induktivitten. Neben der Formulierung der Netzwerkgleichungen in Form der
Knoten-Admittanzgleichungen (Abb. 2.48) als Knotenpunktgleichungen, gibt es die For-
mulierung der Netzwerkgleichungen mittels Maschen- Impedanzgleichungen gem den
Maschengleichungen von Zweigen.
Whrend Knoten-Admittanzgleichungen im Lsungsvektor die gesuchten Kno-
tenpotenziale enthalten, befinden sich bei den Maschen-Impedanzgleichungen die
Zweigstrme des Schaltkreiselementes im Lsungsvektor als unabhngige Vernderliche.
Spannungsquellen und Induktivitten werden beispielsweise in Form der Maschen-
Impedanzgleichungen in die Netzwerkmatrix eingetragen. Abbildung 2.48 zeigt fr einige
ausgewhlte Schaltkreiselemente die Eintrge in die Netzwerkmatrix in Form von Knoten-
Admittanzgleichungen bzw. in Form von Maschen-Impedanzgleichungen. Auf der
rechten Seite der Netzwerkgleichungen (RHS) in Abb. 2.48 sind bekannte Gren, bzw.
j
I1 n I2 n I3 n I4 n I5 n
R C L V0 I0
1 2 3 4 5
Knoten-Admittanzgleichungen Maschen-Impedanzgleichungen
Element
V J V J
typen
I E I E
Vj,n V1,n RHS Vj,n V1,n I1,n RHS

Lj 1/R -1/R Lj 1
R
L1 -1/R 1/R L1 -1
W1 1 -1 -R
Vj,n V2,n RHS

C- C C- U
Lj ----- ------ -----
hn hn hn C, n 1
C
C-
L2 ----- C-
----- C- U
-----
hn hn hn C, n 1
Vj,n V3,n I3,n RHS

Lj 1
L L3 -1
W3 1 L-
-1 ----- L- I
-----
hn h n L, n 1
Vj,n V4,n I4,n RHS

Lj 1
V0 L4 -1
W4 1 -1 V0
Vj,n V5,n RHS

I0 Lj I0
L5 -I0
Abb. 2.48 Knoten-Admittanzgleichungen und Maschen-Impedanzgleichungen fr ausgewhlte

Schaltkreiselemente und deren Eintragung in die Netzwerkmatrix gem der Stellung im Netzwerk;
RHS: rechte Seite der Gleichung; Lj, L1, L2, . . . : Knoten-Admittanzgleichungen; W1, W2, . . . :
Maschen-Impedanzgleichungen
Gren, die aus dem vorhergehenden Zeitschritt bekannt sind. Das MNA-Verfahren er-
laubt beide Eintragungsmglichkeiten. Somit stellen sich nicht die erwhnten Probleme fr
z. B. Spannungsquellen. Darber hinaus lassen sich gesteuerte Quellen in hnlicher Weise
in die Netzwerkmatrix eintragen.
Zur Veranschaulichung der Bildung von Maschen-Impedanzgleichungen soll in der
Beispielschaltung in Abb. 2.45 die Stromquelle durch eine Spannungsquelle mit der
Spannung U0 und dem Zweigstrom I0 (in die Quelle flieend) ersetzt werden. Die zwei vor-
handenen Knoten-Admittanzgleichungen sind um eine Maschen-Impedanzgleichung
zu ergnzen. Nach entsprechender Umformung erhlt man das nachstehend skizzierte
Gleichungssystem fr das Testbeispiel.
C1 C1
G + G2 + G2 1
1 hn hn V1

G C1 (i)
G2 + geq,D1 +
C1
+
C2
0 V2
2
hn hn hn
I0
1 0 0
C1
UC1 ,n1
hn

= I (i) C1 U C2
UC2 ,n1 . (2.5)
eq,D1 h C1 ,n1 +
n h n
U0
Die hier gezeigten einfachen Beispiele mgen aufzeigen, wie die Schaltkreissimulation
vonstatten geht und welcher Aufwand sich dabei hinter dem Bildschirm verbirgt. Selbst-
verstndlich ist diese kompakte Darstellung nur ein erster Einstieg in die numerische
Analyse von nichtlinearen Schaltkreisen.
2.3 Abschtzanalyse
2.3.1 Zur Systematik bei der Abschtzanalyse
Ziel und Zweck der Abschtzanalyse ist es, die geeignete Dimensionierung von Schalt-
kreisfunktionen zu untersttzen, sowie die Ergebnisse der Simulation und Ergebnisse
aus Messungen zu kontrollieren. Fr eine Vor-Analyse oder Abschtzanalyse von
Eigenschaften einer Schaltkreisfunktion bedient man sich vereinfachter Analysen auf Basis
vereinfachter Modelle.
Zur Abblockung von Schaltkreisfunktionen: Eine Schaltkreisfunktion muss im Allge-

meinen mit einer Vorspannung versorgt werden, damit die Schaltkreiselemente in einem
geeigneten Arbeitspunkt betrieben werden. Die Zufhrungsleitung der Versorgungsspan-
nung weist mit Lngsinduktivitten und Querkapazitten parasitre Elemente auf, die am
Einspeisepunkt der Versorgungsspannung an der Schaltkreisfunktion zu einer komplexen
2.3 Abschtzanalyse 57
UB
i VDD
CB u
Schaltkreisfunktion
GND
Abb. 2.49 Zur Abblockung einer Schaltkreisfunktion
Z 21
100 kapazitiv
1 2
10 CB
induktiv
1
Serienresonanz
f in Hz
0,01k 0,1k 1k 10k 100k
Abb. 2.50 Betrag des kapazitiven Widerstandes Z21 einer Kapazitt CB mit parasitren Elementen
Versorgungsimpedanz fhren. Bei Stromnderungen i am Einspeisepunkt der Versor-

gungsspannung ergeben sich demnach strende nderungen in der Versorgungsspannung.
Dies kann zu Fehlfunktionen der Schaltkreisfunktion fhren. Um die Spannungsnde-
rungen u bzw. Strspannungen am Versorgungseingang einer Schaltkreisfunktion so
klein wie mglich zu halten, ist jede Schaltkreisfunktion mit einem geeigneten Abblockkon-
densator am Einspeisepunkt der Versorgungsspannung zu beschalten. Abbildung 2.49 zeigt
schematisch die Abblockung des Einspeisepunktes VDD der Versorgungsspannung UB ei-
ner Schaltkreisfunktion mit CB . Der Abblockkondensator wirkt als lokale Ladungsquelle.
Schnelle Stromnderungen knnen darber auf kurzem Weg versorgt werden.
Als Abblockkapazitt verwendet man in der Regel am Eingang einer Baugruppe einen
220 F Elko und im Inneren der Baugruppe an einzelnen Schaltkreisfunktionen jeweils
einen 100 nF Keramik-Kondensator in SMD-Bauform. Wegen der geringen Eigenindukti-
vitt dieses Kondensators erzielt man eine breitbandige Abblockwirkung. Allerdings sind
die Werte der Abblockkondensatoren von der Betriebsfrequenz abhngig.
Abblockkondensatoren stellen fr die Betriebsfrequenz einen Kurzschluss dar. Sie sorgen
dafr, dass die Versorgungsimpedanz am Einspeisepunkt mglichst niederohmig ist. Jedoch
ist zu bercksichtigen, dass aufgrund der Zuleitungsinduktivitt und der parasitren inne-
ren Induktivitt der kapazitive Widerstand eines realen Kondensators eine Serienresonanz
aufweist. Oberhalb der Serienresonanz verliert der Abblockkondensator seine Abblockwir-
kung. Abbildung 2.50 zeigt beispielhaft den Frequenzgang des kapazitiven Widerstandes
Tab. 2.2 Typische Werte fr Abblockkondensatoren

Anwendungsfrequenzbereich Wert des Abblockkondensators
10 kHz (NF) 10 F
1 MHz (Mittelwellenbereich) 100 nF
100 MHz (UKW-Bereich) 1 nF
1000 MHz (UHF) 100 pF
zwischen den Klemmen 1 und 2 einer Kapazitt CB mit parasitren Elementen (u. a.
Zuleitungsinduktivitten, innere Induktivitt, innere ohmsche Verluste).
Fr die Frequenzbereichsanalyse (AC-Analyse) wirken die Abblockkondensatoren als
Kurzschluss. Tabelle 2.2 zeigt typische Werte fr Abblockkondensatoren, sie sind so gro
wie ntig und so klein wie mglich je nach Anwendungsfrequenzbereich zu whlen.
Wie schon erwhnt, macht der Abblockkondensator die Versorgungsimpedanz wie-
der niederohmig. Er stellt gleichsam eine lokale Ladungsquelle dar, so dass kurzzeitige
Last-Stromnderungen aus dieser lokalen Ladungsquelle versorgt werden. Bei einem In-
duktivittsbelag der Versorgungsleitung von ca. 1 nH/mm und einer Leitungslnge von 1 m
ergibt sich eine Induktivitt von 1000 nH. Verursacht ein Funktionsbaustein eine Strom-
nderung von 20 mA innerhalb von 10 ns, so ergibt sich dabei eine Strspannung auf der
Versorgungsleitung von:
i
u = 1000nH = 2V. (2.6)
t
Eine Strspannung von 2 V auf der Versorgungsleitung ist unakzeptabel. Geeignet gewhlte
Abblockkondensatoren vermeiden diese Strspannungen.
DC-Analyse: Bei Abschtzung der DC-Analyse werden die DC-Eigenschaften der Schalt-
kreiselemente zugrunde gelegt. Eine Induktivitt ist ein Kurzschluss, eine Kapazitt ein
Leerlauf, ein pn-bergang eines Si-Halbleiterbauelements in Flussrichtung ist eine Span-
nungsquelle mit 0,7 V Spannung, ein pn-bergang eines Si-Halbleiterbauelements in
Sperrrichtung ist eine Stromquelle (ca. 1 nA Sperrstrom bei Normaltemperatur und
ca. 1 A Sperrstrom bei 100 C).
Die DC-Abschtzanalyse soll Abb. 2.51 veranschaulichen. Dem Beispiel liegt eine einfa-
che Verstrkerschaltung zugrunde. Die Versorgungsspannung betrgt 15 V. Die Kapazitten
C11 und C12 sind Abblockkondensatoren fr den Betriebsfrequenzbereich von 100 MHz
(s. Tab. 2.2). Die Drosselspule L1 ist ein Kurzschluss. Der pn-bergang des Bipolartran-
sistors Q1 stellt von Knoten 3 nach Knoten 1 im Flussbereich eine Spannungsquelle von
0,7 V dar. Damit ist eine einfache Analyse mglich. Bei gengend groer Stromverstr-
kung des Bipolartransistors ist der Basisstrom vernachlssigbar. Fr die Knotenspannungen
erhlt man U3 = 2,3 V und U1 = 1,6 V. Somit ergibt sich fr den Emitterstrom IE = 2 mA.
AC-Analyse: Hier mssen die fr die Schaltkreiselemente geltenden Ersatzschaltungen

fr den Betriebsfrequenzbereich der Schaltkreisfunktion verwendet werden. Abblockkon-
densatoren sind im Betriebsfrequenzbereich ein Kurzschluss, Drosselspulen ein Leerlauf.
a b
15V 15V
L1 L1
2 2
C11 R13 C11
1n 1n R13
12k Q1 12k Q1
C12 3 C12 3
820 p 1 820 p 1
R11 R12 R11 R12

2 2k 820 2 2k 820
Abb. 2.51 Beispiel fr eine DC-Abschtzanalyse; a Verstrkerelement mit Q1 inklusive Manahmen

zur Arbeitspunkteinstellung; C11 und C12 sind Abblockkondensatoren, L1 ist eine Drosselspule;
b Vereinfachung der Schaltung: C11, C12 hochohmig, L1 Kurzschluss
a b
L29 C tune
15V 4
C29
2 re 100r e
2 4
L1
R13 C32 C29
12k Q1 C32 5 6p
5 6p
3 1
L29 C tune
1
C31 + C D Q1
C31 re
R11 R12 50 p
2 2k 12 p 820
Abb. 2.52 Beispiel fr die AC-Abschtzanalyse eines Rckkopplungspfades; a Verstrkerelement mit

Q1 inklusive Beschaltung fr einen Colpitts-Oszillator; b Vereinfachung des Rckkopplungspfades
von Knoten 2 nach Knoten 1
Ein pn-bergang eines Halbleiterelementes in Flussrichtung wird durch den differenzi-

ellen Widerstand ersetzt. So ist zwischen Emitter und Basis eines Bipolartransistors im
Normalbetrieb der differenzielle Widerstand re = 26 mV/IE wirksam. Als Beispiel fr die
AC-Abschtzanalyse soll der Rckkopplungspfad der Schaltung in Abb. 2.51a in Erwei-
terung zu dem fr die DC-Abschtzanalyse behandelten Beispiel untersucht werden. Die
Induktivitt L1 ist jetzt ein Leerlauf. Der Knoten 3 (Basisknoten) ist mit GND verbun-
den. Unter Bercksichtigung der Beschaltung mit C31, C32, C29, L29 und Ctune erhlt
man das in Abb. 2.52b) skizzierte AC-Ersatzschaltbild fr die Rckkopplungsschleife. Es
besteht aus einem Parallelresonanzkreis gebildet aus L29, Ctune und der Ersatzkapazitt
der Reihenschaltung aus C31 , C32 und C29. C31 bercksichtigt die Diffusionskapazi-
tt des pn-bergangs zwischen Emitter und Basis des Bipolartransistors. Der kapazitive
Spannungsteiler aus C31 und C32 wird mit dem differenziellen Widerstand re des Bipolar-
transistors belastet. Die Belastung durch R12 kann demgegenber vernachlssigt werden.
Im Vorgriff auf das Verhalten eines kapazitiven Spannungsteilers (Abschn. 4.1.2) transfor-
miert dieser den ohmschen Widerstand re an der Schnittstelle von Knoten 1 nach GND auf
den fr das Beispiel geltenden Wert (100re ) zwischen der Schnittstelle von Knoten 2 nach
GND. Das Beispiel zeigt die vorteilhafte Anwendung der Transformationseigenschaft eines
kapazitiven Spannungsteilers, auf den bei passiven Funktionsgrundschaltungen nher ein-
gegangen wird. Der Bipolartransistor Q1 bildet im Beispiel mit dem Parallelresonanzkreis
am Ausgangsknoten 4 und dem kapazitiven Spannungsteiler einen Colpitts-Oszillator.
TR-Analyse: Bei der TR-Analyse mssen fr nichtlineare Schaltungen Differenzialglei-

chungen gelst werden. In der Regel begngt man sich mit der Analyse des eingeschwunge-
nen Zustands fr einen stationren Wert des Eingangssignals. In diesem Fall kann wiederum
eine DC-Analyse vorgenommen werden. Somit umgeht man die Formulierung und Lsung
von Differenzialgleichungen.
2.3.2 Frequenzbereichsanalyse Bodediagramm
Das Bodediagramm ist ein Hilfsmittel zur Veranschaulichung des Frequenzgangs eines
gegebenen Ausdrucks bei der AC-Analyse linearer oder im Arbeitspunkt linearisierter Schal-
tungen. Es ist vor allem hilfreich zum Abschtzen eines Frequenzverlaufs. Der Ausdruck
fr einen Frequenzgang einer konkreten Schaltung kann beispielsweise sein ein:
Verstrkungsfaktor bzw. bertragungsfaktor;

Eingangs-/Ausgangs-Impedanzverlauf.
Zunchst wird beispielhaft das Ergebnis eines Frequenzgangverlaufs dargestellt und

das zugehrige Bodediagramm betrachtet. Abbildung 2.53 zeigt den Frequenzgang der
Verstrkung einer Schaltung nach Betrag und Phase.
Es handelt sich um den Frequenzgang einer Verstrkerschaltung mit einem Bipolar-
transistor. Bei der Skizzierung des Bodediagramms geht es oft nicht um den genauen
Frequenzgangverlauf. Vielmehr steht im Vordergrund die Ermittlung des asymptotischen
Verhaltens und der zugehrigen Eckfrequenzen, dargestellt im Betragsverlauf und im
Phasenverlauf. Im Abb. 2.53 sind neben dem realen Verlauf des Frequenzgangs der Ver-
strkung die Asymptoten und Eckfreqenzen skizziert. Die Frequenzganganalyse mit dem
Bodediagramm ermittelt diese Asymptoten und Eckfrequenzen.
Verallgemeinerung eines Frequenzgangausdrucks: Gemeinhin lsst sich ein Frequenz-

gangausdruck T(s) in normierter Form auf eine Polynomdarstellung bringen bzw. in
1,0k
U2 U1
100
1,0
-100d
-150d
U2 U1
-200d
-250d
10Hz 1,0kHz 100kHz 10MHz
Abb. 2.53 Beispiel des Frequenzgangs der Verstrkung; Betragsverlauf und Phasenverlauf
m
U b0 + b1 s + + bm s
U1 U2 T s = ------2- = ---------------------------------------------------
-;
U1 a0 + a1 s + an s
n
Pi s s p1 s p2 s pm
T s = -----------------------; T s = k ------------------------------------------------------------------------------
-;
Qj s s q1 s q2 s qn
mit: s = j ; m n Nullstellen: p 1 p m Polstellen: q 1 qn
Abb. 2.54 Zur Polynomdarstellung eines Frequenzgangausdrucks
Polynomform als rationale Funktion formulieren. Dabei muss der Grad des Zhler-
polynoms m stets kleiner gleich dem Grad des Nennerpolynoms n sein. Abbildung
2.54 zeigt einen Funktionsblock, dessen Verhalten durch die bertragungsfunktion
bertragungsfunktion T(s) charakterisiert wird.
Wegen dieser Eigenschaft kann man einen Frequenzgangausdruck in Primitivfaktoren
zerlegen. Als Primitivfaktoren werden allgemein zweckmig drei Grundtypen eingefhrt.
Bei den nachstehenden Betrachtungen wird s = j gesetzt. Die Grundtypen knnen als
Zhlerausdruck P i oder als Nennerausdruck 1/Qi auftreten.
Primitivfaktor Typ1:
j 1 1
Pi = ; = . (2.7)
i Qi (j/i )
Pi 1 Qi
1 i
i
10 10
1 10 100 1 10 100
1 1
x x
0,1 ----- = 1 0,1

----- = 1
i i
Pi 1 Q
i
90o
1 10 100 1 10 100
x x
-90 o -90o
Abb. 2.55 Asymptotisches Verhalten des Primitivfaktors Typ1 ohne Eckfrequenz
Die Asymptoten des Primitivfaktors vom Typ1 sind in Abb. 2.55 dargestellt. Bei der
Bezugskreisfrequenz = i weist dieser Primitivfaktor den Betrag 1 auf.
Ansonsten erhht sich der Betrag des Zhlerausdrucks Pi um den Faktor 10 bei zehn-
facher Frequenz, bzw. erniedrigt sich der Betrag von 1/Qi entsprechend bei Erhhung der
Frequenz um eine Dekade. Die Phase ist frequenzunabhngig + 90 bzw. 90 . Eine
Eckfrequenz zur Bereichsunterscheidung liegt bei diesem Primitivfaktortyp nicht vor.
Als nchstes werden Primitivfaktoren vom Typ2 betrachtet, deren Zhlerausdruck P i
bzw. Nennerausdruck 1/Qi wie folgt aussieht, dabei ist i eine Bezugskreisfrequenz.
j 1 1
Pi = 1 + ; = . (2.8)
i Qi 1 + (j/i )
In diesem Fall ist eine Bereichsunterscheidung zu treffen. Bei i ist in beiden Fllen
der Betrag 1 und die Phase 0 . Bei i erhht sich der Betrag des Zhlerausdrucks
Pi bzw. erniedrigt sich der Betrag von 1/Qi um den Faktor 10 bei zehnfacher Frequenz (1
Dekade). Die Phase des Ausdrucks ist dann + 90 bzw. 90 . Der Sonderfall = i stellt
die Eckkreisfrequenz dar. Bei der Eckkreisfrequenz ist der Zhlerausdruck 1 + j bzw. der
Nennerausdruck 1/(1 + j). Damit betrgt die Phase bei der Eckkreisfrequenz + 45 bzw.
45 . Im Gegensatz zu Primitivfaktoren vom Typ1 weisen Primitivfaktoren vom Typ2
eine Eckfrequenz auf, dort wo der Realteil des Zhler- bzw. Nennerausdrucks gleich dessen
Betrag des Imaginrteils ist (Abb. 2.56).
Schlielich werden Primitivfaktoren vom Typ3 betrachtet. Sie enthalten einen quadra-
tischen Frequenzterm im Zhlerausdruck P i bzw. Nennerausdruck 1/Qi . Die allgemeine
normierte Form ist aus der folgenden Gleichung zu entnehmen.
Pi 1 Qi
i ----- = 1
10 10 i
1 10 100 1 10 100
1 1
x x
0,1 ----- = 1 0,1

i
1 i
Pi 1 Q
i
90o 90 o
1 10 100 1 10 100
x x
o o
-90 -90
Abb. 2.56 Asymptotisches Verhalten des Primitivfaktors Typ2 Eckfrequ. bei = i
P i = 1 + j/i tan + (j/i )2 ;

(2.9)
1/Qi = 1/(1 + j/i tan + (j/i )2 ).
Primitivfaktoren vom Typ3 weisen eine Eckfrequenz auf, dort wo der normierte quadra-
tische Term gleich 1 ist. Bei der Eckfrequenz verbleibt dann der Ausdruck j tan bzw.
1/(j tan ). Die Bereichsunterscheidung erfolgt unterhalb bzw. oberhalb der Eckkreisfre-
quenz, gegeben mit = i . Die Phase unterhalb der Eckfrequenz betrgt 0 , bei der
Eckfrequenz liegt die Phase bei + 90 bzw. 90 . Oberhalb der Eckfrequenz ist die Phase
des Zhlerausdrucks + 180 und des Nennerausdrucks 180 . Der Betrag des Zhleraus-
drucks Pi nimmt oberhalb der Eckfrequenz um den Faktor 100 zu, der von 1/Qi um den
Faktor 100 ab, bei Erhhung der Frequenz um den Faktor 10 (Abb. 2.57).
Die Typ3-Primitivfaktoren nehmen eine gewisse Sonderstellung ein. Es gilt diesen
Typ nher zu betrachten. Das Beispiel in Abb. 2.58 zeigt eine bertragungsfunktion mit
Primitivfaktor Typ3. Im Beispielist: i = (103 /s); tan = 0,1.
Die Eckfrequenz ergibt sich fr die Kreisfrequenz bei der man fr den quadratischen
Term - 1 erhlt. Dies ist hier bei i = 103 /s der Fall. Durch Koeffizientenvergleich des
in Abb. 2.58 gegebenen Ausdrucks mit dem normierten Ausdruck in Gl. (2.9) erhlt man
tan = 0,1. Der Frequenzgang des Beispiels ist in Abb. 2.59 dargestellt. Es ist zu beach-
ten, dass auf der Abszisse die Frequenz und nicht die Kreisfrequenz aufgetragen ist. Die
Amplitude bei der Eckfrequenz betrgt 1/( tan ).
Pi 2 1 Qi
i ----- = 1
10 10 i
1 10 100 1 10 100
1 1
x x
0,1 ----- = 1 0,1 2

1 i
i
Pi 1 Q
i
180o 180o
1 10 100 1 10 100
x x
-180o -180o
Abb. 2.57 Asymptotisches Verhalten des Primitivfaktors Typ3 Eckfrequ. bei = i
Abb. 2.58 bertragungsfunktion mit 1/Qi = 1/(1 + j/i tan + (j/i )2 )
Experiment 2.3-1: Bode_Primitivfaktor3 Beispiel einer bertragungsfunktion nach

Typ3.
Ist tan < 1 so ergibt sich eine berhhung bei der Eckfrequenz. Bei tan > 1 stellt sich
keine berhhung ein, in diesem Fall liee sich der Primitivfaktor Typ3 in ein Produkt aus
zwei Primitivfaktoren vom Typ2 umwandeln.
Impedanznomogramm fr Induktivitten und Kapazitten: Bei der Bestimmung von

Eckfrequenzen mssen Frequenzen ermittelt werden, fr die u. a. mit R = 1/(i C)
der kapazitive Widerstand 1/(i C) gleich einem gegebenen ohmschen Widerstand R ist.
Zur Abschtzung von gegebenen komplexen Teilausdrcken werden die Impedanzverlufe
von Induktivitten L und Kapazitten 1/(C) bentigt. Beispielsweise ist eine charak-
teristische Frequenz (Eckfrequenz) gesucht, fr die R = 1/(i C) bzw. R = i L oder
0 L = 1/(0 C) gilt. Die Impedanzverlufe von Induktivitten und Kapazitten knnen
aus dem Nomogramm in Abb. 2.60 entnommen werden.
100
1 tan
U2 U1
1,0
10m
i
100
1,0
1Hz 10Hz 100Hz 1kHz 10kHz
Abb. 2.59 Betrag der bertragungsfunktion gem Primitivfaktor Typ3

100M
0.
H
1f
1M
F
10M
H
1f
0k
F
10
10
kH
fF
10
1M
10
H
0f
1k
F
1p
0H
F
10
100k
10
H
pF
10
10
0p
1H
10k
H
1n
0m
F
10
10
H
m
n
10
1k
10
H
1m
0n
F
H
1u
0u
F
10
100
10
uH
uF
10
10
H
0u
1u
F
10
H
1m
0n
F
10
10
nH
m
10
F
1
10
H
0m
1n
F
H
0p
10
100m
1Hz 10Hz 100Hz 1kHz 10kHz 100kHz 1MHz 10MHz 100MHz 1GHz
Abb. 2.60 Impedanz-Nomogramm fr XC = 1/(C) und XL = L

Abb. 2.61 Bestimmung des

Bodediagramms fr einen
RC-Tiefpass
U1 U2
Damit lassen sich sehr einfach die Impedanzwerte abschtzen, bzw. die charakte-
ristischen Eckfrequenzen ermitteln. Fr eine Eckfrequenz gilt z. B. R = 1/(i C). Ist
beispielsweise R = 1 k gegeben und C = 16 nF, so erhlt man als charakteristische Eckfre-
quenz aus dem Nomogramm fi = 10 kHz. Ist die charakteristische Frequenz zu bestimmen,
fr die 1/(0 C) = 0 L, so liegt bei L = 160 H und bei C = 160 pF diese charakteri-
stische Frequenz bei 1 MHz. Derartige Abschtzungen werden im Weiteren bentigt. Aus
dem Impedanz-Nomogramm lassen sich graphisch die Impedanzwerte fr Induktivitten
und Kapazitten bestimmen. Darber hinaus lassen sich charakteristische Eckfrequenzen
ermitteln.
Nach der allgemeinen Betrachtung ber hufig vorkommende typische Primitivfakto-
ren von komplexen Frequenzgangdarstellungen und deren Ermittlung der Eckfrequenzen
zur Bereichsunterscheidung werden in konkreten Beispielen die Asymptoten bekannter
Primitivfaktoren angewandt und daraus der Gesamtausdruck gebildet.
Erstes Beispiel: Anhand einer einfachen Schaltung soll die Vorgehensweise zur Dar-
stellung des asymptotischen Verhaltens des Frequenzgangs eines komplexen Ausdrucks
betrachtet werden. Gegeben sei die passive Schaltung bestehend aus einem RC-Glied, das
Tiefpassverhalten aufweist (Abb. 2.61).
1. Schritt: Netzwerkanalyse der Schaltung zur Bestimmung des gewnschten Ausdrucks.

Hier sei nach der bertragungsfunktion T = U2 /U1 und dem Eingangswiderstand Z 11
gefragt.
Ergebnis der Netzwerkanalyse sind die beiden Zielfunktionen. Sie ergeben sich in der
folgenden Form:

U 1/(jC) 1
T= 2 = ; Z 11 =R 1+ . (2.10)
U1 R + 1/(jC) jCR
Abb. 2.62 Asymptotisches

Verhalten der gesuchten f = f g bzw. R = 1 gC
bertragungsfunktion
T 0,01 0,1 1 10 100
1 f fg
------
0,1
Q1 f fg
1
------
0,01
Q1 f fg
f fg
-45o
-90o
2. Schritt: Im zweiten Schritt muss der zu untersuchende Ausdruck normiert und in

bekannte Primitivfaktoren zerlegt werden.

1
1 1 1 j
T= = = = e j1/Q1 = |T| e T ;
1 + jCR 1 + j/g Q1 Q1

1 + j/g 1
Z11 1 j( + ) (2.11)
= = P1 = |P 1 | e P 1 1/Q2 ;
R j/g Q2 Q2
1 1
mit: g = bei R = .
RC C
Es ergibt sich fr die bertragungsfunktion T ein Primitivfaktor 1/Q1 ; fr den Eingangs-

widerstand P1 und 1/Q2 . Betreffs der Typisierung der Primitivfaktoren gilt: Primitivfaktor
1/Q1 ist vom Typ2; Primitivfaktor P1 ist vom Typ 2; Primitivfaktor 1/Q2 ist vom Typ1.
3. Schritt: Zur Bestimmung des asymptotischen Verhaltens der Primitivfaktoren wird

eine Bereichsunterscheidung unterhalb und oberhalb der Eckfrequenz vorgenommen.
Grenzbetrachtung des Primitivfaktors 1/Q1 :
1/Q1 : g : |1/Q1 | = 1; 1/Q1 = 0 ;
g : |1/Q1 | = g /; 1/Q1 = 90 ;

= g : |1/Q1 | = 1/ 2; 1/Q1 = 45 .
Damit erhlt man den in Abb. 2.62 skizzierten Frequenzgang.

Abb. 2.63 Asymptotisches

Z 11' 1
Verhalten des -----------
- ------ 1+ j
Eingangswiderstandes R Q2 g
100
P1 f fg
10
1
P1 f fg
f fg
1 -
-----------------
0,1 j g
Z
0
-45o
-90o
f fg
T = 1/Q1 Als nchstes werden die Primitivfaktoren des Ausdrucks fr Z11 /R betrachtet.
Die Grenzbetrachtung des Primitivfaktors P1 ergibt:
P1 : g : |P 1 | = 1; P 1 = 0 ;
g : |P 1 | = /g ; P 1 = 90 ;

= g : |P 1 | = 2; P 1 = 45 .
Der Primitivfaktor 1/Q2 weist keine Eckfrequenz auf:
1/Q2 : unabhangig von ist: |1/Q2 | = g /; 1/Q2 = 90 ;

bei = g ist: |1/Q2 | = 1; 1/Q = 90 .
2
Die ermittelten Asymptoten werden nun in ein Bodediagramm eingetragen. Dazu ist die
Frequenzachse als Abszisse logarithmisch aufzutragen. Ebenso wird die Ordinate des zu
untersuchenden Ausdrucks im logarithmischen Mastab eingeteilt. Die ermittelten Asymp-
toten stellen einfach zu skizzierende Geraden bzw. Grenzwerte dar. Abbildung 2.63 zeigt
das asymptotische Verhalten des Frequenzgangverlaufs der Eingangsimpedanz.
Besteht der betrachtete Ausdruck aus dem Produkt mehrerer Primitivfaktoren, so er-
folgt in einem 4. Schritt die berlagerung der Primitivfaktoren zum Gesamtausdruck.
Der Gesamtausdruck wird durch Schaltkreissimulation in nachstehendem Experiment
bestimmt.
Experiment 2.3-2: Bode_TP1 Bodediagramm Tiefpass.

1,0
U2 U1
100m
fg = g 2
10m
-0o
U2 U1
-25o
o
o
= 45
-50
-75o
-90o
10Hz 1,0kHz 100kHz
Abb. 2.64 Ergebnis Tiefpass: Betrags- und Phasenverlauf der bertragungsfunktion
C1 R2 R3
160n 100k 100k

U1 R1 Ux 100 U x C2 U 1 Uy C3 U2
1, 6ny 160 p
100k
Abb. 2.65 Verstrkerschaltung mit zwei Stufen jeweils realisiert durch eine gesteuerte Spannungs-
quelle; am Eingang liegt eine kapazitive Einkopplung vor
Experiment 2.3-3: Bode_Verst1 Beispielschaltung mit PSpice mit f1 = 10 Hz, f2 = 1

kHz, f3 = 10 kHz.
Mit dem Ergebnisdarsteller Probe kann der Betrag des Verhltnisses der Knotenspannungen
V (2)/V (1) und die Phase mit P(V (2)/V (1) graphisch veranschaulicht werden (s. Abb. 2.64).
Zweites Beispiel: In einem weiteren Beispiel soll die Vorgehensweise zur Ermittlung des
Bodediagramms aufgezeigt werden. Das Beispiel ist bewusst so gewhlt, dass die typische
Vorgehensweise klar wird. Es handelt sich um eine zweistufige Verstrkerschaltung mit
vorgeschaltetem Hochpass. Die Verstrkung der ersten Stufe betrgt 100, die der zweiten
Stufe 1; deren Verhalten wird beschrieben durch spannungsgesteuerte Spannungsquellen.
1. Schritt: Der erste Schritt ist die Ermittlung des zu untersuchenden Ausdrucks. Gege-
ben sei folgender Ausdruck als Ergebnis der Netzwerkanalyse der Beispielschaltung in
Abb. 2.65:
100 P1
vu
10
1 10 100 1000
1
2 1 3 1 1
0,1 1 Q1 1 Q2 1 Q3
+90
vu
1 10 100 1000
0
-90
Abb. 2.66 Asymptotisches Verhalten der Primitivfaktoren des betrachteten Beispiels
100 j R1 C1
vu = . (2.12)
(1 + j R1 C1) (1 + j R2 C2) (1 + j R3 C3)
Der Ausdruck stellt die Verstrkung U2 /U1 der zweistufigen Verstrkerschaltung dar. Die
Teilausdrcke (s. untere Zeile in Gl. (2.13)) werden auf eine normierte Form gebracht. Ziel
ist es, einen gegebenen Ausdruck in bekannte (normierte) Teilausdrcke (Primitivfaktoren
genannt) zu zerlegen.
2. Schritt: Obiger Ausdruck lsst sich auf die nachstehende normierte Form bringen und
in Primitivfaktoren zerlegen.
100 j/1 100 P 1

vu = = ;
(1 + j/1 ) (1 + j/2 ) (1 + j/3 ) Q1 Q2 Q3
(2.13)
mit : 2 = 100 1 ;
3 = 1000 1 .
Die asymptotischen Frequenzverlufe der Primitivfaktoren (Teilfaktoren) sind bekannt, sie

lassen sich einzeln darstellen.
3. Schritt: Als nchstes erfolgt wiederum die Grenzbetrachtung der Primitivfaktoren

(Asymptoten). Dabei wird jeder Primitivfaktor unterhalb, oberhalb und bei der
mglichen Eckfrequenz betrachtet (Abb. 2.66).
4. Schritt: Es folgt die berlagerung der Primitivfaktoren beschrieben durch deren asym-
ptotisches Verhalten (s. Abb. 2.67). Die berlagerung der Primitivfaktoren fhrt zum
Gesamtergebnis des gesuchten Frequenzgangs.
2.4 Wrmeussanalyse 71
100
vu
10
1 10 100 1000
1
2 1 3 1 1
0,1
v
u
+90o
+45o
1 10 100 1000 1
0
-45o
-90o
-180o
Abb. 2.67 berlagerung von Teilausdrcken fr das betrachtete Beispiel
2.4 Wrmeussanalyse
Neben der Analyse des elektrischen Verhaltens von Schaltkreisen gilt es, u. a. das thermische
Verhalten der verwendeten Bauelemente zu analysieren. Je hher die Betriebstemperatur
eines Bauelementes ist, desto geringer wird dessen Lebensdauer. In einem Elektroniksystem
muss ein Wrmestau durch geeignete Khlmanahmen verhindert werden. Dazu ist die
Leistungsbilanz insbesondere von jenen Bauelementen zu analysieren, die eine signifikante
Leistung aufnehmen.
Leistungsbilanz: Allgemein nimmt ein Bauelement eine Signalleistung P1 an dessen Ein-

gngen auf und gibt eine Leistung P2 an den Ausgngen ab. Darber hinaus muss das
Bauelement in einem geeigneten Arbeitspunkt betrieben werden und nimmt dabei eine
Versorgungsleistung PVersorg. auf. Die Differenz zwischen der aufgenommenen Leistung und
der abgegebenen Leistung wird im Inneren des Bauelements in die Wrmeverlustleistung
PV umgewandelt. Die Wrmeverlustleistung ist in geeigneter Weise an die Umgebung
des Bauteils abzufhren, um eine unzulssige Erwrmung zu vermeiden. Abbildung 2.68
veranschaulicht den Sachverhalt betreffs der Leistungsbilanz.
Die vom Bauelement aufgenommene Leistungsdifferenz PV (t) ist allgemein zeitab-
hngig. Damit erwrmt sich das Bauelement auf die Temperatur T(t) und gibt eine
Wrmeleistung an die kltere Umgebung ab. Im stationren Zustand ist die aufgenom-
mene Wrmeverlustleistung zeitunabhngig. Es liegt ein thermisches Gleichgewicht vor.
P Versorg
P V = P Versorg + P 1 P 2
P1 Bauelement P2
Abb. 2.68 Zur Leistungsbilanz eines elektronischen Bauteils
Abb. 2.69 Lastminderungs- P Vmax

kurve im stationren Zustand
mit Wrmebergangswider- P VN
stand T jmax T N
R th, jG = -----------------------------
P VN
TN T jmax TG
Die Wrmeverlustleistung muss vom Innern des Bauelementes ber Wrmestrahlung,

Wrmeleitung oder Wrmestrmung (Konvektion) an die Umgebung abgefhrt werden.
Die aktive Zone im Innern des Halbleiterbauelementes (u. a. Transistor oder Chip) wird
vereinfachend mit Junction gekennzeichnet. Ihr wird die Temperatur Tj zugeordnet.
Aus dem Datenblatt eines Bauelementes ist die maximal zulssige Temperatur Tjmax zu
entnehmen, sie hngt ab vom Halbleiterbasismaterial. Bei Silicium liegt dieser Grenzwert
bei ca. 150 bis 175 C. Der Grenzwert ist auch von der verwendeten Technologie abhngig.
Weiterhin ist im Datenblatt angegeben die maximal zulssige Gesamtverlustleistung PVmax ,
auch Ptot genannt. Sie ist abhngig von der Gehusetemperatur TG des Bauelementes. Die
zulssige Gesamtverlustleistung bei der Temperatur TG = TN (oft 298 K oder 25 C) wird
auch mit Nennbelastbarkeit oder Nennverlustleistung PVN bezeichnet.
Es entsteht ein Wrmestrom von der Wrmequelle (Junction) im Innern des Halblei-
ters nach auen und damit auch ein Temperaturgeflle. Wenn die Gehusetemperatur TG
grer als TN ist, vermindert sich die im stationren Zustand dem Bauelement zufhrbare
maximale Verlustleistung PVmax (s. Lastminderungskurve in Abb. 2.69). Die vorgegebenen
Grenzwerte drfen im Betrieb nicht berschritten werden.
Das eigentliche Halbleiterbauelement umgibt ein Gehuse. Die zugefhrte elektrische
Leistung PV wird im Bauelement in Wrmeleistung umgewandelt und im stationren Fall
ber das Gehuse mit der Temperatur TG an die Umgebung mit der Temperatur TU in einem
gewissen Abstand vom Gehuse abgefhrt. Dabei spielt die Wrmeleitfhigkeit zwischen
Junction und Gehuse, sowie zwischen Gehuse und Umgebung eine entscheidende
Rolle. Der Wrmewiderstand Rth,jG ist gleich der Temperaturdifferenz zwischen der aktiven
Zone Tj und dem Gehuse TG bezogen auf die abfhrbare Verlustleistung PVmax . Die
abfhrbare zulssige Verlustleistung PVmax ergibt sich nach Abb. 2.69 bei TG > TN aus:
Tjmax TG
PV max = PVN . (2.14)
Tjmax TN
Die Wrmeabfuhr lsst sich durch einen eventuell vorhandenen Khlkrper verbessern.
Mit Khlkrper erhlt man einen geringeren Wrmewiderstand Rth,jU . Die Wrmeabstrah-
lung kann u. a. begnstigt werden durch eine schwarze Oberflche. Zur Verbesserung der
Konvektion ist eine Geblse- oder Wasserkhlung vorteilhaft.
Thermische Ersatzschaltung im stationren Zustand: Im stationren Zustand ist die

Verlustleistung PV konstant. Beim Transistor ist die Verlustleistung im Arbeitspunkt
nherungsweise
(A)
PV = UCE IC(A) ; (2.15)
durch das Produkt der Ausgangsspannung UCE und dem Strom IC im Arbeitspunkt gege-
ben. Der Wrmebergangswiderstand Rth,JU von der aktiven Zone des Halbleiterelementes
zur Umgebung bestimmt bei gegebener Umgebungstemperatur TU die Temperatur Tj im
Innern des Halbleiters.
Tj = TU + PV Rth,jU . (2.16)
Bei maximaler Umgebungstemperatur TUmax und der gegebenen Gesamtverlustleistung

muss gelten:
Tjmax > TU max + PV Rth,jU ; (2.17)
damit der Grenzwert Tjmax nicht berschritten wird. Fr den Wrmetransport gelten
folgende Entsprechungen einer elektrischen Ersatzanordnung nach Abb. 2.70:
Wrmetransport Elektrische Ersatzanordnung

Verlustleistung PV Strom I
Temperaturunterschied T Spannungsdifferenz U
Wrmewiderstand Rth Widerstand R
Wrmekapazitt Cth Kapazitt C
Daraus lsst sich eine thermische Ersatzanordnung fr ein Bauelement angeben. Im

stationren Zustand kann die Wrmekapazitt entfallen.
Der Wrmewiderstand Rth in K/W charakterisiert den Widerstand fr die Wrmeabfuhr
von einer Schnittstelle zu einer anderen. Bei gegebener Verlustleistung ergibt sich aus dem
R th, JG R th, GK R th, KU
Umgebung
PV
Tj TG TK TU
T = 0K
Abb. 2.70 Thermische Ersatzschaltung fr ein Bauelement im stationren Zustand; J Junction,
G Gehuse, K Khlkrper, U Umgebung
Wrmewiderstand das Temperaturgeflle. Das Temperaturgeflle Tj TG von der aktiven

Zone (Junction) zur Gehuseoberflche bestimmt sich damit aus:
Tj TG
PV = . (2.18)
Rth,JG
Der Wrmebergangswiderstand Rth,JG ist aus dem Datenblatt zu entnehmen. Nimmt die
Gehuseoberflche nicht die Umgebungstemperatur an, so ist zustzlich ein Wrmewider-
stand Rth,GU zu bercksichtigen. Der Wrmewiderstand Rth,jU ist die Summe aus den beiden
genannten Wrmebergangswiderstnden.
Rth,jU = Rth,jG + Rth,GU . (2.19)
Fr ein Bauelement ohne Khlkrper findet man den Wrmewiderstand Rth,jU ebenfalls
im Datenblatt. Mit Khlkrper wird der Gesamtwrmewiderstand
Rth,jU = Rth,jG + Rth,GK + Rth,KU . (2.20)
Der Wrmebergangswiderstand Rth,GK liegt typisch im Bereich 0 bis 2 K/W. Er hngt

ab von der Oberflchenbeschaffenheit zwischen Gehuse und Khlkrper. Mittels einer
Wrmeleitpaste kann Rth,GK klein gehalten werden. Die Wrmeableitung eines Khlkr-
pers wird bestimmt von der Khloberflche AK und einem von der Beschaffenheit eines
Khlkrpers abhngigen Konvektionskoeffizienten K . Es gilt
1
Rth,KU = . (2.21)
K A K
Der Konvektionskoeffizient K betrgt bei ruhender Luft ca. 10 bis 20 W/(m2 K). Fr einen
Luftstrom von 10 m/s liegt dann der Konvektionskoeffizient bei ca. 100 W/(m2 K).
Verlustleistung im Pulsbetrieb: Aufgrund der gegebenen Wrmekapazitt eines Kr-

pers kann die Verlustleitung im Pulsbetrieb grer sein, als die maximale statische
Gesamtverlustleistung. Die Wrmekapazitt wirkt wie ein Kondensator in der elektrischen
R th, JG R th, GK R th, KU
Umgebung
PV ( t ) C th, j C th, G C th, K
Tj TG TK TU
T = 0K
Abb. 2.71 Thermische Ersatzanordnung eines Bauelementes mit Bercksichtigung der Wrmeka-
pazitten
Abb. 2.72 Beispiel eines

Wrmewiderstands im
Pulsbetrieb
Ersatzanordnung. hnlich wie der Kondensator keine schnellen Spannungsnderungen

zulsst, verhindert die Wrmekapazitt schnelle Temperaturnderungen. Somit wirkt
die Wrmekapazitt integrierend. Die thermische Ersatzanordnung ist also um die
Wrmekapazitten Cth,i zu ergnzen (Abb. 2.71).
Wird in einem Bauelement bei Impulsbetrieb nur kurzeitig Verlustleistung umgesetzt, so
ist im Allgemeinen eine hhere Leistung vertrglich. Dies ist um so mehr der Fall, je krzer
das Zeitintervall ist, in dem Leistung umgesetzt wird. Bei Leistungshalbleitern findet man
im Datenblatt ein Diagramm ber den dynamischen Wrmewiderstand rth,jG bzw. rth,jU .
Die Angaben hngen ab von der Impulsdauer tp und von dem auf die Periodendauer T
bezogenen Tastverhltnis v = tp /T. Ein Beispiel fr den Wrmewiderstand im Pulsbetrieb
zeigt das Abb. 2.72. Die mittlere Verlustleistung ist bei gegebener Pulsleistung PI :
PV = v PI . (2.22)
Bei Pulsbetrieb gilt hnlich wie in Gl. (2.17)
Tjmax > TU max + PI rth,jU . (2.23)
Hufig findet man im Datenblatt eines Halbleiterbauelements ein Diagramm ber den
Wrmewiderstand Rth,jG bzw. rth,jG . Weiterhin ist oft der Pulsleistung PI eine Gleichstrom-
verlustleistung PV(DC) berlagert. In diesem Fall bestimmt sich die Grenzbedingung fr die
Temperatur in der aktiven Zone des Bauelements gem der nachstehenden Beziehung:
Tjmax > TU max + (PV(DC) + v PI ) Rth,GU + PV(DC) Rth,jG + PI rth,jG . (2.24)
Die Wrmeverteilung im Kristall des Halbleiterbauelements ist bei Belastung nicht gleich-
mig, sondern hngt ab vom Strom und der angelegten Spannung. Bei greren
Spannungen verndert sich mit steigendem Temperaturgradienten im Kristall der am
Stromfluss beteiligte Querschnitt im Halbleiter, so dass es zu einer vom Arbeitspunkt ab-
hngigen Zunahme bzw. zu einer spannungsabhngigen Zunahme des Wrmewiderstandes
Rth,jG bzw. rth,jG kommt. Dieser Effekt fhrt auch zu einer Abnahme der maximal zulssi-
gen Gesamtverlustleistung PVmax . Mittels eines Korrekturfaktors KU kann dieser Einfluss
bercksichtigt werden.
(U ) (U )
Rth,jG = KU Rth,jG ; bzw. rth,jG = KU rth,jG . (2.25)
Ohne Bercksichtigung dieser Stromeinschnrung ist KU = 1, wie in Gl. (2.24) angenom-

men.
2.5 Die Hardwarebeschreibungssprache VHDL-AMS
Der Vorteil einer Hardwarebeschreibungssprache liegt in der standardisierten, flexiblen,

graphik- und systemunabhngigen Beschreibungs- und Modellierungsmglichkeit von
Schaltkreisfunktionen und deren Komponenten. Die Hardwarebeschreibungssprache
VHDL-1076-1993 (VHD L: VHSIC Hardware Description Language; VHSIC: Very High
Scale Integrated Circuits) bietet eine standardisierte Beschreibung von Modellen fr Lo-
gikfunktionen und Logiksysteme mit der Mglichkeit der Systemverifikation. VHDL wird
darber hinaus vielfach als Input fr die Logiksynthese verwendet. In neueren Schalt-
kreissimulatoren ist es mglich, mittels der analogen Erweiterung VHDL-AMS (AMS:
Analog Mixed Signal) der weit verbreiteten Modellierungssprache VHDL fr Logiksysteme
eigene analoge und gemischt analog/digitale Modelle zu definieren, einzubinden und bei
der Schaltkreisverifikation zu bercksichtigen. Bei der Verifikation von Logiksystemen wer-
den keine Netzwerkgleichungen auf der Basis von Knotenspannungen und Zweigstrmen
gelst. Vielmehr beschrnkt man sich auf die Ermittlung von Ereignissen und Folgeereignis-
sen ausgehend von den Anfangsereignissen gegeben durch ein Stimuli fr eine Schaltung.
Man nennt diese Vorgehensweise Ereignisgesteuerte Designverifikation. Die Beschrei-
bung des analogen Teils fhrt auf Differenzial-Algebraische-Gleichungssysteme (DAE:
2.5 Die Hardwarebeschreibungssprache VHDL-AMS 77
Digitaler Analoger
Modellteil Modellteil
Abb. 2.73 Datenaustausch zwischen analogen und digitalen Modellteilen
Inputs: Schaltung S mit Modellen fr Komponenten,

Delays der Schaltkreisfunktionen und Subcircuits: ScD,
Eingangs-Ereignisse (vom Stimuli): IE
Results: Logikzustnde von Netzen in Abhngigkeit von t.
PROCEDURE EventScheduling (S; ScD; t)
Event-Queue: EQ,
BEGIN
EQ = IE; -- Anfangsereignisse
WHILE EQ ist nicht leer DO
BEGIN
Zeitschritt tn fr nchstes Ereignis in EQ;
P = alle Ereignisse von EQ zum Zeitpunkt tn;
FOR all P(j) DO
BEGIN
F(j) = Folgeereignisse von P(j); -- Folgeereignisbestimmung
FOR all F(j) deren Zustand sich ndert DO
F(i), tn+ScD(i) in EQ; -- Eintrag der Folgeereignisse
END
END
END
Abb. 2.74 Algorithmus fr die ereignisgesteuerte Logiksimulation (digitaler Systemteil)
Differential Algebraic Equations) unter Bercksichtigung von Knotenspannungen und

Zweigstrmen. Seit 1999 gibt es mit dem IEEE-Standard 1076.1 als Erweiterung vom
bisherigen Standard-VHDL neue port-Typen, neue Objekte und Datentypen, neue State-
ments, sowie neue Attributdefinitionen. Die analoge Erweiterung von VHDL bentigt einen
Simulator mit einem neuen zustzlichen Algorithmus zur Lsung der analogen Modell-
gleichungen. Die digitalen Modellteile werden wie bisher mit einem ereignisgesteuerten
Logiksimulator behandelt. Beim Zusammenwirken von analogen und digitalen System-
funktionen mssen zwischen den analogen Modellteilen und den digitalen Modellteilen
Ereignisse bzw. Signale ausgetauscht werden. Dem analogen Modellteil werden die auf
die analoge Schnittstelle gewandelten digitalen Schnittstellen-Signale bermittelt, dem di-
gitalen Modellteil die digitalisierten analogen Verlufe. Abbildung 2.73 verdeutlicht den
Datenaustausch.
Digitaler Modellteil: Den Ablauf der Logiksimulation des linken Blocks in Abb. 2.73
zeigt Abb. 2.74. Ausgangspunkt ist eine Schaltung beschrieben durch ein VHDL-Modell.
Eingangsereignis Ausgangsereignisse
IN1 OUT1
Digitale
OUT2
IN2 Modell-
beschreibung OUT3
t t
t0 t0
Abb. 2.75 Prinzip der digitalen Modellbeschreibung mit funktionsspezifischen Delays
Weiterhin mssen die Eingangsereignisse in Form eines Stimuli fr das Modell bekannt
sein. Jede Schaltkreisfunktion reagiert auf Eingangsereignisse verzgert. Die Delays der
Schaltkreisfunktionen mssen im Modell enthalten sein. Der Logiksimulator verwaltet ei-
ne Ereignistabelle (Event-Queue). Ein Ereignis stellt einen Signalwechsel dar. Zunchst
werden die Anfangsereignisse in die Ereignistabelle eingetragen. Die Modelle der Schalt-
kreisfunktionen reagieren auf die Anfangsereignisse mit verzgerten Folgeereignissen, die
wiederum in die Ereignistabelle eingetragen werden und erneut Folgeereignisse generieren.
Die Abarbeitung der Ereignisse erfolgt solange, bis die Simulationszeit abgelaufen ist, oder
die Ereignistabelle leer ist. Man spricht von einer ereignisgesteuerten Logiksimulation, bei
der keine zeitkontinuierlichen Netzwerkgleichungen gelst werden.
Das Modell eines digitalen Schaltkreises beschreibt die Wirkung von Eingangsereignissen
auf die Ausgnge. Durch die Modellbeschreibung werden fr Eingangsereignisse die daraus
resultierenden Folgeereignisse am Ausgang bestimmt. Abbildung 2.75 stellt das Grundprin-
zip einer digitalen Modellbeschreibung dar. Die Verwaltung der Ereignisse erfolgt dabei im
Simulator. Fr die Modellbeschreibung von Logikfunktionen bietet VHDL eine Reihe von
Sprachkonstrukten an (u. a. Concurrent Signal Assignment, Process, Component In-
stantiation). Ereignisse sind nur Signalen zugeordnet. Nur sie werden in der Ereignistabelle
des Simulators erfasst. Ein Signal entspricht einem Netz in der Schematic-Darstellung. Ei-
nem Signal ist ein Name, ein Wert und einem Signalwechsel eine Zeit zugeordnet. Prinzipiell
unterscheidet man zwischen Verhaltens- und Strukturmodellen.
Analoger Modellteil: Ein VHDL-AMS-Schaltkreissimulator muss fr den analogen Teil

ein Gleichungssystem lsen, bestehend aus charakteristischen Beziehungen (simultaneous
statements) in der allgemeinen Form:
g(u, u, i, i, s, s, ain , ain , aout ) = 0. (2.26)
Dabei sind u die zeitlichen Momentanwerte der Knotenspannungen bzw. Knoten-

Differenzspannungen und deren mgliche zeitliche Ableitungen u, i sind die Zweigstrme
mit deren mglicher zeitlicher Ableitung i, s sind die zustzlichen inneren Gren (free
QUANTITY) mit deren mglicher zeitlicher Ableitung s, ain bzw. ain und aout sind
Eingangs- bzw. Ausgangsgren von Funktionsblcken. Allgemein lassen sich demnach

in VHDL-AMS folgende zeitkontinuierliche Gren einfhren:
Knotenspannungen bzw. Knoten-Differenzspannungen (Differenzgren): u;

Zweigstrme (through QUANTITY bzw. Flussgren): i;
Zustzliche innere Gren (free QUANTITY): s;
Eingangsgren (QUANTITY . . . IN): ain ;
Ausgangsgren (QUANTITY . . . OUT): aout .
Allgemein unterscheidet man in Analogsystemen zwischen konservativen Syste-

men und nichtkonservativen Systemen. Die Knotenspannungen und Knoten-
Differenzspannungen, sowie die Zweigstme (Flussgren) zwischen Knoten in einem
elektrischen Netzwerk bilden ein konservatives System. Deren Zusammenhnge werden
durch die Knoten- und Maschenregeln, sowie durch den Energieerhaltungssatz definiert.
Der VHDL-AMS-Simulator bildet aus den Modellgleichungen ein Gleichungssystem, um
alle unbekannten Gren zu ermitteln. Bei nichtkonservativen Systemen werden die
Funktionsblcke im Allgemeinen durch ihr Verhalten beschrieben. Die bertragungsfunk-
tion eines regelungstechnischen Systemblocks ist ein typisches Beispiel hierfr. An den
Klemmen treten gerichtete rckwirkungsfreie Signale auf. Es gelten keine impliziten Ne-
benbedingungen (z. B. Energieerhaltungssatz). Das Ausgangsverhalten wird fr gegebene
Eingangsgren bestimmt.
Auf den Ablauf der Schaltkreissimulation des analogen Teils wird spter noch eingegan-
gen. Zunchst wird die Einfhrung in VHDL-AMS beschrnkt auf die Modellbeschreibung
und Schaltungsbeschreibung als Ausgangspunkt fr die Schaltkreissimulation. Die Modell-
beschreibung beeinflusst ganz erheblich die Effizienz des Lsungsverfahrens. Ungeeignete
bzw. unvollstndige Modellbeschreibungen fhren zu einem nicht lsbaren System. Eine
notwendige Bedingung fr die Lsbarkeit des Systems ist, dass die Unabhngigkeit der
charakteristischen Beziehungen bzw. Gleichungen gegeben sein muss. Dazu ist u. a. erfor-
derlich, dass die Anzahl der charakteristischen Beziehungen gleich der Anzahl der Zweige
mit Flussgre (through Quantity), plus der Anzahl der inneren Gren (free Quan-
tity), plus der Anzahl der nichtkonservativen OUT-Klemmen ist. Mit anderen Worten
konkreter ausgedrckt: Es mssen gengend unabhngige Netzwerkgleichungen fr die
eingefhrten Netzwerkgren (Spannungen, Strme u. a.) und gengend unabhngige
Gleichungen zur Charakterisierung der Funktionsblcke formuliert werden.
Basis fr das Strukturmodell eines analogen Schaltkreises sind die ueren und inne-
ren Knoten, reprsentiert durch Terminals. Mathematische Gleichungen beschreiben das
Verhalten der Schaltkreiselemente zwischen den Terminals. Terminals stellen die ue-
ren und inneren Knoten in einem konservativen System dar. Am Beispiel des Modells fr
einen Widerstand in Abb. 2.76 mit parasitren Elementen soll ein analoges Strukturmodell
mit den dafr erforderlichen Sprachkonstrukten erlutert werden.
uC
iC Cp iR = uR R
du C
i 1 L SZ iR R i Ls L L SZ i 2 iC = C
S dt
pin1 n1 n2 n3 pin2
i L = --1- u L dt
u LS 1 uR u LS u LS 2 L
Abb. 2.76 Zur Modellbeschreibung fr einen Widerstand mit parasitren Elementen mit ueren
und inneren Knoten, den Knoten-Differenzspannungen, den Zweigstrmen und den Simultaneous
Statements; pin1, n1, n2, n3, pin2 sind Terminals
Terminals: Die allgemeine Definition eines Terminals lautet:

terminal name_list : nature_name;
Terminals definieren Anschlsse. Einem Terminal kann eine Nature zugewiesen wer-
den. Natures definieren physikalische Eigenschaften von Terminals. In der skizzierten
Definition wird die Potenzialdifferenz und der Fluss (erzeugt durch die Potenzialdifferenz)
festgelegt, u. a. auch ein Referenzknoten:
nature scalar_nature_name is
type_name across
type_name through
reference_node_name reference;
Libraries und Packages: Die gezeigten Festlegungen fr eine Nature und weitere De-
klarationen werden u. a. zweckmig in einem Package zusammengefasst. Eine Library
enthlt gebrauchsfertige Deklarationen, Funktionen und Prozeduren. Ein Package ist ein
Teil einer Library. Um die Library fr eine Modellbeschreibung verfgbar zu machen, ist
im Kopf der Modellbeschreibung folgendes Konstrukt zu verwenden:
library library_name1, library_name2, ...;
use package_name;
Mit Use wird ein bestimmtes Package eingebunden, das in einer Library enthalten ist.
Ein Beispiel fr ein Package mit u. a. Typ-Deklarationen zeigt:
package electrical_systems is
-- subtype declarations
subtype voltage is real tolerance "default_voltage";
subtype current is real tolerance "default_current";
subtype charge is real tolerance "default_charge";
subtype resistance is real tolerance "default_resistance";
subtype capacitance is real tolerance "default_capacitance";
...
-- use of UNIT to designate units
attribute UNIT of voltage : subtype is "volt";
attribute UNIT of current : subtype is "ampere";
attribute UNIT of charge : subtype is "coulomb";
attribute UNIT of resistance : subtype is "ohm";
attribute UNIT of capacitance : subtype is "farad";
...
-- nature declarations
nature electrical is
voltage across
current through
electrical_ref reference;
...
end package electrical_systems;
Branch Quantities: Besitzen die Terminals pin1, n1, n2, n3 und pin2 im Bei-
spiel in Abb. 2.76 die Nature electrical, so lassen sich mit Branch Quantities die
Knoten-Differenzspannungen und Zweigstrme definieren. Allgemein gilt:
quantity [across_aspect] [through_aspect] terminal_aspect;
Im Beispiel liegen folgende Branch Quantities vor:
quantity v across pin1 to pin2;
quantity vc across ic through n1 to n3;
quantity vls1 across i1 through pin1 to n1;
quantity vls2 across i2 through n3 to pin2;
quantity vls across ils through n2 to n3;
quantity vr across ir through n1 to n2;
Free Quantities: Neben den Branch Quantities knnen Free Quantities eingefhrt
werden. Eine Free Quantity wird definiert durch:
quantity name_list: real_type_name [:=expression];
Damit ist es u. a. mglich Gren von nichtkonservativen Systemen zu erfassen. Sie
knnen aber auch als zustzliche abgeleitete Gren in konservativen Systemen einge-
fhrt werden, deren Verlauf durch den Simulator ermittelt werden soll. Ein Beispiel dafr
wre in Abb. 2.76 die Summe der beiden Zweigstrme durch den Widerstand R und die
Kapazitt CP . Ein weiteres Beispiel wre die Bestimmung der Verlustleistung als Produkt
von Knoten-Differenzspannung und Zweigstrom als abgeleitete Gre. Da der Datentyp
nicht, wie bei den Branch Quantities, von einem Terminal abgeleitet werden kann, muss
er bei der Deklaration explizit angegeben werden.
Entity: Das Modell in Abb. 2.76 soll ein neues Schaltkreiselement werden. Dazu ist fr das
neue Schaltkreiselement eine neue Entity (Funktionseinheit) zu definieren. Eine Enti-
ty entspricht einem Symbol in der Schematic-Darstellung. Sie legt die Schnittstellen des
Modells nach auen fest. Im Beispiel soll zustzlich neben pin1 und pin2 die Tempera-
tur temp als Schnittstellengre eingefhrt werden, um die Temperaturabhngigkeit des
Widerstandes beschreiben zu knnen. Der Entity wird ein Name (im Beispiel R_temp) zu-
geordnet, anschlieend erfolgt die Schnittstellenfestlegung in der Port-Deklaration. Hier
ist temp eine nichtkonservative Schnittstellengre, pin1 und pin2 sind konservative
Anschluklemmen. Die Festlegung der Entity fr das Beispiel in Abb. 2.76 lautet:
entity R_temp is
port (quantity temp : in temperature;
terminal pin1, pin2 : electrical);
end R_temp;
Die Quantity temp vom Subtype temperature reprsentiert einen zeit- und wert-
kontinuierlichen Temperaturverlauf. Eine Free-Quantity in der Port-Festlegung einer
Entity besitzt hnlich wie ein Signal eine Wirkungsrichtung (Mode). Im Beispiel ist der
Mode gleich IN.
Generic-Attribute: In der Weise, wie an ein Symbol Attribute angehngt werden knnen,
lassen sich der Entity Attribute anfgen, die dann bei der zugehrigen Modellbeschrei-
bung verwendbar sind. Das folgende Beispiel zeigt eine Entity-Deklaration fr einen
einfachen Widerstand (ohne parasitre Elemente), bei dem der Wert des Widerstandes als
Generic-Attribut bergeben wird:
entity Resistor is
generic (
r_val : real); -- Value of the resistor
port (terminal pin1, pin2 : electrical);
end Resistor;
ber Generic-Attribute ist es mglich, u. a. Modellparameter an die Modellbeschreibung
zu bergeben.
Quantity-Attribute: Quantities sind analoge (physikalische) Gren. hnlich wie bei den
Signalen in digitalen Systemen lassen sich fr die analogen Quantities Attribute anhngen,
mit denen Eigenschaften, u. a. auch Filter-Eigenschaften einer Gre festgelegt werden
knnen. Es gibt eine groe Vielfalt mglicher Attribut-Anwendungen. Einige Beispiele fr
Attribute von Quantities sind:
quantity_namedot Ableitung nach der Zeit
quantity_nameinteg Integral von t=0 bis zum

Simulationszeitpunkt
quantity_nameltf(num,den) Laplacetransformierte mit

num = Zhler und den = Nenner
Architecture: In der Architecture wird die eigentliche Modellbeschreibung fr eine

Entity festgelegt. Allgemein gilt fr die Architecture-Beschreibung:
architecture architecture_name of entity_name is

{declaration_part}
begin
{simultaneous_statement}
end architecture_name;
Unter Verzicht auf die Temperatur als Schnittstellengre lsst sich die Modellbeschreibung
fr das Beispiel in Abb. 2.76 wie folgt formulieren:
architecture R_HF of resistor is
-- inner terminals
terminal n1, n2, n3 :electrical;
-- branch quantities
quantity vls1 across i1 through pin1 to n1;
quantity vls2 across i2 through n3 to pin2;
-- free quantities
quantity i : current;
begin
ic == Cp * vcdot;
vls1 == Lsz * i1dot;
vls2 == Lsz * i2dot;
vr == R * ir;
vls == Ls * ilsdot;
i == ic + ir;
end R_HF;
Im ersten Teil der Architecture werden die nicht in der Entity erklrten inneren Kno-
ten deklariert, sowie alle analogen Gren in Form der Branch Quantities und Free
Quantities. Danach erfolgt die Beschreibung der Modellgleichungen durch Simultaneous
Statements zwischen Begin und End.
Simultaneous Statements: Das Konstrukt fr einfache Simultaneous Statements lau-

tet allgemein:
[label:] simple expression == simple expression [tolerance
string_expression];
Damit lassen sich mathematische Ausdrcke fr analoge Gren einfhren. Darber hinaus
gibt es bedingte Simultaneous Statements der Form:
[label:] if boolean_expression use
{elsif boolean_expression use
{simultaneous_statement}}
{else {simultaneous_statement}]
end use [label];
Mit Hilfe von bereichsabhngigen Simultaneous Statements knnen in Abhngigkeit
von einer Bedingung verschiedene Simultaneous Statements ausgewhlt werden. Damit
lassen sich in der Modellbeschreibung fr ein Schaltkreiselement fr unterschiedliche Be-
reiche spezielle mathematische Gleichungen formulieren. Ein weiteres wichtiges Konstrukt
Abb. 2.77 Testanordnung fr R1

eine Diodenschaltung 1 2
V1 D1
ist das Simultaneous Case Statement, bei dem in Abhngigkeit von einem Ausdruck
unterschiedliche Simultaneous Statements ausgefhrt werden:
[label:] case expression use
when choice {|choice} =>
{when choice {|choice} =>
{simultaneous_statement}}
end case [label];
Zur Beschreibung des analogen Verhaltens mit Hilfe sequentieller Statements steht das
Konstrukt Simultaneous Procedural Statement zur Verfgung. hnlich wie bei dem
Process-Konstrukt bei digitalen Systemen gilt zwischen Begin und End in dem
Simultaneous Procedural Statement eine sequentielle Ordnung.
[label:] procedural [is]
{declaration_part}
begin
{sequential_statement}
end procedural [label];
Im Rahmen der Grundlagen zur analogen Schaltungstechnik ist eine ausfhrliche Ein-
fhrung in Hardwarebeschreibungssprachen nicht mglich. Vielmehr mgen einfache
Beispiele veranschaulichen, wie mit der Hardwarebeschreibungssprache VHDL-AMS ei-
ne Testbench fr eine Schaltung (Abb. 2.77) beschrieben wird, um diese mit einem dafr
geeigneten Schaltkreissimulator verifizieren zu knnen. Dabei ergeben sich Analogien zur
Schematic-Darstellung, die herausgestellt werden sollen.
Beschreibung einer Testschaltung: Abbildung 2.77 zeigt eine Testanordnung fr eine

Diodenschaltung. Diese Schaltung soll nunmehr beispielhaft mit der Hardwarebeschrei-
bungssprache VHDL-AMS beschrieben werden.
Zunchst bentigt man eine Modellbeschreibung in VHDL-AMS fr die in der Test-
bench verwendeten Schaltkreiselemente. Abbildung 2.78 zeigt die Modellbeschreibung
eines idealen Widerstandes. Fr die Modellbeschreibung werden Library-Funktionen be-
ntigt, die in den obersten Zeilen durch Library bzw. use eingebunden werden. Die
Entity-Declaration entspricht dem Symbol mit den Anschlusspins definiert in der Port-
Declaration. Im Beispiel werden als Terminal die Anschlusspins pin1 und pin2 vom
Typ electrical festgelegt. So wie am Symbol die Schnittstellen in Form der Anschluss-
pins festgelegt werden, so sind in der Port-Declaration ebenfalls die Schnittstellen der
Entity erklrt. Der Widerstandswert wird in Form eines Generic-Attributs innnerhalb
der Entity-Declaration definiert. Wie man sieht, entsprechen Generic-Attribute den
library IEEE, Disciplines;

use Disciplines.electromagnetic_system.all;
use IEEE.math_real.all;
entity Resistor is
generic (
r_val : real); -- Value of the resistor
port (terminal pin1, pin2 : electrical);
end entity Resistor;
architecture resistor0 of Resistor is
quantity v across i through pin1 to pin2;
begin -- resistor0
assert r_val > 0.0 report "Negative resistor value!"
severity WARNING;
assert r_val/=0.0 report "Value of resistor is 0!"
severity WARNING;
i == v/r_val;
end architecture resistor0;
Abb. 2.78 Modellbeschreibung eines Widerstandes in VHDL-AMS
Symbol-Attributen (z. B. Value-Attribut) an einem Symbol fr ein Schaltkreiselement. Die

Architecture-Beschreibung legt das elektrische Verhalten fest, das einer Entity zuge-
ordnet ist, hnlich wie das Symbol auf ein Modell referenziert. In der Architecture sind
die Modellgleichungen allerdings nicht in Form von hart codierten Intrinsic-Modellen
gegeben, vielmehr kann der Anwender eigene Modelle mit speziellen Effekten festlegen und
einfhren. Mit der Deklaration
quantity v across i through pin1 to pin2;
wird die Knoten-Differenzspannung v von pin1 nach pin2 in Form einer Differenz-
gre und der Zweigstrom i von pin1 nach pin2 in Form einer Flussgre definiert.
ber Assert-Anweisungen lassen sich Warnungen bzw. Fehlerhinweise u. a. bei Be-
reichsberschreitungen ausgeben. Die Warnung wird ausgegeben, wenn die angegebene
Bedingung nicht wahr ist. Die eigentliche Modellgleichung fr einen idealen Widerstand
lautet:
i == v/r_val;
Damit wird das Verhalten des Widerstandes festgelegt.
Als nchstes bentigt man eine Modellbeschreibung fr die Diode der Testschaltung in
Abb. 2.77. Die beispielhafte Modellbeschreibung einer Diode zeigt Abb. 2.79. Als Schnitt-
stelle der Diode nach auen werden in der Port-Declaration innerhalb der Entity mit
Terminal die Anschlussklemmen anode und cathode festgelegt.
ber Generic-Attribute in der Entity-Declaration sind die Modellparameter fr das
Diodenmodell erklrt und vorbesetzt. In der Architecture-Beschreibung lsst sich das
elektrische Verhalten durch die Modellgleichungen fr die Halbleiterdiode festlegen.
Dazu kann u. a. eine Ladung (qc) definiert und deren Ableitung (qc dot) gebildet werden.
Zwischen den Anschlusspins anode und cathode werden mit
quantity vd across id, ic through anode to cathode;
library IEEE, DISCIPLINES;

use DISCIPLINES.electromagnetic_system.all;
entity Diode is
generic (
iss : real := 1.0e-14;
n, rs : real := 1.0;
tt, cj0, vj : real := 0.0);
port (terminal anode, cathode : electrical);
end entity Diode;
architecture level0 of Diode is
quantity vd across id, ic through anode to cathode;
quantity qc: charge;
constant vt : real := 0.0258; -- thermal voltage
begin -- Level0
id == iss * (exp((vd-rs*id)/(n*vt)) - 1.0);
qc == tt*id - 2.0*cj0 * sqrt(vj**2 - vj*vd);
ic == qc'dot;
end architecture level0;
Abb. 2.79 Modellbeschreibung einer Diode (level0) in VHDL-AMS

entity v_dc is
generic (
dc_value : real := 0.0); -- Voltage level
port (
terminal plus, minus : electrical); -- plus and minus pin
end entity v_dc;
architecture v_dc_simple of v_dc is
quantity v across i through plus to minus;
begin
v == dc_value;
end architecture v_dc_simple;
Abb. 2.80 Modellbeschreibung einer DC-Quelle in VHDL-AMS
die Spannung vd von anode nach cathode und die beiden Zweigstrme id und ic
von anode nach cathode als Flussgren definiert. Die Modellgleichungen der Diode
lauten schlielich:
id == iss * (exp((vd-rs*id)/(n*vt)) - 1.0);
qc == tt*id - 2.0*cj0 * sqrt(vj**2 - vj*vd);
ic == qc'dot;
mit vt als Konstante (Temperaturspg.) im Deklarationsteil der Architecture definiert
und den Modellparametern iss, rs, n, tt, cj0, vj, erklrt und mit Default-Werten
vorbesetzt in der Generic-Deklaration der Entity.
Als drittes Schaltkreiselement der Testschaltung in Abb. 2.77 muss neben dem Modell
fr den Widerstand und die Diode ein Modell fr die Spannungsquelle eingefhrt werden.
Abbildung 2.80 zeigt das Modell fr eine DC-Spannungsquelle. Die Anschlussklemmen
library disciplines;
use disciplines.Electromagnetic_system.ALL;
library my_lib;
entity diode_dc_test_testbench is
end diode_dc_test_testbench;
architecture structure of diode_dc_test_testbench is
terminal n1, n2 : electrical;
begin -- structure
D1: entity my_lib.Diode (level0)
generic map (
iss => 1.0E-15; n => 1.0; rs => 5;
tt => 20.0E-9;
cj0 => 5.0E-12; vj => 0.7)
port map (n2, electrical_ground);
R1: entity my_lib.Resistor (resistor0)
generic map (
r_val => 100.0) -- R-Value
port map (n1, n2);
V1: entity my_lib.v_dc (v_dc_simple)
generic map (
dc_value => 1.0) -- DC-Value
end architecture structure;
Abb. 2.81 Modellbeschreibung der Testbench fr die Diodenschaltung in Abb. 2.77
der Spannungsquelle werden als Terminal vom Typ electrical mit plus und minus
deklariert. Die bergabe des DC-Wertes der Spannungsquelle erfolgt ber ein Generic-
Attribut.
Nachdem nunmehr fr alle drei verwendeten Schaltkreiselemente der Testanordnung in
Abb. 2.77 geeignete Modelle eingefhrt sind, ist die eigentliche Testbench zu beschreiben.
Die Modelle fr den Widerstand, die Diode und die Spannungsquelle sind in der Library
my_lib abgelegt. Die Beschreibung der Testanordnung in Abb. 2.77 mittels VHDL-
AMS ist in Abb. 2.81 dargestellt. Neben den Standard-Libraries und Packages muss die
Library my_lib eingebunden werden. Die Entity der Testbench weist keine Schnittstelle
nach auen auf. Die Modellbeschreibung der Testbench selbst erfolgt mittels Com-
ponent Instantiation in der Architecture. Dazu werden die in der Library my_lib
abgelegten Komponenten D1, R1 und V1 in der Architecture-Beschreibung der Testan-
ordnung instanziiert, hnlich wie dies in der Schaltplaneingabe auch geschieht. Bei der
Instanziierung muss ber das Port-Mapping festgelegt werden, welcher Anschluss der
Komponente mit welchem Netzknoten der Schaltung verbunden werden soll. Dieser
Vorgang entspricht der Verdrahtung in der Schematic-Darstellung. Neben der Zuordnung
der Anschlsse erfolgt in generic map die Festlegung der Instanz-Attribute, hnlich
den Symbol-Attributen. Damit ist klar, dass sich mit einer Hardwarebeschreibungsspra-
che auch Schaltungen und Testanordnungen beschreiben lassen, analog zur symbolischen
Darstellung in der Schaltplaneingabe.
library IEEE, Disciplines;

use IEEE.Math_real.all;
entity V_DCSweep is
generic (
vramp_start : real := 0.0; -- Ramp start voltage
vramp_end : real := 1.0; -- Ramp end voltage
risetime : real := 10.0; -- time to reach vramp_end in sec
falltime : real := 0.0;
delay : time := 1.0 ns);
port (
terminal plus, minus : electrical);
end entity V_DCSweep;
architecture VDCSweep0 of V_DCSweep is
signal vsig : real := 0.0;
begin
vsig <= vramp_start, vramp_end after delay;
v == vsig'ramp(risetime, falltime);
end architecture VDCSweep0;
Abb. 2.82 Modellbeschreibung einer DCSweep-Spannungsquelle
Abb. 2.83 Erweitertes

Widerstandsmodell mit
Cp L
Bezeichnung der Netzknoten pin1 L SZ 1 R S L SZ 2 pin2
n1 n2 n3
Die einfache DC-Spannungsquelle soll als nchstes durch eine DCSweep-

Spannungsquelle ersetzt werden. Dazu ist ein Modell fr die DCSweep-Spannungsquelle
zu erstellen (Abb. 2.82). In der Testbench ist dann an Stelle von V1 folgender Eintrag zu
ndern:
V1: entity my_lib.V_DCSweep (VDCSweep0)
generic map (
vramp_start => -10.0, -- Ramp start voltage
vramp_end => 1.0, -- Ramp end voltage
risetime => 100.0)
Die DCSweep-Spannungsquelle enthlt eine Rampenspannung, die im Beispiel bei 10 V
startet und bis 1 V verndert wird. Die nderungsgeschwindigkeit ist mit 100s sehr langsam
gewhlt, um dynamische Effekte zu vermeiden.
Das ideale Widerstandsmodell soll nunmehr gem Abb. 2.83 erweitert werden. Das
erweiterte Modell in Abb. 2.83 beinhaltet zustzlich Induktivitten und eine parasitre
Kapazitt. Die Ersatzschaltung weist zwei uere und drei innere Knoten auf.
Die zugehrige VHDL-AMS Beschreibung zeigt Abb. 2.84. In der Entity werden die
ueren Anschlussklemmen pin1 und pin2 vom Typ electrical als Terminal de-
klariert. ber Generic-Attribute lassen sich in der Entity die Induktivitten Lsz, Ls,
library ieee, disciplines;

use disciplines.electromagnetic_system.ALL;
entity resistor is
generic (
Lsz : real := 0.0; -- Zuleitungsinduktivitaet
Ls : real := 0.0; -- innere Induktivitaet
Cp : real := 0.0; -- Kapazitaet
R : real := 0.0); -- Widerstand
port (
terminal pin1, pin2 : electrical);
end entity resistor;
architecture level1 of resistor is
terminal n1, n2, n3 : electrical;
quantity i : real;
quantity vlsz1 across ilsz1 through pin1 to n1;
quantity vlsz2 across ilsz2 through n3 to pin2;
begin -- level1
ic == Cp * vc'dot;
vlsz1 == Lsz * ilsz1'dot;
vlsz2 == Lsz * ilsz2'dot;
vr == R * ir;
vls == Ls * ils'dot;
i == ic + ir;
Abb. 2.84 Modellbeschreibung eines realen Widerstandes mit parasitren Eigenschaften
die Kapazitt Cp und der Widerstand als Attribute mit Wertvorbesetzungen einfhren.
In der Architecture mssen die inneren Knoten n1, n2 und n3 als Terminal
vom Typ electrical deklariert werden. Im Weiteren sind die Quantities zu deklarieren.
Die eigentliche Modellbeschreibung erfolgt zwischen Begin und End innerhalb der
Architecture.
Um das neu eingefhrte Widerstandsmodell testen zu knnen, bentigt man dafr eine
eigene Testbench mit geeigneter Spannungsquelle. Als Spannungsquelle wird eine AC-
Quelle eingefhrt. hnlich wie das Symbol der AC-Spannungsquelle in PSpice bentigt
man Attribute zur Festlegung der Eigenschaften der Spannungsquelle, sie werden durch
Generic-Attribute deklariert. Mit
quantity phase_rad : real;
wird eine free-Quantity festgelegt, die bei der Verhaltensbeschreibung der Spannungs-
quelle bentigt wird.
Die Modellbeschreibung einer Testbench fr den realen Widerstand angesteuert mit
einer AC-Spannungsquelle zeigt Abb. 2.85. Wie blich weist die Entity der Testbench
in Abb. 2.86 keine Anschlussklemmen nach auen auf. In der Architecture wird ein
innerer Knoten node deklariert. Ansonsten erfolgt die Festlegung der Testbench wie

use ieee.math_real.ALL;
use disciplines.electromagnetic_system.ALL;
entity V_AC is
generic (
freq : real; -- frequency, [Hertz]
amplitude : real; -- amplitude, [Volt]
phase : real; -- initial phase, [Degree]
offset : real; -- DC value, [Volt]
df : real; -- damping factor, [1/second]
ac_mag : real; -- AC magnitude, [Volt]
ac_phase : real); -- AC phase, [Degree]
port (terminal
plus, -- positive pin
minus : electrical); -- minus pin
end entity V_AC;
architecture behave of V_AC is
quantity phase_rad : real; -- effective phase
-- Declaration of signal in frequency domain for AC analysis
quantity ac : real spectrum ac_mag, math_2_pi*ac_phase/360.0;
begin
phase_rad == math_2_pi *(freq * NOW + phase / 360.0);
-- The item "ac" will be active only in AC analysis.
v == offset + amplitude * sin(phase_rad) * EXP(-NOW * df) + ac;
end architecture behave;
Abb. 2.85 Verhaltensmodell einer AC-Spannungsquelle
gehabt ber Component Instantiation. Die Modelle fr den realen Widerstand und fr
die AC-Spannungsquelle mssen in der Library my_lib abgelegt sein.
Die vorgestellten Beispiele sollen einen Eindruck vermitteln von den Mglichkei-
ten der Schaltungs- und Modellbeschreibung mittels der Hardwarebeschreibungssprache
VHDL-AMS. Mit einem geeigneten Schaltkreissimulator lassen sich die so beschrie-
benen Schaltungen und Modelle simulieren und verifizieren. Die Ergebnisse und die
Ergebnisdarstellung sind vergleichbar mit den Mglichkeiten von PSpice.
ber die Download-Funktion sind zahlreiche Beispiele mit VHDL-AMS Modellbe-
schreibungen u. a. von hier vorgestellten Testschaltungen verfgbar. Die Beispiele wurden
mit SystemVision (registered Trademark der Firma MentorGraphics) erstellt und getestet.
Fr die Beispiele stehen mit SystemVision ausfhrbare Workspaces zur Verfgung. Im
Unterverzeichnis hdl eines Workspaces finden sich die .vhd Quellen.
Ohne auf Hardwarebeschreibungssprachen weiter im Detail einzugehen, soll im Fol-
genden vornehmlich die symbolische Beschreibung von Schaltungen verwendet werden.
Dazu bentigt man ein Toolset mit u. a. einer graphischen Schaltplaneingabe (Capture).
ber die Download-Funktion steht ein derartiges Toolset in Form von Orcad-Lite/PSpice
zur Verfgung (Orcad and PSpice are registered Trademarks of Cadence Design Systems,
Orcad-Lite or Orcad-Demo is not for commercial use). In der ber Download erhltli-
library disciplines;
library my_lib;
entity resistor_ac_testbench is
end entity resistor_ac_testbench;
architecture structure of resistor_ac_testbench is
terminal node : electrical;
begin
R1 : entity my_lib.Resistor (level1)
generic map (
Lz => 20.0e-9,
Li => 5.0e-9,
Cp => 16.0e-12,
R => 1000.0)
port map (node, electrical_ground);
V_AC1 : entity my_lib.V_AC (behave)
generic map (
freq => 1000.0,
amplitude => 10.0,
phase => 0.0,
offset => 2.0,
df => 0.0,
ac_mag => 10.0,
ac_phase => 0.0)
port map (node, electrical_ground);
end architecture structure;
Abb. 2.86 VHDL-AMS Modellbeschreibung fr eine Testbench zur berprfung des Verhaltens des
realen Widerstands
chen Kurzeinfhrung werden die wichtigsten Funktionen von Orcad Lite/PSpice vorgestellt
und erlutert. Die Beispiele sind auch mit aktuell verfgbaren Versionen ausfhrbar. Die
hier beschriebene Funktionalitt stellt den heutigen Stand der Technik dar. Insofern haben
die Darstellungen prinzipiellen Charakter. Es geht um ein funktionales Grundverstnd-
nis zur rechnergesttzten Schaltkreisdefinition und Schaltkreissimulation. Um sich mit
der Schaltkreisanalyse mittels Schaltkreissimulation vertraut zu machen, wird das einfache
Beispiel in Abb. 2.77 gewhlt. Am konkreten Beispiel werden die wesentlichen Funktionen
erlutert. Selbstverstndlich kann die Kurzdarstellung eine ausfhrliche Beschreibung (in
Help-Funktion: u. a. Learning Capture) nicht ersetzen. Die Kurzdarstellung soll den An-
wender soweit einfhren, dass er anhand von ihm bekannten Experimenten arbeitsfhig
und experimentierfhig ist.
Modelle von Halbleiterbauelementen
3
Zur Analyse von Schaltungen werden Modellbeschreibungen der verwendeten Halb-

leiterbauelemente bentigt. Die Genauigkeit einer Analyse durch Schaltkreissimulation
hngt ganz wesentlich von der Modellgenauigkeit der verwendeten Komponenten ab.
Hinreichend vertiefte Kenntnisse ber Modellbeschreibungen, insbesondere von Halb-
leiterbauelementen sind daher unverzichtbar. Werden wesentliche Eigenschaften fr die
Anwendung in den Modellen nicht erfasst, so ist das Analyseergebnis falsch.
3.1 Modellbeschreibungen von Dioden
Eine Diode ist ein Halbleiterbauelement bestehend aus einem pn-bergang. Der
p-Anschluss ist die Anode (A), der n-Anschluss die Kathode (K). Unterhalb einer be-
stimmten Schwellspannung ist der pn-bergang gesperrt. Die Schwellspannung betrgt
bei Silicium als Halbleitermaterial ca. 0,7 V. Erreicht die uere Spannung nicht die
Schwellspannung der Diode, so bildet sich eine von beweglichen Ladungstrgern freie
Raumladungszone. Oberhalb der Schwellspannung wird die Raumladungszone abgebaut,
es kommt ein Stromfluss zustande.
3.1.1 Modellbeschreibungen einer Diode fr die Schaltkreissimulation
Schaltkreissimulatoren basierend auf der Hardwarebeschreibungssprache VHDL-AMS er-

lauben die Formulierung der Modellgleichungen durch den Anwender. Im Gegensatz
dazu sind die Modellgleichungen fr eine Diode im Schaltkreissimulator Spice hart co-
diert. Die individuellen Eigenschaften einer Diode lassen sich durch Modellparameter
einstellen. Der Modell-Parametersatz einer Diode ist in einer Model-Library .lib abgelegt.
Die Charakterisierung einer Diode in Spice erfolgt durch das hart codierte Intrinsic-
Modell. Das Intrinsic-Modell bentigt einen Modell-Parametersatz. Das System findet
den Modell-Parametersatz durch Auflsung der Referenz vom Symbol der Diode auf den

94 3 Modelle von Halbleiterbauelementen
A i
R S : Bahnwiderstand
RS
i D : Diodenstrom
di D
iD di D TT -------- : Verzgerte Stromkomponente
uD TT -------- Cj dt
dt
C j : Sperrschichtkapazitt
K
Abb. 3.1 Modell einer Diode mit Bahnwiderstand RS, verzgerter Stromkomponente charakterisiert
durch TT und Sperrschichtkapazitt Cj
Modell-Parametersatz, der in einer registrierten Model-Library abgelegt sein muss. Da-

zu mssen bestimmte Properties am Symbol geeignet besetzt sein (siehe Abschn. 2.2.2).
Im Folgenden soll das Modell einer Diode und deren Modellparameter erlutert wer-
den (Abb. 3.1). Gleiches gilt im Prinzip in erweiterter Form fr Bipolartransistoren bzw.
Feldeffekttransistoren.
Die Gleichung fr den Strom im obigen Dioden-Modell lautet:
diD duD
i = iD + TT + Cj . (3.1)
dt dt
Der Strom iD ist der Diodenstrom, eingeteilt in Flussbereich und Sperrbereich. Die durch
den Parameter TT charakterisierte verzgerte Stromkomponente setzt einen dynamischen
Stromfluss voraus, wirkt also im Flussbereich. Die Sperrschichtkapazitt Cj stellt die Ka-
pazitt der Raumladungszone bei Sperrbetrieb dar. Die Sperrschichtkapazitt ist zudem
abhngig von der Sperrspannung.
Ermittlung der statischen Kennlinie einer Diode: Die statische Kennlinie einer Diode ist
mit Testanordnung in Abb. 3.2 dargestellt. Entscheidend dabei sind die Modellparameter,
mit denen das Verhalten einer Diode im Durchlassbereich (Abb. 3.2), im Hochstrombereich,
im Sperrbereich und im Durchbruchbereich (Abb. 3.3) festgelegt wird. Von besonderer
Bedeutung sind das Temperaturverhalten und Exemplarstreuungsschwankungen, die bei
Anwendungen zu bercksichtigen sind.
Experiment 3.1-1: Diode_Testbench_Kennl DCSweep-Analyse zur Darstellung der

Kennlinie einer Diode bei einer Temperatur von 40 C, 25 C und 125 C.
Das Verhalten einer Silicium-Diode im Flussbereich bei unterschiedlichen Temperaturen

ist aus Abb. 3.2 zu entnehmen. Der Temperaturkoeffizient der Schwellspannung betrgt
ca. 2 mV/ C. Die Schwellspannung liegt typisch bei Normaltemperatur bei ca. 700 mV.
Die Kennlinie im Sperrbereich zeigt Abb. 3.3. Im gegebenen Beispiel stellt sich bei ca.
20 V der Durchbruchbereich ein. Der Sperrstrom ist spannungsabhngig und liegt bei
Normaltemperatur im Bereich nA.
3.1 Modellbeschreibungen von Dioden 95
40mA
ID ID
30mA U1 D
Flussbereich
20mA
125oC
10mA
25oC
Sperrbereich
-40oC
0A
0V 200mV 400mV 600mV 800mV
Schwellspannung bei 25oC
Abb. 3.2 Kennlinie einer Diode im Flussbereich bei einer Temperatur von 40 C, 25 C und 125 C
mit zugehriger Testschaltung
-0nA
Durch-
ID Sperrbereich
bruch-
bereich
-2nA
-4nA
-6nA
-8nA
-10nA
-24V -16V -8V 0V
Abb. 3.3 Kennlinie einer Diode im Sperrbereich mit Durchbrucheffekt
Idealtypische Diode: Der idealtypische Diodenstrom ist mit den Parametern IS und N
definiert durch:

UD kT
ID = IS exp 1 ; UT = . (3.2)
N UT q
10mA
ID A A
ID + ID
8mA
RS
A
6mA UT
D 26mV
A r D = --------- = --------------
UD + UD A 1mA
K ID
4mA
US 0 7V
K
2mA
A
ID
0A
0V 200mV 400mV 600mV 800mV
Abb. 3.4 Diodenkennlinie im Flussbereich mit Linearisierung in einem gegebenen Arbeitspunkt
UT ist die Temperaturspannung, sie betrgt bei T = 300 K ca. 26 mV; k ist die Boltzmann-
konstante und q die Elementarladung.
Fr die Temperaturabhngigkeit des Transportsttigungssperrstroms IS gilt nherungs-
weise:
(XTI/N)
T q EG(T0 ) (T/T0 1)
IS(T) = IS exp . (3.3)
T0 N kT
mit den zustzlichen Parametern T0 (Normaltemperatur), T (Analysetemperatur), XTI
und EG (Bandabstand). Der Transportsttigungssperrstrom IS betrgt bei Silicium bei
Normaltemperatur ca. 1015 A. Im Arbeitspunkt ID(A) im Flussbereich lsst sich die Kennlinie
linearisieren (siehe Abb. 3.4):
ID = ID(A) + ID ; ID = UD /rD . (3.4)
wobei rD der differenzielle Widerstand im Arbeitspunkt ist.
rD = UT /ID(A) ; UT = (kT)/q = 26 mV|Normaltemperatur . (3.5)
Im Flussbereich ist die Diode nherungsweise eine Spannungsquelle mit dem Innenwider-
stand rD (bei RS = 0) siehe dazu Abb. 3.4. Der differenzielle Widerstand rD im Arbeits-
punkt im Flussbereich stellt insbesondere bei der AC-Analyse einen Ersatzwiderstand fr die
idealtypische Diode dar. Betrgt der Strom im Arbeitspunkt beispielsweise 1 mA, so ist der
differenzielle Widerstand rD = 26 .
Diode mit Rekombinationssperrstrom: Um das reale Sperrverhalten der Diode be-

schreiben zu knnen, bentigt man eine Korrektur-Diode zur Charakterisierung des
Abb. 3.5 Realer Sperrstrom

einer Diode (Auszug aus dem
Datenblatt der Diode 1N4148
(1) UR = 75 V, (2) UR = 20 V
Rekombinationssperrstroms im Sperrbereich mit den Parametern ISR, NR, VJ und M:
Idealtypische Diode Korrektur-Diode f ur den Sperrbereich

M2
UD UD UD 2
ID = IS exp 1 + ISR exp 1 1 + 0,005 .
N UT NR UT VJ
(3.6)
Der reale Sperrstrom einer Diode liegt bei Normaltemperatur etwa im nA-Bereich, bei
100 C betrgt der Sperrstrom ca. A. Der Auszug aus dem Datenblatt der Diode 1N4148
in Abb. 3.5 zeigt die starke Temperaturabhngigkeit des Rekombinationssperrstroms. Er ist
darber hinaus auch stark abhngig von Exemplarstreuungen.
Die Modellgleichung der Korrekturdiode bercksichtigt die Spannungsabhngigkeit im
Sperrbereich. Der Hauptparameter fr den Rekombinationssperrstrom ist ISR, er ist stark
temperaturabhngig. Whrend sich die Modellgleichung fr die idealtypische Diode aus
dem physikalischen Verhalten eines pn-bergangs ergibt, stellt die Modellgleichung fr den
Rekombinationssperrstrom eine Nherung dar, um das reale Verhalten im Sperrbereich
hinreichend genau zu beschreiben. Fr die Nherung gibt es unterschiedliche Anstze. In
Gl. (3.6) ist ein beispielhafter Nherungsausdruck fr das Verhalten der Korrektur-Diode
im Sperrbereich angegeben.
Statische Modellparameter einer Diode: Abb. 3.6 zeigt schematisch die statische Kennli-
nie einer Diode mit den drei Bereichen:
Flussbereich (idealtypischer Bereich: IS, N);

Hochstrombereich (oberhalb IKF: Hochstromeinfluss);
Sperrbereich (ISR, NR, M, VJ) (Tab. 3.1):
Abb. 3.6 Schematisch ID

skizzierte Kennlinie einer
Diode bei UD > 0 mit IKF RS
Modellparametern
N
NR
ISR
UD
IS
Tab. 3.1 Parameter Name Bedeutung typ. Wert

IS Transportsttigungssperrstrom 1015 A
N Emissionskoeffizient 1
RS Ohmscher Widerstand 10
ISR Rekombinationssperrstrom 109 A
NR Emissionskoeffizient 2
IKF Knickstrom 10 mA
Weitere Parameter sind erforderlich, um u. a. die Temperaturabhngigkeit von IS und ISR zu

beschreiben. Gem Gl. (3.7) gilt fr den Sperrstrom demnach (mit UR als Sperrspannung
der Diode):
M/2
UR 2
ID,R = IS + ISR 1+ + 0,005 . (3.7)
VJ
Diode mit Durchbrucheffekt: Bei hheren Sperrspannungen berlagert sich zustz-

lich der Durchbruchstrom im Sperrbereich. Der bergang vom Sperrbereich zum
Durchbruchbereich ist in Abb. 3.7 dargestellt, mit BV : Durchbruchspannung.
Im Durchbruchbereich gilt nherungsweise fr den Strom ID, BR :

UR BV
ID, BR = IBV exp . (3.8)
NBV UT
Es sei nochmals darauf hingewiesen, dass UR die Sperrspannung ist. In der obigen Glei-
chung weisen also UR und BV positive Zahlenwerte auf. Im Durchbruchbereich ist die
Diode eine Spannungsquelle mit niederohmigem Innenwiderstand.
Diode mit Sperrschichtkapazitt: Zur Beschreibung des dynamischen Verhaltens der

Diode mssen parasitre Effekte bercksichtigt werden. Nherungsweise gilt fr die
Sperrschichtkapazitt der Raumladungszone im Sperrbetrieb der Diode:

UD M
Cj = CJO 1 . (3.9)
VJ
Abb. 3.7 Durchbruchkenn- ID

linie einer Diode mit den BV UD
Parametern IBV, BV und NBV
ISR
IBV
Abb. 3.8 Sperrschichtkapa- Cj

zitt eines pn-bergangs mit
den Parametern: CJO, VJ, M
CJO
VJ UD
Die Sperrschichtkapazitt ist also abhngig von der anliegenden Sperrspannung. Mit grer
werdender Sperrspannung erhht sich die Raumladungsweite des pn-bergangs, damit
verringert sich die Sperrschichtkapazitt. Dieser Effekt wird ausgenutzt bei Varakterdioden
bzw. Kapazittsdioden. Der Arbeitspunkt von Kapazittsdioden muss also im Sperrbereich
liegen. Abbildung 3.8 zeigt den typischen Verlauf der Sperrschichtkapazitt in Abhngigkeit
von der Sperrspannung. Die Wirkung der Raumladungszone ist bis zur Diffusionsspannung
VJ (typisch 0,7 V) gegeben.
Zur Ermittlung der Sperrschichtkapazitt ist eine dafr geeignete Testanordnung zu
whlen (siehe Abb. 3.9). In der Testschaltung wird eine Rampenspannung von 20 V/20 ns
im Sperrbereich der Diode angelegt. Dabei ist:
duD
iD Cj . (3.10)
dt
Bei einem Anstieg der Sperrspannung von 20 V/20 ns erhlt man einen Strom von 1 mA
pro 1 pF. Mit zunehmender Sperrspannung verringert sich der kapazitive Strom aufgrund
geringer werdender Sperrschichtkapazitt.
Abb. 3.9 Kapazitiver Strom 20mA

einer Diode in Sperrrichtung 20V
bei Anlegen einer Rampen-
ID
u1
u1
spannung von 20 V/20 ns mit 15mA
zugehriger Testschaltung;
1 mA entspricht 1pF 0ns 20ns t
Sperrschichtkapazitt 10mA
5mA
0A
0s 4ns 8ns 12ns 16ns
Experiment 3.1-2: Diode_Testbench_CJ TR-Analyse zur Bestimmung der Sperr-

schichtkapazitt einer Diode.
Dem Beispiel liegt eine Diode mit Cj0 = 20 pF zugrunde. Das Testergebnis (Abb. 3.9) zeigt,
dass bei 0 V Sperrspannung dieser Wert nherungsweise erreicht wird. Ansonsten redu-
ziert sich mit zunehmender Sperrspannung die Sperrschichtkapazitt. Bei einer Varak-
tordiode aktordiode wird die dargestellte Vernderung der Sperrschichtkapazitt ausge-
nutzt, um mit einer in Sperrrichtung wirkenden Steuerspannung eine einstellbare Kapazitt
zu erhalten (spannungsgesteuerte Kapazitt).
Diode mit Diffusionskapazitt: Im Flussbereich wirkt eine verzgerte Stromkomponente

(Abb. 3.1). Sie beschreibt die Trgheit der Minorittsladungstrger im Flussbereich. Daraus
abgeleitet ergibt sich die Diffusionskapazitt CD
diD duD
TT = CD ;
dt dt

diD TT
CD = TT = . (3.11)
duD rD im Arbeitspunkt I (A)
D
Dabei ist rD der differenzielle Widerstand der Diode im Arbeitspunkt nach Gl. (3.5). Bei
Aussteuerung der Diode in den Flussbereich wird der pn-bergang mit frei beweglichen
Ladungstrgern besetzt, es erfolgt ein Abbau der Raumladungszone. Beim Umschalten
in den Sperrbereich mssen die berschssigen beweglichen Ladungstrger aus dem pn-
bergang abgefhrt werden, um wiederum eine von beweglichen Ladungstrgern freie
Raumladungszone aufzubauen. Dazu ist ein Ausrumstrom erforderlich. Es macht sich
ein Speichereffekt bemerkbar, der durch den Parameter TT charakterisiert wird. Eine
Testschaltung soll den Parameter TT erlutern (siehe Abb. 3.10). Bei Ansteuerung mit einem
Rechteckimpuls wird bei positiver Signalamplitude (5,7 V) die Diode in den Flussbereich
ausgesteuert. Es fliet ein Strom von ca. 5 mA. Nach Umschaltung der Signalspannung
auf 0 V bleibt die Diode in Flussrichtung, solange nicht die berflssigen Ladungstrger
aus dem pn-bergang ausgerumt sind (Speicherzeit). Es fliet ein Ausrumstrom von ca.
Abb. 3.10 Testschaltung zur Bestimmung der Speicherzeit einer Diode mit Angabe des Modellpa-
rametersatzes der Diode
Experiment 3.1-3: Diode_Testbench_TT Ermittlung der Speicherzeit.
8.0mA
Flussstrom
4.0mA I(D1)
0A
Ausrumstrom
-4.0mA
6.0V
V(1)
4.0V
Speicherzeit
2.0V
V(2)
0V
0s 100ns 200ns 300ns 400ns
Abb. 3.11 Ergebnis der Testschaltung zur Ermittlung der Speicherzeit einer Diode
0,7 mA. Erst wenn eine von beweglichen Ladungstrgern freie Raumladungszone aufgebaut
werden kann, geht die Diode ber in den Sperrbereich. Die Speicherzeit hngt wesentlich
vom Parameter TT ab, siehe Abb. 3.11.
Model Editor: Mit dem in Orcad-Lite/PSpice verfgbaren Model Editor in Abb. 3.12 ist
es mglich, neue Diodenmodelle zu entwickeln. Anhand der charakteristischen Kennlini-
en lassen sich unmittelbar die elektrischen Eigenschaften ermitteln und veranschaulichen.
Im einzelnen knnen dargestellt werden: der idealtypische Bereich inklusive Hochstrom-
bereich, der Sperrbereich, der Durchbruchbereich, der Verlauf der Sperrschichtkapazitt
und das Speicherverhalten.
Abb. 3.12 Model Editor: Entwicklung eines neuen Diodenmodells D1N4148-Y mit Darstellung der
Parameter und Charakterisierung der Eigenschaften anhand von Kennlinien
3.1.2 Vereinfachte Modelle fr die Abschtzanalyse
Fr die Abschtzung der Eigenschaften von Schaltungen mit Dioden bentigt man
vereinfachte Modelle, die abhngig vom Betriebsbereich sind. Man unterscheidet den
Flussbereich, den Sperrbereich und den Durchbruchbereich. Im Flussbereich ist die Di-
ode nherungsweise Spannungsquelle (0,7 V), im Sperrbereich Stromquelle (nA bis A)
und im Durchbruchbereich wiederum Spannungsquelle.
Vereinfachtes Modell der Diode im Flussbereich: Als nchstes sollen vereinfachte Modelle
der Diode fr die DC- bzw. AC-Analyse betrachtet werden. Wird die Diode nur in einem
Arbeitspunkt des Flussbereichs betrieben, so gilt das in Abb. 3.13 skizzierte vereinfachte
Modell. Dabei ist US die Schwellspannung der Diode, rD der differenzielle Widerstand
gltig im Arbeitspunkt und CD die Diffusionskapazitt ebenfalls gltig im Arbeitspunkt.
Vereinfachtes Modell der Diode im Sperrbereich: Im Sperrbereich stellt die Diode eine
Stromquelle mit dem Sperrstrom (typisch nA, bei hohen Temperaturen bis zu ca. 1 A
bei Silizium), bzw. einem Sperrwiderstand (typisch M) und einer Sperrschichtkapazitt
(typisch einige pF) dar. Das vereinfachte Ersatzschaltbild einer Diode im Sperrbereich ist
aus Abb. 3.14 zu entnehmen.
Modell fr DC-Analyse Modell fr AC-Analyse

A A A ID
ID
RS RS
A
A
D UD A
rD = U T I D UD rD C D = TT r D
K U S = 0 7V
K K
Abb. 3.13 Vereinfachtes Modell einer Diode im Flussbereich, linearisiert im Arbeitspunkt mit dem
Strom I (A) D

K ID R
K ID R
K
D UR UR ri M Cj
A
A A
Abb. 3.14 Vereinfachtes Modell einer Diode im Sperrbereich
Vereinfachtes Modell der Diode im Durchbruchbereich: Im Durchbruchbereich wirkt

die Diode als Spannungsquelle (Durchbruchspannung) mit niederohmigem Innenwider-
stand. Abbildung 3.15 zeigt ein vereinfachtes Ersatzschaltbild der Diode im Durchbruch-
bereich.
Kann im Betriebspunkt nicht eindeutig ein Arbeitsbereich zugeordnet werden, so ist bei
der TR-Analyse der vollstndige Modell-Parametersatz zugrunde zu legen. Die prsentierte
Kurzdarstellung des Diodenmodells mit den wichtigsten Effekten dient dem Verstndnis
mglicher Ersatzschaltbilder und der Modellparameter. Wichtig fr den Schaltungsent-
wickler ist die Kenntnis des Modells und mit welchen Parametern welche Effekte wie
beeinflusst werden knnen.

K K I
I DA BV D BV
K RS RS
D
ri
A U RA UR
ri
U BV
A
A
Abb. 3.15 Vereinfachtes Modell einer Diode im Durchbruchbereich
3.1.3 Modellbeschreibung einer Diode in VHDL-AMS
Abschlieend zum Thema Modellbeschreibungen einer Diode soll ein Diodenmodell mit
der Hardwarebeschreibungssprache VHDL-AMS vorgestellt werden (Abb. 3.16). Dieses
Modell basiert auf dem im Abschn. 3.1.1 vorgestellten Modell. In der Architecture wird
ein innerer Knoten node deklariert. Die Gren Cj, Cd und qc stellen eine free Quantity

use DISCIPLINES.thermal_system.all;
use DISCIPLINES.physical_constants.all;
entity Diode is
generic ( iss, n, rs, isr, nr : real;
Cj0, Vj, M, Fc, tt : real;
bv, ibv, nbv : real;
eg, xti, temp, af, kf : real);
port (terminal anode, cathode : electrical);
end entity Diode;
architecture level1 of Diode is
terminal node : electrical;
constant vt : real := temp * physical_K / physical_Q;
quantity Cj : capacitance := cj0;
quantity vd across ic, id through node to cathode;
quantity vr across ir through anode to node;
quantity v across anode to cathode;
quantity qc : charge;
begin
junction_capacitance : if (vd >= (Fc*Vj)) use
Cj == Cj0/((1.0-Fc)**(1.0+M))*(1.0-Fc*(1.0+M)+M*vd/Vj);
else Cj == Cj0*(1.0 - vd/Vj)**(-1.0*M);
end use junction_capacitance;
vr == ir * rs; vd == v - vr;
if (vd >= 0.0) use
id == iss*(exp((vd)/(n*vt))-1.0);
elsif (vd < 0.0) and (vd > -1.0*bv) use
id == iss*(exp((vd)/(n*vt))-1.0)+isr*(exp(vd/(nr*vt))-1.0);
elsif (vd = -1.0*bv) use
id == -1.0*ibv;
else id == -1.0*ibv*(exp(-1.0*(vd+bv)/(nbv*vt))-1.0);
end use;
if vd < vj use
qc == tt*id - Cj*((vd-vj)*(-1.0*vj/(vd-vj))**M/(M-1.0));
else
qc == tt*id;
end use;
ic == qc'dot;
Abb. 3.16 Verhaltensmodell einer Diode dargestellt mit VHDL-AMS

3.2 Grundlagen des Rauschens 105
dar. Mit if Abfragen wird das Verhalten der Diode abhngig von verschiedenen Bereichen
definiert.
Das Modell enthlt alle in Abb. 3.1 skizzierten Eigenschaften mit Bahnwiderstand,
idealtypischem Verhalten des pn-bergangs, realem Sperrstrom, Durchbrucheffekt,
Sperrschichtkapazitt und Speicherverhalten. Das Beispiel zeigt deutlich, dass sich mit
VHDL-AMS anwendungsspezifische Modelle formulieren lassen.
Mgliche Erweiterungen der Modellbeschreibung knnten u. a. Spezialeinflsse in
Form eines zustzlichen, durch einfallendes Licht generierten Sperrstroms sein (Photoef-
fekt). Weiterhin liee sich das Modell um eine Beschreibung fr die Wrmeflussananalyse
ergnzen.
3.2 Grundlagen des Rauschens
Elektronische Bauteile, wie z. B. Widerstnde, Dioden, Transistoren weisen innere Rausch-

quellen auf. Schwache Signale knnen im Rauschen verschwinden. Insbesondere bei der
Verarbeitung schwacher Signale ist eine Rauschanalyse unverzichtbar.
3.2.1 Zur Beschreibung von Rauschgren
Ein typisches Rauschsignal einer Rauschquelle ist in Abb. 3.19 dargestellt. Bei der Rausch-
analyse ist die komplexe Rechnung, die harmonische Signale voraussetzt, nicht anwendbar.
Rauschgren ndern statistisch verteilt Amplitude (Amplitudenrauschen) und Phase
(Phasenrauschen); sie werden durch ihre Rauschleistung beschrieben. Die spektrale
Rauschleistungsdichte ist der Rauschleistungsbeitrag Pr in einem kleinen Frequenz-
bereich
f bezogen auf den betrachteten Frequenzbereich. Rauschgren werden mit
U r / Hz beschrieben. Dies stellt eine spektrale Rauschspannung dar, wobei U r der qua-
dratische Mittelwert (entsprechend dem Effektivwert) ist. Den zeitlichen Momentanwert
einer Rauschgre zeigt beispielhaft Abb. 3.17. Die Amplitude und Phase der Rauschgre
ist statistisch verteilt, wobei oft eine Gau-Verteilung fr die Amplitude angenommen wird.
Man kann sich die Rauschgre aus einem komplexen Zeiger entstanden denken, dessen
Amplitude und Phase sich statistisch verndert. Ein verrauschtes sinusfrmiges Signal
ur
Abb. 3.17 Rauschgre im Zeitbereich betrachtet

Abb. 3.18 Signal U s und Im

berlagerte Rauschgre in der
komplexen Ebene betrachtet berlagerte Rauschgre mit statistisch
verteilter Amplitude und Phase
Us
s Re
wrde sich in der komplexen Ebene durch berlagerung eines komplexen Zeigers fr
die Sinusgre und einer statistisch vernderlichen Strgre darstellen (Abb. 3.18). Der
zeitliche Momentanwert ist im Sinne der komplexen Darstellung die Projektion auf die
reelle Achse bzw. Imaginrachse.
Widerstnde weisen ein thermisches Rauschen auf. Die spektrale verfgbare Rauschlei-
stungsdichte bei thermischem Rauschen betrgt:
dPr /df = kT. (3.12)
sie ist frequenzunabhngig, aber direkt proportional zur absoluten Temperatur T in

Kelvin; k ist die Boltzmannkonstante (k = 1,38 E-23 Ws/K). Das verfgbare spektrale
Rauschspannungsquadrat an einem Widerstand R betrgt damit (bei maximal abgegebener
Leistung):
2
(Ur /2) Ur2
= kTR; = 4kTR. (3.13)
df df
Das absolute Rauschspannungsquadrat ergibt sich durch Integration ber die Bandbreite B:

(Ur2 /df )df = 4kTRB = Ur2 . (3.14)
B
Da jedes bertragungssystem eine endliche Bandbreite aufweist, erhlt man immer eine
frequenzabhngige Bewertung einer Rauschgre und damit einen endlichen Beitrag zur
Bildung des mittleren Rauschspannungsquadrats nach Gl. (3.14). Abbildung 3.19 zeigt
Abb. 3.19 Widerstand mit Pr

Rauschgre so beschaltet, dass
maximale Rauschleistung
R
abgegeben wird
R
2
Ur
Abb. 3.20 Schnittstelle mit PS

optimalem Leistungsfluss 1
(PS : Signalleistung) bei ZG
gegebener Leistungsanpassung *
Z 11' = Z G
U0
1'
einen ohmschen Widerstand mit innerer Rauschquelle. Bei Beschaltung wird an einen
Verbraucher eine Rauschleistung abgegeben.
Allgemein wird an einer Schnittstelle grtmgliche Wirkleistung bei Leistungsanpas-
sung bertragen. Der Leistungsfluss ist dann optimal, wenn der Quellwiderstand gleich
dem konjugiert komplexen Schnittstellenwiderstand ist (Abb. 3.20): Z G = Z 11 .
Als erstes Experiment-Beispiel zum Thema Rauschen wird die Schaltung in Abb. 3.21
betrachtet. Der Widerstand R1 weist thermisches Rauschverhalten auf. Die frequenzab-
hngige Bewertung der Rauschgre erfolgt durch den nachgeschalteten Kondensator. Die
Ergebnisse dazu sind aus Abb. 3.21 zu entnehmen.
1,0
2
40,7n Ur 2
--------
- df = U r = 190nV
df
10n
2
Ur df mit Frequenzbewertung
100p
1,0p
10Hz 1,0kHz 100kHz

Abb. 3.21 V(ONOISE): Spektrale Rauschspannung an Knoten 2 in V /( Hz); SQRT(s(V
(ONOISE)2 )) ist das Ergebnis der Integration am Summenpunkt 2; Schematic zum Experiment
RNoise mit rauschenden Widerstand
Experiment 3.2-1: RNoise Schaltung mit rauschendem Widerstand und frequenzab-

hngiger Bewertung.
Im Beispiel betrgt die spektrale Rauschspannung des Widerstandes mit dem Wert 100 k:

Ur2 40,7nV
= . (3.15)
df Hz
Die Kapazitt bewertet die verfgbare spektrale Rauschspannung des Widerstands fre-
quenzabhngig. Aufintegriert ber die Frequenz ergibt sich eine absolute Rauschspannung
am Ausgang in Hhe von ca. 190 nV.
Neben dem thermischen Rauschen weisen Halbleiterbauelemente Schrotrauschen und
Funkelrauschen auf. Das Schrotrauschen und Funkelrauschen aufgrund des Basisstroms
eines Bipolartransistors betrgt beispielsweise:
Ir2 /df = 2qIB + (KF IBAF )/f . (3.16)
Der Funkelrauschbeitrag ist proportional 1/f; KF ist eine Funkelrauschkonstante und AF

ein Funkelrauschexponent; IB ist der Basisstrom; q die Elementarladung (1,6E-19As). All-
gemein erhlt man die Rauschleistung durch Integration ber die Bandbreite B aus der
spektralen Rauschleistungsdichte:

(dPr /df )df . (3.17)
B
Grundstzlich weist ein Verstrker viele innere Rauschquellen auf. Jeder Widerstand,
jeder Transistor, jede Diode bringt Rauschquellen ein. Am Ausgang sind die Rauschbei-
trge der einzelnen Rauschquellen aufzusummieren, wobei jede Rauschquelle durch die
frequenzabhngige Beschaltung eine frequenzabhngige Bewertung erfhrt. Mit der Sum-
me der Rauschquadrate der einzelnen Rauschbeitrge am Ausgangssummenpunkt ergibt
sich die mittlere Rauschspannung durch:

Ur = Uri2 . (3.18)
3.2.2 Modellierung von Rauschquellen
Im Folgenden geht es um die Darstellung des Rauschens durch geeignete Rauschquellen. Die
inneren Rauschquellen eines Verstrkers lassen sich zu einer quivalenten Rauschspan-
nungsquelle und einer Rauschstromquelle zusammenfassen, die am Eingang wirken. Diese
Abb. 3.22 quivalente P r1 Pr zus

Rauschquellen des Verstrkers
am Eingang beschreiben das 1
Zusatzrauschen
RG
U0
Rauschquellen des Verstrkers beschreiben das Zusatzrauschen Pr, zus aufgrund der Verstr-
kereigenschaften. Abbildung 3.22 zeigt eine Ersatzanordnung fr einen idealen rauschfreien
Verstrker mit vorgeschalteten Rauschquellen.
Wie bereits erwhnt, sind die Rauschquellen des Verstrkers im Allgemeinen frequenz-
abhngig (z. B. 1/f Rauschen). Eine frequenzabhngige Rauschspannungsquelle lsst sich
ebenfalls durch ein Makromodell in PSpice darstellen. Basis der Rauschquelle ist ein
rauschender Widerstand RN 0. Der Rauschbeitrag von RN 1 wird durch ein geeignetes Netz-
werk frequenzabhngig bewertet. Das Subcircuit-Modell hierzu ist in Abb. 3.23 angegeben.
Experiment 3.2-2: VNoise Testschaltung mit rauschender Spannungsquelle mit 1/f

Anteil.
***** Rauschspannungsquelle b a
.SUBCKT VNOISE1 a b
2
+ PARAMS: VVal=10nV F0=1kHz U r / df
***** Basis-Rauschquelle
RN0 1 0 {4*1.38E-23*300/(VVal*VVal)}; Rauschender Widerstand
VN0 1 0 DC 0 ; Sensor-Spannungsquelle fr den Rauschstrom von R
FN0 4 0 VN0 1 ; Stromgesteuerte Stromquelle mit Gain=1
***** 1/f Anteil
RN1 2 0 {4*1.38E-23*300/(VVal*VVal)}; Rauschender Widerstand
CN1 3 0 {1/(6.28*F0)} ; Kapazitt fr Eckfrequenz F0
RX1 3 0 1G ; Hilfswiderstand (ohne Einfluss)
GN1 4 0 3 0 1 ; Spannungsgesteuerte Stromquelle mit Gain=1(1/Ohm)
***** Umwandlung in eine Rauschspannungsquelle
VSense 4 0 DC 0 ; Sensor-Spannungsquelle fr den Gesamtrauschstrom
HN a b Vsense 1 ; Stromgesteuerte Spannungsquelle mit Gain=1(Ohm)
.ENDS
Abb. 3.23 Makromodell einer parametrisierbaren 1/f-Rauschspannungsquelle
Ir 0 Ir 0 Ir ges
1 4
a
2
RN 0 VN 0 FN 0 GN 1 VSense HN U r df
b
Ir 1 Ir 1
2 3
RN 1 VN 1 FN 1 CN 1 RX 1 Ir 1 CN 1
Abb. 3.24 Veranschaulichung des Makromodells einer Rauschspannungsquelle mit 1/f Anteil
Das spektrale Rauschstromquadrat eines Widerstands bestimmt sich aus:
Ir2 4kT
= . (3.19)
df R
Im Makromodell fr eine Rauschspannungsquelle mit 1/f Anteil mssen zwei Stromkom-

ponenten aufaddiert werden. Die eine Stromkomponente Ir,0 reprsentiert durch RN 0
stellt den frequenzunabhngigen Rauschstrombeitrag dar, die zweite Stromkomponente
Ir,1 reprsentiert durch RN 1 den frequenzabhngigen Beitrag. Beide Rauschstrme wer-
den ber die stromgesteuerte Stromquelle FN 0 und die spannungsgesteuerte Stromquelle
GN 1 am Summenknoten 4 aufaddiert.
Ir,1
Ir, ges = Ir,0 + 1. (3.20)
CN1
Die Spannungsquellen VN0, VN1 und VSense dienen lediglich zum Messen der Strme
fr die Stromsteuerung der stromgesteuerten Quellen FN 0, FN 1 und HN. Die stromge-
steuerte Spannungsquelle HN macht aus dem Gesamtrauschstrom eine Rauschspannung
an den ueren Klemmen der Rauschspannungsquelle. Deren Steilheit ist gm = 1/. Damit
wird aus dem Rauschstrom eine Rauschspannung. Fr eine gegebene Eckfrequenz f0 des
frequenzabhngigen Rauschanteils muss die Kapazitt so bestimmt werden, dass bei der
Eckfrequenz 1/(CN1 ) = 1 wird (siehe Gl. (3.20)). Abbildung 3.24 veranschaulicht das
Makromodell der Rauschspannungsquelle mit 1/f Anteil.
Eine Testschaltung fr die frequenzabhngige Rauschspannungsquelle mit zugehrigem
Testergebnis zeigt Abb. 3.25; VNoise1 referenziert auf das Subcircuit-Modell in Abb. 3.23.
Die der Testschaltung
zugrundeliegende Rauschspannungsquelle weist ein Grundrau-
schen von 10 nV/ Hz auf. Unterhalb 1 kHz zeigt sich 1/f Verhalten. Mit der Testschaltung
erzielt man das in Abb. 3.25 dargestellte Ergebnis. In hnlicher Weise kann man eine
frequenzabhngige Rauschstromquelle durch ein Subcircuit-Modell in PSpice darstellen.
Abbildung 3.26 zeigt das Subcircuit-Modell. Die stromgesteuerte Spannungsquelle HN
1,0 V
300nV
2
U r df
100nV
30nV
10pV
10Hz 1,0kHz 100kHz

Abb. 3.25 Spektrale Rauschspannung an Knoten 2 in V / Hz als Ergebnis der Testschaltung
***** Rauschstromquelle
b a
.SUBCKT INOISE1 a b
2
+ PARAMS: IVal=0.1pA F0=1kHz Ri=1E5 I r df
***** Basis-Rauschquelle
RN0 1 0 {4*1.38E-23*300/(IVal*IVal)}; Rauschender Widerstand
FN0 a b VN0 1 ; Stromgesteuerte Stromquelle mit Gain=1
GRid a b a b 10u ; Rauschfreier Innenwiderstand
RX0 a b 1G ; Hilfswiderstand
***** 1/f Anteil
RN1 2 0 {4*1.38E-23*300/(IVal*IVal)}; Rauschender Widerstand
CN1 3 0 {1/(6.28*F0)} ; Kapazitt fr Eckfrequenz F0
RX1 3 0 1G ; Hilfswiderstand (ohne Einfluss)
GN1 a b 3 0 1 ; Spannungsgesteuerte Stromquelle
.ENDS
Abb. 3.26 Makromodell einer parametrisierbaren 1/f-Rauschstromquelle
entfllt, da die Umwandlung von einem Rauschstrom zu einer Rauschspannung hier

nicht erforderlich ist. Um die Rauschstromquelle durch einen rauschfreien Innenwider-
stand zu ergnzen ist die stromgesteuerte Stromquelle GRid eingefgt, sie stellt einen
Innenwiderstand von 100 k dar (siehe Subcircuit-Modell in Abb. 3.26).
Eine frequenzabhngige Rauschquelle mit 1/f Anteil lsst sich auch durch eine Diode
beschreiben, die in Flussrichtung betrieben wird. Das spektrale Rauschstromquadrat einer
Diode ergibt sich aus:
Ir,2 Diode
= 2qIDC, Diode + KF IDC,
AF
Diode /f . (3.21)
df
Dabei ist KF ein Koeffizient fr Schrotrauschen bzw. Funkelrauschen und AF ein Exponent
zur Modellierung des 1/f Anteils; q ist die Elementarladung und IDC, Diode der Strom der
Diode im Arbeitspunkt.
3.3 Modellbeschreibungen fr Bipolartransistoren
Ein Bipolartransistor mit den ueren Anschlssen E Emitter, B Basis und C Kollektor
besteht aus zwei pn-bergngen. Je nach Vorspannung UBE und UCE unterscheidet man
vier Betriebsarten: Normalbetrieb, Sttigungsbetrieb, Sperrbetrieb und Inversbetrieb. Fr
Verstrkeranwendungen muss der Bipolartransistor im Normalbetrieb arbeiten.
3.3.1 Wichtige Kennlinien eines Bipolartransistors
Das Symbol und die Klemmengren eines Bipolartransistors zeigt Abb. 3.27. Im Da-
tenblatt eines Bipolartransistors findet man neben den Grenzdaten (u. a. maximale
a b
A IE IC A IE IC
C C
IB IB
rb rb
B B' U CE B B' U EC
U BE U EB
IE E IE E
Arbeitspunkt: Arbeitspunkt:
IC(A); UCE(A); mit UCE(A) > 0,5V. IC(A); UEC(A); mit UEC(A) > 0,5V.
Abb. 3.27 Symbol und Klemmengren von npn und pnp Transistor, sowie deren innere
Diodenstrecken (verwendet werden Richtungspfeile); a npn-Transistor; b pnp-Transistor
3.3 Modellbeschreibungen fr Bipolartransistoren 113
Tab. 3.2 Parameter des

Name typ. Wert Bedeutung Spice-
DC-Modells mit
Parameter
Spice-Parametern
A A = 0.99 = Stromverstrkung A = IC /IE
B/(1 + B)
B B = 100 = Stromverstrkung B = IC /IB BF, XTB
A/(1 A) BR
IS IS = 1015 A Sttigungssperrstrom; legt IS, XTI
indirekt die Schwellspannung NF, NR,
in Flussrichtung fest: typ. 0,7 V IKF, IKR
ICB0 ICB0 =...nA Sperrstrom der Kollektor-Basis ISC, NE,
Diode ISE, NC
Verlustleistung, maximaler Strom, Grenzwerte fr Spannungen) die wichtigsten Kenn-

linien. Die bertragungskennlinie und die Ausgangskennlinien beschreiben u. a. das
Klemmenverhalten des Bipolartransistors. Nachstehend wird aufgezeigt, auf welcher
physikalischen Grundlage die Kennlinien zustande kommen. Grundstzlich besteht der
Bipolartransistor im Normalbetrieb aus zwei Diodenstrecken und einer stromgesteuer-
ten Stromquelle. Wie spter gezeigt wird, lsst sich die stromgesteuerte Stromquelle in
eine spannungsgesteuerte Stromquelle umrechnen. Die inneren Diodenstrecken des Bi-
polartransistors sind die Emitter-Basis Diode (Flussspannung an der Diode: UBE ) und
die Kollektor-Basis Diode. Voraussetzung fr Verstrkerbetrieb ist, dass die Emitter-Basis
Diode in Flussrichtung und die Kollektor-Basis Diode in Sperrrichtung betrieben wird.
Dies muss durch Beschaltung des Transistors mit Vorspannung und Betrieb in einem ge-
eigneten Arbeitspunkt (IC(A) , U (A)
CE ) bei gegebener Aussteuerung sichergestellt werden. Man
kennzeichnet diese Betriebsart mit Normalbetrieb (siehe Abb. 3.27).
Im Normalbetrieb weist die Emitter-Basis Diode die Schwellspannung von ca. 0,7 V auf
(bei Si-Transistoren), sie ist in Flussrichtung betrieben. Die Kollektor-Basis Diode muss
durch eine ausreichend groe Spannung UCE gesperrt sein. Der Sperrstrom der gesperrten
Kollektor-Basis Diode wird mit ICB0 angegeben.
Die wesentlichen Parameter, die das DC-Verhalten eines Bipolartransistors bestimmen,
sind in Tab. 3.2 dargestellt. BF bestimmt die Stromverstrkung im Normalbetrieb, BR im
Inversbetrieb. Im Inversbetrieb ist die Emitter-Basis Diode gesperrt und die Kollektor-
Basis Diode leitend. XTB bestimmt das Temperaturverhalten der Stromverstrkung. IS
ist der Transportsttigungssperrstrom, NF der Emissionskoeffizient im Normalbetrieb.
Der Emissionskoeffizient NF beeinflusst die Steilheit der Exponentialfunktion im Flussbe-
trieb, idealerweise ist NF = 1. NR ist der Emissionskoeffizient fr Inversbetrieb; ISE ist
der Rekombinationssperrstrom der Emitter-Basis Diode, NE der zugehrige Emissions-
koeffizient; ISC ist der Rekombinationssperrstrom der Kollektor-Basis Diode, NC der
zugehrige Emissionskoeffizient. Mit XTI wird das Temperaturverhalten des Transport-
a
o o
IE IC 125 C 25 C
U CE
U BE IE
IE I S exp U B E UT
U BE
0 0 7V
b IC
U CB I CB0 + A I E4
IC
I CB0 + A I E3
IE
U1 RE
I CB0 + A I E2
U 1 0.7V I CB0 + A I E1
I E = ------------------------
-
RE
I CB0
IC = A I E + I CB0
U CB 0 U CB
0 7V 0
Abb. 3.28 Kennlinien eines Bipolartransistors und zugehrige Messschaltungen; a bertragungs-
kennlinie; b Ausgangskennlinien; UCE so, dass Kollektor-Basis Diode gesperrt ist
sttigungssperrstroms IS beeinflusst. IKF ist der Kniestrom der Stromverstrkung BF im

Normalbetrieb, IKR der Kniestrom der Stromverstrkung BR im Inversbetrieb. Siehe dazu
auch die Parameter des Diodenmodells im vorhergehenden Abschnitt.
Die wichtigsten Kennlinien eines Bipolartransistors sind die Eingangs- bzw. bertra-
gungskennlinie und die Ausgangskennlinienfelder. Die Eingangskennlinie charakterisiert
die in Flussrichtung betriebene Emitter-Basis Diode (B ist der innere Basisanschluss). Die
Ausgangskennlinienfelder stellen die gesperrte Kollektor-Basis Diode verschoben um den
Injektionsstrom des Transistoreffekts dar. Der Injektionsstrom wird charakterisiert durch
die Stromquelle A IE .
Fr die Ermittlung des Ausgangskennlinienfeldes muss ein Basisstrom oder ein Emit-
terstrom eingeprgt werden. Die bertragungskennlinie ist in Abb. 3.28a dargestellt bei
Normaltemperatur und bei 125 C. Abbildung 3.28b zeigt die Ausgangskennlinien mit
eingeprgtem Emitterstrom. Deutlich zeigt sich die Sperrkennlinie des Kollektor-Basis
pn-bergangs mit berlagertem Injektionsstrom A IE . Bei einer Darstellung ber UCE
verschieben sich die Ausgangskennlinien um die Flussspannung der Emitter-Basis Diode,
also um 0,7 V.
1,0A
IC
1,0mA
IC I E = f U BE
1,0 A
1,0nA
10pA
0,1V 0,3V 0,5V 0,7V UBE 0,9V
Abb. 3.29 Eingangskennlinie bzw. bertragungskennlinie mit zugehriger Testschaltung
Experiment 3.3-1: Eingangskennl Ermittlung der Eingangskennlinie.
Die bertragungskennlinie mit der Ordinate in logarithmischer Darstellung zeigt Abb. 3.29.
Der Transportsttigungssperrstrom IS wrde sich bei idealisierter Fortsetzung der im loga-
rithmischen Mastab dargestellten Exponentialkennlinie (linearer Verlauf) bei UBE gegen
Null ergeben. Im Sperrbereich dominiert aber der Rekombinationssperrstrom, der im
Modellbeispiel (Q2N2222) ca. 10 pA betrgt.
blicherweise liegt der Sperrstrom einer gesperrten Diodenstrecke aber bei ca. 1 nA. Im
Hochstrombereich macht sich, wie bei jedem pn-bergang im Flussbereich, der Bahnwi-
derstand bemerkbar. Die Steilheit der Exponentialfunktion der Emitter-Basis Diode wird
durch den Emissionskoeffizienten NF bestimmt.
20mA
18mA
IC
16mA
15mA 14mA
I C = f U CB 12mA
Parameter:I E
10mA
10mA
8mA
6mA
5mA 4mA
I E = 2mA
I CB0
0A
0V 4V 8V UCB
Abb. 3.30 Ausgangskennlinien mit IE als Parameter mit zugehriger Testschaltung
Experiment 3.3-2: Ausgangskennl_IE IC = f(UCE ) Ausgangskennlinien mit IE als

Parameter.
Die Ausgangskennlinien (Abb. 3.30) werden gem der im Bild angegebenen Testschaltung
ermittelt. Sie zeigen deutlich die verschobene Sperrkennlinie der Kollektor-Basis Diode,
verschoben um den Injektionsstrom des Transistoreffekts. Der Emitterstrom wird im
Beispiel um 2 mA verndert bis 20 mA.
In den Datenblattauszgen (Abb. 3.31) ist die Stromverstrkung B (entspricht nhe-
rungsweise hFE ) in Abhngigkeit vom Kollektorstrom im Arbeitspunkt mit der Temperatur
als Parameter dargestellt. Daneben findet sich der Sperrstrom ICB0 . Er erhht sich um mehr
als den Faktor 100 bei einer Temperaturerhhung um 100 C. Darber hinaus unterliegt
Abb. 3.31 DC-Stromverstrkung B (entspricht ungefhr hFE ) und Sperrstrom ICB0 des Bipolartran-
sistors BC846 (Datenblattauszug)
er erheblichen Exemplarstreuungen. Relevant ist der Sperrstrom insbesondere bei kleinen

Betriebsstrmen bzw. im Sperrbetrieb.
3.3.2 Physikalischer Aufbau und Grundmodell
Es wird der prinzipielle physikalische Aufbau des Bipolartransistors beschrieben. Aus dem
physikalischen Aufbau (Abb. 3.32) lsst sich unmittelbar ein physikalisches Grundmodell
im Normalbetrieb ableiten.
Basis des Fertigungsprozesses fr einen Bipolartransistor ist eine ca. 0,3 mm dicke
Si-Scheibe. Im Weiteren bentigt man Strukturierungs- und Dotierungsprozesse (z. B.
Diffusionsprozesse) zur Herstellung und Dotierung der Basiszone und der darin eingela-
gerten Emitterzone. Komplexer stellt sich der Aufbau in planarer Technik dar (Abb. 3.33),
wenn der Transistor von seiner Umgebung isoliert werden soll. Dazu mssen zustzlich zur
Isolation des Transistorelements beitragende gesperrte pn-bergnge vorgesehen werden,
die eine Sperrschichtkapazitt Ccs aufweisen. Die Bahnwiderstnde rex und rcx sind in der
Regel vernachlssigbar.
Geometrie in Si-Planar-Technik Symbol

ca. 0,3mm B
U BE U CB
IB
E C
B
IE IC
IB rb
U CE
IB
E C Stromflu
IE n IC
p A IE IE IC
n
Abb. 3.32 Physikalischer Aufbau des npn Bipolartransistors fr Einzeltransistorfertigung
Kollektor IC IB Basis IE Emitter
Isolations- Isolations-
rahmen n+ n+ r ex C je rahmen
p rb p
n p
C cs Cc C C cs
r cx3
Injektions c
r cx1 Strom
n A IE
r cx2
Buried Layer n+
Substrat
Abb. 3.33 Physikalischer Aufbau eines planaren npn-Bipolartransistors mit isolierenden pn-
bergngen fr integrierte Anwendungen; aktive Zone in der Basis zwischen Emitter und Kollektor
durch Pfeile gekennzeichnet
Aus dem physikalischen Aufbau lsst sich direkt ein physikalisches Modell ableiten.
Der Injektionsstrom A IE wird durch eine gesteuerte Stromquelle dargestellt. Vom
ueren Basisanschluss zum inneren Basisanschluss ist der Basisbahnwiderstand rb zu
bercksichtigen.
U B'E B' U CB'
E C
n p n
A
U B'E + U B'E
- Kollektor-Basis
n p 0 = n p0 exp --------------------------------
A UT Raumladungszone
U B'E
n p 0 = n p0 exp ----------
-
U T
Qe
A
Ic + Ic
np x
Qe
x
Emitter x = 0 Basis x = wb Kollektor
Abb. 3.34 Ladungstrgerkonzentration der freien Elektronen (Minorittstrger); Ladungsdreieck

in der Basiszone im Normalbetrieb
Transistoreffekt: Die aktive Zone des Transistors zeigt modellhaft stark vereinfacht
Abb. 3.34 in einer linearen (nur von x abhngigen) Darstellung. An der Grenzschicht
zwischen Emitter und Basis (bei x = 0) gelangen aufgrund der Flussspannung an der
Emitter-Basis Diode Elektronen in die Basiszone (Elektronendichte an der Grenzschicht:
np (0) gesteuert durch UBE ). Die Ladungen der Elektronen Qe in der Basiszone bilden
ein Ladungsdreieck, da bei x = wb die Elektronendichte im Normalbetrieb gleich Null
ist. Ursache fr die Abnahme der Elektronendichte ist: Elektronen bei x = wb gelangen in
den Einflussbereich der in der gesperrten Kollektor-Basis Raumladungszone vorherrschen-
den Feldstrke und werden daher zum niedrigeren Energieniveau (verursacht durch die
Sperrspannung UCB ) der Kollektorzone hin injiziert (Injektionseffekt). Dieser Effekt be-
grndet mit dem Injektionsstrom A IE den eigentlichen Transistoreffekt. Voraussetzung
des Transistoreffekts ist eine hinreichend kleine Basisweite wb und eine geringe Dotierung
der Basiszone. Damit wird die Rekombinationsrate in der Basiszone klein gehalten. Der
berwiegende Teil der vom Emitter emittierten Elektronen gelangt in den Einflussbereich
der Feldstrke der Raumladungszone am Kollektor-Basis bergang.
Die von beweglichen Ladungstrgern freie Kollektor-Basis Raumladungszone ist um
so breiter, je hher die Sperrspannung ist. Mit breiter werdender Raumladungszone ver-
mindert sich die effektive Basisweite. Der Kollektor-Basis Raumladungszone kann eine
spannungsabhngige Sperrschichtkapazitt (Cc ) und der in Flussrichtung betriebenen
Emitter-Basis Diode eine Diffusionskapazitt (Cbe ) zwischen der inneren Basis B und
dem Emitter E zugeordnet werden.
IC
IB = const
Einfluss des Bahnwiderstands rcx
VA 0 UCE
Abb. 3.35 Early-Effekt und seine Auswirkungen auf das Ausgangskennlinienfeld
Das Konzentrationsgeflle der freien Ladungstrger (Elektronendichte: np (x)) in der

Basiszone begrndet einen Diffusionsstrom, der um so grer ist, je steiler die Ladungs-
trgerdichte abfllt. Der Transistoreffekt ist um so ausgeprgter, je mehr vom Emitter
emittierte Elektronen bis zur Raumladungsgrenze x = wb gelangen und dort zum Kollektor
hin injiziert werden. Es sollten mglichst wenig Ladungstrger in der Basiszone rekom-
binieren. Dies ist um so besser gegeben, je kleiner die Basisweite wb ist und je geringer die
Defektelektronendichte in der Basiszone ist. In diesem Fall ist der Rekombinationsstrom in
der Basiszone sehr klein, der Injektionsstrom (dargestellt durch die Stromquelle A IE ) ist
dann mit A 1 nahezu gleich dem Emitterstrom.
Basisbahnwiderstand: Die innere Basis B wird ber einen rumlich sehr engen Kanal
(wb liegt im m-Bereich) mit geringer Defektelektronendichte nach auen (Anschluss B)
gefhrt. Das bedeutet, dass der Basisbahnwiderstand rb signifikante Werte (ca. einige 10
bzw. bis zu einigen 100 ) annehmen kann.
Early-Effekt: Je grer die Sperrspannung an der Kollektor-Basis-Diode ist, um so brei-

ter wird die Raumladungszone. Die breitere Raumladungszone vermindert die effektive
Basisweite. Damit verbessert sich der Transistoreffekt, es erhht sich die Stromverstr-
kung. Charakterisiert wird der Early-Effekt durch die Early-Spannung VA . Bei konstantem
Basisstrom erhht sich mit zunehmender Sperrspannung UCB damit der Kollektorstrom.
Die Auswirkungen des Early-Effekts auf das Ausgangskennlinienfeld zeigt Abb. 3.35. Dar-
ber hinaus vermindert der Early-Effekt den Innenwiderstand der am Kollektorausgang
wirksamen Stromquelle (siehe ro im Kleinsignalmodell in Abb. 3.36).
Erluterung des Kleinsignalmodells im Normalbetrieb: Der Emitterstrom ist gleich dem

Strom der in Flussrichtung betriebenen Emitter-Basis Diode (IE IS exp (UB E /UT )). Das
Verhalten der Diode wurde im vorhergehenden Abschnitt dargestellt. Es gelten die dort ein-
gefhrten Modellbeschreibungen fr einen pn-bergang. Aufgrund des Transistoreffekts
ist der Kollektorstrom annhernd gleich dem Emitterstrom (IC IE ). Bei Kleinsignalan-
steuerung lsst sich im Arbeitspunkt eine Linearisierung des exponentiell verlaufenden
Diodenstroms in Form einer Reihenentwicklung vornehmen. Die Signalamplitude am
rc
rb Cc r cx
B C
B C
0 + 1 re Cb e Ux r0 C cs
gmU x
E
r ex
Abb. 3.36 Kleinsignalmodell eines Bipolartransistors im Normalbetrieb
Eingang des Transistors sollte fr die Gltigkeit der Linearisierung dabei nicht grer als
einige 10 mV sein. Bei einer typischen Spannungsverstrkung von ca. 200 entstehen dabei
Ausgangsspannungsnderungen von einigen Volt Amplitude. Insofern widerspricht die-
se Einschrnkung praktischen Aufgabenstellungen nicht. Es gilt nherungsweise fr IC ,
aufgeteilt in eine DC-Lsung und eine AC-Lsung:

UB E
IC IS exp = IC (A) + gm UB E . (3.22)
UT
DC AC
Dabei ist gm die Steilheit im Arbeitspunkt. Sie bestimmt sich mit UT als Temperaturspan-
nung (bei Normaltemperatur ist: UT = 26 mV) aus:
IC(A) 0
gm = = . (3.23)
UT re
Werden nur die nderungsgren im Arbeitspunkt betrachtet, so lsst sich die in
Flussrichtung betriebene Emitter-Basis Diode linearisieren und durch einen differenzi-
ellen Widerstand re = IE(A) /UT ersetzen. Formal wird fr die Stromverstrkung A = IC /IE
die nderungsstromverstrkung 0 = IC /IE eingefhrt. In gleicher Weise verfhrt
man fr die Stromverstrkung B = IC /IB und fhrt die nderungsstromverstrkung
0 = IC /IB ein. Mit der spter noch zu erklrenden Umrechnung der Transistoreffekt-
Stromquelle (gm U x von C nach E wirkend) erhlt man fr Kleinsignalanwendungen
(nderungen im Arbeitspunkt) eines BJT im Normalbetrieb das in Abb. 3.36 skizzierte
Kleinsignalmodell.
Substratkapazitt: Aufgrund der in Abb. 3.33 skizzierten Manahmen zur Trennung von
Transistorelementen in planarer Aufbauweise ergibt sich eine Substratkapazitt Ccs , die den
Kollektorausgang belastet.
Sperrschichtkapazitt und Diffusionskapazitt: Die Sperrschichtkapazitt Cjc bzw. Cc

der gesperrten Kollektor-Basis-Diode ist neben der Diffusionskapazitt der Emitter-Basis
Abb. 3.37 Sperrschichtka-

pazitt Cc einer gesperrten
Diodenstrecke
(Datenblattauszug)
Diode Cb e (siehe Abschn. 3.1.1) fr das Frequenzverhalten ausschlaggebend. Die Sperr-
schichtkapazitt ist abhngig von der Sperrspannung an der gesperrten Diodenstrecke.
Abbildung 3.37 zeigt in einem Datenblattauszug typische Werte fr die Sperrschichtkapa-
zitt. Die Diffusionskapazitt des pn-bergangs in Flussrichtung beschreibt die verzgerte
nderungswirkung der Ladungstrger bei einer Spannungsnderung, sie hngt ab vom
Flussstrom im Arbeitspunkt.
Die Modellparameter des Kleinsignalmodells fr AC-Analyse im Arbeitspunkt erlutert
Tab. 3.3 mit Hinweisen auf einschlgige Spice-Parameter.
Soll der Bipolartransistor als Verstrkerelement verwendet werden, so muss ein Kollek-
torstrom IC(A) flieen und die Kollektor-Emitter-Strecke UCE muss hinreichend aussteuerbar
sein. Das in Abb. 3.36 angegebene Kleinsignalmodell gilt nur im Normalbetrieb. Darber
hinaus gibt es, wie schon eingangs erwhnt, insgesamt vier Betriebsarten (siehe Abb. 3.38).
Sttigungsbetrieb: Im Sttigungsbetrieb sind beide Dioden leitend, der Transistor wird

am Kollektorausgang sehr niederohmig (typisch einige mit induktiver Komponente).
Das Verhalten als gesteuerte Stromquelle geht verloren. Die Stromverstrkung B reduziert
sich dramatisch. Eine niedrige Stromverstrkung B 100 kennzeichnet den gesttigten
Transistor, d. h. der Basisstrom ist gegenber dem Normalbetrieb beim Sttigungsbetrieb
erheblich grer. Die Sttigungsspannung UCE, sat betrgt typisch 0,1 V (siehe Abb. 3.39).
Um den Sttigungsbetrieb zu vermeiden, sollte UCE > 0,5 V sein.
Tab. 3.3 Parameter AC-Modell

Name typ. Wert Bedeutung Spice-Parameter
0 0 = 0,995 Stromverstrkung 0 = IC /IE
0 0 = 200 Stromverstrkung 0 = IC /IB BF, BR
re re = UT /IE(A) Differenzieller Widerstand der
Emitter-Basis Diode
rb rb = 100 Basisbahnwiderstand RB, RBM, IRB
rex Vernachlssigbar Bahnwiderstand der Emitterzone RE
rcx Vernachlssigbar Bahnwiderstand der Kollektorzone RC
1
IC(A) /VA
ro ro Early-Effekt mit VA als VAF, VAR
ro (1/gm ) VA /UT Early-Spannung: Innenwiderstand
der Stromquelle am Kollektor zum
Emitter
rc rc M Sperrwiderstand der Kollektor-Basis
Diode
F F Qe /IC Transitzeit der Ladungstrger in der TF, XTF, VTF, ITF,
Basiszone: begrndet die PTF, TR
Diffusionskapazitt
Cb Cb F gm Diffusionskapazitt der in
Flussrichtung betriebenen
Emitter-Basis Diode: die
Stromnderung reagiert verzgert auf
ein U
Cje Cje0 /(1 Ub e /Vje ) Sperrschichtkapazitt zwischen B CJE, VJE, MJE
und E
Cb e Cb e = Cb + Cje Gesamtkapazitt zwischen B und E;
Cje ist vernachlssigbar
Cjc0
Cjc Cjc = (1Ucb /Vje )
Sperrschichtkapazitt zwischen B und CJC, VJC, MJC
C; sie betrgt einige pF
T 1/T
T (Cb + Cje + Cjc ) Zusammenhang der Transitfrequenz
T mit den Kapazittsangaben
gm
Sperrbetrieb: Beide Diodenstrecken sind gesperrt und damit hochohmig. Es gilt das in
Abschn. 3.1.1 dargestellte Sperrverhalten fr beide gesperrten pn-bergnge.
Inverser Betrieb: Der Emitter wird zum Kollektor und umgekehrt. Wegen der ungnsti-
geren Geometrieverhltnisse ergibt sich eine sehr viel kleinere inverse Stromverstrkung
BR . Der Inversbetrieb stellt sich ein, wenn Emitter und Kollektor vertauscht werden.
UCB
Sperrbetrieb: Normalbetrieb:
EB Diode gesperrt EB Diode leitend

CB Diode gesperrt CB Diode gesperrt
0
UBE
Inverser Betrieb: Sttigungsbetrieb:
EB Diode gesperrt EB Diode leitend

CB Diode leitend CB Diode leitend
Abb. 3.38 Betriebsarten des Bipolartransistors entsprechend der gegebenen Vorspannung
Abb. 3.39 Sttigungs-

spannung UCE, sat
(Datenblattauszug)
3.3.3 DC-Modellvarianten fr die Abschtzanalyse
Fr die DC-Analyse bentigt man ein dafr geeignetes vereinfachtes Modell, um das Schal-
tungsverhalten abschtzen zu knnen. Dies gilt insbesondere fr die Bestimmung des
Arbeitspunktes von Transistoren. Das physikalische Modell wurde bereits in Abb. 3.27
vorgestellt. Es sollen nun daraus abgeleitete Modellvarianten eingefhrt werden. Mit
IE = IC + IB . (3.24)
lsst sich ein neues Modell ableiten dessen Ausgangsstromquelle von IB gesteuert wird
(Ansteuerung mit eingeprgtem Basisstrom). Gleichzeitig ergibt sich, dass dann der
Sperrstrom ICB0 mit B + 1 multipliziert eingeht. Das heit, wenn die Basis mit einer u-
eren Stromquelle angesteuert wird, geht der Sperrstrom am Ausgang mit (B + 1) ICB0
wesentlich strker ein. Diese Eigenschaft hat erhebliche Konsequenzen zum Beispiel fr die
Arbeitspunktstabilitt.
Neben der Modellvariante in Abb. 3.40b kann man eine weitere Modellvariante da-
durch bilden, dass man die Injektionsstromquelle vom Kollektor zum Emitter wirken lsst
(Abb. 3.41). Allerdings muss dann der Strom durch die Emitter-Basis Diode auf den Wert
IE /(B + 1) korrigiert werden. Das ist schon allein deshalb erforderlich, da jetzt der Haupt-
strom an der Emitter-Basis Diode vorbei fliet. Das Klemmenverhalten des Modells in
Abb. 3.41 ist unverndert gegenber den Modellangaben in Abb. 3.40, da A + 1/(B + 1) = 1
ist. Der Kollektorstrom IC , der Emitterstrom IE und damit auch der Basisstrom IB ist iden-
tisch gegenber den bisher betrachteten Modellen. Man nennt diese Modellvariante auch
Transport-Modell.
a b
A IE IC B IB IC
C C
IB I CB0 IB B+1 I CB0

B rb B rb
U CE U CE
U BE U BE
IE E IE E
U B'E U T U B'E U T
IE = IS e 1 IE = IS e 1
I C = A I E + I CB0 IC = B IB + B + 1 I CB0
Abb. 3.40 DC-Modell eines npn-Transistors im Normalbetrieb; a gesteuert durch IE (z. B. durch
uere Stromquelle); b gesteuert durch IB
Abb. 3.41 Transport-Modell IC

eines npn-Transistors im C
I CB0
Normalbetrieb
A IE
IB
rb
B U CE
U BE
IE
------------
-
B+1 I
E E
40mA
IC
30mA
I C = f U CE
Parameter:I B
20mA
10mA
0A
-10mA
-1V 1V 3V 5V 7V 9V UCE
Abb. 3.42 Ausgangskennlinien mit IB als Parameter und zugehriger Testschaltung
Experiment 3.3-3: Ausgangskennl_IB Ausgangskennlinien mit IB als Parameter.
Noch eine Anmerkung zu den Ausgangskennlinien: In der Darstellung der Ausgangskenn-

linien in Abb. 3.42 zeigt sich der bereits erluterte Early-Effekt. Bei grerer Sperrspannung
der Kollektor-Basis Diode verringert sich die effektive Basisweite aufgrund der breiter wer-
denden Raumladungszone. Als Folge davon steigt die Stromverstrkung B. Das heit bei
konstantem Basisstrom ergibt sich mit zunehmender Sperrspannung UCE ein grerer
Kollektorstrom. Die Ausgangskennlinien sind nach oben geneigt.
Bei negativem UCE ist die Kollektor-Basis Diode leitend und die Emitter-Basis Diode
gesperrt, der Transistor arbeitet im Inversbetrieb. Die Stromverstrkung im Inversbe-
trieb ist wegen der ungnstigeren geometrischen Verhltnisse wesentlich kleiner. Das
Kennlinienbild zeigt deutlich die Auffcherung bei inversem Betrieb.
3.3.4 AC-Modellvarianten fr die Abschtzanalyse
Bei Linearisierung im Arbeitspunkt lassen sich vereinfachte Modelle fr den Bipolar-

transistor im Normalbetrieb einfhren. Die AC-Modelle bilden die Grundlage fr die
AC-Abschtzanalyse.
Neben dem bereits in Abb. 3.36 vorgestellten AC-Modell sind bei der Schaltungsana-
lyse weitere Modellvarianten fr die Abschtzanalyse oft sehr zweckmig und hilfreich.
Grundstzlich kann der Bipolartransistor mit einer unabhngigen Stromquelle am Emitter
oder an der Basis, oder mit einer ueren Spannung zwischen Basis und Emitter angesteu-
ert werden. Verwendet man je nach Ansteuerung ein dafr geeignetes Modell, so lassen sich
daraus Eigenschaften ableiten ohne gro zu rechnen. Abbildung 3.43 zeigt gleichberech-
tigte Modellvarianten. Die linearisierte Emitter-Basis Diode im Arbeitspunkt wird durch
re reprsentiert. Bei Einfhrung eines Sperrwiderstandes fr die gesperrte Kollektor-Basis
Diode im Normalbetrieb erhlt man den hochohmigen Sperrwiderstand rc . Davon un-
abhngig ist der Early-Widerstand r0 zu bercksichtigen. Der eigentliche Transistoreffekt
wird nachgebildet durch den Injektionsstrom 0 I e bzw. gm U b e .
Ersetzt man den Strom I e der Injektionsstromquelle durch I b , so erhlt man die Variante
nach Abb. 3.43b. Die gesteuerte Stromquelle ist jetzt durch 0 I b charakterisiert. Der
Sperrwiderstand der Kollektor-Basis Diode muss dann auf rc /(0 +1) korrigiert werden. Im
Weiteren ist es naheliegend, die den Transistoreffekt beschreibende Stromquelle 0 I e mit
0 I e = gm U b e ber die Steilheit durch die nderung der Spannung an der Emitter-Basis
Diode zu ersetzen (Variante Abb. 3.43c). Lsst man diese Stromquelle nicht vom Kollektor
zur inneren Basis, sondern zum Emitter wirken, so ist der differenzielle Widerstand re durch
re (0 + 1) zu ersetzen, da dann der Hauptstromfluss nicht mehr ber re fliet.
Am hufigsten verwendet wird Variante c). Variante d) ist interessant bei Spannungs-
steuerung des Emittereingangs (z. B. Basisschaltung). Die AC-Modelle sind fr npn- und
pnp-Transistoren gleich. Hinsichtlich der nderungen im Arbeitspunkt weisen die Bipo-
lartransistoren gleiches Verhalten auf. Bei Frequenzen oberhalb ca. 1 MHz ist rc zu ersetzen
durch die Sperrschichtkapazitt Cc . Zum differenziellen Widerstand re schaltet sich parallel
die Diffusionskapazitt Cb (siehe Abb. 3.44).
Nherungsweise gilt fr die Frequenzabhngigkeit der Stromverstrkung mit fT als
Transitfrequenz (fr findet man im Datenblatt):
1 1
= 0 ; = 0 . (3.25)
1 + j f /fT 1 + j (f /fT ) (0 + 1)
a Ic C b Ic C
0 Ie 0 Ib
Ib rc Ib
rb rb rc
--------------
-
B ro B 0+1
ro
U be re U be re
Ie Ie
E E
U be I b rb + I e re; I e = I b 0 +1 ;
U be
Z be = --------- rb + re 0 +1
Ib
Ic 0 I e + U cb' r c + U ce ro Ic 0 I b + U cb' 0 +1 r c + U ce r o
c Ic C d
Ic C
E g m U eb'
Ie
Ib rc re
rb rc
U eb
g m U b'e
B ro
U be re +1 rb
0
Ib
Ie E B
U eb I b r b + I e r e ;I b = I e 0 +1 ;
Z be rb + re 0 +1 Z eb re + rb 0 +1
Ic g m U b'e + U cb' r c + U ce r o
Abb. 3.43 Modellvarianten fr AC-Modelle bei Kleinsignalanalyse im unteren Frequenzbereich; a

Stromquellensteuerung durch I e ; b Stromquellensteuerung durch I b ; c Spannungssteuerung durch
U b e ; d Spannungssteuerung durch U eb
Die eingefhrten Modellvarianten sind fr die Schaltungsanalyse und die Dimensionierung

von Schaltungen mit Bipolartransistoren unverzichtbar. Bei geeigneter Wahl einer Modell-
variante lassen sich ohne groe Zwischenrechnungen Eigenschaften von Schaltungen direkt
ablesen.
a b
Ie Ic C
Ic C
Cc
g m U b'e
Ib Ib rc
rb Cc rb
B ro B ro
Ie re*
U be re U be
Cb Cb
Ie E re = re Ie E
0+1
Abb. 3.44 Modellvarianten fr AC-Analyse bei Frequenzen oberhalb ca. 1 MHz
3.3.5 Rauschen eines BJT-Verstrkers
Halbleiterbauelemente weisen innere Rauschquellen auf, die zu einem Zusatzrauschen

fhren und damit die Rauschzahl des Verstrkers verschlechtern. Insbesondere in Anwen-
dungen, wo sehr schwache Signale verstrkt werden sollen, spielt das Rauschverhalten eine
wichtige Rolle. Da es sich beim Rauschen immer um kleine Signale handelt, ist die Rausch-
analyse der AC-Analyse in einem gegebenen Arbeitspunkt zugeordnet. Allerdings handelt
es sich beim Rauschen um statistisch verteilte Signale, so dass die spektrale Rauschleistungs-
dichte zugrunde gelegt werden muss. Es soll nunmehr die Verstrkerschaltung von Abb. 3.45
mit Rauschquellen betrachtet werden. Zur Vereinfachung bleiben die Sperrschichtkapazi-
tt Cc , der Sperrwiderstand rc , die Diffusionskapazitt Cb und der Early-Widerstand r0
unbercksichtigt.
Ic 2 RL
R G : wirksamer Generatorwiderstand
U2
R L : wirksamer Lastwiderstand
RG rb
1
g m U b'e
2
Ir C df
2
U1 Ir B df
r e*
re = re 0 +1
Ie
Abb. 3.45 AC-Ersatzschaltbild einer Verstrkerstufe mit inneren Rauschquellen

Ir,2 B /df = 2 q IB(A) + KF IB(A)AF /f ;
Ir,2 C /df = 2 q IC(A) ; . (3.26)

Schrotrauschen Funkelrauschen
Der Bipolartransistor bringt drei Rauschquellen ein. Der Basisbahnwiderstand weist Wider-
standsrauschen auf. Im Arbeitspunkt liegt dem Basisstrom IB(A) Schrotrauschen und Fun-
kelrauschen zugrunde, dem Kollektorstrom Schrotrauschen. Aus Gl. (3.26) ist das spektrale
Verhalten der inneren Rauschquellen eines Bipolartransistors zu entnehmen. Dabei ist q die
Elementarladung, KF ist ein Koeffizient fr Funkelrauschen und AF ist der Exponent fr
Funkelrauschen. Typischerweise ist AF = 1. Die Leistungen der einzelnen Rauschbeitrge
summieren sich am Ausgang und ergeben am Knoten 2 die mittlere quivalente
RauschspannungU r,ges . Jeder einzelne Rauschbeitrag wird durch das Netzwerk bewertet.
Der Verstrker mge eine quivalente Rauschbandbreite Br aufweisen. Dann ergeben
sich die in der nachstehenden Tabelle aufgefhrten Rauschbeitrge mit deren Bewertung-
en am Summenpunkt am Ausgang. Um frequenzunabhngige spektrale Rauschbeitrge
zu erhalten, wird der Einfachheit halber der Beitrag des Funkelrauschens (1/f Rauschen)
weggelassen. Dann ist die Integration des spektralen Rauschbeitrags ber der Frequenz
identisch mit der Multiplikation der quivalenten Rauschbandbreite Br . Die Berck-
sichtigung frequenzabhngiger Rauschbeitrge und deren frequenzabhngige Bewertung
durch ein frequenzabhngiges Netzwerk macht die Rauschanalyse wesentlich aufwndiger.
Selbstverstndlich erfolgt bei der Rauschanalyse in PSpice eine genaue Bercksichtigung
der frequenzabhngigen spektralen Rauschbeitrge. Die Rauschanalyse ist unterhalb der
AC-Analyse im Simulation Profile zu aktivieren.
Mit den Rauschbeitrgen aus Tab. 3.4 erhlt man als Gesamtrauschspannung (Effektiv-
wert) am Ausgang:

2 2 2 2
U r,ges = U r1 +U r2 +U r3 +U r4 . (3.27)
Im folgenden Experiment wird eine Rauschanalyse fr eine Verstrkerschaltung gem

Abb. 3.46 durchgefhrt.
Tab. 3.4 Rauschbeitrge Element Beitrag zuU r,ges

bei frequenzunabhngigen
Elementen RG + rb U r,1 = 4 k T Br (RG + rb ) gm RL

RL U r,2 = 4 k T Br RL

2
Ir,B /df U r,3 = 2 q IB(A) Br (0 + 1) re ||(RG + rb ) gm RL

2
Ir,C /df U r,4 = 2 q IC(A) Br RL
Abb. 3.46 Verstrkerschaltung

mit einem Bipolartransistor zur
Rauschanalyse
Experiment 3.3-4: Verstrkerschaltung AC-Analyse mit Rauschanalyse.
In PSpice steht unter der AC-Analyse eine Rauschanalyse zur Verfgung. Abbildung 3.46
zeigt eine einfache Verstrkerschaltung mit einem Bipolartransistor. Im Template fr die
AC-Analyse ist der Summenpunkt am Ausgang (hier N2) und die Eingangssignalquelle
(hier V1) anzugeben. Mit INTERVAL = 10 werden bei der Print-Ausgabe nur nach jedem
10. Frequenzschritt ausfhrliche Ergebnisse der Rauschanalyse ausgegeben. In Abb. 3.47
sind die Ergebnisse der Rauschanalyse dargestellt. ONOISE ist die mittlere quadratische
(RMS)-Summe der Rauschbeitrge fr den Summenpunkt am Ausgang (siehe Gl. (3.27),
INOISE bestimmt die auf den Eingang umgerechnete quivalente Rauschquelle, die eine
Spannungsquelle oder eine Stromquelle sein kann.
1uV
ONOISE
100nV
10nV
INOISE
1nV
10Hz 1kHz 100kHz 10MHz
Abb. 3.47 Ergebnisse der Rauschanalyse einer Verstrkerschaltung; ONOISE ist die wirksame
mittlere Gesamtrauschspannung am Ausgang
3.3.6 Gummel-Poon Modell
In Schaltkreissimulatoren, so wie auch in PSpice, verwendet man blicherweise das

Gummel-Poon Modell. Das Gummel-Poon Modell ermglicht eine vollstndige Beschrei-
bung des statischen und dynamischen Grosignalverhaltens des Bipolartransistors fr alle
Betriebsbereiche.
Ohne nher auf das Zustandekommen der Gleichungen einzugehen, soll das Modell
in Abb. 3.48 im Prinzip erlutert werden. Das Gummel-Poon Modell, bercksichtigt
u. a. mit Ladungseffekten die Ladungssteuerung, die stromabhngige Stromverstrkung,
Rekombinationseffekte und den Early-Effekt. Die Stromquelle in Abb. 3.48 mit
QB0
(Ibe1 Ibc1 ) . (3.28)
QB
C
IC
RC
C'
d Q DC I bc1
---------------- I bc2 ---------
-
dt BR
C jC
Q B0
IB I be1 I bc1 ----------
RB QB
B'
B
C jE
d Q DE I be1
---------------- I be2 ---------
-
dt BF
E'
RE
IE
E
UB E
Ibe1: Vorwrts-Diffusionsstrom I be1 = IS - 1
exp -------------------------
NF U T
UB E
Ibe2: Korrekturstrom I be2 = ISE exp ------------------------- 1
NE U T
UB C
Ibc1: Rckwrts-Diffusionsstrom I bc1 = IS exp ------------------------- 1
NR U T
UB C
Ibc2: Korrekturstrom I bc2 = ISC exp -------------------------- 1
NC U T
Abb. 3.48 Dynamisches Modell eines npn-Bipolartransistors

wirkt vom inneren Kollektor C zum inneren Emitter E , sie entspricht dem Transportmo-
dell.
Zwischen den inneren Anschlssen C , B , E und den ueren Anschlssen C, B, E
liegen die Bahnwiderstnde RB, RC und RE, wobei meist RC und RE vernachlssigt wird,
womit die Anschlsse E und E bzw. C und C identisch sind. hnlich wie schon beim
Diodenmodell in Abschn. 3.1.1 wird sowohl fr die Emitter-Basis Diode, als auch fr die
Kollektor-Basis Diode eine Korrekturdiode eingefhrt, um die Rekombinationseffekte im
Sperrbetrieb richtig beschreiben zu knnen. Der Strom durch die Emitter-Basis Diode Ibe1
ist wie beim Transportmodell in Abb. 3.41 und 3.43c) um die Stromverstrkung vermindert.
Gleiches gilt fr den Strom Ibc1 ; Ibe2 und Ibc2 sind die Strme der Korrekturdioden; QDE
ist die Diffusionsladung der Emitter-Basis Diode; QDC die Diffusionsladung der Kollektor-
Basis Diode. Damit wird der Auf- und Abbau der Diffusionsladungen in der Basiszone
anstelle von Diffusionskapazitten mit Stromquellen dQ/dt beschrieben.
Zur Ladungssteuerung: Die Diffusionsladung QDE der Basis-Emitter Diode entspricht

beispielsweise der Minorittstrgerladung Qe in Abb. 3.34 bzw. in Tab. 3.3. Ist die Kollektor-
Basis Diode leitend (Inversbetrieb), so ergibt sich entsprechend eine Diffusionsladung
QDC . Die Diffusionsladungen bewirken eine verzgerte Stromkomponente dQDE /dt bzw.
dQDC /dt im Flussbereich des pn-bergangs. Mit der Basislaufzeit TF im Normalbetrieb
und der Basislaufzeit im Inversbetrieb TR gilt nherungsweise:

UB E
QDE = TF IS exp 1 TF Ibe1 |Normalbetrieb ;
NF UT
(3.29)
UB C
QDC = TR IS exp 1 TR Ibc1 |Inversbetrieb .
NR UT
Neben den Diffusionsladungen sind die Ladungen in der Raumladungszone zu berck-

sichtigen. Sie ergeben sich durch Verschiebung des emitterseitigen bzw. kollektorseitigen
Sperrschichtrandes:

QjE = (CjE dU );
(3.30)
QjC = (CjC dU ).
Die Basisladung QB wird bezogen auf die Basisgrundladung QB0 . Man erhlt die Basis-
grundladung QB0 bei Niederinjektion (Diffusionsladung vernachlssigbar) und bei Betrieb
ohne Vorspannung. QB setzt sich zusammen aus:
QB = QB0 + QDE + QDC + QjE + QjC . (3.31)

In normierter Form lsst sich die Basisladung ausdrcken unter Bercksichtigung des
Early-Effektes und des Hochstrominjektionseffektes:
QB q1
= qb = (1 + 1 + 4 q2 );
QB0 2

UB C UB E 1
q1 = 1 ; (3.32)
VAF VAR

IS UB E IS UB C
q2 = exp 1 + exp 1 .
IKF NF UT IKR NR UT
Dabei gilt unter Vernachlssigung der Arbeitspunktabhngigkeit von TF fr den Vorwrts-

Kniestrom IKF = QB0 /TF und fr den Rckwrts-Kniestrom IKR = QB0 /TR. Die Arbeits-
punktabhngigkeit der Transitzeit F lsst sich anpassen durch:
2
UB C Ibe1
F = TF 1 + XTF exp . (3.33)
1,44 VTF Ibe1 + ITF
Diffusionskapazitt und Sperrschichtkapazitt: Nherungsweise gilt fr die Diffusions-

ladung QDE im Normalbetrieb:
QDE TF IC ; (3.34)
und damit ergibt sich fr die Diffusionskapazitt CDE :

dQDE IC(A)
CDE = Cb = TF TF gm . (3.35)
dU B E UT
Die spannungsabhngigen Sperrschichtkapazitten CjC und CjE stehen fr das kapazitive

Verhalten eines gesperrten pn-bergangs (siehe Gl. (3.9)).

UB C MJC
CjC = CJC 1 ;
VJC
(3.36)
UB E MJE
CjE = CJE 1 .
VJE
Stromabhngiger Basisbahnwiderstand: Aufgrund der Leitfhigkeitsmodulation in der

Basiszone erhlt man einen stromabhngigen Basisbahnwiderstand:
QB0
RB = RBM + (RB(0) RBM) . (3.37)
QB
a b
IC I
10-2
IKF Steigung:
10-4 1 -
~ 2-------------
U
(A) T
10-6 IC
Steigung:
10-8 IB 1 -
------------------
~ NF U
T
10-10
1
Steigung: ~ NE
-------------------
U
10-12 T
ISE
10-14
IS
10-16
IS / BF
B BF 1 0 0,2 0,4 0,6 0,8 1 (V) UBE
Abb. 3.49 Zur Modellierung der stromabhngigen Stromverstrkung; a Stromverstrkung B = f(IC );

b Asymptotische Darstellung von IC = f(UBE ) bzw. IB = f(UBE )1
Stromabhngige Stromverstrkung: Die Stromverstrkung B = IC /IB ist abhngig vom

Kollektorstrom IC . Abbildung 3.49 zeigt den asymptotischen Verlauf von IC und IB
des Bipolartransistors in halblogarithmischer Darstellung. Bei mittleren Strmen ist die
Steigung von IC und IB proportional 1/(NF UT ). Der idealtypische Kollektorstrom IC
startet mit dem Transportsttigungssperrstrom IS bei UBE = 0. Es gilt die idealtypische
Diodenkennlinie:

UB E
IC IS exp . (3.38)
(NF UT )
Wegen Gleichung Gl. (3.38) liegt mit typischen Werten von IS (ca. 1015 A) der Kollektor-
strom im Bereich um 0,5 mA bei einer Flussspannung UBE von 0,7 V. Bei kleinen Strmen
wirkt zustzlich der Rekombinationsstrom in der Basiszone, der Strom IB nimmt weniger
steil ab (Parameter ISE, NE). Dadurch vermindert sich die Stromverstrkung B. Bei hhe-
ren Strmen verringert sich der Anstieg des Kollektorstroms IC (Parameter IKF) aufgrund
1
Modellgleichungen, siehe u. a.: Vladimirescu, A.: The Spice-Book, John Wiley&Sons, New York,
1994, ISBN 0-471-60926-9, oder Reference Manual von PSpice A/D
Tab. 3.5 Parameter Gummel-Poon Modell

Bez. Parameter Einheit Vorbe- Typ. Scale
setzg Wert Factor
IS Saturation Current A 1E-16 1E-15 Area
BF Forward Current Gain 100 200
NF Forward Emission Coefficient 1 1,5
VAF Forward Early Voltage V 100
IKF F High Current Roll-Off Corner A 0,1 Area
ISE BE Junction Leakage Current A 0 1E-13 Area
NE BE Junction Leakage Emission 1,5 2
BR Reverse Current Gain 1 3
NR Reverse Emission Coefficient 1 1,5
VAR Reverse Early Voltage V 250
IKR R High Current Roll-Off Corner A 0,1 Area
ISC BC Junction Leakage Current A 0 1E-13 Area
NC BC Junction Leakage Emission 1,5 2
RC Collector Resistance 0 10 1/area
RE Emitter Resistance 0 2 1/area
RB Zero-Bias Base Resistance 0 100 1/area
RBM Min. Base Resistance (high curr) RB 10 1/area
IRB Curr. where Base Res. falls halfway A 0,1 Area
to its minimum value
TF Forward Transit Time S 0 1n
XTF Coeff. for bias depend. of F 0
VTF Voltage for F depend. on VBC V
ITF Curr. where F = f(IC,VBC ) starts A 0 Area
PTF Excess Phase at = 1/F Degr. 0
TR Reverse Transit Time s 0 100n
CJE BE zero-bias Junction Capac. F 0 2p Area
VJE BE built-in Potential V 0,75 0,6
MJE BE Grading Coefficient 0,33 0,33
CJC BC zero-bias Junction Capac. F 0 2p Area
VJC BC built-in Potential V 0,75 0,6
MJC BC Grading Coefficient 0,33 0,5
XCJC Fraction of CJC connected at internal 1 0,5
base node
CJC CS zero-bias Junction Capac. F 0 2p Area
VJC CS built-in Potential V 0,75 0,6
Tab. 3.5 (Fortsetzung)

MJC CS Grading Coefficient 0 0,5
EG Activation Energy eV 1,11 1,11
XTI IS Temperature Coefficient 3
XTB F and R Temperature Coeff.
FC Coeff. for forward-biased depletion 0,5
Capacitance Formula
KF Flicker Noise Coefficient 0
AF Flicker Noise Exponent 1
des Hochstromeffekts. Als Folge davon reduziert sich die Stromverstrkung B bei hheren
Strmen. Fr den Kollektorstrom IC gilt:

IS UB E UB C
IC = exp exp
qb NF UT NR UT

IS UB C UB C
exp 1 ISC exp 1 . (3.39)
BR NR UT NC UT
In Tab. 3.5 sind die Parameter des Gummel-Poon Modells mit den blichen Vorbesetzung-
en und typischen Werten aufgelistet. Die vorstehenden Ausfhrungen sollen zu einem
Grundverstndnis der Modellparameter beitragen. Fr den Anwender ist es hilfreich zu
wissen, wofr welcher Parameter steht und welcher physikalische Effekt sich damit wie
beeinflussen lsst. In integrierten Schaltungen wird der Transportsttigungssperrstrom IS
durch den Area-Faktor skaliert. Die Skalierung erfolgt so, dass die Stromdichten konstant
bleiben.
3.3.7 Verhaltensmodell in VHDL-AMS
Fr eine allgemeine dynamische Analyse ist eine allgemein gltige, nicht auf eine Betriebs-
art festgelegte, Modellbeschreibung erforderlich. In den blichen Spice-Simulatoren sind
die Modellgleichungen im Simulator hart codiert enthalten. Die Eigenschaften eines be-
stimmten Transistors lassen sich dabei durch geeignet gewhlte Modellparameter einstellen.
Ein fr einen Transistor gltiger Modellparametersatz ist in einer Model Library abgelegt.
Die Referenzierung auf den Modellparametersatz in einer registrierten Model Library er-
folgt durch bestimmte Attribute am Symbol des Transistors. Anders verhlt es sich bei einer
Schaltungsbeschreibung mit der Hardwarebeschreibungssprache VHDL-AMS. Dort kann
der Anwender eigene Modelle einfhren. Selbstverstndlich ist es auch mglich, ein in
einer Library verfgbares Modell zu verwenden. Nachstehend ist beispielhaft eine Modell-
beschreibung fr einen Bipolartransistor vom Typ npn dargestellt. Die Modellgleichungen
und die zugehrigen Parameter sind kommentiert, sie entsprechen dem Gummel-Poon
Modell. Die Stromquelle gem dem Transportmodell wirkt vom inneren Kollektor C
(Terminal n1) zum inneren Emitter E (Terminal n3). Die innere Basis B ist Terminal
n2. Einige Formelgren sind allerdings anders bezeichnet, als in der Beschreibung des
Gummel-Poon Modells.
3.4 Modellbeschreibungen von Feldeffekttransistoren
Grundstzlich unterscheidet man zwischen Sperrschicht-Feldeffekttransistoren (JFET) und

Isolierschicht-Feldeffekttransistoren (MOSFET). In einer zusammenfassenden Darstellung
wird eingefhrt in den physikalischen Aufbau und in daraus ableitbare Modelle fr Feld-
effekttransistoren. Fr die Abschtzanalyse und auch fr die Schaltkreisanalyse mit einem
Schaltkreissimulator sind hinreichend genaue Kenntnisse ber das physikalische Verhalten
dazu unverzichtbar.
3.4.1 Aufbau, Eigenschaften und Kennlinien von Sperrschicht-FETs
Behandelt werden der physikalische Aufbau, die Betriebsbereiche, die charakteristischen

Kennlinien, Modelle und Modellparameter fr Sperrschichtfeldeffekttransistoren. Abbil-
dung 3.50 zeigt das Symbol eines N-Kanal bzw. eines P-Kanal JFET mit der physikalischen
Ersatzanordnung. Die ueren Anschlsse sind Gate (G), Source (S) und Drain (D). Die
physikalische Ersatzanordnung besteht aus der Gate-Source-Diode, der Gate-Drain Diode
und einer spannungsgesteuerten Stromquelle. Der Feldeffekt erfordert, dass in einer kon-
kreten Anwendung beide Dioden gesperrt sind. Die Gate-Source-Spannung UGS muss also
immer so gerichtet sein, dass die zugehrige Diodenstrecke gesperrt ist. Gleiches gilt fr die
Gate-Drain-Diode, ansonsten ist der, der gesteuerten Stromquelle zugrundeliegende Feld-
effekt, nicht wirksam. Zur Ausbildung des eigentlichen Feldeffekts (Verstrkereigenschaft
im Stromquellen-Betrieb) muss beim N-JFET die Gate-Source-Spannung UGS grer als
eine Schwellspannung und zudem die Drain-Source-Spannung UDS hinreichend gro sein.
D
a
D ID
I D = f U GS ,U DS
G U DS G
U GS
S
U GS
S
b
U GS S
U GS S
G U SD G
I D = f U GS ,U DS
D ID
D
Abb. 3.50 Symbol und physikalische Ersatzanordnung im Abschnrbetrieb; a eines N-Kanal JFET,
und b eines P-Kanal JFET
3.4 Modellbeschreibungen von Feldeffekttransistoren 141
a b c
p-Gebiet
n-Gebiet D D
ID ID
Kanalzone
D
RLZ
RLZ
RLZ
RLZ
G G G G G
S p p p p
n n
U GS U DS U GS U DS
S S
Abb. 3.51 Physikalischer Aufbau des N-Kanal JFET; a prinzipieller Aufbau; b idealisierter sym-
metrischer Aufbau mit den Raumladungszonen zur Leitfhigkeitssteuerung des N-Kanals im
Widerstandsbetrieb, c Abschnrbetrieb Stromquellenbetrieb
Zum besseren Verstndnis wird der stark vereinfachte schematische physikalische Aufbau
eines N-Kanal JFET betrachtet. Der Feldeffekttransistor besteht aus zwei pn-bergngen,
nmlich zwischen Gate und Source, sowie zwischen Gate und Drain. Das Gebiet zwi-
schen Source und Drain wird mit Kanalgebiet gekennzeichnet. Der Feldeffekt beruht
auf der Steuerung der Raumladungszonen (RLZ) im Kanalgebiet auf Basis der gesperr-
ten pn-bergnge. Abbildung 3.51 zeigt den physikalischen Aufbau und die idealisierte
Kanalzone zwischen Gate und Drain mit Ausbildung einer Raumladungszone. Die Schwell-
spannung oder Abschnrspannung Up ist diejenige Sperrspannung zwischen Gatezone und
Kanalzone, ab der sich die Raumladungszonen ber die gesamte Kanallnge berhren, der
Feldeffekttransistor ist dann gesperrt.
Ein wesentliches Kennzeichen des Feldeffekttransistors ist, dass stets beide Dioden-
strecken (siehe Abb. 3.50) gesperrt sein mssen, um eine Raumladungssteuerung bewirken
zu knnen. Je nach Gre der Steuerspannung UGS und der Drain-Source-Spannung UDS
ergeben sich verschiedene Betriebsarten des Feldeffekttransistors.
Sperrbetrieb liegt dann vor, wenn die Steuerspannung UGS beim N-Kanal JFET kleiner
als die dem Feldeffekttransistor eigene Schwellspannung Up ist. Es bilden sich dann breite
Raumladungszonen, die sich ber die gesamte Kanallnge berhren. Es entsteht kein lei-
tender Kanal. Die Kanalzone ist voll bedeckt durch die Raumladungszonen. Der Transistor
ist gesperrt.
Widerstandsbetrieb oder Linearbereich (siehe Abb. 3.51b) ist dann gegeben, wenn bei
UGS > Up die Raumladungszonen nicht so weit greifen, dass sie sich berhren. Es entsteht
ein leitfhiger Widerstands-Kanal zwischen Source und Drain, dessen Breite durch die
Steuerspannung UGS und durch die Spannung UDS bestimmt wird und damit steuerbar ist.
Der bergangsbereich vom Linearbereich zum Abschnrbereich wird auch Trioden-
bereich genannt. Fr den reinen Widerstandsbetrieb muss UDS hinreichend klein sein.
Tab. 3.6 Parameter eines N-Kanal Feldeffekttransistors

Name typ. Wert Bedeutung Spice-Parameter
Up Up = 4V Schwellspannung VTO, VTOTC
= 1 mA/V2 Transkonduktanz, Stromergiebigkeit BETA = /2;
BETATCE
IS IS = 1015 A Sttigungssperrstrom; legt indirekt die Schwell- IS, XTI, N
spannung in Flussrichtung fest: typ. 0,7 V
IGSS IGSS = nA Gate-Sperrstrom ISR, NR
4
= 10 Kanallngenmodulation LAMBDA =
CGS , CGD pF Sperrschichtkapazitten CGS, CGD, M,
PB
Abschnrbetrieb liegt dann vor, wenn sich die Raumladungszonen nur in einem Punkt,
dem Abschnrpunkt, berhren. Bei gegebener Steuerspannung UGS und grer werdender
Spannung UDS wird bei UDS = UDSP = UGS UP ein Punkt erreicht, bei dem sich die Raum-
ladungszonen (siehe Abb. 3.51c) berhren, der Kanal ist abgeschnrt. Man spricht dann
von Abschnrbetrieb oder Stromquellen-Betrieb. Erhht man ber den Abschnrpunkt
UDSP hinaus die Spannung mit UDS > UDSP , so erhht sich der Drainstrom nicht weiter, er
bleibt ab dem Abschnrpunkt quasi konstant (Konstant-Stromquelle). Allerdings macht
sich auch hier ein dem Early-Effekt vergleichbarer Effekt bemerkbar.
Die Tab. 3.6 zeigt die wichtigsten Parameter eines N-Kanal JFET. Als erstes zu nennen
ist die Schwellspannung Up . Nur wenn die Steuerspannung UGS grer als die Schwell-
spannung Up ist, kommt berhaupt ein Stromfluss zustande. Der Stromfluss selbst wird
durch den Transkonduktanzkoeffizienten charakterisiert. Dieser Koeffizient bestimmt die
Stromergiebigkeit eines Feldeffekttransistors. Fr die gesperrten pn-bergnge gelten die
blichen Beziehungen wie fr eine Diodenstrecke. Wesentlich dabei ist der Transportst-
tigungssperrstrom IS und der Rekombinationssperrstrom IGSS mit den entsprechenden
Emissionskoeffizienten N bzw. NR. Der Parameter beschreibt die Kanallngenmo-
dulation (Early-Effekt). Auf diesen Effekt wird spter noch nher eingegangen. Die
Raumladungszonen der gesperrten pn-bergnge weisen eine Sperrschichtkapazitt auf.
Mit der ueren Beschaltung wird der Arbeitspunkt und damit der Betriebsbereich
des Feldeffekttransistors festgelegt. Die Betriebsbereiche hngen ab von der angelegten
Steuerspannung UGS und von der Spannung UDS . Zur Definition der Betriebsbereiche
eines N-Kanal JFET gilt (Tab. 3.7):
Tab. 3.7 Betriebsbereiche eines N-Kanal JFET

Sperrbereich 0 > UGS Up
Widerstandsbereich bzw. Triodenbereich 0 < UDS < UGS Up = UDSP
Abschnrbereich bzw. Stromquellenbetrieb 0 < UGS Up < UDS
Gate Source Drain

G S D
p+ p+
n
n nn
p
Kanalzone
Buried Layer
p+
n Substrat
Abb. 3.52 Typischer Aufbau eines planaren N-Kanal JFET
Der Widerstandsbereich teilt sich auf in den idealtypischen Widerstandsbereich

und dem Parabelbereich bis zur Abschnrspannung UDSP . Im Parabelbereich (Trioden-
bereich) geht der lineare Zusammenhang zwischen Strom und Spannung ber in den
Konstantstrombetrieb bzw. Stromquellenbetrieb.
In jedem Fall muss die Steuerspannung UGS beim N-Kanal JFET grer sein als UP ,
um einen Stromfluss zu bewirken. UDSP ist bei gegebener Steuerspannung UGS diejenige
Spannung UDS , ab der sich der Abschnrbetrieb einstellt; betreffs UDSP siehe Abb. 3.53. Zur
Unterscheidung zwischen N-Kanal und P-Kanal gilt grundstzlich (siehe Abb. 3.50):
N-Kanal: Drainstrom fliet in das Bauteil am Drainanschluss!

P-Kanal: Drainstrom fliet aus dem Bauteil am Drainanschluss!
Hinsichtlich der Parameter unterscheiden sich P-Kanal FETs von N-Kanal FETs lediglich
im Vorzeichen der Schwellspannung Up .
In integrierter Technik mssen gegenber dem physikalischen Aufbau nach Abb. 3.51
noch zustzlich isolierende pn-bergnge vorgesehen werden. Damit ergibt sich der in
Abb. 3.52 skizzierte planare Aufbau eines N-Kanal JFET mit isolierenden pn-bergngen.
Das Verhalten des Drainstroms ID in Abhngigkeit von der Steuerspannung UGS und der
Ausgangsspannung UDS ist durch den Zusammenhang in Gl. (3.40)(3.42) gegeben. Der
Zusammenhang stellt sich in der Form ID = f(UGS , UDS ) dar. Graphisch veranschaulicht
wird das Verhalten durch die
bertragungskennlinie: ID = f1 (UGS ) mit UDS = const. bzw. durch das

Ausgangskennlinienfeld: ID = f2 (UDS ) mit UGS = const. Die Kennlinien des N-Kanal
JFET sind in Abb. 3.53 schematisch veranschaulicht.
Fr die Gleichungen des Widerstands-Bereichs (Gl. (3.41)) und fr den Abschnrbereich

(Gl. (3.42)) gibt es zwei Darstellungsarten. Neben der Darstellung mit IDS als Parameter
a b
U GS U P
Abschnrbereich
D ID ID
U GS = 0
ID I DS Linearer
G U DS Bereich
U GS U GS
S
Sperrbereich
A
A U GS
U GS = U P
0
A 0U 0
UP U GS U DS
GS
A A
U DSP U DSP
Abb. 3.53 Kennlinien des N-Kanal JFET; a bertragungskennlinie; b Ausgangskennlinien mit

Arbeitspunkt A
(siehe Abb. 3.53a) steht gleichberechtigt die Form mit als Parameter. Der Zusammenhang
zwischen IDS und ist aus Gl. (3.43) zu entnehmen.
Fr die Modellkennlinien eines N-Kanal-JFET gilt:
Sperrbereich: UGS < UP

ID = 0. (3.40)
Widerstands- und Triodenbereich: UGS > UP und UDS < (UGS UP ) = UDSP
2

U U U

IDS 2
GS
1
DS

DS
;
UP UP UP
ID = ! (3.41)

U2

(UGS UP ) UDS DS .
2
Abschnrbereich: UGS > UP und UDSP = (UGS UP ) < UDS

2

IDS UGS 1 (1 + UDS );
ID = UP (3.42)

(U U )2 (1 + U ).
GS P DS
2
Beim P-Kanal JFET kehrt sich das Vorzeichen von UGS , UDS , ID um. Gleiches gilt fr UP .
Die Vorzeichenumkehr von ID kann durch nderung des Zhlpfeils aufgehoben werden.
U GS U P
S Abschnrbereich
ID U GS ID
I DS Linearer
G U DS
ID Bereich
D
U GS
Sperrbereich
A
0
0 A U GS 0 U DS
U GS UP
A
U DSP
Abb. 3.54 Kennlinien des P-Kanal JFET mit positiv gezhltem Drainstrom
Ansonsten bleiben die Gleichungen und nicht vorzeichenabhngigen Parameter gleich. Ab-
bildung 3.54 zeigt schematisch die Kennlinien des P-Kanal JFET. Wie bereits dargelegt, wird
die Stromergiebigkeit eines FET definiert durch den Parameter . Die Stromergiebigkeit
wird gemessen bei UGS = 0. In diesem Fall erhlt man fr den Drainstrom ID = IDS . Es gilt:

IDS = UP2 . (3.43)
2
In den folgenden Experimenten werden die Kennlinien eines N-JFET bzw. eines P-JFET
ermittelt.
Experiment 3.4-1: NJ_Uebertr_Kennl.
Experiment 3.4-2: PJ_Uebertr_Kennl.
3.4.2 AC-Modell und Rauschen von Sperrschicht-FETs
AC-Ersatzschaltbild: Fr AC-Betrieb im Arbeitspunkt ergibt sich ein vereinfachtes

linearisiertes Modell (Abb. 3.55). Grundstzlich gilt bei Betrieb als Stromquelle
(Abschnrbetrieb) fr nderungen im Arbeitspunkt:
ID = gm UGS ;

2
gm = 2ID(A) = ID(A) IDS . (3.44)
|UP |
Abb. 3.55 AC-Ersatzschaltbild C GD

eines Feldeffekttransistors mit G D
Rauschquelle gm U GS
2 r DS
C GS Ir D df C DS
Abbildung 3.55 zeigt das AC-Ersatzschaltbild, das fr N-Kanal und P-Kanal JFET gleich
ist. Bei gleichem Arbeitspunktstrom ist die Steilheit gm des JFET erheblich geringer als
beim Bipolartransistor. Damit wird bei gleichen Lastverhltnissen die Spannungsver-
strkung deutlich kleiner. hnlich dem Early-Effekt beim Bipolartransistor sind die
Ausgangskennlinien des FET bei Stromquellen-Betrieb leicht nach oben geneigt. Der
Early-Spannung entspricht der Wert 1/. Im AC-Ersatzschaltbild kann man diesen Effekt
durch den Innenwiderstand der Stromquelle beschreiben. Dabei gilt:

1 ID (A) (A) 2
(A)
= = (UGS UP ) = ID(A) . (3.45)
rDS UDS 2
Rauschen: hnlich wie beim Bipolartransistor bringen die inneren Bahnwiderstnde

Rauschbeitrge ein. Das thermische Rauschen der Bahnwiderstnde kann im Allgemei-
nen vernachlssigt werden. Das thermische Rauschen und der 1/f-Rauschanteil des Kanals
betrgt nherungsweise:
2
Ir,D 8 k T gm KF ID(A)AF
= + . (3.46)
df 3 f
Dabei ist KF ein Koeffizient fr den 1/f-Rauschanteil und AF ein zugehriger Exponent,
idealerweise ist AF = 1. Abbildung 3.55 zeigt das um eine Rauschstromquelle erweiterte
AC-Ersatzschaltbild mit der signifikanten Rauschquelle am Drainausgang.
Zusammenfassung: Der Drainanschluss beim Feldeffekttransistor ist beim N-Kanaltyp

dadurch gekennzeichnet, dass der Strom in den Anschluss hineinfliet; beim P-Kanaltyp
herausfliet. Die Mindestspannung fr UDS , so dass Stromquellenbetrieb vorliegt, wird
(A)
mit UDSP bezeichnet. UDSP ist die Differenz zwischen UGS und der Schwellspannung UP.
Fr Widerstandsbetrieb muss UDS deutlich kleiner sein, als UDSP . Verstrkereigenschaf-
ten stellen sich nur im Stromquellenbetrieb ein. Fr Verstrkerbetrieb muss also die
Spannung UDS hinreichend gro sein.
3.4.3 Aufbau, Eigenschaften und Kennlinien von Isolierschicht-FETs
Behandelt wird der physikalische Aufbau, charakteristische Kennlinien, Modelle

und Modellparameter fr Isolierschicht-Feldeffekttransistoren (MOS: Metal-Oxide-
Semiconductor). Den idealisierten schematischen Aufbau eines N-Kanal MOSFET zeigt
Abb. 3.56. Unterhalb der metallischen Gate-Elektrode befindet sich eine dnne isolierende
SiO2 -Schicht. Die Kanalzone (hier N-Kanal) verbindet die stark n-dotierte Source-Zone
mit der stark n-dotierten Drain-Zone innerhalb des p-dotierten Substrats. Dabei ist L die
Kanallnge und W die Kanalbreite. Das p-dotierte Substrat wird auch mit Bulk bezeichnet.
Abbildung 3.57 zeigt den N-MOSFET mit dem n-Kanal als leitende Brcke zwischen
Source- und Drain-Anschluss. Im n-Kanal tragen bei entsprechender Vorspannung frei
bewegliche Elektronen zum Stromtransport bei. Die in Abb. 3.57 schraffiert dargestell-
S G D
n+ n+ W
Oxidschicht L
SiO2
p-Silizium
Substrat n-Kanalzone
Abb. 3.56 Prinzip-Aufbau eines N-Kanal MOSFET
B U SB S U DS D
G ID
U GS
W Zwischenschichtladungen bzw.
QG Oberflchenladungen (QZ)
n+ n+
ortsfeste bewegliche
onisierte Elektronen im
Akzeptoren Kanal (Qn)
(QB)
p-Substrat
Abb. 3.57 N-MOSFET mit n-leitendem Kanal und mit den Raumladungszonen der gesperrten
pn-bergnge vom p-Substrat zu den n-Anschlssen von Drain und Source
te Raumladungszone bildet eine Sperrschicht, so dass lediglich die n-Kanalzone zur

Leitfhigkeit beitrgt.
Grundstzlich unterscheidet man zwischen einem Enhancement-MOSFET-Typ (An-
reicherungstyp) und dem Depletion-Typ (Verarmungstyp). Beim Verarmungstyp ist eine
n-dotierte Kanalschicht zwischen Source und Drain herstellerseitig implementiert, es lie-
gen ohne Vorspannung UGS bewegliche Elektronen im Kanalgebiet vor. Der N-MOSFET
Kanal ist selbstleitend. Beim Anreicherungstyp entsteht ohne Vorspannung am Gate
keine leitende Brcke (Kanal) zwischen Source und Drain. Zustzlich zur Gate-Source-
Spannung UGS und zur Drain-Source-Spannung UDS kann zwischen dem Substrat und
dem Source-Anschluss eine Spannung USB angelegt werden. Die Schwellspannung UP ist
ein wichtiger Parameter des MOSFET, sie wird bestimmt von Materialparametern und von
der Source-Bulk-Spannung USB .
n-Kanal-Verarmungstyp: Beim Verarmungstyp liegt bereits bei UGS = 0 wegen der

schwach n-leitenden Schicht zwischen Oxid und p-Substrat ein n-Kanal vor, es fliet bei
einer bestimmten Drain-Source Spannung ein Strom. Legt man eine negative Spannung
an die Gateelektrode mit UGS < 0 an, so verarmt der Kanal, der Strom sinkt. Bei UGS < UP
ist der Kanal gesperrt.
n-Kanal-Anreicherungstyp: Ohne Vorspannung bei UGS = 0 existiert kein leitender Ka-

nal. Beim Anlegen einer gengend groen Spannung UGS > 0 wird ein n-leitender Kanal
influenziert. Mit UGS > 0 erhlt man als Folge davon ein elektrisches Feld EOx ber der
SiO2 -Isolationsschicht. Es bildet sich ein Kondensatoreffekt (siehe Abb. 3.58). Bei gengend
a U OX UH
U OX : Spannung in der SiO2 -Schicht
U H : Spannung in der RLZ
Q G : Gateladung
Q Z : Oberflchenladung
Q n : Inversionsladung
Q B : Raumladung in RLZ
Gate SiO 2 RLZ p-Substrat
Inversionsschicht dox : Dicke der SiO2 -Schicht
dK : Inversionsladungsdicke
b Q xS : Raumladungsweite der RLZ
QG QZ
dK xS
-dox 0 x
QB
Qn
Abb. 3.58 Zur Ladungsverteilung in der Kanalzone; a Ausschnitthafte Darstellung der Kanalzone
mit Inversionsschicht und Raumladungszone; b Ladungsverteilung eines N-Kanal MOSFET
Abb. 3.59 Idealisierter UGS

prinzipieller Aufbau des G D UDS
S
N-Kanal MOS-FET mit einem
Enhanced Gate
abgeschnrten N-Kanal
Kanal Oxid
Inversionskanal unterhalb
des Gate n+ n +
p-
Depletion
Zone
B
USB
groer Spannung UGS entsteht unterhalb des Gates an der Oberkante des p-Gebietes eine
Elektronenanreicherung, die influenzierte Inversionsladung Qn . Bei hinreichender Anrei-
cherung von frei beweglichen Elektronen im Kanal bildet sich eine leitende Brcke zwischen
der n-dotierten Drain-Insel und der n-dotierten Source-Insel. Der n-Kanal in Abb. 3.57
entsteht dabei durch eine mit frei beweglichen Elektronen angereicherte Inversionsschicht.
Abbildung 3.58 zeigt die Ladungsverteilung auf dem Gate und in der Inversions-
schicht, sowie die ortsfesten ionisierten Fremdatome in der Raumladungszone. Lngs der
Kanalzone (Inversionsschicht) entsteht aufgrund der Ladungstrgeransammlung eine Wi-
derstandsbahn von der Source-Insel zur Drain-Insel und somit ein Spannungsabfall. Die
Gateladung QG ist eine Flchenladung (in Abb. 3.58b als dicker Pfeil dargestellt). Wegen der
Neutralittsbedingung muss die Summe der Ladungen QG + QZ + Qn + QB Null ergeben.
Erreicht UDS die Abschnrspannung UDSP , so bildet sich wie beim Sperrschicht-
Feldeffekttransistor der Abschnreffekt (Abschnrpunkt) aus. Der Strom steigt nicht weiter
an, der Feldeffekttransistor arbeitet dann als Stromquelle. Abbildung 3.59 zeigt schematisch
den abgeschnrten Kanal bei berschreiten der Abschnrspannung.
Die Leitfhigkeitssteuerung des Kanals erfolgt in gleicher Weise wie beim Sperrschicht-
Feldeffekttransistor. Es gelten damit dieselben Gleichungen. Fr den Transkonduktanzko-
effizienten gilt:

W
= KP . (3.47)
Leff
Dabei ist KP der bertragungsleitwertparameter, der abhngig ist von der Ladungstrger-
beweglichkeit n und der Oxid-Kapazitt C Ox .
KP = n C Ox . (3.48)
a D D
ID C GD I D = f U GS ,U DS
B G B
U DS
G C GS
U GS
S S
b S
S
U GS
C GS
G
B U SD
G B
ID C GD I D = f U GS ,U DS
D D
Abb. 3.60 Symbol und Ersatzanordnung; a NMOS- und; b PMOS-Transistor
Die Ladungstrgerbeweglichkeit im n-Gebiet n unterscheidet sich betrchtlich von der

im p-Gebiet. Es gilt in etwa n 2,5 p . Insofern ist bei gleicher Geometrie der N-Kanal
Transistor deutlich stromergiebiger als der P-Kanal Transistor.
Anders als bei JFET-Feldeffekttransistoren sind bei MOSFET selbstsperrende Ty-
pen (Anreicherungstypen = Enhancementtype) mglich, bei denen ohne Anlegen einer
Gate-Spannung der Transistor gesperrt ist. Erst bei hinreichend groem UGS > 0 bildet
sich ber die Inversionsschicht ein leitfhiger Kanal aus, dessen Leitfhigkeit wiederum
ber die Raumladungszonen gesteuert werden kann. Das Symbol und die physikalische
Ersatzanordnung eines N-Kanal bzw. P-Kanal MOSFET zeigt das Abb. 3.60. Der Sub-
stratanschluss (Bulkanschluss) wird bei der symbolischen Darstellung oft zur besseren
Lesbarkeit weggelassen, da in vielen Anwendungen der Substratanschluss global festliegt.
Hufig unterscheidet sich das Symbol fr den Anreicherungstyp von dem des Verarmungs-
typs dadurch, dass beim Anreicherungstyp die Symbollinie zwischen Source und Drain
unterbrochen ist, beim Verarmungstyp aber durchgezogen wird. Im Weiteren wird fr den
Anreicherungstyp und den Verarmungstyp dasselbe Symbol (mit unterbrochener Linie)
verwendet. Es muss die Steuerspannung UGS so gewhlt werden, dass die Schwellspannung
mit UGS > UP berschritten wird, um einen Stromfluss zu bewirken. Wenn Strom fliet,
kann sich der Feldeffekttransistor im Widerstandsbetrieb befinden oder im Abschnrbe-
trieb arbeiten. Das hngt ab von der Spannung UDS . Bei hinreichend groen Spannungen
UDS > (UGS UP ) ist der Feldeffekttransistor im Abschnrbetrieb, bei kleinen Spannungen
UDS im Widerstandsbetrieb.
3.4.4 Grundmodell eines Isolierschicht-FETs
Das Grundmodell eines Isolierschicht-Feldeffekttransistors zeigt Abb. 3.60 fr einen

N-MOSFET und einen P-MOSFET. Das Gate ist isoliert, es wirken aber die Kapazitten
CGS und CGD . Am Substratanschluss B sind die Substratdioden zu bercksichtigen.
Die Schwellspannung UP lsst sich durch die Bulk-Source-Spannung UBS beeinflussen.
Bei UBS = 0 ist die Schwellspannung gleich dem Parameter VTO. Fr die Einsatzspannung
bzw. Schwellspannung gilt:
UP = VTO + (| UBS |1/2 ||1/2 ). (3.49)
Dabei ist VTO die Null-Schwellspannung, ist der Substrat-Schwellspannungs-Parameter

und ist das Oberflchenpotenzial, mit einem typischen Wert von 0,7 V. Prinzipiell
muss das Substrat-Potenzial bzw. Bulk-Potenzial so liegen, dass der pn-bergang zwi-
schen Source und Bulk und der pn-bergang zwischen Drain und Bulk gesperrt ist. Beim
N-Kanal MOSFET sollte das Bulk-Potenzial mglichst niedrig liegen, beim P-Kanal
MOSFET mglichst hoch liegen.
Zunchst wird in einem Experiment die bertragungskennlinie eines NMOS-
Feldeffekttransistors dargestellt. Zur Bestimmung der bertragungskennlinie (Abb. 3.61)
erfolgt eine DCSweep-Analyse bei Vernderung der Steuerspannung UGS . Die Ausgangs-
kennlinien (Abb. 3.62) ergeben sich bei Vernderung von UDS mit UGS als Parameter.
Ein ausfhrlicheres Modell des MOSFET muss Effekte bercksichtigen, z. B. die geome-
trieabhngige Schwellspannungsreduzierung, Auswirkungen von ungleichen Dotierungen,
10mA
ID
8mA
6mA
4mA
2mA
0A
0,5V 1,5V 2,5V 3,5V 4,5V U GS 5,5V
Experiment 3.4-4: NMOS_Uebertr_Kennl

Experiment 3.4-5: NMOS_Ausg_Kennl
Abb. 3.61 Ergebnis der bertragungskennlinie des selbstsperrenden NMOS-Transistors

10mA U GS = 6V
ID
8mA
6mA
U GS = 5V
4mA
2mA
U GS = 4V
0A
1V 3V 5V 7V U DS 9V
Abb. 3.62 Ergebnis der Ausgangskennlinien des selbstsperrenden NMOS-Transistors
Einflsse der Reduzierung der Ladungstrgerbeweglichkeit verursacht durch das Querfeld,

Bulkeffekte, die Sttigung der Ladungstrgerbeweglichkeit, die Drain-reduzierte Barrieren-
erniedrigung, die Kanallngenmodulation, die durch heie Ladungstrger verursachte
Reduzierung des Ausgangswiderstandes, die Leitung im Bereich unterhalb der Schwell-
spannung und nicht zuletzt die parasitren Widerstnde an Source/Drain/Gate/Bulk. Auf
derartige Effekte kann im hier gegebenen Rahmen nicht eingegangen werden.
3.4.5 AC-Modell und Rauschen von Isolierschicht-FETs
AC-Ersatzschaltbild: Das im Arbeitspunkt linearisierte Modell des MOSFET ist weitge-

hend identisch mit dem des Sperrschicht-FET (Abb. 3.63 und Abb. 3.55). Hinzu kommt
neben der Steuerung durch UGS , die Steuerung durch UBS . Allerdings gilt fr die Steuerung
durch UBS eine andere Steilheit gm,B . In den meisten Anwendungsfllen ist der Bulkan-
schluss auf einem festen Potenzial, es wird im Allgemeinen auf eine Steuerung durch UBS
verzichtet.
Rauschen: Betreffs des Rauschverhaltens beim Isolierschicht-Feldeffekttransistor gilt das

im Abb. 3.64 angegebene Ersatzschaltbild bei Steuerung mit UGS . Das thermische Rau-
schen der Bahnwiderstnde kann im Allgemeinen vernachlssigt werden. Prinzipiell ist der
Rauschbeitrag des Gate-Bahnwiderstandes RG :
2
Ur,RG
= 4 k T RG . (3.50)
df
D
gm U GS gm B U BS
C GD C BD
r DS
G B
U GS C GS C BS U BS
S
Abb. 3.63 AC-Ersatzschaltbild fr den MOSFET
G RG G' C GD D
gm U GS
2 2 r DS
Ir G df C GS Ir D df C DS
S
Abb. 3.64 AC-Ersatzschaltbild eines Feldeffekttransistors mit Rauschquellen
Wesentlich ist auch hier der Beitrag des thermischen Rauschens und des 1/f-Rauschanteils
des Kanals mit dem Koeffizienten K1 und dem Exponenten AF; K1 ist eine Technologiekon-
stante, hnlich dem KF in Gl. (3.26). Das thermische Rauschen und der 1/f-Rauschanteil
des Kanals betrgt nherungsweise:
8 k T gm K1 ID(A)AF
2
Ir,D /df = + . (3.51)
3 f
Durch die kapazitive Kopplung zwischen Gate und Kanal ist am Gate ein zustzliches,
durch das thermische Rauschen des Kanals induziertes Rauschen wirksam, das mit dem
Rauschen des Kanals korreliert ist. Zur Vereinfachung wird oft in Rauschanalysen des
Feldeffekttransistors der Rauschbeitrag des induzierten Gate-Rauschens vernachlssigt.
3.4.6 MOSFET-Level-i Modelle
Das MOSFET-Level-1 Modell ist in Abb. 3.65 dargestellt. Es zeigt die vier Anschlusspins mit
den Bahnwiderstnden, den Substratdioden, den parasitren Kapazitten und der Feldef-
fektstromquelle ID mit den drei Betriebsbereichen. Ist die Steuerspannung UGS kleiner als
die Schwellspannung UP , so ist der Transistor gesperrt. berschreitet UGS die Schwellspan-
nung, so bildet sich ein Kanal, in dem Strom flieen kann. Bei kleinen Spannungen UDS
ergibt sich ein linearer Zusammenhang zwischen Strom ID und Spannung UGS bzw. UDS .
RD
C GD C BD
D'
RG ID RB
G G' RDS B' B
C GB
S'
C GS C BS
RS
0; S U GS UP
KP W U DS 2 U GS U P und
ID = -----------------
- U GS U P U DS ----------- 1+ U DS ;
L 2 0 U DS U DSP
KP W 2 U GS U P und
-----------------
- U GS U P 1+ U DS ; U DS U DSP
2L
Abb. 3.65 Grosignalmodell eines N-Kanal MOSFET nach Shichman, Hodges
berschreitet UDS den Wert UDSP = (UGS UP ), so steigt der Strom ID nicht weiter an, der
Kanal ist abgeschnrt.
Das Level-1 Modell bercksichtigt u. a. dass sich Source- und Draingebiete unter das
Gateoxid ausdehnen. Dies fhrt zu einer Verminderung der Kanallnge. Das schwache An-
steigen des Stroms im Abschnrbereich wird verursacht durch die Kanallngenmodulation.
Mit dem Parameter beschreibt man diesen Effekt im Level-1 Modell. Der Kurzkanalef-
fekt fhrt zu einer Verschiebung der Schwellspannung bei kurzen Kanallngen. Dieser
Effekt wird u. a. im Level-3 Modell bercksichtigt. Die Tab. 3.8 vermittelt eine bersicht
verfgbarer Modell-Varianten.
Tab. 3.8 MOSFET-Level-i Modelle

Level = 1 Shichman-Hodges Modell, First-Order-Model
Level = 2 Geometriebasiertes, analytisches Modell, ergnzt Level-1 um einige
zustzliche Gleichungen und Parameter
Level = 3 Semiempirisches Modell, u. a. mit Feldstrkeabhngigkeit der Beweglich-
keit, Geometrieabhngigkeit der Einsatzspannung mit Kurzkanaleffekt,
Drain-induzierte Barrierenerniedrigung
Level = 4, 5, 6, 7 BSIM Modell, BSIM3 Modelle verschiedener Versionen
Das Level-7 Modell (BSIM3V3) ist quasi der Industriestandard fr ein physikalisches
Modell auf Basis einer Pseudo-2D-Beschreibung des MOSFET.
Die in PSpice implementierten BSIM-Modellgleichungen zielen u. a. auch auf nu-
merisch gnstige Eigenschaften ab. Eine eingehende Erluterung und Beschreibung der
Modellgleichungen fr MOSFETs mit zugehrigen Modell-Parametern findet man u. a. in
M. Reisch, Elektronische Bauelemente, Springer Verlag, Kapitel 24 CAD-Modelle fr
MOSFETs. Auf eine detaillierte Darstellung der MOSFET-Modelle wird hier verzichtet.
3.4.7 Verhaltensmodell in VHDL-AMS
Abschlieend wird ein VHDL-AMS Modell fr einen N-Kanal MOSFET vorgestellt. Dar-
in enthalten sind smtliche Modellgleichungen fr eine dynamische Analyse. Whrend
bei Bipolartransistoren fr eine dynamische Analyse nahezu ausschlielich das Gummel-
Poon Modell verwendet wird, sind bei Feldeffekttransistoren verschiedene Modellbeschrei-
bungen bekannt, die zur Beschreibung bestimmter Effekte optimiert sind. Nachstehend ist
das zumeist verwendete Modell fr einen N-Kanal MOSFET dargestellt. Die Schwellspan-
nung wird dort mit Vth bezeichnet. Dem Modell liegt das Ersatzschaltbild von Abb. 3.65
zugrunde, u. a. mit Bahnwiderstnden, Gate-Kapazitten, Sperrschichtkapazitten und
Substrateffekten. Die Parameter (u. a. gamma, phi, uo, theta, vmax, tox) sind die er-
whnten Material- bzw. Prozessparameter mit denen u. a. die Schwellspannung und die
Stromergiebigkeit festgelegt wird.
Grundlegende Funktionsprimitive
4
Im Folgenden werden beispielhaft einige wichtige passive Anwendungsschaltungen als

Funktionsprimitive vorgestellt. Die Kenntnis der Funktionsprimitive und deren Eigen-
schaften in einer komplexen Anwendungsschaltung frdert das Verstndnis um den Einsatz
dieser Anwendungsschaltung, ohne analytischen Aufwand treiben zu mssen. Es werden
geeignete Funktionsprimitive bei der Schaltungsentwicklung ausgewhlt, um bestimmte
Eigenschaften auszunutzen.
4.1 Passive Funktionsgrundschaltungen
4.1.1 Funktionsgrundschaltungen mit Spannungsteilern
In manchen Anwendungen sind steile Schaltflanken unerwnscht. Ein Integrator vermin-

dert die Flankensteilheit eines Eingangssignals. Soll im Gegensatz dazu die Schaltflanke
hervorgehoben werden, so ist ein Differenziator zu verwenden.
Kapazitiv belasteter ohmscher Spannungsteiler Integrator: Ein kapazitiv belasteter

Spannungsteiler wirkt ab einer bestimmten Eckfrequenz als Integrator. Die Eckfrequenz
fr das Beispiel in Abb. 4.1 erhlt man nherungsweise bei R1 = 1/C2 (bei R2 R1). In-
tegratoren gltten Signale. Enthlt ein Signal ausgeprgte Spannungsspitzen, so wird ber
diese Spannungsspitzen hinwegintegriert. Abbildung 4.1 zeigt ein praktisches Beispiel, wo
am Ende einer Signalleitung vor dem Verstrkereingang mgliche Strspitzen unterdrckt
werden.
Omscher Spannungsteiler mit differenzierender Wirkung: Ein Spannungsteiler mit Par-

allelkapazitt am Vorwiderstand wirkt als Differenziator. Bei Ansteuerung mit einem
rechteckfrmigen Eingangssignal ist im zeitlichen Momentanwert des Schaltvorgangs des
Eingangssignals der Kondensator ein Kurzschluss. Das Eingangssignal ist dann voll am

160 4 Grundlegende Funktionsprimitive
Abb. 4.1 Spannungsteiler 1 R1 2

mit kapazitiver Last +
1k
u1 C2 R2 u2
100 pF 10k
-
Abb. 4.2 Spannungsteiler mit C1

differenzierender Wirkung
1 1nF 2
+
R1
u1 10k R2 u2
1k
-
Abb. 4.3 Kapazitiver 1

Spannungsteiler
C1
1n
V1 2
+-
C2
R2
9n
100
Experiment 4.1-1: Kap_Transformation.
Ausgang wirksam. Im Beispiel in Abb. 4.2 wirkt der Differenziator ab der Eckfrequenz,
die sich ergibt bei R1 = 1/C1. Der Differenziator ist ab der oberen Eckfrequenz (hier
bei R2 = 1/C1) unwirksam. Die Schaltung dient u. a. zur Schaltflankenauswertung
(Flankendetektor).
Kapazitiver Spannungsteiler als Impedanztransformator: Vorgestellt werden die Eigen-

schaften eines kapazitiven Spannungsteilers (Abb. 4.3), insbesondere seine Wirkung u. a.
als Impedanztransformator. Ein kapazitiver Spannungsteiler schwcht das Nutzsignal von
Knoten 1 nach Knoten 2 ab. Ist Knoten 2 durch R2 hochohmig genug belastet, so
wird der Lastwiderstand im quadratischen Verhltnis der Kapazittswerte zum Knoten
1 hochtransformiert. Seine Funktion ist die Impedanztransformation.
Fr die Eingangsimpedanz gilt unter der Voraussetzung, dass R2 1/(C2 ) ist:
2
C1 + C2 C1 + C2
Z 11 = R2 . (4.1)
C1 jC1 C2
4.1 Passive Funktionsgrundschaltungen 161
1,0T
U 1 Re I C 1
10G
100M
R2 1 C2
1,0M
100 R 2
10k
Abb. 4.4 Ergebnis kapazitiver Spannungsteiler, Testanordnung in Abb. 4.3
Der ohmsche Anteil der Eingangsimpedanz betrgt damit:

2
C1 + C2
R2 . (4.2)
C1
Der Widerstand R2 wird also im quadratischen Verhltnis der Kapazittswerte hochtrans-

formiert. Eine Herleitung der Eigenschaften ist in Form einer bungsaufgabe in bung
2 enthalten. Das Experiment mit dem Ergebnis in Abb. 4.4 besttigt diese Aussage, wenn
R2 1/(C2 ) ist.
Zusammenfassung: Der kapazitive Spannungsteiler wird oft verwendet, um eine nieder-

ohmige Impedanz hoch zu transformieren, so dass die niederohmige Impedanz einen
Anschluss-Schaltkreis weniger belastet. Die Transformation erfolgt im quadratischen Ver-
hltnis der Kapazittswerte. Bei einem Kapazittsverhltnis von 1:9 (siehe Abb. 4.3) wird ein
Lastwiderstand um den Faktor 100 hochtransformiert, vorausgesetzt der Lastwiderstand
ist gegen den parallel liegenden kapazitiven Widerstand gengend hochohmig.
Frequenzkompensierte Spannungsteiler finden u. a. in Tastkpfen von Messsyste-

men Anwendung. Bei richtiger Abstimmung des kapazitiven Teilerverhltnisses mit dem
Widerstandsverhltnis erhlt man einen breitbandigen Teiler.
Ein Oszilloskop habe eine Eingangsimpedanz gebildet durch die Parallelschaltung aus
typischer Weise 1 M und einer Kapazitt von ca. 20 pF. Im Beispiel (Abb. 4.5) ist zustz-
lich ein Koaxialkabel mit einer Lnge von 1 m angeschlossen. Das Koaxialkabel mge einen
Kapazittsbelag von 80 pF/m aufweisen. Es stellt sich die Frage, wie muss der frequenzkom-
pensierte Teiler dimensioniert werden, so dass sich frequenzunabhngig ein Teilerverhltnis
von 1:10 ergibt. Dazu verwendet man einen geeignet ausgelegten Tastkopf.
a Tastkopf Leitung Oszilloskop

11 1 pF
1 2
+
9M
u1 80 pF 20 pF 1M u2
-
b
Abb. 4.5 Frequenzkompensierter Spannungsteiler; a gebildet mit einem Tastkopf; b mit zugehriger
Testanordnung
Experiment 4.1-2: Kap-FrequKompTeiler AC-Analyse und TR-Analyse.
Die nachstehende Schaltung zeigt das Grundprinzip. Dabei muss das ohmsche Teilerver-
hltnis dem umgekehrt proportionalen kapazitiven Teilerverhltnis entsprechen.
Die Testbench zur dargestellten Aufgabenstellung zeigt Abb. 4.5. Bei geeigneter Dimen-
sionierung ist auch bei gegebener Kapazitt C2 = 100 pF (z. B. Eingangskapazitt eines
Messsystems u. a. beispielsweise beim Oszilloskop gegeben plus Leitungskapazitt) die
Spannungsteilung von Knoten 1 zu Knoten 2 frequenzunabhngig. Unter nachstehender
Bedingung ergibt sich ein frequenzunabhngiges Teilerverhltnis.
R1 C1 = R2 C2 . (4.3)
Deutlich zeigt sich im Ergebnis des Experiments in Abb. 4.6 (TR-Analyse), dass bei geeignet
gewhlter Kompensationskapazitt eine frequenzunabhngige Spannungsteilung erfolgt.
Zusammenfassung: Bei gegebener Eingangskapazitt an einer Schnittstelle (z. B. Messsy-

stem) kann mittels des frequenzkompensierten kapazitiven Teilers ein breitbandig
frequenzunabhngiges Teilerverhltnis erreicht werden.
1,0V
u1
0,5V
0V
200mV
20p u2
100mV 11,1p
1p
0V
-100mV
0,2ms 0,6ms 1,0ms 1,4ms 1,8ms
Abb. 4.6 Ergebnis der TR-Analyse; Frequenzkompensierter kapazitiver Spannungsteiler
4.1.2 bertrager
bertrager sind gekoppelte Induktivitten, gekoppelt ber einen gemeinsamen magne-

tischen Kreis. Zumeist werden die Induktivitten auf einem gemeinsamen Kernmaterial
aufgebracht. Das Kernmaterial weist frequenzabhngige und aussteuerungsabhngige Ei-
genschaften auf, die im Folgenden nicht bercksichtigt sind (linearer bertrager). Speziell
in der Leistungselektronik werden in bestimmten Problemstellungen bertrager vorteilhaft
eingesetzt.
Ein bertrager besteht aus zwei oder mehreren gekoppelten Induktivitten. Prinzipiell
lassen sich auf einem Kernmaterial mehrere Wicklungen fr Induktivitten aufbringen. Es
gelten folgende Beziehungen:
di1 di2
u1 = L1 +M ; M = k L1 L 2 ;
dt dt (4.4)
di1 di2
u2 = M + L2 .
dt dt
Dabei sind L1 und L2 die Induktivitten der einzelnen Wicklungen, M ist die gemeinsa-
me Gegeninduktivitt und k ist der Koppelfaktor; idealerweise ist k = 1. Bei gegebenem
Kernmaterial, erhlt man den Induktivittswert aus dem AL-Faktor (Induktivitt pro Win-
dungsquadrat) des Kernmaterials, es gilt L = N 2 AL. Im Allgemeinen ist der AL- Wert
eines Kernmaterials frequenzabhngig und aussteuerungsabhngig. Im Leerlauf ist i2 = 0,
damit ergibt sich das bersetzungsverhltnis bei Leerlauf:

L2 u2 L2
u2 = k u1 ; =k ; (4.5)
L1 u1 L1
Abb. 4.7 Testanordnung eines K K1

idealen bertragers K_Linear
COUPLING = 1
L1 L2
RG
1 2
V1 100
L1 L2
RL
+-
U1 10uH 250uH U2 1k
0 0 0 0
Experiment 4.1-3: Uebertrager1 AC-Analyse

eines idealen bertragers
Im Kurzschlussfall erhlt man das bersetzungsverhltnis der Strme mit:

L1 i2 L1
|i2 | = k i1 ; = k . (4.6)
L2 i1 L2
Im verlustlosen Fall muss die eingespeiste Leistung gleich der abgegebenen Leistung sein.
In dem Mae wie sich die Spannung erhht, verringert sich der Strom am Ausgang. Zu
beachten ist der Wicklungssinn. Bei Spiegelung einer Induktivitt im Schaltplan erhlt
man eine Phasendrehung um 180 .
Im Beispiel des Experiments in Abb. 4.7 weist der bertrager ein bersetzungsverhltnis
= 5 auf. Bei gengend hohen Frequenzen (im Beispiel oberhalb ca. 1 MHz) transformiert
sich der Ausgangswiderstand mit 1/2 auf den Eingang. Damit ergibt sich im Beispiel ein
vom Ausgang auf den Eingang transformierter Widerstand von 1 k/25 = 40 . Beim
bertrager werden nicht nur die Spannungen und Strme transformiert, sondern auch die
Schnittstellenimpedanzen. Das Ergebnis in Abb. 4.8 besttigt diese Aussage.
100
U 1 I L1 40
1,0
1,0m
9,0
7,0 U2 U1
5,0
3,0
1,0
1,0kHz 100kHz 10MHz
Abb. 4.8 Ergebnis der AC-Analyse der Testanordnung des bertragers

4.1.3 RC-Resonator
Resonatoren werden u. a. in Filterschaltungen und in frequenzbestimmenden Selek-

tionskreisen bentigt. Ein RC-Resonator weist Resonanzverhalten minderer Gte auf.
RC-Resonatoren finden Anwendung u. a. in RC-Oszillatorschaltungen. Sie wirken wie
ein LC-Resonanzkreis, allerdings mit deutlich schlechterer Gte; bzw. deutlich geringerer
Phasensteilheit in der Umgebung der Resonanzfrequenz. Abbildung 4.9a zeigt beispielhaft
einen RC-Resonator, der im nachfolgenden Experiment untersucht wird. Das Ergebnis ist
in Abb. 4.9 dargestellt.
U1
U2
Experiment 4.1-4: RC-Resonator.
b
1,0
U2 U1
1
10m f 0 = ---------------------------
2 R C
1,0m
90o
50o U2 U1
0o
-50o
-90o
300Hz 3,0kHz 30kHz 300kHz
Abb. 4.9 RC-Resonator; a Testanordnung; b Testergebnis

Unter der Bedingung R1 = R2 = R und C1 = C2 = C ist die Resonanzfrequenz:

1
f0 = . (4.7)
2RC
Bei der Resonanzfrequenz betrgt die Phasendrehung zwischen dem Ausgangssignal an
Knoten 2 und dem Eingangssignal an Knoten 1 Null Grad; Ausgang und Eingang sind in
Phase.
4.1.4 LC-Resonatoren
LC-Resonatoren werden fr Selektionskreise (u. a. Filterschaltungen, Resonanzverstr-

ker) oder auch u. a. in Oszillatorschaltungen (LC-Oszillatoren) bentigt. Je nach
Dimensionierung weisen sie mittlere Gte (bis ca. 100) auf.
Parallelresonanzkreis mit Bandpasscharakteristik: Gegenber RC-Resonatoren kann in

frequenzbestimmenden Selektionskreisen mit LC-Resonatoren eine deutlich hhere Gte
und damit eine bessere Selektivitt bzw. eine hhere Phasensteilheit in der Umgebung
der Resonanzfrequenz erzielt werden. Abbildung 4.10 zeigt eine Testanordnung fr einen
Parallelresonanzkreis.
Der Parallelresonanzkreis muss mit einer Stromquelle gespeist werden. Eine Strom-
quellenspeisung liegt vor, wenn der Generatorwiderstand RG hochohmig ist im Vergleich
zum grtmglichen Impedanzwert des Parallelresonanzkreises. Der grtmgliche
Impedanzwert des Parallelresonanzkreises betrgt im Beispiel R1. Die Resonanzfrequenz
bestimmt sich aus:
1
f0 = . (4.8)
2 L1 C1
Abb. 4.10 Testanordnung

fr den LC-Resonator
U1
U2
Experiment 4.1-5: LC-Resonator Parametrische AC-

Analyse fr verschiedene Werte R1.
100m
10m
1,0m U2 U1
1
f 0 = -------------------
100
2 LC
90o
U2 U1
50o
0o
-50o
-90o
30kHz 100kHz 300kHz
Abb. 4.11 Ergebnis der Testanordnung in Abb. 4.10; LC-Resonator bei R1 = 1k, 5k, 10k
Der Kennwiderstand Zk des Parallelresonanzkreises ist gleich dem Blindwiderstand bei der
Resonanzfrequenz:

L1
Zk = . (4.9)
C1
Die Gte Q des Parallelresonanzkreises ergibt sich mit:
R1
Q= . (4.10)
Zk
Die Gte ist um so grer, je niederohmiger der Kennwiderstand ist im Vergleich zum
Resonanzwirkwiderstand R1.
Bei der Resonanzfrequenz betrgt die Phasendrehung zwischen dem Ausgangssignal an
Knoten 2 und dem Eingangssignal an Knoten 1 Null Grad; Ausgang und Eingang sind in
Phase. Die Phasensteilheit um die Resonanzfrequenz ist um so hher, je grer die Gte
ist. Das Ergebnis des Experiments zeigt Abb. 4.11.
Zusammenfassung: LC-Resonatoren finden Anwendung u. a. in Selektionskreisen und

LC-Oszillatorschaltungen. Die Eigenschaften des LC-Resonators werden charakterisiert
durch die Resonanzfrequenz,
den Kennwiderstand und die Gte. Das Produkt aus L und C

bestimmt mit 1/( LC) die Resonanzkreisfrequenz, der Quotient aus L und C mit L/C

den Kennwiderstand bzw. die Gte mit R/ L/C und damit die Phasensteilheit in der
Umgebung der Resonanzfrequenz.
Kapazitiv gekoppelte Resonanzkreise: Durch geeignete Verkopplung zweier Resonanz-

kreise kann man den Durchlassbereich verbreitern. Dies ist interessant, wenn der
Selektionskreis eine bestimmte Bandbreite aufweisen soll (Abb. 4.12).
Abb. 4.12 Kapazitiv

gekoppelte
Parallelresonanzkreise
U1
U2
Experiment 4.1-6: LC-Resonator_KapGek Parametrische AC-Analyse fr verschiede-

ne Werte der Koppelkapazitt CK.
Deutlich zeigt sich im Ergebnis des Experiments in Abb. 4.13 eine hhere Bandbreite des
Selektionskreises bei den kapazitiv gekoppelten Resonanzkreisen.
Induktiv gekoppelte Resonanzkreise: Ein hnlicher Effekt wie bei kapazitiver Kopplung
von Resonanzkreisen kann durch induktive Verkopplung erzielt werden. Das nachstehende
Experiment enthlt dazu eine Testanordnung.
Experiment 4.1-7: LC-Resonator_IndGek AC-Analyse bei schwacher Kopplung der

Induktivitten L1 und L2 der Resonanzkreise.
100m
5n 2n 1n
10
U2 U1
1
f 0 = -------------------
2 LC
100p
-125o U2 U1
-250o
-375o
-450o
1kHz 3,0kHz 10kHz 30kHz 100kHz 300kHz 1MHz 10MH
Abb. 4.13 Kapazitiv gekoppelte LC-Resonatoren (Abb. 4.12) bei CK = 1n, 2n und 5n
Abb. 4.14 LC-Resonanzkreis

mit kapazitivem Teiler zur
Impedanztransformation
U1 U3
U2
Experiment 4.1-8: LC-Resonator_KapTeiler kapazitive Ankopplung eines niederoh-

migen Verbrauchers.
Ankopplung eines niederohmigen Verbrauchers an einen Resonanzkreis: Der

LC-Resonanzkreis ist bei der Resonanzfrequenz sehr hochohmig. Soll ein niederohmi-
ger Verbraucher angekoppelt werden, so wrde die belastete Gte wesentlich niedriger als
die Leerlaufgte sein. Der niederohmige Widerstand muss geeignet auf einen hheren Wert
transformiert werden. Dazu kann u. a. der kapazitive Spannungsteiler verwendet werden.
Abbildung 4.14 zeigt eine Testanordnung mit einem niederohmigem Lastkreis von 100 .
Durch die Transformation des niederohmigen Lastkreises auf eine hochohmigere Impe-
danz parallel zum Resonanzkreis erhlt man eine hhere Gte auch bei Ankopplung des
niederohmigen Lastkreises. Das Ergebnis der Testanordnung zeigt Abb. 4.15.
100m
1,0m U3 U1
1
f 0 = -------------------
U2 U1 2 LC
1,0m
90o
U2 U1
50o
0o
-50o
-90o
30kHz 100kHz 300kHz
Abb. 4.15 Ergebnis LC-Resonator mit kapazitivem Spannungsteiler (Abb. 4.14)

Abb. 4.16 Spannungsteiler i = 0

mit Bandstoppcharakteristik 1 R1 2
+
dimensioniert fr 1 MHz 10k
U1 L2 U2
160
C2 -
160 p
Experiment 4.1-9: Serienresonator-Bandstoppcharakteristik AC-

Analyse eines Spannungsteilers mit Bandstoppcharakteristik.
Trotz der niederohmigen Last von 100 weist der LC-Resonator dieselbe Gte auf, wie
der LC-Resonator mit einem Resonanzwirkwiderstand von 10 k. Allerdings wird das
Nutzsignal entsprechend des Kapazittsverhltnisses von Knoten 3 nach Knoten 2
abgeschwcht, im Beispiel etwa um den Faktor 10.
Serienresonanzkreis mit Bandstoppcharakteristik: Das Beispiel in Abb. 4.16 zeigt einen

Serienschwingkreis mit Vorwiderstand. Die Anordnung weist eine Bandstoppcharakteristik
auf. Je hochohmiger der Vorwiderstand ist, desto grer ist die Gte bzw. desto schrfer
ist die Selektivitt. Bleibt der Vorwiderstand konstant, so kann man die Gte mit dem
Kennwiderstand des Parallelresonanzkreises beeinflussen.
Es gelten folgende Beziehungen fr die Dimensionierung des Serienresonanzkreises:
1 Zk
f0 = ; Zk = L/C; Q= . (4.11)
2 LC R
Dabei ist f0 die Resonanzfrequenz, Zk der Kennwiderstand und Q die Gte des Resonanz-
kreises; im Beispiel ist R = R1, L = L2 und C = C2. Das Ergebnis des Experiments mit
unterschiedlichem Kennwiderstand ist in Abb. 4.16 dargestellt.
Frequenzdiskriminator: Ein Parallelresonanzkreis ndert die Phase in der Umgebung

der Resonanzfrequenz. Eine Frequenzabweichung von der Resonanzfrequenz entspricht
einer Phasennderung. Mit einem einfachen Amplitudendetektor lsst sich aber nur die
Amplitude detektieren und nicht die Phasennderung. Es ist eine Schaltung gesucht, die ent-
sprechend der Abweichung von der Resonanzfrequenz sehr sensitiv die Amplitude ndert.
Die Schaltung nach Abb. 4.18 lst das Problem (Foster-Seeley-Diskriminator).
Zwei schwach induktiv gekoppelte Resonanzkreise (im Beispiel ist k = 0,05) sind ber
C12 verbunden. Fr die Betriebsfrequenz wirkt C12 als Kurzschluss. Demzufolge liegt am
inneren Knoten an der Verbindung der beiden Induktivitten L21 und L22 in etwa die
Spannung U x = U 1 an. Mit einem Amplitudendetektor kann
U 1 + U 2 /2; U 1 U2 /2. (4.12)

1,0
U2 U1 L2=160
C2=160p
L2=16
100m
C2=1,6n
10m
1,0m
100
10kHz 100kHz 1,0MHz 10MHz
Abb. 4.17 Ergebnis eines Spannungsteilers mit Bandstoppcharakteristik (Abb. 4.16)
U 21
Ux
U1 U2 U 22
Abb. 4.18 Resonanztransformator zur Phasendetektion
Experiment 4.1-10: Resonanztransformator_Phasendetektion AC-Analyse der detek-

tierbaren Spannung.
detektiert werden. Bei geeignet schwacher induktiver Kopplung ist die Spannung U 2 bei der
Resonanzfrequenz um 90 gegenber U x = U 1 phasenverschoben. Die Auswertespannung
" # " #
abs U 1 + U 2 /2 abs U 1 U 2 /2 ; (4.13)
ist amplitudensensitiv fr Frequenzabweichungen von der Resonanzfrequenz. Allerdings

ist die Funktion auf einen relativ kleinen Frequenzbereich um die Resonanzfrequenz be-
schrnkt. In Abb. 4.19 ist das Ergebnis des Experiments zu dieser Funktionsschaltung
dargestellt.
90o
0o
Ux
-100o
-200o U2
o
-270
4,0V Nutzbereich
U 21 U 22
0V
-4,0V
5MHz 7MHz 9MHz 11MHz 13MHz
Abb. 4.19 Ergebnis der AC-Analyse des Resonanzkreises zur Amplitudendetektion von Frequenz-
abweichungen von der Resonanzfrequenz (Abb. 4.18)
4.1.5 Angepasster Tiefpass/Hochpass
In manchen Anwendungen ist es erwnscht, dass eine Filterschaltung (u. a. Tiefpass, Hoch-
pass, Bandpass, Bandstopp) eine konstante frequenzunabhngige Schnittstellenimpedanz
entsprechend einem Bezugswiderstand (z. B. 50 ) aufweist (reflexionsfreie Anpas-
sung). Es werden Filterschaltungen vorgestellt, die eine derartige frequenzunabhngige
Schnittstellenimpedanz ermglichen.
Ein herkmmlicher RC-Tiefpass bzw. Hochpass hat den Nachteil, dass seine Schnittstel-
lenimpedanz am Eingang und Ausgang frequenzabhngig ist. In manchen Anwendungen
Abb. 4.20 Angepasster

Tiefpass
I1
U1 U2
Experiment 4.1-11: Tiefpass_Angepasst AC-Analyse fr die bertragungsfunktion

und den Eingangswiderstand.
4.2 Funktionsgrundschaltungen mit Dioden 173
60 Z 11'
40
20
1,0
U2 U1
10m
1,0m
3,0kHz 30kHz 300kHz 3,0MHz 30MHz
Abb. 4.21 Ergebnis angepasster Tiefpass (Abb. 4.20)
ist dies unerwnscht. Es wird nach einer gleichartigen Schaltung gesucht, die diesen
Nachteil berwindet. Bei hheren Frequenzen ist die Generatorimpedanz bzw. Lastim-
pedanz 50 . Das Schaltungsbeispiel in Abb. 4.20 weist Tiefpassverhalten auf, mit der
Eigenschaft, dass der Eingangs- und der Ausgangswiderstand frequenzunabhngig 50

betrgt. Unter der Bedingung R11 = R22 = R und R = L1 /C1 ist frequenzunabhngig der
Eingangswiderstand gleich R = 50 (Abb. 4.21); die Eckfrequenz betrgt:
1
f0 = . (4.14)
2RC1
Durch Austausch von Induktivitt und Kapazitt entsteht ein angepasster Hochpass. Er-
setzt man die Induktivitt durch einen Serienresonanzkreis und die Kapazitt durch einen
Parallelresonanzkreis, so erhlt man ein Bandpassfilter, umgekehrt ein Bandstoppfilter. In
allen Fllen muss die Anpassbedingung am Eingang und am Ausgang erfllt sein. Eine
angepasste Filterschaltung (z. B. Tiefpass, Hochpass, Bandpass) weist am Eingang und am
Ausgang eine frequenzunabhngige Schnittstellenimpedanz auf. Die vorgestellten Beispiele
mgen einen ersten Eindruck vermitteln von der Vielfalt passiver Funktionsprimitive mit
bestimmten Eigenschaften.
4.2 Funktionsgrundschaltungen mit Dioden
Halbleiterdioden weisen bestimmte Eigenschaften auf, die Problemstellungen in konkreten

Anwendungen lsen helfen. Bei Schaltdioden und Gleichrichterdioden wird die Ventil-
wirkung zwischen Durchlassbereich und Sperrbereich genutzt, bei Varaktordioden die
spannungsabhngige Sperrschichtkapazitt im Sperrbereich, bei Zenerdioden die Wirkung
a b c
ID ID ID
UD UD UD
Abb. 4.22 Kennlinienverlauf einiger Diodentypen; a Schaltdiode bzw. Gleichrichterdiode;

b Tunneldiode; c Backwarddiode (spezielle Tunneldiode)
als Spannungsquelle im Durchbruchbereich. Darber hinaus gibt es Spezialdioden (z. B.

Photodioden, pin -Dioden, Tunneldioden, Backwarddioden) die spezielle Halbleitereffekte
nutzen, auf die hier nicht nher eingegangen werden kann. In Abb. 4.22 ist beispielhaft die
Strom/Spannungskennlinie von einigen Diodentypen skizziert.
4.2.1 Gleichrichterschaltungen und Spannungsvervielfacher
Es werden konventionelle Schaltungen zur Erzeugung einer Gleichspannung fr u. a.

DC-Versorgungsspannungen (Power-Supply) vorgestellt. In einem Experiment am En-
de von Kap. 4 wird das Grundprinzip von Schaltnetzteilen erlutert. DC-Versorgungen mit
Schaltnetzteilen weisen einen besseren Wirkungsgrad zwischen abgegebener Leistung und
aufgenommener Leistung auf.
Bei Gleichrichterschaltungen nutzt man die Ventilwirkung einer Diode, um DC-
Spannungen aufzubereiten. Gleichrichterdioden werden in der Regel im unteren Frequenz-
bereich (50 Hz) bei hohen Strmen eingesetzt. Auf diesen Anwendungsbereich hin sind
Gleichrichterdioden optimiert. Im Gegensatz dazu sind Detektordioden im Allgemeinen
schnelle Schaltdioden. Neben dem Einweggleichrichter gibt es den Doppelweggleichrichter
in Mittelpunktschaltung und Brckenschaltung. Abbildung 4.23 zeigt Realisierungsva-
rianten fr Gleichrichterschaltungen. Die Zeitkonstante RL C1 muss gro gegen die
Signalperiode sein, um eine hinreichende Glttungswirkung zu erzielen. Der Vorwider-
stand RS ist ein meist zustzlich hinzugefgter Schutzwiderstand zur Begrenzung des
periodischen Spitzenstroms und des Ladestroms beim Einschalten. Es zeigt sich, dass
insbesondere whrend des Einschaltvorgangs ein hoher Spitzenstrom fliet. Der im
Datenblatt der Gleichrichterzelle vorgegebene maximale Spitzenstrom darf nicht ber-
schritten werden. Anstelle des strombegrenzenden Widerstands kann auch eine Drossel
(Induktivitt) eingefgt werden, die insbesondere whrend des Einschaltvorgangs den
Einschaltstrom begrenzen hilft.
Abb. 4.23 Gleichrichterschal- D1 RS

tungen; a Einweggleichrichter; a
b Doppelweggleichrichter in
Mittelpunktschaltung; u1 U DC C1 RL
c Doppelweggleichrichter in
Brckenschaltung
D1
b
RS
u1
D2
U DC C1 RL
c D1
D4
RS
u1
D3
D2 U DC C1 RL
Ein wichtiger Gesichtspunkt ist die Verlustleistung. Die Verlustleistung einer Gleich-
richterzelle setzt sich aus der Durchlassverlustleistung PF und der Sperrverlustleistung PR
zusammen. Der Wrmebergangswiderstand Rth, JU der Gleichrichterzelle muss so bemes-
sen sein, dass sich keine unzulssige Erhhung der inneren Temperatur Tj des Bauteils
gegenber der Umgebungstemperatur TU ergibt.
Tj TU
Pges = PF + PR ; Pges = . (4.15)
Rth, JU
Das Gehuse der Gleichrichterzelle bestimmt den Wrmebergangswiderstand Rth, JU . Ge-

gebenenfalls muss durch zustzliche Khlmanahmen der Wrmebergangswiderstand
Rth reduziert werden. Die Wrmeableitung erfolgt zwischen innerem pn-bergang und
Gehuseoberflche des Bauteils (beschrieben durch Rth, JG ), der Gehuseoberflche und
dem Khlkrper (beschrieben durch Rth, GK ), sowie schlielich dem Khlkrper und der
Umgebung (beschrieben durch Rth, KU ). Mittels Wrmeleitpaste zwischen Bauteilgehuse
und Khlkrper lsst sich der Wrmebergangswiderstand Rth, GK deutlich reduzieren. Es
gilt somit:
Tj TG TG TK TK TU
Pges = + + . (4.16)
Rth, JG Rth, GK Rth, KU
Einweggleichrichter: Die einfachste Schaltungsvariante stellt der Einweggleichrichter dar.

Bei positiver Eingangsspannung u1 wird die Diode im Flussbereich betrieben, es ldt sich
der Kondensator C1 auf. Geht der zeitliche Momentanwert der Eingangsspannung zurck,
3,0A
iD
1
2,0A
1,0A
0A
20V
u1
u DC
0V
-20V
5ms 15ms 25ms 35ms 45ms 55ms
Abb. 4.24 Ergebnis des Einweggleichrichters (siehe Abb. 4.23a)
so hlt der Kondensator die Spannung, die Diode ist gesperrt. Der Kondensator entldt sich
ber den Lastwiderstand. In einem bestimmten Stromflusswinkel erfolgt ein periodisches
Nachladen der Kapazitt. Das Ergebnis des Experiments ist in Abb. 4.24 dargestellt.
Experiment 4.2-1: Gleichrichter1 TR-Analyse eines Einweggleichrichters.
Es wird angenommen, dass der Spitzenwert der Spannung am Ausgang des Transforma-
tors von Abb. 4.23a als Eingangsspannung der Gleichrichterschaltung 20 V betrgt. Der
Lastwiderstand mge 100 sein. Naturgem sollte der Vorwiderstand RS deutlich klei-
ner als der Lastwiderstand sein. Das Simulationsergebnis zeigt trotz der hohen Kapazitt
von 1000 F eine deutliche Welligkeit betreffs der erzeugten Ausgangsspannung. Der
periodische Spitzenstrom im Durchlassbereich der Diode liegt bei ca. 1 A. Der Spit-
zenstrom whrend des Einschaltvorgangs erreicht im Beispiel einen Wert von ber 2 A.
Die Durchlassverlustleistung ist der Mittelwert gebildet aus dem zeitlichen Momentan-
wert des Durchlassstroms und der Flussspannung der Diode. Entsprechendes gilt fr die
Sperrverlustleistung.
Doppelweggleichrichter in Mittelpunktschaltung: Zur Verringerung der Welligkeit der

erzeugten Ausgangsspannung wird in beiden Halbwellen des sinusfrmigen Eingangssig-
nals der Kondensator in einem bestimmten Stromflusswinkel nachgeladen. Das Ergebnis
des zugehrigen Experiments zeigt Abb. 4.25.
1,2A
iD
1
800mA
400mA
iD
2
0A
20V u1
u DC
0V
-20V
10ms 30ms 50ms
Abb. 4.25 Ergebnis des Doppelweggleichr. mit Mittelpunktschaltung (siehe Abb. 4.23b)
Experiment 4.2-2: Gleichrichter2 TR-Analyse des Doppelweggleichrichters mit

Mittelpunktschaltung.
Unter gleichen Bedingungen wie im vorhergehenden Experiment wird die Doppelweg-

gleichrichterschaltung in Mittelpunktausfhrung betrachtet. Es zeigt sich wegen der
Doppelweggleichrichterfunktion eine geringere Welligkeit der erzeugten Ausgangsspan-
nung. Allerdings ist die Ausgangsspannung nur halb so gro. Die Spitzenstrme sind
entsprechend deutlich reduziert.
Doppelweggleichrichter in Brckenschaltung: Die Brckenschaltung vermeidet den

Nachteil der Mittelpunktschaltung dahingehend, dass nahezu der Spitzenwert der Ein-
gangsspannung als gleichgerichtete Ausgangsspannung erreicht wird.
Das Ergebnis zum Experiment des Doppelweggleichrichters in Brckenschaltung zeigt
Abb. 4.26. Es wird wieder die volle Ausgangsspannung erzeugt. Gegenber dem Einweg-
gleichrichter sind die durch die Diode flieenden Spitzenstrme kleiner. In konventionellen
Stromversorgungsmodulen wird daher meist diese Ausfhrung gewhlt (siehe Abb. 4.27).
Einsatz eines Spannungsreglers: Ein wesentlicher Nachteil der bisher betrachteten

Schaltungen zur Aufbereitung einer DC-Spannung ist die relativ hohe Welligkeit der Aus-
gangsspannung. Prinzipiell knnte man durch noch grere Kapazitten C1 die Welligkeit
verringern. Zum einen baut eine hhere Kapazitt grer und zum anderen steigen die
Kosten fr einen greren Kapazittswert. Das Problem lst ein Spannungsregler-Baustein.
Mittels einer aktiven Rckkopplungsschaltung im Inneren des Spannungsreglers kann trotz
3,0A
iD
1
2,0A
iD
1,0A 2
0A
20V
u DC
u1
0V
-20V
10ms 30ms 50ms 70ms 90ms
Abb. 4.26 Ergebnis des Doppelweggleichrichters in Brckenschaltung (siehe Abb. 4.23c)
Experiment 4.2-3: Gleichrichter3 TR-Analyse des Doppelweggleichrichters in

Brckenschaltung.
D3 D1
RS Spannungs-
u1 regler
D4
D2 z.B. Y78XX
C1 U DC +
RS Spannungs-
regler
z.B. Y79XX
C2 U DC
Abb. 4.27 Geregelte Gleichstromversorgung fr positive und negative Versorgungsspannungen mit

Verwendung integrierter Spannungsregler
einer relativ groben Welligkeit am Eingang eine konstante Ausgangsspannung erzeugt wer-
den. Derartige Spannungsregler sind kostengnstig als integrierte Bausteine verfgbar.
Abbildung 4.27 zeigt eine schaltungstechnische Ausfhrung mit einem Brckengleichrich-
ter und nachgeschalteten integrierten Spannungsreglern zur Aufbereitung einer positiven
und negativen DC-Spannung.
Abb. 4.28 Spannungsver- a

dopplerschaltung; RS D1
a symmetrische;
b unsymmetrische Variante
u1 u3 U DC C1
u2 RL
U DC C2
D2
b
D2
RS C1
u2
2 U1 C2 RL
u1 U DC D1
Experiment 4.2-4: Spannungsverdoppler TR-Analyse der Spannungsverdopplerschal-

tung.
Spannungsverdopplerschaltungen: In praktischen Problemstellungen ist gelegentlich die

Aufgabe gestellt, dass eine hhere DC-Spannung abgeleitet werden soll, als mit den bislang
betrachteten Schaltungsvarianten mglich ist. Dazu knnen Spannungsvervielfacherschal-
tungen verwendet werden (Abb. 4.28).
Ein Spannungsverdoppler besteht aus zwei hintereinander geschalteten Einweggleich-
richtern. In der symmetrischen Variante ldt die positive Halbwelle den Kondensator C1
auf, die negative Halbwelle ldt C2, so dass am Ausgang die doppelte Spannung verfgbar
ist.
Abbildung 4.29 zeigt das Ergebnis der TR-Analyse einer Spannungsverdopplerschaltung
nach Abb. 4.28b. Der Spitzenwert der Eingangsspannung U1 betrgt 20 V. Der Kondensator
C1 ldt sich auf UDC auf, so dass an der Kathode der Diode D1 die Eingangsspannung plus
dem Spitzenwert der Eingangsspannung anliegt. Mit der Diode D2 erfolgt eine Gleich-
richtung dieses zeitlichen Momentanwerts. Man erhlt nahezu den doppelten Spitzenwert
als DC-Ausgangsspannung. Wie bei der Einweggleichrichtung wird der ideale Spitzenwert
nicht erreicht, es ergibt sich ein Spannungsverlust. Die Spannungsverluste sind um so
hher, je grer der Laststrom ist.
Spannungsvervielfacherschaltungen: Das Prinzip der Spannungsverdopplung lsst sich

verallgemeinern in Form von Spannungsvervielfacherschaltungen. In Abb. 4.30 dargestellt
40V
u2
u D1
30V
u1
20V
10V
0V
-10V
-20V
50ms 150ms 250ms 350ms 450ms
Abb. 4.29 Ergebnis der TR-Analyse der Spannungsverdopplerschaltung (siehe Abb. 4.28b)
a RS C2 D3
D1
u1 3 U1 C3 R L u2
D2
C1 u3
b RS C3 D4
C2 D3
u1 4 U1 C4 R L u2
D2
D1 C1
Abb. 4.30 Vervielfacherschaltungen; a Spannungsverdreifachung; b Spannungsvervierfachung

ist ein Spannungsverdreifacher und ein Spannungsvervierfacher in unsymmetrischer Aus-

fhrung. Selbstverstndlich ergeben sich Spannungsverluste aufgrund der Flussspannung
und an den inneren Bahnwiderstnden der Dioden, so dass die ideale Vervielfachung des
Spitzenwertes der Eingangsspannung nicht erreicht wird.
Experiment 4.2-5: Spannungsverdreifacher TR-Analyse der Spannungsverdreifa-

chungsschaltung.
4.2.2 Anwendungen der Diode als Spannungsquelle
In zahlreichen Anwendungen bentigt man eine Konstantspannungsquelle. Im Flussbe-

reich ist die Diode nherungsweise ein Konstantspannungsquelle mit der Schwellspannung
als Leerlaufspannung und einem relativ niederohmigem Innenwiderstand. Allerdings
weist die Schwellspannung einen Temperaturkoeffizienten von ca. 2 mV/ C auf. Im
Durchbruchbereich ist die Diode ebenfalls eine Konstantspannungsquelle mit niederoh-
migem Innenwiderstand. In jedem Fall muss ein gewisser Mindeststrom flieen, damit sich
die Eigenschaft der Diode als Spannungsquelle im Durchbruchbereich einstellt.
Die Zenerdiode als Spannungsquelle: Mittels einer Zenerdiode lsst sich eine Konstant-
spannung z. B. als Referenzspannung ableiten. Dazu verwendet man die Prinzipschaltung
in Abb. 4.31. Die Eingangsspannung muss in jedem Fall grer als die Ausgangsspannung
und grer als die Durchbruchspannung sein. Um einen niederohmigen Innenwiderstand
zu erzielen, bentigt man einen Mindeststrom, der ber den Vorwiderstand eingestellt wird.
Bei gegebener Eingangsspannung, gegebenem Vorwiderstand und gegebenem Lastkreis
ergibt sich der skizzierte Arbeitspunkt bei geeignet ausgewhlter Zenerdiode. ndert sich
die Eingangsspannung oder der Lastkreis, so verndert sich der Arbeitspunkt. Je steiler die
ID
RV RL
U 1 -------------------
- U2
R L + RV
U1 DZ U2 RL UD
Arbeitsgerade: A
a) ID = 0
b) UD = 0 U 1 RV
Abb. 4.31 Spannungsstabilisierungsschaltung mittels einer Zenerdiode

D3 D1 R IL
s
u1
D4 D2
C1 470 10 U DC +
1000
U DZ DZ 47
Abb. 4.32 DC-Spannungsquelle mit Transistor als Regler fr konstante Spannung bei gegebenen
Laststromschwankungen, UDC = UDZ + 0,7 V
Durchbruchkennlinie ist, um so geringer verndert sich die Ausgangsspannung U2 . Es liegt

eine Konstantspannung mit niederohmigem Innenwiderstand vor.
Anwendung der Zenerdiode als Referenzspannung: Im folgenden Beispiel wird die

Zenerdiode als Referenzspannungsquelle verwendet (Abb. 4.32). Die stabilisierte Ausgangs-
spannung ist gleich der Zenerdiodenspannung im Durchbruchbetrieb vermindert um die
Basis-Emitterspannung des Transistors (0,7 V). Die Mindest-Eingangsspannung muss so
gro sein, dass der Transistor nicht in die Sttigung geht.
4.2.3 Signaldetektorschaltungen
Signaldetektoren sind ebenfalls im Prinzip Gleichrichterschaltungen, allerdings werden

sie im Allgemeinen bei hheren Signalfrequenzen verwendet. Dioden in Signaldetektoren
mssen weniger fr groe Strombelastbarkeit geeignet sein, vielmehr geht es um ein schnel-
les Schaltverhalten. Als schnelle Schaltdioden eignen sich insbesondere Schottky-Dioden.
Grundstzlich unterscheidet man zwischen Signalamplitudendetektoren in Reihenschal-
tung und in Parallelschaltung.
Spitzendetektor in Reihen- und Parallelschaltung: Fr die Realisierung eines Spitzende-

tektors gibt es prinzipiell die Reihenschaltungsvariante und die Parallelschaltungsvariante
(Abb. 4.33).
Die Reihenschaltungsvariante bentigt einen DC-Pfad gegen das Bezugspotenzial,
der ber die Induktivitt L gegeben ist. Bei der Parallelschaltungsvariante kann das
Eingangssignal kapazitiv angekoppelt werden. Allerdings ist am Ausgang dem detektierten
Spitzenwert das Eingangssignal berlagert, das dann noch durch eine zustzliche Filter-
manahme entfernt werden muss. Ist das nachfolgende System hinreichend schmalbandig,
so kann die Filtermanahme entfallen. Aus der Energiebilanz ergibt sich der mittlere Ein-
gangswiderstand, den die Signalquelle sieht. Bei der Reihendetektorschaltung wird die
DC-Leistung P2 = U12 /R abgegeben; bei der Paralleldetektorschaltung addiert sich dazu
a 2 2
P1 = U 1 2 Z 11' P2 = U 1 R
RG C b1 D1
u1 L R C u2
b 2 2 2
P1 = U 1 2 Z 11' P2 = U 1 R + U 1 2 R
RG Cb
u1 D1 u D1 R u2
Abb. 4.33 Spitzendetektorschaltungen; a Reihendetektor; b Paralleldetektor
u1 u2
u
1
Abb. 4.34 Signaldetektor Reihenschaltung
noch die Wechselleistung aufgrund der zustzlich anliegenden Signalspannung am Aus-

gang. Die an den Verbraucher abgegebene Leistung ist dann P2 = U12 /R + U12 /(2R).
Dadurch erhlt man bei der Reihendetektorschaltung einen mittleren Eingangswiderstand
R/2, bei der Paralleldetektorschaltung liegt der mittlere Belastungswiderstand der Signal-
quelle bei R/3. Als erstes wird ein Signalamplitudendetektor in Reihenschaltung betrachtet
(Abb. 4.34).
Beim Spitzendetektor in Reihenschaltung ldt sich der Kondensator C2 auf den
Spitzenwert der Signalamplitude auf. Verringert sich der zeitliche Momentanwert der Ein-
gangsspannung unterhalb der Spannung am Kondensator, so wird die Diode gesperrt. Es
entldt sich der Kondensator C2 ber den Lastwiderstand R2 . Mit der nchsten positiven
8,0mA
i D1
4,0mA
0A
-4,0mA
2,0V u2
0V
u1
-2,0V
-4,0V
10 s 30 s 50 s 70 s 90 s
Abb. 4.35 Ergebnis Testanordnung Signaldetektor Serienschaltung (siehe Abb. 4.33a)
Signalamplitude wird bei zeitlichen Momentanwerten oberhalb der Spannung am Kon-

densator C2 die Diode wieder in Flussrichtung betrieben, es erfolgt ein Nachladen der
Kapazitt. Durch die Diode fliet nur innerhalb des Stromflusswinkels im Flussbetrieb der
Diode ein Flussstrom. Damit beinhaltet der Diodenstrom eine DC-Komponente, es muss
ein DC-Pfad gegen Masse vorliegen. Lsst die Signalquelle keinen DC-Pfad gegen Masse zu,
so kann beispielsweise der DC-Pfad fr die Diode durch Speisung mit einem bertrager
ber L2, D1 und R2 hergestellt werden.
Am Knoten 2 baut sich eine Gleichspannung auf, die dem Spitzenwert der Signalampli-
tude entspricht, vermindert um die Schwellspannung der Diode. Ein Stromfluss durch die
Diode kommt nur in einem kleinen Stromflusswinkel zustande. Der Kondensator am Aus-
gang hlt die Gleichspannung. Durch den Stromfluss, whrend dem die Diode in Flussrich-
tung ausgesteuert wird, erfolgt ein Nachladen des Kondensators. Ist die Diode gesperrt wird
der Kondensator ber den Lastwiderstand entladen. Die Entladezeitkonstante
= R2 C2 ; (4.17)
sollte etwa 10 mal grer sein als die Signalperiode. Das Ergebnis des folgenden
Experiments zeigt Abb. 4.35.
Experiment 4.2-6: SignalDetektor_Ser.
Eine weitere Variante ist der Signaldetektor, bei dem die Diode parallel und nicht seriell
angeordnet ist (Abb. 4.36). Man spricht von einem Signaldetektor in Parallelschaltung.
u2
Abb. 4.36 Signaldetektor Parallelschaltung
Experiment 4.2-7: SignalDetektor_Par.
8,0mA
i D1
4,0mA
0A
-4,0mA
2,0V
u D1 u2
0V
-2,0V
-4,0V
20 s 60 s 100 s 140 s 180 s
Abb. 4.37 Signaldetektor Parallelschaltung (siehe Abb. 4.36)
Der Vorteil des Signaldetektors in Parallelschaltung ist, dass die speisende Signalquelle
keinen DC-Pfad aufweisen muss, sie kann AC-gekoppelt sein. Auch hier ist die Diode
nur whrend eines kleinen Stromflusswinkels leitend. Die Spannung an Knoten 3 wird
begrenzt durch die Schwellspannung an der Diode. Die Signalspannung liegt an Knoten
3 an, sie wird an die Schwellspannung der Diode geklemmt. Den DC-Wert erhlt man
an Knoten 2 durch Nachschalten eines Tiefpasses. Das Testergebnis des Experiments ist in
Abb. 4.37 dargestellt.
Allgemein lsst sich feststellen: Signalamplitudendetektoren dienen zur Detektion der Si-
gnalamplitude des zeitlichen Momentanwerts eines gegebenen periodischen Signalverlaufs.
Abb. 4.38 Signaldetektor als

Empfnger fr ein Ge-Diode
amplitudenmoduliertes Signal
u1 80 330 p 2k 1n u2 1 s RC 10 s
Experiment 4.2-8: AM-Detektorschaltung1 Aufbereitung eines AM-modulierten

Signals mit nachgeschaltetem Signaldetektor.
Wird die Signalamplitude mit einer Modulationsspannung verndert (Amplitudenmodu-

lation AM), so stellt der Signalamplitudendetektor einen AM-Demodulator in Form eines
Hllkurvendetektors dar.
Einfacher Mittelwellenempfnger: Eine typische Anwendung eines Signaldetektors ist die

Demodulation eines amplitudenmodulierten Signals. Der zeitliche Momentanwert eines
amplitudenmodulierten Signals stellt sich wie folgt dar:
u 1 ( t ) U1 ( t ) cos(0t);
U 1( t ) U1(1 + Mcos(st)).
(4.18)
Dabei entspricht 0 = 2 f0 der Trgerkreisfrequenz, f0 betrgt bei Mittelwelle ca.

1 MHz; s = 2 fs entspricht der Modulationskreisfrequenz und M ist der Modu-
lationsgrad. Wegen der geringen Spannung am Fupunkt der Antenne, muss eine Detektor-
diode mit geringem Schwellwert verwendet werden. Dazu bietet sich eine Ge-Diode an, die
eine geringere Schwellspannung aufweist als Si-Dioden. In der Regel kommt man aber ohne
einen Vorverstrker nicht aus, um grere Signalamplituden zu erhalten. Immerhin ben-
tigt die einfache Empfngerschaltung (Abb. 4.38) ein Eingangssignal von einigen 100 mV fr
die Spitzenwertgleichrichtung. Typische Signalspannungen am Antennenfupunkt liegen
je nach Antennenausprgung deutlich darunter.
Im Beispiel des Experiments betrgt der Modulationsgrad M = 0,5; die Modula-
tionsfrequenz ist 20 kHz. Die Signalamplitude muss oberhalb der Schwellspannung liegen.
Das Ausgangssignal entspricht der Einhllenden des Eingangssignals verschoben um die
Schwellspannung der Diode. Abbildung 4.39 zeigt das Ergebnis des Experiments.
Um die Spitzendetektorschaltung bei kleineren Signalamplituden verwenden zu knnen,
ist es zweckmig die Diode mit einer Vorspannung bzw. mit Vorstrom zu betreiben, so dass
der Arbeitspunkt der Diode dicht unterhalb der Schwellspannung liegt. In dem Beispiel,
das dem Experiment zugrundeliegt, wird eine Vorspannung fr die Detektordiode erzeugt.
Bei deutlich kleinerer Signalamplitude des amplitudenmodulierten Eingangssignals erhlt
man die demodulierte Ausgangsspannung.
400mV
u2
200mV
0V
1,0V
u1
0V
-1,0V
50 s 70 s 90 s 110 s 130 s
Abb. 4.39 AM-moduliertes Eingangssignal und detektiertes Ausgangssignal
Experiment 4.2-9: AM-Detektorschaltung2 Aufbereitung eines AM-modulierten

Signals, nachgeschalteter Signaldetektor mit Vorspannung.
Demodulation eines frequenzmodulierten Signals: Zur Demodulation eines frequenz-

modulierten Signals (FM) kann ebenfalls u. a. ein Spitzendetektor verwendet werden. Ein
frequenzmoduliertes Signal lsst sich folgendermaen mathematisch beschreiben:
u1( t ) U1 cos( ( t ) . t + 0 );
( t ) 0 + 0( t ) 0 + 0 . cos( st + s ).
(4.19)
Die Phase des FM-modulierten Signals ergibt sich aus:

0
(t) = (t) dt = 0 t + sin (s t + s ). (4.20)
s
Es entspricht 0 = 2 f0 der Trgerkreisfrequenz, f0 betrgt bei UKW-Frequenzen ca.
100 MHz; s = 2 fs ist die Modulationskreisfrequenz und 0 /s der Modulationshub
M. Betrachtet man ein UKW -bertragungssystem, so erfolgt im Empfnger eine Umset-
zung auf eine Zwischenfrequenz von 10,7 MHz. Der FM- Demodulator weist somit am
Eingang ein frequenzmoduliertes Signal von 10,7 MHz auf. In PSpice lsst sich ein derarti-
ges Signal mit der Signalquelle VSFFM darstellen. Diesem Signal liegt der folgende zeitliche
Momentanwert zugrunde:
u1 (t) = U0 + U1 sin((2FC t) + MDI sin(2FS t)). (4.21)

Abb. 4.40 FM-Demodulator u1 100 D1

als einfacher Flankendetektor 2
gespeist mit einem 3
FM-modulierten Signal L1 C1 R1 R2 C2
(Stromquellenspeisung) u3 u2
1 35 330 p 1k 10k 500 p
Experiment 4.2-10: FM-Demodulator1 AC-Analyse: Resonanzkurve des Resonators;

TR-Analyse des Flankendetektors.
Die einfachstmgliche FM-Demodulatorschaltung stellt der Flankendetektor dar

(Abb. 4.40). Eine spannungsgesteuerte Stromquelle speist einen Parallelresonanzkreis. Die
Resonanzfrequenz muss oberhalb der Frequenz FC liegen; FC kommt also an der Flanke
der Resonanzkurve zu liegen (Abb. 4.41). Ist der Modulationshub nicht zu gro, so ergibt
sich eine nahezu lineare Amplitudennderung an der Flanke des Resonators, die in erster
Nherung proportional zur Frequenznderung des frequenzmodulierten Eingangssignals
ist. Die Einhllende der Amplitudennderung des Signals an der Flanke des Resonators
lsst sich mit einem Spitzendetektor gewinnen. Daraus erhlt man das demodulierte Signal
mit der Frequenz FS.
Die Frequenz FC des Eingangssignals muss versetzt zur Resonanzfrequenz des Resona-
tors liegen. Desweiteren sollte die Gte des Resonators nicht zu hoch sein, um den nutzbaren
Flankenbereich zu vergrern. Die Speisung des Resonators erfolgt im Experiment
ber eine spannungsgesteuerte Stromquelle. Ein Transistor stellt im geeigneten Arbeits-
1,0V
0,8V
U3
0,6V
0,4V
FC
0,2V
0V
7,6MHz 8,4MHz 9,2MHz 10,0MHz 10,8MHz 11,6MHz
Abb. 4.41 Resonanzkurve des Flankendetektors als FM-Demodulator (siehe Abb. 4.40)
u 0 100 D1
1 2
u1 1 35 160 p 1k 10k 500 p
u 11' u2
u 1' 1 90 160 p 1k 10k 500 p
1' 2'
u 0 100 D2
Abb. 4.42 Differenzdiskriminator als FM-Demodulator gespeist mit einem FM-modulierten Signal
(Stromquellenspeisung)
Experiment 4.2-11: FMDemodulator2 AC-Analyse zur Darstellung der Diskrimi-

natorkennlinie und TR-Analyse des Frequenzdiskriminators zur Demodulation eines
frequenzmodulierten Signals.
punkt eine derartige spannungsgesteuerte Stromquelle dar. Die Steilheit wurde mit 1/100
angenommen.
Im Simulationsergebnis der AC-Analyse in Abb. 4.41 zeigt sich deutlich die Amplitu-
dennderung an der Flanke des Resonators bei Frequenznderung um FC. Im Zeitbereich
entspricht die Einhllende des Signals u3 am Eingang (Knoten 3) dem modulierten Sig-
nal mit der Frequenz FS. Um das demodulierte Signal am Ausgang zu erhalten, ist die
Zeitkonstante des Spitzendetektors geeignet zu whlen. Sie darf nicht zu gro sein, um
einerseits der Modulationsfrequenz FS folgen zu knnen; muss aber gro genug sein, um
die Frequenz FC zu unterdrcken.
FM-Demodulator mit zwei versetzten Resonanzkreisen: Zur Verbesserung der Lineari-

tt des Flankendemodulators knnen zwei versetzte Resonanzkreise verwendet werden
(Differenzdiskriminator). Das nachstehende Abb. 4.42 zeigt die Prinzipschaltung. Die
beiden Resonanzkreise lassen sich ber einen bertrager oder ber eine Stromquelle spei-
sen. Die Stromquellenspeisung ist wiederum einfach ber einen Transistor mglich. Im
nachfolgenden Experiment soll die Schaltungsanordnung nher untersucht werden. Das
Ergebnis der AC-Analyse ist in Abb. 4.43 dargestellt. Es zeigt sich der typische Verlauf eines
FM-Flankendetektors.
Bei gleichbleibenden Ansteuerverhltnissen wie im vorhergehenden Experiment erreicht
man eine verbesserte Linearitt der Amplitudenkonversion und zudem eine hhere demo-
dulierte Ausgangsspannung. Die symmetrische Stromquellenansteuerung kann mit einer
geeigneten Transistorstufe erfolgen. Dazu wird in spteren Kapiteln noch nher darauf
eingegangen.
800mV
U 1 U 1'
400mV
0V
-400mV
-800mV
7,5MHz 8,5MHz 9,5MHz 10,5MHz 11,5MHz
Abb. 4.43 Differenzdiskriminatorkennlinie (siehe Abb. 4.42)
4.2.4 Begrenzer-, Klemm- und Schutzschaltungen
Begrenzerschaltungen: Begrenzerschaltungen dienen beispielsweise zur Begrenzung einer

Signalamplitude. Unterhalb eines bestimmten Schwellwertes soll die Begrenzerfunktion in-
aktiv bzw. aktiv sein. Die Diode in Flussrichtung weist Begrenzereigenschaften auf, ebenso
die Zenerdiode in Sperrrichtung. Prinzipiell unterscheidet man Diodenbegrenzer in Paral-
lelschaltung und in Reihenschaltung. Die Parallelbegrenzerschaltung zeigt Abb. 4.44a) mit
UH als Hilfsspannung. Eine derartige Hilfsspannung lsst sich u. a. durch aktive Schaltung-
en mit z. B. einem Bipolartransistor bzw. einem Feldeffekttransistor als Spannungsquelle
realisieren. Die einfachste Variante ist gegeben mit UH = 0, dann liegt die Kathode von
D1 bzw. die Anode von D2 auf Masse. US, D ist die Schwellspannung der Diode. Das fol-
gende Experiment untersucht eine Reihenbegrenzerschaltung. Das Ergebnis hierzu zeigt
Abb. 4.45.
Experiment 4.2-12: Begrenzer_Reihensch TR-Analyse eines Begrenzers in Reihen-

schaltung.
Der Parallelbegrenzer belastet den Lastkreis nahezu nicht, solange die Begrenzung nicht
einsetzt. Nach Einsetzung der Begrenzung wird der Lastkreis niederohmig belastet. Ersetzt
man bei der Reihenschaltung den Widerstand R0 durch eine Stromquelle, so liegt nach
Einsetzung der Begrenzerwirkung eine hochohmige Belastung des Lastkreises vor. Fr
Eingangsspannungen U1 < 0 ist die Diode D2 gesperrt, auch hier wird der Lastkreis nicht
belastet.
a
U2
UH + US D
R1
D1 D2 RL U1
u1 u2
UH UH UH + US D
D2 D1 und D2 D1
leitend gesperrt leitend
b U2
RL
UB US D ------------------
-
R0 + R L
UB
R0
R1 D2
D1 U1
u1 RL u2
D1 leitd. D1 und D2 D2 leitd.
D2 gesp. leitend D1 gesp.
Abb. 4.44 Begrenzerschaltungen; a Parallelbegrenzer; b Reihenbegrenzer
4,0mA
i D1
2,0mA
i D2
0A
-2,0mA
4,0V
u2
0V
u1
-4,0V
20 s 60 s 100 s 140 s 180 s
Abb. 4.45 Begrenzer in Reihenschaltung (siehe Abb. 4.44b)

Abb. 4.46 Klemmschaltung C

zur Rckgewinnung eines
1 2
positiven DC-Anteils
10n
UD D1 R
u1 10k u2
U Ref
Experiment 4.2-13: Klemmschaltung1 Klemmschaltung

fr die Wiederherstellung eines Gleichspannungsanteils.
Klemmschaltungen: Bei AC-Kopplung zweier Funktionseinheiten zwischen Knoten 1 und

Knoten 2 (Abb. 4.46) geht der Gleichspannungsanteil eines Signals verloren. Mit einer
Klemmschaltung kann ein Gleichspannungsanteil zurckgewonnen werden. Das Beispiel
in Abb. 4.46 zeigt eine Klemmschaltung zur Erzeugung eines positiven DC-Anteils. Mit
Hilfe der Referenzspannung URef lsst sich die Basislinie des Ausgangssignals einstellen.
In Abb. 4.47 ist das Ergebnis des Experiments dargestellt, wobei u2 die gewnschte DC-
Komponente aufweist.
Schutzschaltungen: Vielfach treten bei Schaltvorgngen Strspannungsspitzen auf, die

durch Schutzdioden begrenzt werden mssen. Ein einfaches Beispiel stellt der Schalt-
vorgang einer induktiven Last dar. Im Beispiel in Abb. 4.48 wird eine Induktivitt als
Verbraucher ber einen elektronischen Schalter geschaltet. Der elektronische Schalter kann
5,0V
u2
u1
0V
-5,0V
5 s 15 s 25 s 35 s 45 s
Abb. 4.47 Ergebnis der Klemmschaltung zur Rckgewinnung eines DC-Anteils fr einen gegebenen
Signalverlauf ohne DC-Komponente
Abb. 4.48 Schutzdiode fr

einen geschalteten induktiven
Verbraucher
u2
u1
Experiment 4.2-14: Schutzsch1 TR-Analyse eines geschalteten induktiven Verbrau-

chers.
6,0V
u2
5,0V
4,0V
u1
3,0V
2,0V
1,0V
0V
10 s 30 s 50 s 70 s 90 s
Abb. 4.49 Geschalteter induktiver Verbraucher mit Schutzdiode (siehe Abb. 4.48)
ein Transistorschalter (z. B. MOS-Schalter) sein. Der RON -Widerstand des Schalters mge
bei 100 liegen, der ROFF -Widerstand bei 100 k. Die Schaltschwelle VON ist 2 V und die
Schaltschwelle VOFF bei 0,5 V. Die Schaltung des Experiments zeigt Abb. 4.48. Das Ergebnis
der Untersuchung der Schaltung ist in Abb. 4.49 dargestellt.
Ohne Schutzdiode wrde sich im gegebenen Beispiel eine Strspannung von ber 200 V
ergeben. Die Schutzdiode verhindert derartig hohe Strspannungsspitzen, wie dem
Simulationsergebnis zu entnehmen ist.
4.2.5 Wirkprinzip von Schaltnetzteilen
Zur Aufbereitung von Versorgungsspannungen werden heute zumeist Schaltnetzteile ver-

wendet. Es gibt hierfr ein vielfltiges Angebot von integrierten Funktionsbausteinen.
Im Rahmen der Grundlagen zur analogen Schaltungstechnik geht es um ein elementares
Verstndnis der Wirkungsweise von Schaltnetzteilen.
Der Kern eines Schaltnetzteils beinhaltet u. a. einen gesteuerten Schalter S. Der als span-
nungsgesteuerter Halbleiterschalter (Schalttransistor) ausgefhrte Schalter wird von einem
Impulsbreitenmodulator (Sgezahngenerator und Komparator, siehe Kap. 8.6) angesteu-
ert. Die Schaltfrequenz betrgt typisch 20 kHz bis MHz. Der Schalttransistor bentigt im
Allgemeinen eine hohe Schaltleistung, eine groe Spannungsfestigkeit, eine niedrige Rest-
spannung und kurze Schaltzeiten. Schaltnetzteile weisen gegenber den bisher betrachteten
Stabilisierungsschaltungen einen besseren Wirkungsgrad, kleineres Bauvolumen und damit
auch ein geringeres Gewicht auf. Prinzipiell unterscheidet man zwischen primr getakte-
ten Schaltnetzteilen und sekundr getakteten Schaltnetzteilen. Abbildung 4.50 zeigt je ein
Realisierungsbeispiel. Darber hinaus gibt es eine Vielfalt weiterer Realisierungsvarianten
zur Optimierung der Eigenschaften eines Schaltnetzteils. Im Weiteren sollen nur die beiden
Varianten in Abb. 4.50 betrachtet werden.
Die Netzspannung kann direkt gleichgerichtet und mit einem Kondensator geglttet
werden (siehe Abb. 4.50b). Der elektronische Schalter zerhackt die aus der Netzspannung
gleichgerichtete DC-Spannung UC1 und wandelt sie in die gewnschte zu erzeugende DC-
Spannung UDC um. Schaltnetzteile arbeiten entweder als Durchflusswandler (Abb. 4.50a)
oder als Sperrwandler (Abb. 4.50b). Beim Durchflusswandler fliet dauernd Strom in den
Speicherkondensator, beim Sperrwandler erfolgt kein Nachladen des Kondensators, solange
Energie in die Induktivitt eingespeichert wird. Die Vorteile eines Schaltnetzteils sind:
Mgliche Einsparung des schweren, groen und teueren 50-Hz-Netztrafos;

Verbesserter Wirkungsgrad (6090 %) gegenber den konventionell geregelten Netz-
teilen (3055 %) durch den Wegfall der Verlustleistung des Lngstransistors (siehe
Abb. 4.32) und damit auch Wegfall grerer Khlkrper;
Grerer zulssiger Schwankungsbereich der Eingangswechselspannung uC1 .
Sekundr getakteter Abwrtswandler: Ein Beispiel einer mglichen Ausfhrungsform

eines Durchflusswandlers zeigt Abb. 4.50a. Ist der Schalter S geschlossen, so fliet Strom
durch die Spule L1. Der Kondensator CL wird geladen (tein ). Die Diode D5 ist dabei
gesperrt. Fr die Spule gilt:
diL1
uL1 = L1 . (4.22)
dt
Whrend der Einschaltzeit tein liegt an der Spule die Spannung uL1 = uC1 UDC an. Ist
der Schalter S geffnet, so ist die Spannung whrend der Ausschaltzeit taus an der Spule
a
Ansteuer-
Schaltkreis
mit Regler
D4 D1
S L1
u1
u L1
D3 D2 C1 CL
uC 1 D5 R L U DC
Experiment 4.2-15: Durchflusswandler.
b
D4 D1 D5
u1
C1
D3 D2 L1 L2 CL R L U DC
uC 1
Ansteuer-
S Schaltkreis
mit Regler
Experiment 4.2-16: Sperrwandler.
Abb. 4.50 Schaltnetzteil; a sekundr getaktet; b primr getaktet
uL1 = UDC , bei Vernachlssigung der Flussspannung der Diode D5. Somit erhlt man
gem obiger Gleichung fr die nderung des Spulenstroms:
1 1
iL1 = (UC1 UDC ) tein = UDC taus . (4.23)
L1 L1
Daraus ergibt sich die gesuchte Ausgangsspannung UDC bei gegebener Schaltfrequenz f =
1/T. Das Tastverhltnis tein /T zwischen der Einschaltzeit und der Schaltperiode bestimmt
bei gegebener Eingangsspannung UC1 die Ausgangsspannung UDC
tein tein
UDC = UC1 = UC1 . (4.24)
tein + taus T
Mit dem Tastverhltnis tein /T lsst sich also die Ausgangsspannung UDC mittels der Impuls-
breite (Impulsbreitenmodulator) lastunabhngig einstellen bzw. regeln. Im Experiment ist
gegenber Abb. 4.50 der Transformator weggelassen. Die Gleichrichtung der Netzspan-
nung erfolgt mit einem einfachen Einweggleichrichter. Den Strom- und Spannungsverlauf
innerhalb eines Zeitbereichs ber 3 Schaltperioden zeigt Abb. 4.51. Der Ausgangsstrom ist
der Mittelwert des Spulenstroms.
1A
i L1
0,5A
0A
20V uC 1
u D5
10V
u DC
0V
-10V
30,05ms 30,15ms 30,25ms
Abb. 4.51 Strom- und Spannungsverlauf beim Durchflusswandler (siehe Abb. 4.50a)
Erhht man den Lastwiderstand, so verringert sich der Ausgangsstrom. Der Spulen-
strom kann in der Sperrphase bis auf Null sinken, die Spannung an der Spule wird somit
ebenfalls Null. Es stellt sich der sogenannte Lckende Betrieb ein. Gleichung (4.24) fr
die Ausgangsspannung ist dann nicht mehr gltig, sie gilt nur fr Lastverhltnisse mit
einem Mindestausgangsstrom von:

1 UDC T UDC
Ia,min = IL1 = 1 . (4.25)
2 UC1 2 L1
Durch Regelung des Tastverhltnisses tein /T (siehe Kap. 8.6) mit einem Pulsweitenmodu-
lator lsst sich auch bei genderten Lastverhltnissen die Ausgangsspannung UDC konstant
halten.
Sperrwandler: Beim Sperrwandler (Abb. 4.50b) wird nach Gleichrichtung aus der Netz-
spannung die Gleichspannung UC1 gewonnen. Der Transformator ist gegensinnig gewickelt,
er dreht damit die Phase um 180 . Der Schalter S auf der Primrseite des Transformators
baut im geschlossenen Zustand magnetische Energie in der Spule des Transformators auf.
Wegen der gegenphasigen Ausgangsspannung sperrt die Diode D5, solange der Schalter S
geschlossen ist. Die Sekundrseite ist dabei stromlos, primrseitig fliet Strom. Nach dem
ffnen des Schalters S wird der primrseitige Strom iL1 unterbrochen. Sekundrseitig ent-
steht eine Selbstinduktionsspannung, wodurch die Diode D5 leitend wird. Die gespeicherte
magnetische Energie des Transformators wird jetzt in elektrische Energie des Kondensators
8A
i L1 i L2
4A
0A
-4A
200V uC 1
u DC
0V
u L2
-200V
30ms 30,1ms 30,2ms
Abb. 4.52 Strom- und Spannungsverlauf beim Sperrwandler (siehe Abb. 4.50b)
CL umgewandelt. Es fliet ein Sekundrstrom iL2 . Fr die Ausgangsspannung gilt bei einem
bersetzungsverhltnis = 1 des Transformators:
tein
UDC = UC1 . (4.26)
taus
Voraussetzung ist auch hier, dass ein Mindestausgangsstrom fliet. Der Ausgangsstrom darf
innerhalb der Ausschaltzeit nicht Null erreichen. Das nachstehende Experiment untersucht
den Sperrwandler. Die Spannung uC1 ist die Eingangsspannung gem Abb. 4.50b, uDC ist
die Ausgangsspannung, uL2 die Sekundrspannung des Sperrwandlers. Das Ergebnis der
Simulation der Testschaltung in Abb. 4.50b ist in Abb. 4.52 dargestellt.
Whrend der Leitendphase des Schalters nimmt die Primrseite des Transformators
Energie auf, die dann whrend der Sperrphase an die Sekundrseite abgegeben wird. Im
Beispiel ist das bersetzungsverhltnis des Transformators 1:1. Je grer N2 gewhlt wird,
um so kleiner ist die Spannungsbelastung am Schalter S im Sperrzustand.
Linearverstrker und Operationsverstrker
5
Eine grundlegende Schaltkreisfunktion in der Analogtechnik ist der Linearverstrker.

Mit ihm werden schwache Signale verzerrungsfrei verstrkt und aus dem Rauschen
herausgehoben. Zunchst erfolgt eine allgemeine Einfhrung in die Eigenschaften von
Linearverstrkern. Die Verstrkerfunktion ist allerdings nur bis zu den Aussteuergrenzen
gegeben. Oberhalb der Aussteuergrenzen wird der Verstrker zum Komparator. Im Weite-
ren wird in rckgekoppelte Verstrkerschaltungen eingefhrt. Die Rckkopplung spielt in
nahezu allen Funktionsschaltkreisen gewollt oder nicht gewollt durch parasitre Einflsse
eine magebliche Rolle. Mit geeigneten Rckkopplungsmanahmen lassen sich die Eigen-
schaften von Verstrkerschaltungen beeinflussen. Der Operationsverstrker gilt als einer
der wichtigsten Vertreter von Standard-Linearverstrkern.
5.1 Eigenschaften von Linearverstrkern Makromodelle
Linearverstrker lassen sich durch Makromodelle auf der Basis gesteuerter Quellen be-
schreiben. Je nachdem welche Eigenschaften in einer Anwendung bercksichtigt werden
sollen, muss ein dafr geeignetes Modell zugrundegelegt werden. Der Anwender von
Modellen muss sehr genau Bescheid wissen, fr welchen Anwendungsbereich das jeweils
verwendete Modell gltig ist.
5.1.1 Grundmodell eines Linearverstrkers
Eingefhrt wird ein Grundmodell fr einen Linearverstrker. Das Grundmodell beschreibt

das Schnittstellenverhalten und das frequenzabhngige bertragungsverhalten. Das ber-
tragungsverhalten wird durch eine spannungsgesteuerte Spannungsquelle oder durch eine
spannungsgesteuerte Stromquelle dargestellt. Die Reprsentation der Schaltkreisfunktion

200 5 Linearverstrker und Operationsverstrker
Abb. 5.1 Symbol, Modell und

Modellparameter des
Linearverstrkers
1 (+)
Z id Za 2
U id
v ud . U id
1 ()
Linearverstrker erfolgt durch ein Symbol in der symbolischen Beschreibungssprache

eines Elektroniksystems (Schematic Entry). Um das elektrische Verhalten zu charakterisie-
ren, muss hinter das Symbol ein Modell gelegt werden. Die Referenzierung geschieht
meist ber Attribute (in PSpice: Implementation-Attribute) am Symbol. Das hier
verwendete Ersatzschaltbild-Modell (Schematic-View) ist ein Makromodell auf Basis ge-
steuerter Quellen. Das Makromodell (Abb. 5.1) legt das Schnittstellenverhalten und das
bertragungsverhalten fest. Dabei ist:
Z id : Eingangswiderstand; typ. 1 M, parallel dazu ca. 1 pF;

Z a : Ausgangswiderstand; typ. 100 ;
v ud : Verstrkung mit v ud = vud0 /(1 + j(f /f1 )); vud0 typ. 105 ; f1 typ. 10 Hz.
Allgemein ist der Verstrkungsfrequenzgang des Linearverstrkers anwendungsspezifisch

zu modellieren. Man unterscheidet grundstzlich DC-gekoppelte Verstrker ohne untere
Eckfrequenz und AC-gekoppelte Verstrker mit unterer Eckfrequenz. AC-gekoppelte Stufen
sind wesentlich einfacher zu realisieren. Offsetprobleme (Gleichspannungsverschiebungen)
knnen dabei leichter beherrscht werden. Dort wo es der Spektralgehalt des Signals zulsst,
wird die AC-Kopplung verwendet. Die Modellierung erfolgt u. a. durch eine geeignete
Ersatzschaltung auf der Basis eines Makromodells mit gesteuerten Quellen und Elementen
zur Nachbildung des Frequenzgangs. Ein typischer Frequenzgangverlauf eines Verstrkers
weist ein Tiefpassverhalten erster Ordnung auf.
vud0
v ud = . (5.1)
1 + j(f /f1 )
Bei tiefen Frequenzen betrgt die Verstrkung vud0 . Ab der Eckfrequenz f1 ergibt sich
ein Verstrkungsabfall um 20 dB pro Dekade. Ein Verstrkungsfrequenzgang mit zwei
Eckfrequenzen wird beschrieben durch:
vud0
v ud = . (5.2)
(1 + j(f /f1 )) (1 + j(f /f2 ))
5.1 Eigenschaften von Linearverstrkern Makromodelle 201
a
v ud 0
v ud v ud = ------------------------------
-
1 + j( f / f 1 )
v ud 0
( dB )
0
f1 f
b
v ud v ud , unten . ( 1 + j ( f / ( f gu . v ud , unten / v ud , mitte ) ) )
v ud = -------------------------------- ------------------------------
( 1 + j ( f / f gu )) . ( 1 + j ( f / f go ))
v ud , mitte
( dB )
v ud , unten
f gu f go f
Abb. 5.2 Frequenzgang eines Linearverstrkers; a DC-gekoppelt mit einer oberen Eckfrequenz;
b AC-gekoppelt mit einer unteren und einer oberen Eckfrequenz
Komplexere Verstrkungsfrequenzgnge haben eine untere Eckfrequenz und obere Eckfre-

quenzen. Sie weisen damit eine Bandpasscharakteristik auf.
vud, unten (1 + j(f /(fgu vud, unten /vud, mitte )))
v ud = . (5.3)
(1 + j(f /fgu )) (1 + j(f /fgo ))
Abbildung 5.2 zeigt beispielhaft einige typische Verstrkungsfrequenzgnge ohne und mit
unterer Eckfrequenz. Grundstzlich weisen Verstrker mindestens eine obere Eckfrequenz
und damit immer eine endliche Bandbreite auf.
Um ein fr die lineare DC- und AC-Analyse geeignetes Modell einzufhren, ist der Ver-
strkungsfrequenzgang u. a. durch ein Ersatzschaltbildmodell nachzubilden. Abbildung 5.3
zeigt ein PSpice-Makromodell fr einen Linearverstrker mit endlicher Spannungsverstr-
kung vud0 , mit Eckfrequenz f1 und f2 , mit endlichem Eingangswiderstand Z id und mit
endlichem Ausgangswiderstand Z a . Kern des Makromodells ist eine spannungsgesteuerte
Spannungsquelle (E1). Die Trennverstrker E2, E3 sind erforderlich, um die Eckfrequenzen
und den Ausgangswiderstand unabhngig voneinander einstellen zu knnen. Dieses Modell
enthlt allerdings keine Aussteuergrenzen. Bei bersteuerung in einer TR-Analyse treten
mit diesem Modell Probleme auf. Fr bersteuerungsbetrieb ist das Modell ungeeignet.
Dieses Experiment beschreibt einen parametrisierbaren Linearverstrker mit Schema-
tic Model. Die Parameter fr den Eingangswiderstand, den Ausgangswiderstand und die
Verstrkung knnen am Symbol der Instanz anwendungsspezifisch festgelegt werden. Bei
v ud 0
Z id v ud = ----------------------------------------------------------------------------
- Za
1+ j f f1 1+ j f f2
Abb. 5.3 Parametrisierbares Makromodell eines Linearverstrkers
Experiment 5.1-1: LVAC2 Lineares Makromodell eines Verstrkers mit gesteuerter

Spannungsquelle.
Abb. 5.4 Verstrkungsfre- 1,0k

quenzgang des parametrisier- vud0
U 2 U1
baren Linearverstrkers mit
spannungsgesteuerter 1,0
f1
Spannungsquelle (siehe
f2
Abb. 5.3) mit Parametern 1,0m
gem angegebenem Symbol -0
-50
-100
U U
2 1
-150
-180
100Hz 10kHz 1,0MHz
einem Verstrker mit Tiefpassverhalten erster Ordnung ist einfach die zweite Eckfrequenz
gengend hoch zu setzen, so dass sie im betrachteten Frequenzbereich nicht zur Wirkung
kommt.
Den Verstrkungsfrequenzgang zeigt Abb. 5.4. Bei tiefen Frequenzen betrgt die Ver-
strkung im Beispiel 1000. Die erste Eckfrequenz des Verstrkungsfrequenzgangs liegt bei
1kHz, die zweite Eckfrequenz bei 100 kHz. Da der Verstrker am (+) Eingang angesteuert
wird, ist die Phasendrehung der Verstrkung bei tiefen Frequenzen 0 . Oberhalb der ersten
Eckfrequenz dreht die Ausgangsspannung gegenber der Eingangsspannung die Phase um
90 ; oberhalb der zweiten Eckfrequenz um 180 .
In VHDL-AMS lsst sich fr den Linearverstrker ebenfalls ein Makromodell bilden.
Abbildung 5.5 zeigt die Modellbeschreibung eines Linearverstrkers mit Eingangsimpedanz
(rid, Cid), mit Ausgangsimpedanz (ra), mit einem frequenzabhngigen Verstrkungsfaktor
(vud0, f1, f2).

use ieee.math_real.all;
use disciplines.electromagnetic_system.all;
entity OpAmp is
generic (
rid : real := 0.0; -- input resistance
cid : real := 0.0; -- input capacirance
vud0 : real := 0.0; -- low frequency gain
ra : real := 0.0; -- output resistance
f1 : real := 0.0; -- f1 of gain
f2 : real := 0.0; -- f2 of gain
port (terminal plus, minus, output : electrical);
end OpAmp;
----------------------------------------------------------
architecture Level0 of OpAmp is
-- inner terminals
terminal n1 : electrical;
quantity vin across icid, irid through plus to minus;
quantity vra across ira through n1 to output;
quantity vint across iint through n1 to electrical_ground;
quantity voutput across output to electrical_ground;
-- free quantities
quantity vx : real;
-- constants
constant w1 : real := f1 * math_2_pi;
constant num : real_vector := (0 => w1 * w2 * vud0);
constant den : real_vector := (w1*w2, w1+w2, 1.0);
begin
icid == cid * vin'dot;
irid == vin/rid;
-- vx = vinltf(vud0*w1*w2/(w1*w2+(w1+w2)*s+s*s))
vx == vin'ltf(num, den);
vint == vx;
vra == ira * ra;
end Level0;
Abb. 5.5 Modellbeschreibung eines Linearverstrkers (Level0) in VHDL-AMS
Der Frequenzgang des Verstrkungsfaktors wird durch

vx = = vinltf(num, den);
dargestellt. Dabei ist vinltf(num, den) die Laplace-Transformation von vin mit einem
normierten Ausdruck bestehend aus Zhler (num) und Nennerausdruck (den). Die Para-
meter des normierten Zhlerausdrucks und Nennerausdrucks werden durch Konstanten
deklariert. Diese Modellbeschreibung erlaubt die Verwendung fr die DC-Analyse, fr die
Frequenzbereichsanalyse und auch fr die Zeitbereichsanalyse, wenn keine bersteuerung
vorliegt. Abbildung 5.6 erlutert die dargestellte Modellbeschreibung.
plus
n1 ra output
vin vx
vin rid Cid
vint = vx
minus vx vud0 1 2
------- = -----------------------------------------------------------------------
vin 1 2 + (1 + 2) s + s s
Abb. 5.6 Erluterung zur VHDL-AMS Modellbeschreibung des Linearverstrkers
Abb. 5.7 Verstrker mit

spannungsgesteuerter RG
Stromquelle (Steilheit gm und 1 -
Innenwiderstand ra parallel Ca ) 2
mit zugehrigem Experiment
+
U0
RL U 2
Experiment 5.1-2: LVAC_I Makromodell eines

Linearverstrkers mit spannungsgesteuerter Stromquelle.
Neben einem Makromodell auf der Basis einer spannungsgesteuerten Spannungsquelle

gibt es Makromodelle auf Basis einer spannungsgesteuerten Stromquelle (Abb. 5.7). Dieser
so beschriebene Linearverstrker ist am Ausgang hochohmig. Ein Transistor (Bipolar-
transistor oder Feldeffekttransistor) stellt im Normalbetrieb eine spannungsgesteuerte
Stromquelle mit der Steilheit gm als Strom-bertragungsfaktor dar.
Das Beispiel-Experiment eines Linearverstrkers mit spannungsgesteuerter Stromquelle
zeigt, dass ohne Bercksichtigung der Kapazitt Ca hier die Verstrkung
v ud = gm RL ||ra ; (5.4)
ist. Die Steilheit der spannungsgesteuerten Stromquelle betrgt im Beispiel gm = 1/(100 ).
Bei einem Lastwiderstand von 10 k ergibt sich eine Verstrkung von 100. Die Kapazitt Ca
(im Beispiel 10 pF) bildet mit dem Lastwiderstand ein Tiefpassverhalten erster Ordnung.
Bei den gegebenen Werten liegt die daraus resultierende Eckfrequenz bei ca. 1,6 MHz. Diese
Abschtzwerte werden durch das Simulationsergebnis in Abb. 5.8 besttigt.
Zusammenfassung: Die Eigenschaften eines Linearverstrkers lassen sich durch ein Ma-
kromodell beschreiben. Dies beinhaltet Eigenschaften fr das bertragungsverhalten und
fr das Schnittstellenverhalten am Eingang und Ausgang. Das bertragungsverhalten kann
durch ein Netzwerk aus gesteuerten Quellen und Tiefpasselementen nachgebildet werden.
Grundstzlich weist ein Verstrker immer mindestens ein Tiefpassverhalten erster Ordnung
auf.
Abb. 5.8 Verstrkungsfre- 100

quenzgang des vud = gm RL U2 U1
parametrisierbaren
Linearverstrkers mit 10
1 (Ca) = RL
spannungsgesteuerter
Stromquelle mit der Steilheit gm 1,0
-180
-200
U U
2 1
-240
-270
1,0kHz 100kHz 10MHz
5.1.2 Schnittstellenverhalten
Um die Auswirkungen des Schnittstellenverhaltens eines Linearverstrkers zu betrachten,

wird der Verstrker in einer konkreten Anwendung mit Signalquelle am Eingang und Last-
widerstand am Ausgang betrieben (Abb. 5.9). Zur Verdeutlichung der Schnittstelle am Ein-
gang wird eine Verstrkerschaltung mit AC-Kopplung zwischen Signalquelle und Verstrker
eingefhrt. Mit einem in Reihe eingefgten Serien-C knnen Funktionsschaltkreise von-
einander unabhngige Gleichspannungspotenziale (z. B.: V1 = V3 ) fhren. Das Serien-C
bringt ein Hochpassverhalten, welches zustzlich durch den Eingangswiderstand Zid ei-
ner Verstrkerstufe beeinflusst wird. Die untere Eckfrequenz ergibt sich aus folgender
Bedingung:
1
Ck1 = . (5.5)
|Z id |
Wechsel-
Verstrker- U2 / U1
Quelle spannungsstufe Last
kopplung
RG C k1
1 3 2
+
f
U0 RL 1
f gu = ---------------------------------------
2 Zid C k1
Experiment 5.1-3: LVCK Linearverstrker mit AC-Kopplung am Ein-

gang.
Abb. 5.9 Verstrkerstufe mit vorgeschalteter Koppelkapazitt mit zugehrigem Experiment

Abb. 5.10 Ergebnis der 100k

AC-Analyse der Verstrkerstufe U2 U3
nach Experiment 5.1-3; Ck1 =
U2 U1
16 nF, RL = 10 k, CL = 16 nF, 1,0
rid = 1 MOhm, vud0 = 100k 1 (Ck1) = Zid
1 (CL) = Z a
4,2
90 U U
2 1
0
U U
2 3
-100
-200
-270
Aufgrund der Hochpasswirkung der Koppelkapazitt Ck1 im Zusammenhang mit der Ein-
gangsimpedanz Z id werden tiefe Frequenzanteile des Eingangssignals unterdrckt. Fr
eine untere Eckfrequenz von 100 Hz reicht eine Koppelkapazitt Ck1 von 1,6 nF bei ei-
nem Eingangswiderstand von 1 M. Wre der Eingangswiderstand nur 1 k, so msste
fr dieselbe Eckfrequenz eine Koppelkapazitt von 1,6 F gewhlt werden. Diese hohe
Koppelkapazitt ist vom Bauvolumen her deutlich grer. Zudem weist sie eine tiefere
Eigen-Resonanzfrequenz auf. Oberhalb der Eigen-Resonanzfrequenz wird die Koppelkapa-
zitt induktiv, sie stellt dann keinen Kurzschluss mehr dar. Insgesamt lsst sich feststellen:
Je hochohmiger die Schnittstelle am Eingang des Linearverstrkers ist, desto kleiner kann die
Koppelkapazitt fr AC-Kopplung fr eine gegebene untere Eckfrequenz gewhlt werden.
Das Ergebnis des Experiments in Abb. 5.10 besttigt, dass sich bei einem Eingangswi-
derstand von 1000 k und einer Koppelkapazitt von 16 nF eine untere Eckfrequenz von
10 Hz ergibt. Bei tiefen Frequenzen liegt mit Bercksichtigung der Koppelkapazitt eine
Phasendrehung von + 90 vor. Wegen der zwei Eckfrequenzen des Verstrkers und der zu-
stzlichen Eckfrequenz verursacht durch die Lastkapazitt CL (im Experiment parallel zu
RL) ergibt sich bei hheren Frequenzen eine Phasendrehung von 270 . Allgemein erhlt
man ein bertragungsverhalten fr die Verstrkeranordnung in Abb. 5.9:
U2 U
= 3 v ud . (5.6)
U1 U1
Das bisherige bertragungsverhalten bestimmt sich aus dem Schnittstellenverhalten am

Eingang multipliziert mit dem bertragungsverhalten des Linearverstrkers ohne
Bercksichtigung der Lastkapazitt. Eine immer vorhandene Lastkapazitt am Ausgang
(Abb. 5.11) verursacht zusammen mit dem Innenwiderstand am Ausgang Z a des Ver-
strkers ein zustzliches Tiefpassverhalten. Die obere Eckfrequenz bestimmt sich aus der
Bedingung:
1
CL = . (5.7)
|Z a |
RG U2 U1
1 2
+
U0 CL
f
1
f go = ------------------------------------
2 Z a C L
Abb. 5.11 Zustzliche obere Grenzfrequenz von Verstrkern mit kapazitiver Last
Fr das Gesamtbertragungsverhalten des Verstrkers erhlt man dann:

U2 U U2
= 3 v ud . (5.8)
U0 U1 U 2, innen
Im Beispiel ergibt eine Lastkapazitt von 16 nF mit einem Innenwiderstand am Ausgang

Z a des Verstrkers in Hhe von 100 eine zustzliche obere Eckfrequenz von 100 kHz.
Die Eckfrequenzen f1 und f2 des Verstrkers bleiben davon unberhrt. Je niederohmiger
die Schnittstelle am Ausgang des Linearverstrkers ist, desto hher liegt die Eckfrequenz
verursacht durch eine gegebene Lastkapazitt.
Zusammenfassung Das Gesamtbertragungsverhalten eines Verstrkers wird bestimmt

durch die Art der Ankopplung am Eingang in Verbindung mit der Eingangsimpedanz
des Verstrkers, durch die bertragungseigenschaften des Verstrkers und durch das
Lastverhalten am Ausgang in Verbindung mit der Ausgangsimpedanz des Verstrkers.
5.1.3 Aussteuergrenzen eines Linearverstrkers
Die Funktion einer Schaltung ist nur eingeschrnkt gltig. Ein Verstrker weist eine endliche
Ausgangsaussteuerbarkeit auf. Sie ist im Allgemeinen durch die Versorgungsspannungen
des Verstrkers und durch die Auslegung der Treiberstufe am Ausgang gegeben. Zur Be-
rcksichtigung der endlichen Aussteuerbarkeit muss das Makromodell durch Begrenzer
ergnzt werden.
Fr die im Allgemeinen gegebene grtmgliche Aussteuerbarkeit bis maximal zu den
Versorgungsspannungen (Abb. 5.12a: U2,max = 10 V, U2,min = 10 V) gibt es Ausnahmen
bei Schaltungen mit Speicherelementen im Lastkreis (z. B. induktive Last, bertrager als
Lastkreis). Oft wird die Versorgungsspannung als Aussteuergrenze nicht erreicht. Dies
hngt von der Ausgangsstufe ab. Verstrker, die bis zu den durch die Versorgungs-
spannungen gegebenen Grenzen aussteuerbar sind, nennt man Rail-to-Rail Verstrker.
a U2
10V
U2 HI
max
+
-
U1 0 U1
-10V U2
LO U2 min
b Z id 1. Stufe 2. Stufe Za
Abb. 5.12 Linearverstrker mit Begrenzungswirkung; a Linearverstrker bei bersteuerung; b Ma-

kromodell zur Darstellung der Aussteuergrenzen eines Linearverstrkers; G1 mit Strombegrenzung
(erste Stufe) und E1 mit Spannungsbegrenzung (zweite Stufe); obere und untere Aussteuergrenzen:
HI und LO
Nachstehend wird angenommen, dass die Versorgungsspannung als Aussteuergrenze

erreicht wird.
Ein Linearverstrker mit niederohmigem Ausgang und mit Verstrkungen von ber
1000 besteht im Allgemeinen aus drei Verstrkerstufen. Die erste Verstrkerstufe ist eine
spannungsgesteuerte Stromquelle. Die zweite Verstrkerstufe ist ebenfalls eine spannungs-
gesteuerte Stromquelle deren Rckwirkungskapazitt CK von besonderer Bedeutung ist.
Die dritte Stufe realisiert den niederohmigen Ausgang, meist bei Verstrkung 1. Zur Verein-
fachung kann die zweite und dritte Stufe zu einer spannunsgesteuerten Spannungsquelle
zusammengefasst werden. Die spannungsgesteuerte Stromquelle der ersten Stufe weist
immer eine Strombegrenzung auf, die spannungsgesteuerte Spannungsquelle der darauf
folgenden Stufe unterliegt einer Spannungsbegrenzung. Abbildung 5.12b zeigt das Ma-
kromodell mit Strombegrenzung der ersten Stufe und Spannungsbegrenzung der zweiten
Stufe.
Die in einer registrierten Library (z. B. user.lib)abzulegende Subcircuit-Beschreibung
fr das Makromodell ist nachstehend zu entnehmen:
Attribute fr Schematic-Modell:
Implementation OPV2
Implementation Path <Pfadangabe>
Implementation Type Schematic View
Primitive NO
Attribute fr Subcircuit-Modell:
Implementation OPV2
Implementation Path -
Implementation Type PSpice Model
PSpice Template X^REFDES %+ %- ...
Primitive DEFAULT
Experiment 5.1-4: LVAussteuergrenzen Linearverstrker mit

Begrenzungseigenschaft; der Aussteuerbereich des Ausgangssignals ist
auf +/-5V eingestellt.
Abb. 5.13 Experiment fr die Aussteuergrenzen; Linearverstrker mit Angaben der Attribute am
Symbol zur Referenzauflsung zum Modell das PSpice-Template muss lauten: X REFDES % + %
% out @MODEL PARAMS: VUD0 = @VUD0 F1 = @F1 F2 = @F2
.SUBCKT OPV2 + - out

+ PARAMS: RID=1Meg CID=0.1p VUD0=100k F1=10 F2=1Meg RA=100 HI=5V
+ LO=-5V
R_rid - + {RID}
C_Cid - + {CID}
G_G1 3 0 VALUE { ({20uA)*tanh((V(+)-V(-))/104mV) }
R_R3 3 0 520k
E_E1 5 0 VALUE {((({HI})+({LO}))/2) + (((({HI})-({LO}))/2) *
+ TANH((-{VUD0}/100)*(V(3))/(((({HI})-({LO}))/2))))}
R_R2 6 5 1k
C_C2 6 0 {1/(6.28k*{F2})}
E_E2 8 0 6 0 1
C_CK 3 5 {1/(6.28*520k*{F1}*{VUD0}/100)}
R_ra 8 out {RA}
.ENDS OPV2
Zur Auflsung der Referenz zum Subcircuit-Modell sind beispielhaft die in Abb. 5.13
angegebenen Attribute am Symbol geeignet zu setzen.
Die Strombegrenzung (im Beispiel Abb. 5.12 auf 20 A) erfolgt durch die span-
nunsgesteuerte Stromquelle G1 mittels der tanh-bertragungsfunktion, die Spannungs-
begrenzung durch die spannungsgesteuerte Spannungsquelle E1 ebenfalls mit tanh-
bertragungsfunktion. Die Steilheit der ersten Stufe liegt im Beispiel bei 1/5,2 k. Mit
dem Eingangswiderstand R3 der zweiten Stufe in Hhe von 520 k ergibt sich eine Verstr-
kung von 100 fr die erste Stufe. Die zweite Stufe weist als Folge davon eine Verstrkung
von vud0 /100 auf. Zusammen mit dem Widerstand von 520 k am Ausgang der ersten
Stufe bestimmt die Rckwirkungskapazitt CK die erste Eckfrequenz f1 . Die Kapazitt CK
wird so bestimmt, dass sich die vorgegebene Eckfrequenz f1 einstellt. Das derart erweiterte
Makromodell erlaubt auch Anwendungen, bei denen der Verstrker als Komparator ver-
Abb. 5.14 Ergebnis eines 5,0mV

Verstrkers (Abb. 5.13) mit Eingangsspannung
Bercksichtigung der
Aussteuergrenzen 0V
-5,0mV
10V
Ausgangsspannung
0V
-10V
1ms 3ms 5ms 7ms 9ms
wendet wird. Das in Abb. 5.3 eingefhrte Makromodell ist fr Komparator-Anwendungen

nicht geeignet. Fr das neue Makromodell muss ein Symbol mit zustzlichen Attributen
eingefhrt werden.
Wie bereits erwhnt, werden die maximalen Aussteuergrenzen eines Verstrkers (siehe
Abb. 5.14) wesentlich bestimmt durch die am Verstrker anliegenden Versorgungsspan-
nungen und die Auslegung der Ausgangsstufe (Treiberstufe) unter Bercksichtigung der
Lastverhltnisse. Die Begrenzereigenschaften eines Verstrkers lassen ihn auch als Kom-
parator verwenden. Ein Komparator wird so angesteuert, dass der Verstrker entweder in
positiver oder negativer Begrenzung am Ausgang betrieben wird. Im Prinzip stellt der Kom-
parator einen 1Bit-Analog/Digital-Wandler dar. Soll der Verstrker als Linearverstrker mit
gegebener Verstrkung arbeiten, so ist der Aussteuerbereich des Eingangssignals so zu wh-
len, dass der lineare Bereich nicht verlassen wird. Ansonsten ergeben sich Verzerrungen
(Klirrfaktor). Wechselt der Aussteuerbereich der Signalquelle (z. B. am Fupunkt einer An-
tenne), so ist die Verstrkung so anzupassen, dass die Aussteuergrenzen nicht berschritten
werden (Regelverstrker).
Die bisher betrachteten Eigenschaften eines Linearverstrkers sollen inklusive der
Begrenzungseigenschaften durch eine Modellbeschreibung in der Hardwarebeschreibungs-
sprache VHDL-AMS verwirklicht werden. Abbildung 5.15 zeigt eine Modellbeschreibung
mit Begrenzung der Ausgangsaussteuerbarkeit. Dazu mssen zustzlich die Parameter fr
die Aussteuergrenzen v_max_p und v_max_n eingefhrt werden. Die Modellbeschreibung
ist auch ein Beispiel fr bereichsabhngige Simultaneous Statements.
5.1.4 Rauschen von Verstrkern
Jeder Verstrker weist innere Rauschquellen auf, die das wirksame Signal-zu-
Rauschleistungsverhltnis am Ausgang verschlechtern. Nachstehend wird das Rauschen
eines Verstrkers mehr unter Systemgesichtspunkten betrachtet. Zur Bercksichtigung des
Rauschens werden vorgeschaltete Rauschquellen eingefhrt.

use disciplines.electromagnetic_system.all;
entity OpAmp is
generic (
rid : real := 0.0; -- input resistance
cid : real := 0.0; -- input capacirance
vud0 : real := 0.0; -- low frequency gain
ra : real := 0.0; -- output resistance
f1 : real := 0.0; -- f1 of gain
f2 : real := 0.0; -- f2 of gain
v_max_p : real := 5.0; -- max pos. output voltage
v_max_n : real := -5.0); -- max neg. putput voltage
port (terminal plus, minus, output : electrical);
end OpAmp;
----------------------------------------------------------
-- inner terminals
terminal n1 : electrical;
quantity vin across icid, irid through plus to minus;
quantity vint across iint through n1 to electrical_ground;
quantity voutput across output to electrical_ground;
-- free quantities
quantity vx : real;
-- constants
constant num : real_vector := (0 => w1 * w2 * vud0);
constant den : real_vector := (w1*w2, w1+w2, 1.0);
begin
icid == cid * vin'dot;
irid == vin/rid;
vx == vin'ltf(num, den);
-- limitation of the output voltage
if vx'above(v_max_p) use vint == v_max_p;
elsif not vx'above(v_max_n) use vint == v_max_n;
else vint == vx;
end use;
vra == ira * ra;
end Level1;
Abb. 5.15 Modellbeschreibung eines Linearverstrkers (level1) in VHDL-AMS
Rauschzahl: Nach Einfhrung von Rauschquellen mit 1/f Verhalten ist nunmehr das
Makromodell eines Linearverstrkers um Rauschquellen so zu erweitern, dass ein reales
Rauschverhalten eines Verstrkers bercksichtigt werden kann. Abbildung 5.16 veranschau-
licht das Systemverhalten eines Linearverstrkers. Das Rauschverhalten des Verstrkers wird
charakterisiert durch seine Rauschzahl F.
a
P S 1 P r1 Pr zus P S 2 P r2
RG
1 2
vP F
U0 U r1 =
2 2
U r2 = U ri
2 RL
4kT R G B
b PS 1 PS 2
P r2
P r1
f f
B B
f2
dP r1 dP r1
P r1 = df ; = kT ; P r2 = v P P r1 + P r zus ;
df df
f1
c
u1 u2
t t
Abb. 5.16 Rauschverhalten eines Verstrkers zur Erluterung der Rauschzahl (a), Verstrkeran-
ordnung mit ueren Rauschgren (b), Signal- und Rauschleistung am Eingang und Ausgang im
Frequenzbereich und im Zeitbereich (c)
Das Signal-zu-Rauschleistungsverhltnis bestimmt die Signalqualitt; es ist am Eingang

und Ausgang definiert durch:

S PS1 S PS2
= ; = . (5.9)
N 1 Pr1 N 2 Pr2
Die Leistung Pr1 = kTB stellt die Rauschleistung des Generators dar, PS1 dessen
Signalleistung. Die fr das Rauschen wirksame quivalente Rauschbandbreite des bertra-
gungssystems sei mit B gegeben. Die Signalleistung und die Rauschleistung des Generators
wird durch den Verstrker um die Leistungsverstrkung vP verstrkt. Der Verstrker
verursacht eine Zusatzrauschleistung Pr,zus . Die Rauschzahl gibt an, um wieviel das
Signal-zu-Rauschleistungsverhltnis sich verschlechtert aufgrund der Rauschbeitrge des
Experiment 5.1-5: LV1Noise Linearverstrker mit Rauschverhalten.
Abb. 5.17 Makromodell eines Linearverstrkers mit Rauschquellen, die 1/f Verhalten aufweisen mit
zugehrigem Experiment
Abb. 5.18 V(ONOISE): 10m

Spektrale Rauschspannung
an
Knoten 2 in V / Hz der d U 2 df

df r
angegebenen Testschaltung
100
(gestrichelt); d U2
SQRT(s(V(ONOISE)2 )) ist das df r
Ergebnis der Integration am
1,0 LVN1
Summenpunkt 2 LVAC2_N
- 2
RG out
1
+
100 RA = 100
V1 CL
VUD0 = 1000
10n +-
CE = 10p 16n
F1 = 10k
F2 = 100k
1,0n
20Hz 1,0kHz 100kHz
Verstrkers:
PS1 /Pr1 Pr, zus
F= =1+ ; Pr,zus = (F 1) vP Pr1 . (5.10)
PS2 /Pr2 vP Pr1
Ist die Rauschzahl gleich 1 oder 0 dB, so liegt kein Zusatzrauschen des Verstrkers vor. Das
Signal-zu-Rauschleitungsverhltnis am Eingang und Ausgang ist dann gleich gro. Anders
augedrckt ist die Rauschzahl bei bekannter Systembandbreite:
Pr2 /vP Pr2 /vP
F= = ; Pr2 = F vP Pr1 . (5.11)
Pr1 kT B
Zur Verdeutlichung soll ein Verstrker mit Rauscheigenschaften untersucht werden. Da-
zu ist das Makromodell des Verstrkers um eine Rauschspannungsquelle und eine
Rauschstromstromquelle zu ergnzen, wie sie bereits eingefhrt wurden.
Die Testschaltung mit zugehrigem Ergebnis fr einen Verstrker zeigt Abb. 5.18; LVN 1
referenziert auf das Makromodell in Abb. 5.17; VNoise1 und INoise1 referenzieren auf ein
Subcircuit-Modell gem Abb. 3.23 und 3.26.
Um das Signal-zu-Rauschleistungsverhltnis bilden zu knnen, muss die wirksame
Rauschspannung am Ausgang des Verstrkers ermittelt werden. Dazu ist das spektrale
Rauschspannungsquadrat ber die Frequenz zu integrieren. Die wirksame Rauschspan-
nung am Ausgang betrgt im Beispiel ca. 3 mV. Bei bekannter Signalamplitude lsst sich
damit das Signal-zu-Rauschleistungsverhltnis bilden.
F min
RG opt
RG
Abb. 5.19 Rauschanpassung mit dem optimalen Generatorwiderstand
P r1 = k T B F 1 v P1 P r1 F 1 v P1 P r1 v P2 + F 2 1 v P2 P r1
Pr zus1 Pr zus2
RG
1 v P1 F v P2 F 2
1 2
U0 RL
2 2
U r1 U r2
Abb. 5.20 Rauschverhalten einer Verstrkerkette, (F2 1) vP2 Pr1 = Pr,zus2
Rauschanpassung: Weitergehende Untersuchungen zeigen, dass die Rauschzahl abhngig

vom Quellwiderstand RG der Signalquelle ist. Es gibt einen optimalen Generatorwiderstand
RG,opt fr den die Rauschzahl minimal wird (siehe Abb. 5.19). Fr diesen Fall ist Rauschan-
passung gegeben. Allgemein ist die Bedingung fr Rauschanpassung nicht identisch mit
der Bedingung fr Leistungsanpassung zur Erzielung eines optimalen Leistungsflusses.
Kettenschaltung von Verstrkern: Besteht ein Verstrker aus mehreren Stufen, so erhlt
man die Gesamtrauschzahl aus den Beitrgen der einzelnen Stufen. Der Rauschbeitrag der
ersten Stufe bestimmt bei hinreichend groer Verstrkung der ersten Stufe ganz wesent-
lich das Gesamtrauschverhalten. Es ist somit auerordentlich wichtig, die Rauschbeitrge
der ersten Stufe zu minimieren, da sie zur Gesamtrauschleistung mehr beitrgt als die
nachfolgenden Stufen.
Die Gesamtrauschzahl einer Verstrkerkette aus 3 Verstrkern (Herleitung siehe
Abb. 5.20 und Gl. 5.10, 5.11) ergibt sich bei bekannten Rauschzahlen der Einzelstufen aus:
F2 1 F3 1
Fges = F1 + + . (5.12)
vP1 vP1 vP2
1dB Kompressionspunkt
P2
(dbm) P2(dBm) = 10log(P2/1mW)
Dynamik
P1
P S 1 = F P r1 S N 1 PS 1 (dbm)
Abb. 5.21 Dynamik eines Verstrkers
Zusammenfassung: Wie bereits erwhnt, wird die Gesamtrauschzahl eines Empfngers

ganz wesentlich durch die Rauschzahl des Empfangsverstrkers bestimmt. Die Eingangs-
stufe (Vorverstrker) ist hinsichtlich des Rauschverhaltens auf minimale Rauschzahl zu
optimieren, um die Gesamtrauschzahl gering zu halten; sie legt ganz wesentlich das
Rauschverhalten des Gesamtsystems fest. Ein Verstrker weist bei einem bestimmten
Quellwiderstand (Innenwiderstand des Generators) minimale Rauschzahl auf. Wird der
Generator mit einer geeigneten Schaltung auf diesen optimalen Eingangswiderstand an-
gepasst, so spricht man von Rauschanpassung. Der optimale Eingangswiderstand eines
Verstrkers ist im Allgemeinen dem Datenblatt eines Verstrkers zu entnehmen.
Dynamik: Die Dynamik eines Verstrkers (Abb. 5.21) beschreibt dessen Aussteuerbarkeit.
Nach unten ist die Dynamik begrenzt durch das Rauschen bzw. durch das geforderte
Signal-zu-Rauschleistungsverhltnis. Nach oben ist sie begrenzt durch Abweichungen vom
Linearverhalten. Diese Abweichung vom Linearverhalten wird im Allgemeinen durch den
1dB-Kompressionspunkt im Datenblatt eines Verstrkers angegeben.
Die Grenzsignalleistung ergibt sich aus dem Produkt der Rauschleistung des Generators
multipliziert mit der Rauschzahl F. In diesem Falle ist die Signalleistung des Generators
PS1 = Pr1 + Pr,zus (Pr,zus : Hier auf den Eingang umgerechnete Zusatzrauschleistung); sie
hebt sich nicht hinreichend aus dem Rauschen heraus. Beispiele fr geforderte Signal-zu-
Rauschleistungsverhltnisse (S/N ) zur Sicherstellung einer ausreichenden Signalqualitt
sind:
z. B.: Tonsignal mittler Gte: S/N > 20 dB;

Tonsignal mit Studioqualitt: S/N > 40 dB.
Zusammenfassung: Unter Dynamik versteht man die Aussteuerbarkeit eines Verstr-

kers. Nach unten ist sie begrenzt durch die Grenzsignalleistung multipliziert mit dem
geforderten Signal-zu-Rauschleistungsverhltnis. Die Aussteuergrenze nach oben ist durch
Abweichungen vom Linearverhalten des Verstrkers gegeben (Begrenzungseigenschaft).
5.2 Rckgekoppelte Linearverstrker
Die Rckkopplung spielt eine entscheidende Rolle fr die Bestimmung der Eigenschaften
von Verstrkerschaltungen. Mit dem Rckkopplungsnetzwerk knnen die Eigenschaften
von Verstrkern mageblich beeinflusst werden. Oft liegen versteckte Rckkopplungs-
pfade durch parasitre Elemente vor, die im Schaltplan der Verstrkerschaltung nicht
ausgewiesen sind.
5.2.1 Rckkopplung allgemein und Schwingbedingung
Zunchst wird ein allgemeines rckgekoppeltes System betrachtet. Es besteht aus einem
Geradeausverstrker (Linearverstrker charakterisiert durch ein Makromodell), einem
Rckkopplungsnetzwerk (charakterisiert durch den Rckkopplungsfaktor k) und die sich
daraus ergebende Schleifenverstrkung. Grundstzlich knnen sich bei rckgekoppel-
ten Systemen Stabilittsprobleme ergeben. Die prinzipielle Anordnung ist in Abb. 5.22
dargestellt.
Der Rckkopplungspfad wirkt vom Ausgang der Verstrkeranordnung auf einen
Summenpunkt am Eingang. Im Beispiel subtrahiert sich am Summenpunkt die Rck-
kopplungsspannung zur Eingangsspannung.
Abb. 5.22 Prinzip der

Rckkopplung k
g = k v ud
Uk
v ud
U1 U id U2
5.2 Rckgekoppelte Linearverstrker 217
Z2
Z1
U id v ud
Uk
Uk = k U2 U2 U 2 = v ud U id
U1
U id = U 1 U k
Abb. 5.23 Zur praktischen Ausfhrung des Summenpunktes Uid = U1 + ( U k )
Nach Analyse des in Abb. 5.22 gegebenen rckgekoppelten Systems erhlt man das
bertragungsverhalten des rckgekoppelten Systems:
U2 v ud 1 1 1 1
vu = = = " #= . (5.13)
U1 1 + k v ud k 1 + 1/ k v ud k 1 + 1/g
Das rckgekoppelte System stellt einen neuen Verstrker mit gegenber dem Geradeaus-
verstrker vernderten Eigenschaften dar. Eine wichtige Gre im rckgekoppelten System
ist die Schleifenverstrkung g = k v ud . Die Schleifenverstrkung wird gebildet aus dem
Produkt der Verstrkung des Geradeausverstrkers v ud und des Rckkopplungsfaktors k.
Ist die Schleifenverstrkung hinreichend gro, so ist die Verstrkung des rckgekoppelten
Systems gleich 1/k. Im Beispiel nach Abb. 5.23 liegt folgender Rckkopplungsfaktor bei
gengend hochohmigem Eingangswiderstand des Geradeausverstrkers vor:
Z1
k= . (5.14)
Z1 + Z2
Der Summenpunkt ergibt sich in einer realen Verstrkerschaltung beispielsweise durch die
in Abb. 5.23 skizzierte Anordnung betreffs U id . Im Beispiel ist somit ein Summenpunkt
von Spannungen gegeben.
Eine Gegenkopplung liegt dann vor, wenn die rckgekoppelte Gre der erregenden
Gre entgegen wirkt. Um die Wirkung der Rckkopplung zu untersuchen, muss die
Rckkopplungsschleife aufgetrennt werden. Es wird dann an der Trennstelle bei offener
Schleife eingespeist (Abb. 5.24).
Die Schleifenverstrkung g = v ud k bestimmt das Verhalten der Rckkopplung, sie
erfhrt eine Phasendrehung durch den Geradeausverstrker und durch das Rckkopp-
lungsnetzwerk. Jeder Geradeausverstrker weist einen Verstrkungsfrequenzgang auf, ber
den das Ausgangssignal nach Amplitude und Phase beeinflusst wird. Bei einem Tief-
passverhalten erster Ordnung des Geradeausverstrkers liegt oberhalb der Eckfrequenz
eine Phasendrehung von 90 vor. Hat der Geradeausverstrker zwei Eckfrequenzen im
Abb. 5.24 Prinzip der Z2

Gegenkopplung
Z1
U1 v ud
Uk
U2
Verstrkungsfrequenzgang, so dreht er die Phase um 180 oberhalb der zweiten Eck-

frequenz. Darber hinaus kann das Rckkopplungsnetzwerk zustzlich die Phase der
Schleifenverstrkung beeinflussen. Eine Analyse der Schleifenverstrkung ergibt:
eine Gegenkopplung liegt vor, wenn U k gegen U 1 wirkt;

eine Mitkopplung liegt vor, wenn U k mit U 1 wirkt.
Unter Zugrundelegung der Schleifenverstrkung g:
g = v ud k = |v ud | |k| exp (v ud + k ) = |g| exp g ; (5.15)
erhlt man die Schwingbedingung aus der Schleifenverstrkung. Das Rckkopplungssystem

wird instabil, wenn:
1. |U k | |U1 | |g| 1;
(5.16)
2. g = k + v ud + (180 ) = 0 .
Ausgehend vom gegengekoppelten System (Invertierung mit () in der Schleife) mit einer
Grundphasendrehung von v ud0 = 180 ist die Schwingbedingung erfllt, wenn zustzlich
zur Grundphasendrehung k + vud = 180 betrgt.
Allgemein lautet die Phasenbedingung fr Instabilitt g = 0 bei Rckfhrung des
Rckkopplungssignals an den (+) Eingang des Verstrkers (Invertierung mit () nicht in
der Schleife). Eine Selbsterregung tritt bei der Frequenz (und nur bei der Frequenz) auf, bei
der die Schwingbedingung erfllt ist. Zur Untersuchung der Schwingbedingung wird eine
Testschaltung (Abb. 5.25) gewhlt. Dazu ist die Rckkopplungsschleife der Testschaltung
an geeigneter Stelle aufzutrennen. Das Testergebnis zeigt Abb. 5.26.
Die Schleifenverstrkung wird bei aufgetrennter Rckkopplungsschleife untersucht. Im
Beispiel ist die Schleifenverstrkung U k /U 1 der Testschaltung im Frequenzbereich bis
ca. 300 kHz betragsmig grer 1. Wie das Ergebnis des Phasenverlaufs der Schleifen-
verstrkung zeigt, weist die Phase von g bei ca. 34 kHz einen Phasenwinkel von 0 auf.
Genau bei dieser Frequenz ist die Schwingbedingung fr das System erfllt. Der Gerade-
ausverstrker im Beispiel hat zwei Eckfrequenzen f1 und f2 . Aufgrund der Lastkapazitt von
Uk
U1
Experiment 5.2-1: LVSchwingbed_g Ermittlung der Schleifenverstr-

kung einer rckgekoppelten Verstrkerschaltung; Analyse der Schwingbe-
dingung im Frequenzbereich.
Abb. 5.25 Testschaltung zur Untersuchung der Schwingbedingung bei offener Schleife
Abb. 5.26 Ergebnis der 100k

Schleifenverstrkung der g >1 Uk U1 = g
Testschaltung; bei ca. 30 kHz ist
die Schwingbedingung nach 1,0
Betrag und Phase erfllt
g = 0
10
180
100
U U = g
0 k 1
-90
300Hz 3,0kHz 30kHz 300kHz 3,0MHz
16 nF ergibt sich im Zusammenhang mit dem Innenwiderstand am Ausgang Z a = 100

des Geradeausverstrkers eine dritte Eckfrequenz bei 100 kHz. Damit kann der Geradeaus-
verstrker ber den gesamten Frequenzbereich die Phase um bis zu 270 drehen. Wegen
der Speisung des Geradeausverstrkers am () Eingang liegt eine Grundphasendrehung
von 180 vor. Somit reichen zustzlich 180 Phasendrehung zur Erfllung der Schwing-
bedingung. Das Rckkopplungsnetzwerk hingegen dreht nicht die Phase, wegen des rein
ohmschen Verhaltens.
Eine TR-Analyse mit einem Eingangssignal von 1 mV Amplitude und einer Frequenz
von 1 kHz ergibt, dass im Beispiel bei geschlossener Schleife (Abb. 5.27) dieses Signal nicht
proportional verstrkt wird. Vielmehr zeigt sich eine Eigenfrequenz (Abb. 5.28).
Die Eigenfrequenz ist die Frequenz, bei der die Schwingbedingung erfllt ist. Der Ver-
strker schwingt bei der Eigenfrequenz mit der Amplitude die durch die Maximalspannung
des Geradeausverstrkers vorgegeben ist. Dazu muss das Makromodell mit Begrenzerwir-
Experiment 5.2-2: LVSchwingbed_AC&TR Transientenanalyse der

rckgekoppelten Schaltung bei erfllter Schwingbedingung.
Experiment 5.2-3: LVSchwingbed_AC&TR Frequenzbereichsanalyse der

Verstrkerschaltung bei geschlossener Schleife.
Abb. 5.27 Testschaltung zur Analyse im Zeitbereich mit Selbsterregung mit Experiment
Abb. 5.28 Ergebnis der 1,0mV

TR-Analyse der Testschaltung
bei Selbsterregung
0V Eingangssignal
-1,0mV
10V
0V Ausgangssignal
-10V
0,1ms 0,3ms 0,5ms 0,7ms 0,9ms
kung verwendet werden. Ansonsten wrde die Amplitude der Eigenfrequenz unkontrolliert
ohne Begrenzung der Signalamplitude ansteigen.
In der Praxis stellt sich Selbsterregung ohne ein Eingangssignal bei Erfllung der
Schwingbedingung ein. Aufgrund der Rauscheigenschaften des Verstrkers sind fr alle
Frequenzen Rauschspannungsbeitrge gegeben. Bei der Frequenz bei der die Schwingbe-
dingung erfllt ist, wchst aus dem Rauschen die Selbsterregungsfrequenz heraus. Die
Amplitude steigt solange, bis der Verstrker in die Begrenzung geht.
Die Rckkopplung bestimmt die Eigenschaften des rckgekoppelten Systems. Das rck-
gekoppelte System wird allein durch das Rckkopplungsnetzwerk bestimmt, wenn die
Schleifenverstrkung gro genug ist. Mit zunehmender Frequenz sinkt die Schleifenver-
strkung, wegen abnehmender Verstrkung des Geradeausverstrkers. Daraus ergibt sich
Abb. 5.29 Ergebnis der

AC-Analyse der Testschaltung 1,0k U2 ( U1 Uk )
g
mit vud0 = 10k, f1 = 1 kHz und
f2 = 10 MHz; Verhalten des U2 U1
1,0
Geradeausverstrkers und des
rckgekoppelten Systems 10m
-0
U U
-50 U (U U ) 2 1
2 1 k
-100
-150
1,0kHz 100kHz 10MHz
folgende Grenzbetrachtung fr einen gegengekoppelten Verstrker:

1
vu = ; |g| 1. (5.17)
k
Das rckgekoppelte System bernimmt die Eigenschaften des Geradeausverstrkers, bei
einer Schleifenverstrkung kleiner als 1:
v u = v ud ; |g| 1. (5.18)
Im Beispiel von Abb. 5.27 ist k = 0.0909. Um die Schwingneigung zu beseitigen wird vud0 =
10k, f1 = 1 kHz, f2 = 10 MHz und die Kapazitt Ca = 1,6 pF gesetzt (Abb. 5.29). Damit
reicht die Phasendrehung der Schleifenverstrkung nicht aus, um im Bereich |g| > 1 die
Schwingbedingung betreffs der Phase zu erfllen. Das rckgekoppelte System ist stabil, es
stellt sich keine Eigenschwingung ein. Solange |g| 1 ist, erhlt man fr die Verstrkung
des rckgekoppelten Systems im Beispiel v u = 1/k = 11. Das zugehrige Experiment 5.2-3
besttigt diese Aussage.
Wie man in Abb. 5.29 sieht, ist im Bereich |g| > 1 das Verhalten des rckgekoppel-
ten Systems bestimmt durch 1/|k|. Wird |g| < 1 nimmt das rckgekoppelte System die
Eigenschaften des Geradeausverstrkers an. Das rckgekoppelte System stellt einen neuen
Verstrker mit neuen Eigenschaften dar. Bei der Frequenzbereichsanalyse des geschlossenen
Systems kann direkt keine Aussage ber die Stabilitt des rckgekoppelten Systems getroffen
werden. Die Stabilitt ist an der Schleifenverstrkung des offenen Systems zu beurteilen.
5.2.2 Frequenzgang des rckgekoppelten Systems
Eine gegengekoppelte Verstrkeranordnung stellt einen neuen Verstrker mit neuen Ei-
genschaften dar. In dem Mae wie die Verstrkung gegenber dem Geradeausverstrker
reduziert wird, erhht sich die Bandbreite des rckgekoppelten Systems. Dabei verndern
v ud 0 v ud
vu
g = k v ud
1000 g
1
100 -----
k
10
1
f1 f 1 k v ud 0 ft f
g 1 g 1
f1 g = 1
0
f
45
v ud U2 U1
90
Abb. 5.30 Frequenz- und Phasengang eines gegengekoppelten Verstrkers
sich auch die Schnittstelleneigenschaften. Wie bereits erwhnt, sind bei gengend groer
Schleifenverstrkung die Eigenschaften des rckgekoppelten Systems bestimmt durch das
Rckkopplungsnetzwerk. Fr das rckgekoppelte System gilt Gl. 5.13. Mit der Verstrkung
des Geradeausverstrkers
vud0
v ud = ;
1 + j(f /f1 )
wird:
vud0
1 + j(f /f1 ) 1 1
vu = vu = . (5.19)
k vud0 k 1 jf
1+ 1+ +
1 + j(f /f1 ) k vud0 f1 k vud0
Die Bandbreite des rckgekoppelten Systems ist damit f1 k vud0 , sofern die Schleifenver-
strkung g = k vud0 im unteren Frequenzbereich hinreichend gro ist. In dem Mae
0
wie die Verstrkung des rckgekoppelten Systems gegenber dem Geradeausverstrker
vermindert wird, erhht sich also die Bandbreite. Dies gilt allerdings in der dargestell-
ten Weise nur bei einem Verstrkungsfrequenzgang mit Tiefpassverhalten erster Ordnung.
Die Gegenkopplung vergrert also die Bandbreite. Das Verstrkungs-Bandbreiteprodukt
bleibt bei einem Tiefpassverhalten erster Ordnung des Geradeausverstrkers konstant.
Abbildung 5.30 zeigt den prinzipiellen Verlauf des Verstrkungsfrequenzgangs nach Betrag
und Phase vom Geradeausverstrker und vom rckgekoppelten System.
Experiment 5.2-4: SGK1 Seriengegengekoppelte Verstrkerstufe mit

einem Makromodell, das nur eine Eckfrequenz f1 aufweist und nicht kapa-
zitiv beschaltet ist.
Abb. 5.31 Gegengekoppelte Verstrkerstufe mit einem Geradeausverstrker, der nur eine Eckfre-
quenz aufweist mit zugehrigem Experiment
Abb. 5.32 AC-Analyse eines 1,0k

gegengekoppelten Verstrkers U2 U1+
mit nur einer Eckfrequenz 100
ohne kapazitiver Last
1,0
-0
U U
2 1+
-25
-50
-75
Im Beispiel des betrachteten Experiments (Abb. 5.31) weist der Geradeausverstrker ein
Tiefpassverhalten erster Ordnung auf. Eine kapazitive Last liegt nicht vor, die ansonsten
zustzlich den Phasenverlauf des Geradeausverstrkers beeinflussen wrde. Der Geradeaus-
verstrker kann somit maximal die Phase um 90 drehen. Das Ergebnis der AC-Analyse
ist aus Abb. 5.32 zu entnehmen. Die Verstrkung des rckgekoppelten Systems betrgt 101;
die Bandbreite 1 MHz. Die vorgenannten Abschtzungen betreffs der Verstrkung und der
Bandbreite werden durch das Experiment besttigt.
Die Rckkopplung verndert auch die Eigenschaften der Schnittstellen am Eingang
und Ausgang. Dies hngt von der Art der Rckkopplung ab. Verschiedene Arten von
Rckkopplungssystemen werden im nchsten Abschnitt betrachtet.
5.2.3 Seriengegengekoppelte LV mit gesteuerter Spannungsquelle
Die seriengegengekoppelte Verstrkeranordnung macht den Eingangswiderstand hoch-

ohmiger gegenber dem Geradeausverstrker. Nachstehende Schaltung stellt einen
seriengegengekoppelten Linearverstrker dar (Abb. 5.33).
Charakteristisch fr die Seriengegenkopplung ist der Summenpunkt von Spannungen
am Eingang:
U 1 = U id + U k . (5.20)
Weiterhin gilt:
U 2 = v ud U id
U id U Uk U
+ 2 = k; (5.21)
Z id Z2 Z1
U2 U2 U1 U2 U U2
+ + = 1 .
v ud Z id Z2 v ud Z 2 Z1 v ud Z 1
Damit erhlt man als Ergebnis fr die Verstrkung des rckgekoppelten Systems (Abb. 5.34):

U2 Z 1
= vu = 1 + 2 ;
U1 Z1 1 + 1/v ud (1 + Z 2 /Z 1 + Z 2 /Z id )
(5.22)
1/k
Der Eingangswiderstand ergibt sich aus U 1 /I 1 = Z 11 :

U id
I1 = ; U 2 = U id v ud ; U 2 = v u U 1 ;
Z id
(5.23)
I1 v U1 v
= Y id u ; = Z 11 ud = Z id g.
U1 v ud I1 vu
Der Eingangswiderstand erhht sich bei wirksamer Seriengegenkopplung um einen Faktor

gegeben durch die Schleifenverstrkung. Will man einen hochohmigen Eingangswi-
Abb. 5.33 Seriengegenge- I1

koppelter Linearverstrker 1 LV
M
M(LV ) : Z id , v ud , Z a =0
U id v ud
U1 U2
Z2
Z1 Uk
Abschtzung:
Rckkopplungsfaktor: 0 09;
Schleifenverstrkung: 1k ;
v u = 11; Bandbreite: 10kHz 1k ;
Z 11 = 100k 1k bei tiefen Frequenzen;
Experiment 5.2-5: SerGegkop_V Ermittlung der Eigenschaften einer

seriengegengekoppelten Verstrkerschaltung.
Abb. 5.34 Testschaltung fr eine seriengegengekoppelte Verstrkerschaltung mit zugehrigem

Experiment

quenzgang des U2 U1 = 11 U2 U1
seriengegengekoppelten
Systems 1,0
f1 = 10MHz
10m
-0 U U
2 1
-50
-100
-150
Abb. 5.36 Eingangs- 100

widerstand des U2 U1 = 11 U2 U1
seriengegengekoppelten
Systems 1,0
f1 = 10MHz
10m
-0 U U
2 1
-50
-100
-150
derstand bei einem rckgekoppelten Verstrkersystem erreichen, so ist demzufolge die

Seriengegenkopplung zu whlen. Die Abschtzwerte der Verstrkung werden besttigt,
ebenso die des Eingangswiderstandes (siehe Abb. 5.35 und Abb. 5.36).
5.2.4 Seriengegengekoppelte LV mit gesteuerter Stromquelle
Der Geradeausverstrker wird jetzt durch eine spannungsgesteuerte Stromquelle beschrie-

ben (Prinzipschaltung in Abb. 5.37, Testschaltung in Abb. 5.38). Um das Ergebnis vorweg-
zunehmen, die seriengegengekoppelte Verstrkeranordnung mit gesteuerter Stromquelle
macht den Eingang und den Ausgang hochohmiger im Vergleich zum Geradeausverstrker.
Es sei Z id des Verstrkers, dann gilt:
U 1 = U id + gm U id Z 1 = U id (1 + gm Z 1 );
U 2 = gm U id Z L ; Geradeausverstrkung: gm Z L ; (5.24)
U k = gm U id Z 1 ; Rckkopplungsfaktor: Z 1 /Z L ; Schleifenverst. : gm Z 1 ;
Damit erhlt man fr die Verstrkung des rckgekoppelten Systems:

U2 gm Z L ZL Z
= = L = 1/k. (5.25)
U1 1 + gm Z 1 Z 1 + 1/gm Z1
Fr die Bestimmung des Eingangswiderstandes muss Z id bercksichtigt werden:

Ux U1
I1 = = .
Z id Z id (1 + gm Z 1 ) (5.26)
Z 11 = Z id (1 + gm Z 1 );
Der Eingangswiderstand erhht sich durch Seriengegenkopplung auch bei gesteuerter

Stromquelle, konkret um den Faktor 1 + gm Z 1 (mit gm Z 1 : Schleifenverstrkung). Mit der
Testschaltung von Abb. 5.38 werden diese Aussagen besttigt (Abb. 5.39, 5.40).
Als nchstes soll der Ausgangswiderstand (Innenwiderstand an der Schnittstelle am
Ausgang) des rckgekoppelten Systems bestimmt werden (siehe Abb. 5.41). Unter der
Bedingung Z id Z 1 ist:
U I 2Z 1
I 2 (1 + gm Z 1 ) = 2 ;
Z
a
Z U
I 2 1 + gm Z 1 + 1 = 2 .
Za Za
Damit erhlt man fr den Ausgangswiderstand des rckgekoppelten Systems:

U2 Z
= Z a 1 + gm Z 1 + 1 Z a (1 + gm Z 1 ). (5.27)
I2 Za
Abb. 5.37 Seriengegenge-

koppelter Verstrker mit g m U id
gesteuerter Stromquelle Z id
U id
U1
U2
Uk Z1 ZL
Abschtzung:
Geradeausverstrkung: 1000;
Schleifenverstrkung: 10;
v u = 100; Bandbreite: 100kHz;
Z 11 = 100k 10 bei tiefen Frequenzen;
Experiment 5.2-6: SerGegKop_I Seriengegengekoppelte Verstrker-

schaltung; Verstrker mit gesteuerter Stromquelle.
Abb. 5.38 Testschaltung fr seriengegengekoppelte Verstrkerschaltung; Verstrker mit gesteuerter

Stromquelle

quenzgang des
seriengegengekoppelten U2 U1 = 100 U2 U1
Systems in Abb. 5.38 1,0 f1 = 100kHz
10m
180
160
U U
2 1
120
90
Abb. 5.40 Eingangs-

1,0M
widerstand des
seriengegengekoppelten U1 I1 = 1M
Systems nach Abb. 5.38 U 1 I1
100k
10k
Die Testanordnung zur Bestimmung des Ausgangswiderstandes zeigt Abb. 5.41. Dabei wird
am Ausgang eingespeist und das Verhltnis U 2 /I2 gebildet. Im Ergebnis zeigt sich, dass
der Ausgangswiderstand des rckgekoppelten Systems bei Seriengegenkopplung deutlich
hochohmiger wird.
gm I 2 Z 1
Z id I2
Za U2
U2 ------- Za 1 + gm Z 1 ;
I2 Z1 Z1 I2
Experiment 5.2-7: SerGegKop_I Seriengegengekoppelte Verstrker-

schaltung; Verstrker mit gesteuerter Stromquelle - Ausgangswiderstand.
Abb. 5.41 Zur Bestimmung des Innenwiderstands am Ausgang eines seriengegengekoppelten

Verstrkers (Zid sei gengend hochohmig) mit gesteuerter Stromquelle; mit Experiment
5.2.5 Parallelgegengekoppelte LV mit gesteuerter Spannungsquelle
Der Parallelgegenkopplung liegt ein Stromsummenpunkt am Eingang zugrunde. Im Un-

terschied zur bisher betrachteten Seriengegenkopplung wird jetzt nicht am (+) Eingang
des Verstrkers das Eingangssignal angelegt, sondern an Knoten 1 von Z 1 . Der Rckkopp-
lungsfaktor k ist dabei unabhngig vom Speisepunkt. Insofern ndert sich auch nicht die
Schleifenverstrkung bei offener Schleife (Abb. 5.42).
Charakteristisch fr die Parallelgegenkopplung ist der Summenpunkt der Strme am
Eingang. Es gilt:
U 2 /v ud
I1 = Ik + . (5.28)
Z id
Abb. 5.42 Parallelgekoppelter Z2

Linear-Verstrker M(LV ) :
Zid , vud , Za = 0; Ik
I1 1 Z1 I id LV
M
2
U id
U1
U2
Z3
Zx Abschtzung:
v u = 10 ; Bandbreite: 10kHz 1k ;
Schleifenverstrkung: 1k ;
U1
Bei tiefen Frequenzen:
U2
10k
Z 11 = 1k + ------------- 100k ;
10k
Experiment 5.2-8: ParGegKop_V Parallelgegengekoppelte Verstrker-

stufe mit gesteuerter Spannungsquelle.
Abb. 5.43 Testschaltung fr eine parallelgegengekoppelte Rckkopplung mit Experiment
Zur Herleitung der Verstrkung des rckgekoppelten Systems wird zunchst die Knoten-
punktgleichung am Rckkopplungsknoten gebildet.

U2 Z
Ik = 1 + 3 + U 2 /Z 2 ;
v ud Z id

U2 Z3 U2 Z3 U
U1 1+ /Z 1 = 1+ + U 2 /Z 2 + 2 /Z id ;
v ud Z id v ud Zid v ud

Z 1 Z Z Z
U1 2 = U2 1 + 1+ 2 1+ 3 + 2 ;
Z1 v ud Z1 Z id Z id
Damit erhlt man fr das rckgekoppelte System:
U2 Z 1
=v u = 2 $$ % $ % %.
U1 Z1 1 + 1
1+
Z2
1+
Z3
+
Z2
v ud Z1 Z id Z id

(1/k) 1 1/k (5.29)
Die rckgekoppelte Verstrkung ist hier (1/k 1) im Gegensatz zu 1/k bei einem serienge-
gengekoppelten Verstrker. In beiden Fllen wird an Z1 ein Strom von U1 /Z1 eingeprgt.
Dieser Strom fliet ber Z2 und bildet die Ausgangsspannung. Beim seriengegengekoppel-
ten Verstrker wird dazu noch die Eingangsspannung aufaddiert. Das folgende Experiment
mit der Testschaltung gem Abb. 5.43 soll die Parallelgegenkopplung nher untersuchen.
Die Abschtzwerte hinsichtlich Bandbreite und Verstrkung werden durch das Simula-
tionsergebnis in Abb. 5.44 besttigt. Sodann geht es um den Eingangswiderstand Z11 . Dazu
wird die Zweigimpedanz Zx bestimmt aus der Knotenspannung am Knoten 1- und dem

quenzgang des U 2 U1
parallelgegengekoppelten
Systems (Abb. 5.43) U2 U1 = 10
1,0
f1 = 10MHz
100m
180
U U
2 1
90
0
Abb. 5.45 Eingangs- 100k

widerstand des
10k
Systems
1,0k
100 U1- I1
10
U1- I1 = 1
1,0
Zweigstrom durch den Rckkopplungswiderstand R2 . Diese Zweigimpedanz wirkt gegen

Masse und schaltet sich zur Eingangsimpedanz Zid parallel. Bei tiefen Frequenzen betrgt
der Beitrag der betrachteten Zweigimpedanz Zx im Beispiel 1 . Dies liegt daran, dass am
Knoten 1- eine extrem kleine Spannung aufgrund der hohen Verstrkung anliegt. ber
den Widerstand fliet aber der (vergleichsweise hohe) Strom U2 /R2 . Umgerechnet auf die
kleine Knotenspannung am Eingang 1- wird der Widerstand R2 transformiert um:
R2
Zx = . (5.30)
(1 + v ud )
Diese Transformation wird Transimpedanzbeziehung genannt. Alle Verstrker, bei de-
nen eine Impedanz (hier R2 ) zwischen Eingang und Ausgang in der beschriebenen Form
vorliegt, weisen diese Transformationseigenschaft auf. Abbildung 5.45 besttigt die ge-
troffene Abschtzung der Zweigimpedanz. Abbildung 5.46 soll die Verhltnisse allgemein
veranschaulichen. Dabei geht es um die Ermittlung der Wirkung des Rckkopplungswi-
derstandes am Eingang und am Ausgang des Geradeausverstrkers. Es zeigt sich, dass die
Transformationswirkung nur am Eingang gegeben ist.
Abb. 5.46 Transimpedanzbe- Z2

ziehung eines rckgekoppelten
Verstrkers bei Za = 0
Z2 Z2
----------------- I2 ------------------------
1 + v ud 1 + 1 v ud
I1 I 1v
v ud
v ud U id
U id
Fr den Eingangsstrom I1 gilt:

I 1 = I 1v + (1 + v ud ) U id Y 2 ;
Damit erhlt man fr den Leitwert am Eingang:
I1
= Y id + (1 + v ud ) Y 2 . (5.31)
U id
Der Eingangswiderstand am Rckkopplungsknoten wird durch Parallelgegenkopplung ver-
ringert auf Z2 /(1 + vud ) wenn Zid vergleichsweise hochohmig ist. Bei hohem vud stellt
sich eine erhebliche Transformationswirkung des Rckkopplungswiderstandes Z2 am
Eingangsknoten ein.
Fr den Zweigstrom I2 am Ausgang gilt:
I 2 = (1 + v ud ) U id Y 2 .
Damit wird der Leitwert im Ausgangszweig:

I2 I2 1
= = 1+ Y 2. (5.32)
v ud U id U2 v ud
Wegen |1/v ud | 1 zeigt sich keine signifikante Transformationswirkung des Rckkopp-
lungswiderstandes am Ausgangsknoten.
Der Innenwiderstand am Ausgang mit Bercksichtigung von Za bestimmt sich aus
Abb. 5.47. Bei gengend hochohmigem Zid ist:
U2 (1 + k v ud ) U 2
I2 = + ;
Z1 + Z2 Za
(5.33)
I2 1 1 + k v ud
+ .
U2 Z1 + Z2 Za
Der Innenwiderstand am Ausgang ist mit einer eigenen Testschaltung gem Abb. 5.47
zu ermitteln. Gl. 5.33 zeigt, dass der Ausgangswiderstand Za auf Za /(1 + g) bzw. auf
Za /(1 + kvud ) vermindert wird, wobei g die Schleifenverstrkung ist.
Z2
Z1
Z id Za I2
U id
v ud U id U2 Za
U2 ------- Z1 + Z2 -;
------------------------
I2 1 + k v ud
Experiment 5.2-9: ParGegKop_V Parallelgegengekoppelte Verstrker-

stufe mit gesteuerter Spannungsquelle - Ausgangswiderstand.
Abb. 5.47 Zur Bestimmung des Innenwiderstands am Ausgang von rckgekoppelten Verstrkern
(Zid sei gengend hochohmig) mit zugehrigem Experiment
5.2.6 Parallelgegengekoppelte LV mit gesteuerter Stromquelle
Als nchstes soll nachgewiesen werden, dass die Parallelgegengekoppelung bei einem
Geradeausverstrker mit gesteuerter Stromquelle sich so verhlt, wie mit gesteuerter Span-
nungsquelle, u. a. ist der Innenwiderstand am Ausgang des rckgekoppelten Verstrkers
ebenfalls deutlich niederohmiger als beim Geradeausverstrker.
Die Herleitung der Verstrkung des rckgekoppelten Systems (siehe Abb. 5.48) erhlt
man aus:
U 1 U id U + U2 U U id + U 2 U
= id + id ; g U id = + 2;
Z1 Z2 Z id m Z2 ZL
Fr die innere Verstrkung v ud = U 2 /U id des rckgekoppelten Systems ergibt sich:

1 1
vud = gm ZL gm Z L || Z 2 ;
Z2 1 + Z L /Z 2
Damit wird aus obiger Beziehung:

!
Z2 Z Z
U1 = U id 1 + 2 + 2 + U 2;
Z1 Z1 Z id
Somit ergibt sich fr die Verstrkung, wie erwartet:

U2 Z 1 1 1
= vu = 2 1 . (5.34)
U1 Z1 1 Z Z k 1
1+ 1+ 2 + 2 1+
v ud Z1 Z id v ud k
Abb. 5.48 Rckgekoppelter Z2

Verstrker mit gesteuerter
Stromquelle
1 Z1
Z id 2
U id
U1 g m U id U2 ZL
Als nchstes geht es um die Bestimmung von Z11 :

U 1 U id U U2 v vu
I1 = = 1 = ud U .
Z1 Z1 v ud Z 1 v ud Z 1 1 (5.35)
Z 11 Z 1;
Neben der Schnittstellenimpedanz am Eingang interessiert die Schnittstellenimpedanz am

Ausgang des gegengekoppelten Verstrkers mit gesteuerter Stromquelle. Die Bestimmung
von Z22 ergibt sich bei Z id Z 1 aus Abb. 5.48 bei U1 = 0, aber mit Za );
Z1 Z1 U2 U
U id = U ; I2 = g U2 + + 2;
Z1 + Z2 2 m Z1 + Z2 Z1 + Z2 Za
Damit erhlt man fr den Innenwiderstand Z22 am Ausgang (Ausgangswiderstand) bei

gengend hohem Innenwiderstand Za des Geradeausverstrkers:
U2 1 1 Z2
Z 22 = = (Z 1 + Z 2 ) || Z a . (5.36)
I2 1 + g Z1 g Z1
m m
Die Parallelgegenkopplung bei Verstrkern mit gesteuerter Stromquelle verringert also den
Ausgangswiderstand Z2 ca. um den Faktor 1/(g Z 1 ). Das Experiment in Abb. 5.49 soll diese
m
Aussage besttigen (Beispielergebnis in Abb. 5.50). Der Ausgangswiderstand wird niederoh-
mig durch Parallelgegenkopplung. Als Innenwiderstand am Ausgang wirkt nherungsweise
Z 2 /(g Z 1 ).
m
Zusammenfassung: Allgemein zeigt sich, dass durch die Art der Rckkopplung u. a. das
Schnittstellenverhalten des rckgekoppelten Systems mageblich beeinflusst wird. Soll der
rckgekoppelte Verstrker am Eingang hochohmiger werden als der Geradeausverstrker,
so ist eine Seriengegenkopplung zu whlen. Umgekehrt bewirkt eine Parallelgegenkopplung
einen niederohmigen Eingang am Geradeausverstrker. Ist der Geradeausverstrker eine
spannungsgesteuerte Stromquelle, so macht die Seriengegenkopplung den Innenwider-
stand am Ausgang hochohmiger, die Parallelgegenkopplung niederohmiger. Damit lassen
sich gezielt durch die Art der Rckkopplung Eigenschaften des rckgekoppelten Systems
beeinflussen.
Abschtzung:
v u = 10; Bandbreite: 10kHz 1k ;
Bei tiefen Frequenzen:

10k
Z 22 = ------------------------- = 100 ;
1k 10
Experiment 5.2-10: ParGegKop_I Bestimmung des Ausgangswider-

standes einer parallelgegengekoppelten Verstrkerschaltung mit gesteuer-
ter Stromquelle.
Abb. 5.49 Testschaltung fr die Ermittlung des Ausgangswiderstandes Z22 mit zugehrigem
Experiment
Abb. 5.50 Ausgangs- 1,0k

widerstand des
Systems mit gesteuerter 300
Stromquelle gem
Testschaltung in Abb. 5.49
100 U2 I2
U2 I2 = 100
30
10
5.3 Stabilitt und Frequenzgangkorrektur von LV
Nach der allgemeinen Stabilittsbetrachtung von rckgekoppelten Systemen in Abschn.

5.2.1 soll nunmehr die Stabilitt von konkreten Verstrkeranordnungen nher untersucht
werden. Ergeben sich Stabilittsprobleme, so sind geeignete Manahmen zu treffen, um
die Stabilittsbedingung hinreichend zu erfllen.
5.3.1 Analyse der Schleifenverstrkung
Wie bereits bei rckgekoppelten Systemen allgemein ausgefhrt, ist die Schleifenverstr-
kung: (Gl. 5.15) die Basis zur Analyse der Stabilitt des Systems. Die Stabilittsuntersuchung
5.3 Stabilitt und Frequenzgangkorrektur von LV 235
R2
C1 C 10
c b R1 a
1
Z x = R 1 + ---------------- Z x = R 1 Zx =
j C 10
Abb. 5.51 Zum Auftrennen des Rckkopplungspfades mit mglicher Lastkorrektur
erfolgt immer anhand der Schleifenverstrkung an der offenen Rckkopplungsschleife.

Zur Ermittlung der Schleifenverstrkung muss das rckgekoppelte System an geeigne-
ter Stelle aufgetrennt werden. Das Beispiel in Abb. 5.51 zeigt ein Rckkopplungssystem
mit mglichen Trennstellen zur Analyse der Schleifenverstrkung. Grundstzlich muss der
Eingangswiderstand an der Trennstelle als Lastwiderstand am offenen Ende der Schleife
hinzugefgt werden, um dieselben Lastverhltnisse wie bei geschlossener Schleife zu erhal-
ten. Ansonsten wrde man in Abhngigkeit der Lage der Trennstelle eine unterschiedliche
Schleifenverstrkung erhalten.
Im Fall der Trennstelle a) in Abb. 5.51 ist der Eingangswiderstand sehr hochohmig; es
ist am offenen Ende keine Lastkorrektur erforderlich. Bei b) und c) sind Lastkorrekturen
mit Zx erforderlich, um dieselben Lastverhltnisse bei offener Schleife zu erhalten, wie sie
bei geschlossener Schleife gegeben sind. In der Schaltung in Abb. 5.51 ist die Verstrkung
vom (+)-Eingang zum Ausgang (siehe Gl. 5.13):
v u = 1/(1 + jf /(f1 vud0 )). (5.37)
Dabei ist vu die Verstrkung des inneren rckgekoppelten Verstrkers und k ist der uere
Rckkopplungsfaktor. Die Schleifenverstrkung v u k ist bei v u = 1 gleich k. Im gegebenen
Beispiel erhlt man fr den Rckkopplungsfaktor:
jC10 R1
k= . (5.38)
1 + jC10 R1 + jC1 R2 (1 + C10 /C1 + jC10 R1 )
Das Rckkopplungsnetzwerk dreht bei tiefen Frequenzen die Phase um + 90 , bei hheren
Frequenzen um 90 . Fr das betrachtete Beispiel gibt es also eine Frequenz, bei der
der Rckkopplungsfaktor eine Phasendrehung um 0 erfhrt. Ist bei dieser Frequenz die
Verstrkung |v u | >= 1 so ist die Schwingbedingung erfllt, sofern die Phase von v u auch 0
betrgt. An der Schnittstelle ist der hinzugefgte Lastwiderstand Zx bei der Bestimmung
des Rckkopplungsfaktors k am offenen Ende der Schleife zu bercksichtigen.
5.3.2 Frequenzgangkorrektur des Geradeausverstrkers
Ist die Phasenreserve der Schleifenverstrkung nicht hinreichend, muss eine Frequenzgang-
korrektur am Geradeausverstrker oder am Rckkopplungsnetzwerk so vorgenommen
werden, dass die eigentliche Schaltungsfunktion nicht wesentlich beeintrchtigt wird. Das
nachstehende Beispiel in Abb. 5.52 zeigt einen Spannungsfolger mit einem Geradeausver-
strker mit Frequenzgangkorrektur an der Schnittstelle zwischen der ersten und zweiten
Verstrkerstufe des Geradeausverstrkers.
Im Beispiel ist k = 1 und somit ist die Schleifenverstrkung allein durch den Gerade-
ausverstrker bestimmt. Der Geradeausverstrker soll nun im Frequenzgang so beeinflusst
werden, dass bei Betrieb als Spannungsfolger hinreichende Stabilitt gegeben ist. Dazu ist
eine Frequenzgangkorrektur beim Geradeausverstrker erforderlich. Die Frequenzgang-
korrektur setzt an der Schnittstelle zwischen der ersten und zweiten Stufe im Innern des
Geradeausverstrkers an. Sie muss so ausgelegt werden, dass die erste Eckfrequenz in der
Weise verringert wird, dass die Verstrkung bereits auf 1 abgesenkt ist, wenn die zweite
Eckfrequenz zum Tragen kommt. Bei dieser Auslegung ist bei Betrieb des rckgekoppel-
ten Systems als Spannungsfolger eine Phasenreserve von 45 gewhrleistet. Abbildung 5.53
veranschaulicht die Manahme zur Frequenzgangkorrektur des Geradeausverstrkers.
Es gibt Geradeausverstrker die intern frequenzkompensiert sind und welche, die durch
externe Beschaltung kompensiert werden knnen. Zur Frequenzgangkorrektur am Gerade-
ausverstrker wird ber nach auen gefhrte Pins und einer auen anliegenden Beschaltung
der Frequenzgang des Geradeausverstrkers geeignet eingestellt. Ein Experiment soll den
Sachverhalt nher untersuchen. Abbildung 5.54a zeigt die dem Experiment zugrunde-
liegende Testschaltung. In Abb. 5.55 ist das Ergebnis des Verstrkungsfrequenzgangs des
Geradeausverstrkers dargestellt.
Stufe1
Stufe2
U1
U2
Frequenzgang-
korrektur
Abb. 5.52 Zweistufiger Verstrker als Spannungsfolger mit der Mglichkeit zur Frequenzgangkor-
rektur zwischen der ersten und zweiten Stufe im Innern des Geradeausverstrkers
unkorrigiert
105
v ud
104
korrigiert
103
102
101
100
f
1 10 100 1k 10k 100kHz
v ud
unkorrigiert f
-90o
korrigiert
-180o
= 45
-270o R
Abb. 5.53 Zur Frequenzgangkorrektur eines Geradeausverstrkers, so dass bei Betrieb als Span-
nungsfolger hinreichend Stabilittsreserve gegeben ist
a b
U1 U2
u1 u2
Experiment 5.3-1: VSpannungsf_komp1 Spannungsfolger mit Gerade-

ausverstrker, der zwei Eckfrequenzen aufweist.
Experiment 5.3-2:VSpannungsf_mitCL Geradeausverstrker mit zwei
Eckfrequenzen, mit kapazitiver Last und mit Begrenzereigenschaft.
Abb. 5.54 Spannungsfolger; a Geradeausverstrker mit zwei Eckfrequenzen f1 und f2 ; b Zustzlich

mit kapazitiver Last; mit zugehrigen Experimenten
Abb. 5.55 Frequenzgang des

Geradeausverstrkers mit zwei
Eckfrequenzen f1 und f2
Abb. 5.56 Ergebnis des 5,0V

Spannungsfolgers, u1
Rechtecksignal bei
unkompensiertem 2,5V
Geradeausverstrker
0V
10V
u2
5V
0V
-5V
50s 150s 250s
Der Geradeausverstrker mit zwei Eckfrequenzen f1 und f2 dreht oberhalb der zweiten
Eckfrequenz die Phase der Verstrkung bis auf 180 , d. h. aus einem gegengekoppelten
System kann potenziell ein mitgekoppeltes System werden. Im gegebenen Beispiel betrgt
die Phasenreserve bei |g| = 1 wenige Grad bis zum Stabilittsrand. Ein rckgekoppel-
ter Verstrker am Stabilittsrand betrieben, weist ein ungnstiges Einschwingverhalten
im dynamischen Betrieb auf. Es zeigt sich tendenziell bereits die Eigenfrequenz, die aber
noch abklingt. Um diesen Sachverhalt zu besttigen, wird der rckgekoppelte Verstrker
mit geringer Phasenreserve in der gegebenen Testschaltung durch einen Spannungssprung
beaufschlagt und mittels TR-Analyse untersucht.
Das Simulationsergebnis in Abb. 5.56 zeigt bereits die Schwingneigung des Spannungs-
folgers, da sich die Schleifenverstrkung oberhalb 100 kHz am Stabilittsrand befindet.
Zur Schwingungserregung wre ein Durchschneiden der Stabilittsgrenze von 180
der Schleifenverstrkung erforderlich. Da aber der Verstrker die Phase nur um maximal
180 dreht und das Rckkopplungsnetzwerk die Phase nicht dreht, befindet sich das
System am Phasenrand. Eine zustzliche Eckfrequenz im bertragungsverhalten des Gera-
deausverstrkers im Frequenzbereich, wo die Schleifenverstrkung noch grer 1 ist,
wrde zur Schwingungserregung fhren. Das wre beispielsweise der Fall, wenn eine
Lastkapazitt mit dem Innenwiderstand Za des Geradeausverstrkers eine zustzliche

Spannungsfolgers angeregt mit u1
einem Rechtecksignal;
Geradeausverstrker mit f1 = 2,5V
10 Hz, f2 = 100 kHz und
kapazitiver Last; es stellt sich 0V
Selbsterregung ein 10V
0V
u2
-10V
50ms 150ms 250ms
U1 U2
Experiment 5.3-3: VSpannungsf_komp2 Spannungsfolger mit fre-

quenzkompensiertem Geradeausverstrker.
Abb. 5.58 Spannungsfolger mit kompensiertem Geradeausverstrker f1 ist mit f1 = 10 Hz deutlich

reduziert, f2 ist unverndert; mit zugehrigem Experiment
Eckfrequenz im Frequenzbereich der Schleifenverstrkung grer 1 ein Durchschneiden

der Phasenbedingung fr Instabilitt im Phasenverlauf der Geradeausverstrkung bringen
wrde. Das nachstehende Experiment besttigt diesen Sachverhalt. Im gegebenen Beispiel
stellt sich Selbsterregung ein.
Der Geradeausverstrker der Schaltung Abb. 5.54b weist mit der kapazitiven Last drei
Eckfrequenzen auf und kann somit die Phase um mehr als 180 drehen. Wird die Schal-
tung mit einem Rechteckimpuls nach Abb. 5.57 erregt, so ist das Ausgangssignal nicht mehr
proportional zum Eingangssignal. Vielmehr zeigt sich eine Eigenfrequenz, genau bei der
Frequenz, wo die Schwingbedingung erfllt ist.
Soll die Schwingneigung vermieden werden, so ist der Geradeausverstrker im Fre-
quenzgang geeignet zu kompensieren. In der Testschaltung des Beispiels in Abb. 5.58 wurde
die kapazitive Last entfernt, weiterhin liegt jetzt die erste Eckfrequenz nicht bei 1 kHz,
sondern bei 10 Hz. Damit wird bei |g| = 1 der Phasenrand R = 45 . Die Antwort auf
Abb. 5.59 Frequenzgang des 10k

Geradeausverstrkers mit zwei U2
vud =
Eckfrequenzen f1 und f2 ; f1 ist U1+ U1-
soweit nach unten verschoben, 1,0
dass bei Auftreten von f2 die
Verstrkung soweit reduziert f2
100m
ist, um eine hinreichende
-0
Phasenreserve zu erhalten,
Testanordnung Abb. 5.58 -50
-100
vud
-150 R
g =1
-180
100Hz 10kHz 1,0MHz

Spannungsfolgers mit einem u1
Rechtecksignal bei
frequenzkompensiertem 2,5V
Geradeausverstrker mit
f1 = 10 Hz und f2 = 100 kHz,
0V
Testanordnung Abb. 5.58 8,0V
u2
4,0V
0V
-4,0V
50s 150s 250s
ein Rechtecksignal ergibt beim Spannungsfolger ein hinreichend stabiles Ausgangssignal

(Abb. 5.60).
Das Beispiel zeigt, dass bei geeigneter Frequenzgangkompensation des Geradeausver-
strkers (Abb. 5.59) ein ungnstiges Einschwingen vermieden werden kann. Allgemein
gilt: Eine Frequenzgangkorrektur am Geradeausverstrker sollte so ausgelegt sein, dass die
Phasenreserve R der Schleifenverstrkung mindestens 45 betrgt. Die Phasenreserve R
ist die Differenzphase zwischen der Phase der Schleifenverstrkung g gemessen bei |g| = 1
und dem Phasenwinkel, bei dem die Schwingbedingung betreffs der Phase erfllt ist (hier
180 ).
5.3.3 Frequenzgangkorrektur am Rckkopplungsnetzwerk
Neben der bisher betrachteten Frequenzgangkorrektur des Geradeausverstrkers kann

eine Frequenzgangkorrektur am Rckkopplungsnetzwerk durchgefhrt werden. Prinzi-
piell bestimmt das Rckkopplungsnetzwerk wesentlich die Funktion des rckgekoppelten
Systems. Korrekturmanahmen am Rckkopplungsnetzwerk mssen so vorgenommen
werden, dass die eigentliche Schaltungsfunktion nicht wesentlich beeintrchtigt wird. Die
Abb. 5.61 Analyse der R2

Schleifenverstrkung des Z1
Differenziators
C1 R1
2
Uk U1
U2
Frequenzgangkorrektur am Rckkopplungsnetzwerk wird am Beispiel eines Differenziators

dargestellt. Eine Korrektur des Rckkopplungsnetzwerks muss mit Bedacht so erfolgen, dass
die eigentliche Differenziatorfunktion unverflscht bleibt (siehe dazu Abb. 5.61 und 5.62).
v ud
105
1
---
k
mit R1 = 1
g
mit R1 = 10
10
1
1 R2 C 1 1 R1 C 1
Differenziator
0
k v ud
bzw. k mit R1=10
g
mit R1=1 k mit R1=1
90
g mit R1=10
g mit R1=1
180 Stabilittsgrenze
Abb. 5.62 Frequenzgangkorrektur des Rckkopplungspfades am Beispiel des Differenziators

Uk U1 U2
Experiment 5.3-4: VDifferenziator_gAnalyse0 Analyse der Schleifen-

verstrkung einer Differenziatorschaltung.
Abb. 5.63 Analyse der Schleifenverstrkung des Differenziators mit Experiment
Abb. 5.64 Ergebnis fr die 100k

Verstrkung des Uk
Geradeausverstrkers, sowie 1,0k g =
U2 U1
von |1/k| und Phasenverlauf 1k =
Uk U2 U 1
des Geradeausverstrkers, des
Rckkopplungsnetzwerks und 1,0
der Schleifenverstrkung, 180
Testanordnung Abb. 5.63 U U
2 1
100
U U
k 1
0
U U
k 2
-90
Die Schwingungsbedingung ist gegeben bei |g| > 1 und g = 180 . Die Schlei-
fenverstrkung bestimmt sich im Beispiel aus (Allgemein kann R1 R2 angenommen
werden):
g = (U 2 /U 1 ) (U k /U 2 ) = v ud Z 1 /(Z 1 + Z 2 ) = v ud k = |v ud | |k| e j(vud +k ) ;

(5.39)
R1 + 1/(jC1 ) 1 + jC1 R1
g = v ud = v ud .
R1 + R2 + 1/(jC1 ) 1 + jC1 (R1 + R2 )
Im gegebenen Beispiel (Abb. 5.63) ist bei R1 = 1 und |g| = 1 die Phase v ud = 90
und k = 90 , d. h. die Phasenreserve betrgt dann R = 0 . Damit wird das System
am Phasenrand betrieben mit den sich daraus ergebenden Nachteilen. Im Experiment wird
die Schleifenverstrkung der Testanordnung in Abb. 5.63 untersucht. Das Ergebnis ist in
Abb. 5.64 dargestellt.
u1 u2
Experiment 5.3-5: VDifferenziator_RKohneR1 Differenziator ohne

Kompensation der Rckkopplungsschleife. Der Geradeausverstrker weist
nur eine Eckfrequenz innerhalb des Frequenzbereichs bis g = 1 auf.
Abb. 5.65 Testanordnung fr den Differenziator im Zeitbereich mit Experiment
Der Phasenverlauf der Schleifenverstrkung U k /U 1 in Abb. 5.64 zeigt, dass die Stabi-
littsgrenze nicht durchschritten wird, wohl aber ab ca. 10 kHz man sich nahe an der
Stabilittsgrenze befindet. Allgemein gilt fr das gewhlte Beispiel fr die Verstrkung des
rckgekoppelten Systems:
1 1
vu = ;
k 1 + 1/g
(5.40)
1 1 + jC1 (R1 + R2 ) jR2 C1
= = + 1.
k 1 + jC1 R1 1 + jR1 C1
Bei > 1/(C1 R2 ) ist Differenziatorverhalten gegeben. Bei R1 = 0 wird dann 1/k =
jC1 R2 + 1. Mit |g| > 1 und k + v u = g = 180 ist die Schwingbedingung
erfllt ( 180 , wenn 180 Phasendrehung durch Invertierung am () Eingang in der
Rckkopplungsschleife hinzukommen).
Als nchstes soll der Differenziator im Zeitbereich analysiert werden. Wie dargelegt
wird der Differenziator bei R1 = 0 am Phasenrand betrieben. Es ist demzufolge ein un-
gnstiges Einschwingverhalten zu erwarten. Das folgende Experiment untersucht den
Sachverhalt fr die Testanordnung nach Abb. 5.65.
Der Zeitverlauf des Eingangssignals der Testschaltung weist eine Dreiecksform auf.
Aufgrund der Differenziatorwirkung entsteht daraus ein Rechtecksignal. Die resultie-
rende Ausgangsspannung des Rechtecksignals ergibt sich fr die steigende Flanke des
Eingangssignals aus bei R1 = 0:
u2 = iC1 R2 + u1 = 160n 10k 0,1V/100us + u1 = 1,6 V + u1 .
Es berlagert sich zur Amplitude von 1,6 V der zeitliche Momentanwert des Eingangssi-
gnals. Das Ergebnis in Abb. 5.66 zeigt deutlich, dass wegen der geringen Phasenreserve das
Abb. 5.66 Ergebnis der 100mV

Zeitbereichsanalyse mit u1
vud0 = 100 k, f1 = 1 kHz, f2 Eingangssignal des Differenziators
ohne Einfluss, R2 = 10 k, 50mV
C1 = 160 nF, R1 = 1 ,
Testanordnung in Abb. 5.65 0V
5,0V
u2 Ausgangssignal des Differenziators
0V
-5,0V
50s 150s 250s 350s
u1 u2
Experiment 5.3-6: VDifferenziator_RKmitR1 Differenziator mit Kom-

pensation der Rckkopplungsschleife.
Abb. 5.67 Testschaltung zur Analyse des Differenziators im Zeitbereich mit R1 = 10 mit
Einschwingverhalten ungnstig ist. Um das Einschwingverhalten zu verbessern, muss die

Phasenreserve erhht werden.
Zur Verringerung des ungnstigen Einschwingverhaltens wird R1 = 10 gewhlt. Damit
verndert sich der Phasenverlauf von k so, dass die Phasenreserve der Schleifenverstrkung
vergrert wird. Es sollte sich das Einschwingverhalten deutlich verbessern. Allerdings
geht das zu Lasten der eigentlichen Differenziatorfunktion. Die wirksame Bandbreite
des Differenziators verringert sich. In der dem folgenden Experiment zugrundeliegen-
den Testschaltung (Abb. 5.67) wird das Einschwingverhalten bei Ansteuerung mit einem
Dreieckssignal untersucht.
Die Kompensation des Rckkopplungspfades mit R1 = 10 in der Weise, dass die
Phasenreserve R = 45 betrgt, zeigt ein wesentlich verbessertes Einschwingverhalten.
Abbildung 5.68 besttigt den Sachverhalt anhand der Testschaltung. In Abb. 5.69 ist die

vud0 = 100 k, f1 = 1 kHz, f2 ohne Eingangssignal des Differenziators
Einfluss, R2 = 10 k, 50mV
C1 = 160 nF, R1 = 10 ,
Testanordnung in Abb. 5.67
0V
2,0V
u2
Ausgangssignal des Differenziators
0V
-2,0V
50s 150s 250s 350s
v ud
105
1---
k
mit R1 = 0
g
mit R1 = 10
mit R1 = 100
10
1
0,1 1 10 100 f (kHz)
Abb. 5.69 Zur Veranschaulichung der Stabilitt des Differenziators mit R1 = 0, 10 und 100
Kompensationsmanahme am Rckkopplungsnetzwerk mit verschiedenen Widerstnden

R1 dargestellt.
Wrde man bei R1 = 0 einen Geradeausverstrker verwenden, der im gegebenen Beispiel
mit f2 = 100 kHz eine zustzliche Eckfrequenz aufweist, dann wird die Schwingbedingung
erfllt. Es ergibt sich Selbsterregung. Fr den Test muss ein Makromodell fr den Gerade-
ausverstrker mit Ausgangsspannungsbegrenzung verwendet werden. Ansonsten wrde
die Ausgangsamplitude unkontrolliert bei Selbsterregung anwachsen. Abbildung 5.71
veranschaulicht die Verhltnisse zum Experiment gem Abb. 5.70.
Das Ergebnis der Analyse des Differenziators zeigt die erwartete Selbsterregung. Durch
geeignete Frequenzgangkorrektur des Rckkopplungspfades kann die Stabilitt verbessert
werden. Allerdings ist darauf zu achten, dass die eigentliche Funktion des Schaltkreises
dadurch nicht verflscht oder wesentlich beeintrchtigt wird.
u1 u2
Experiment 5.3-7: VDifferenziator_RKohneR1_mitf2 Differenziator

ohne Kompensation der Rckkopplungsschleife und mit zweiter Eckfre-
quenz des Geradeausverstrkers.
Abb. 5.70 Analyse des Differenziators im Zeitbereich mit R1 = 1 und einer zweiten Eckfrequenz
f2 = 100 kHz des Geradeausverstrkers mit zugehrigem Experiment

vud0 = 100 k, f1 = 1 kHz, Eingangssignal des Differenziators
f2 = 100 kHz, R2 = 10 k, 50mV
C1 = 160 nF, R1 = 1 ,
Testanordnung in Abb. 5.70 0V
10V u2
Ausgangssignal des Differenziators
0V
-10V
50s 150s 250s 350s
5.4 Operationsverstrker
Der Operationsverstrker ist mit der wichtigste Vertreter der Linearverstrker. OPs wer-
den als Standard-ICs angeboten. Der Anwender braucht das Innenleben nicht detailliert
zu kennen. Er bentigt vielmehr genaue Kenntnis von Makromodellen, mit denen die
wesentlichen Eigenschaften beschrieben werden knnen.
5.4.1 Erweiterung des Makromodells
Als erstes gilt es, die allgemeinen Eigenschaften eines OP anhand eines geeigneten Makro-
modells zu verdeutlichen. Ein Makromodell ist ein Funktionsmodell, das die wesentlichen
Eigenschaften insbesondere das bertragungsverhalten und das Schnittstellenverhalten
fr DC-, AC- und TR-Analyse eines konkreten OPs beschreibt. Grundstzlich besitzt der
5.4 Operationsverstrker 247
1 U 11 1'
U11: Gegentaktansteuerung
U1 U1 U1: Gleichtaktansteuerung
Abb. 5.72 Ansteuerungsarten eines OP am Eingang: U11 Gegentaktansteuerung; U1 Gleichtaktan-

steuerung
U IO
1
I IB
U1 I IO r ig
-------
- v ug U 1
2 C id ra 2
U 11 r id
U id r ig v ud U id
U1 I IB
1 U 11 v ud U id
U1
U1 v ug U 1
Abb. 5.73 Lineares Makromodell eines OP mit realem DC-Verhalten und Bercksichtigung der
Gleichtaktgre
OP im Allgemeinen einen symmetrischen Eingang bei Ansteuerung mit U11 . Es lassen sich
zwei Ansteuerarten, die Gegentaktansteuerung mit U11 und die Gleichtaktansteuerung mit
U1 unterscheiden (Abb. 5.72).
Die Gegentaktansteuerung wird mit vud sehr hoch verstrkt; die Gleichtaktansteuerung
sollte mglichst unterdrckt werden, das heit sie wird mit vug nur sehr gering verstrkt.
Der Operationsverstrker reagiert damit sehr empfindlich auf Gegentaktsignale, whrend
er Gleichtaktsignale mglichst unterdrcken soll.
Um das DC-Verhalten am Eingang real zu beschreiben, mssen geeignete Ersatzquellen
zum bereits bekannten Makromodell des Linearverstrkers hinzugefgt werden. Zunchst
geht es darum, den realen Eingangsruhestrom IIB1 und IIB1 am Eingang nachzubilden. Bei
OPs mit Bipolartransistoren im Eingangskreis weisen deren Eingnge in Abhngigkeit vom
Arbeitspunktstrom und von deren Stromverstrkung Eingangsruhestrme auf. Aufgrund
innerer Unsymmetrien am Eingang (z. B. ungleiche Basis-Emitterspannungen, siehe Abb.
2.13) ist eine Eingangsoffsetspannung UIO zu bercksichtigen. Das bislang bekannte Ma-
kromodell fr Linearverstrker M(LV ) : Z id ; v ud ; Z a muss somit um das reale DC-Verhalten
und um das reale Gleichtaktverhalten erweitert werden. Das Gleichtaktverhalten wird durch
eine zustzliche gesteuerte Spannungsquelle beschrieben. Abbildung 5.73 zeigt die Erweite-
Tab. 5.1 Parametergruppen

Gruppe Parameter
des Operationsverstrkers
DC Parameter {UIO ; IIB ; IIO }
AC Parameter {rid = Re{Z id }; Cid ; rig ; v ud ; v ug ;
ra = Za }
Aussteuerparameter {Ua,maxp ; Ua,maxn ; Ia,max }
Versorgungsparameter {IB ; SS }
Slew Rate Parameter {SR }
Tab. 5.2 DC-Parameter

Parameter Bezeichnung Typ. Wert Bemerkung
IIB Eingangsruhestrom IIB = (IIB+ + IIB )/2 ca. 100 nA Mittelwert der
Eingangsruhestrme
IIO Eingangsoffsetstrom IIO = IIB+ IIB ca. 20 nA Differenz dr
Eingangsruhestrme
UIO Eingangsoffsetspannung ca. 1 mV Unsymmetrie der
Eingangsstufe
rung des bisher betrachteten Makromodells eines Linearverstrkers, erweitert um das reale
DC-Verhalten am Eingang und um die Wirkung der Gleichtaktgre am Ausgang. Die Ge-
gentaktverstrkung nimmt die innere Differenzgre Uid auf, um sie mit vud verstrkt am
Ausgang wirken zu lassen. Damit enthlt das erweiterte Modell M (OP) eines OP Parameter,
eingeteilt in Parametergruppen gem Tab. 5.1.
Im Folgenden werden die in einem Datenblatt eines OP enthaltenen typischen Parameter
betrachtet. Als erstes sind in Tab. 5.2 die DC-Parameter aufgelistet, sodann in Tab. 5.3 die
AC-Parameter. Die AC-Parameter sind durch die bereits eingefhrten Makromodelle fr
Linearverstrker weitgehend bekannt. Es kommen einige neue Parameter hinzu, u. a. die
Gleichtaktverstrkung vug und das Gleichtaktunterdrckungsverhltnis CMRR (CMRR:
Common Mode Rejection Ratio).
Tab. 5.3 AC-Parameter

vud0 Differenzverstrkung 4
ca. 10 bis 10 5
v ud = U 2 /U id
vug Gleichtaktverstrkung ca. 1 v ug = U 2 /U 1
CMRR Gleichtaktunterdrckung 4
10 bis 10 5
CMRR = v ud /v ug
rid Differenzeingangs- ca. 105 bis 106 Eingangswiderstand fr
widerstand Differenzansteuerung
rig Gleichtakteingangs- ca. 109 Eingangswiderstand fr
widerstand Gleichtaktansteuerung
Cid Eingangskapazitt Einige pF
fT Transitfrequenz ca. 1 MHz Bandbreite-Produkt
ra Ausgangswiderstand ca. 100
Tab. 5.4 Aussteuer- und Versorgungs-Parameter

Parameter Bezeichnung typ. Wert Bemerkung
Ua,max Ausgangsaussteuerbarkeit Abhngig von;
UB ; RL
Ia,max Maximaler Ausgangsstrom Ausgangsstrom wird
begrenzt
SS Versorgungsspannungsempfindlichkeit ca. 20 V/V nderung der
SS = U10 /UB Eingangsoffsetspan-
nung bei nderung
der Versorgungs-
spannung
IB Stromaufnahme
Tab. 5.5 Slew-Rate-Parameter

SR Slew Rate ca. 1 V/s SR = U2max /t
Im Weiteren sind die Aussteuergrenzen bezglich Spannung und Strom, sowie u. a.

die Versorgungsspannungsempfindlichkeit zu bercksichtigen (Tab. 5.4). Wie bereits beim
Linearverstrker dargestellt, ergeben sich die Aussteuergrenzen weitgehend durch die
Versorgungsspannung UB . Zustzlich zeigt sich ein Lasteinfluss. Je niederohmiger der
Lastwiderstand am Ausgang ist, desto geringer wird die Aussteuerbarkeit des Verstrkers.
Weiterhin wird angegeben der maximale Ausgangsstrom Ia,max . Zumeist ist der Ausgangs-
strom durch eine elektronische Strombegrenzung limitiert. Die Eingangsoffsetspannung
UIO ndert sich mit der Versorgungsspannung. Der Parameter SS beschreibt die nde-
rung der Eingangsoffsetspannung bei genderter Versorgungsspannung. Schlielich wird
im Datenblatt noch die maximale Stromaufnahme bzw. Leistungsaufnahme angegeben.
Das Grosignalschaltverhalten (Slew-Rate Verhalten) beschreibt der Slew-Rate Para-
meter SR (Parameter in Tab. 5.5). Ursache ist die begrenzte Stromergiebigkeit der ersten
Verstrkerstufe eines OP. Der Ausgangsstrom der ersten Verstrkerstufe steuert den Eingang
der zweiten Stufe. Bei Vollaussteuerung der ersten Stufe ldt deren begrenzter Ausgangs-
strom die unvermeidliche Rckwirkungskapazitt CK der zweiten Verstrkerstufe (siehe
Abb. 5.74b). Wegen iC = CK du2 /dt fhrt dies zu einer endlichen Anstiegsgeschwindig-
keit der Spannung an CK und damit auch an der Ausgangsspannung u2 , da die Spannung
an der Rckwirkungskapazitt nherungsweise gleich u2 ist. Auf das Slew-Rate Verhalten
wird noch gesondert eingegangen (Parameter in Tab. 5.5).
Um die durch die angegebenen Parameter skizzierten Eigenschaften eines OP zu erfas-
sen, muss das bislang eingefhrte Makromodell fr Linearverstrker erweitert werden. Als
erstes ist ein Symbol fr den OP einzufhren (siehe Abb. 5.74a). Am Symbol sind Attribute
anzufgen, um das vom Symbol aus referenzierte Modell mit Modellparametern zu ver-
Abb. 5.74 Operationsverstrker; a Symbol mit Modellparametern; b Makromodell eines Operati-

onsverstrkers mit Strombegrenzung und Spannunsbegrenzung
sorgen. ber die Modellparameter werden die Eigenschaften eines OP festgelegt. Aus den
Angaben im Datenblatt eines OP lassen sich direkt die Modellparameter bestimmen.
Abbildung 5.74b zeigt beispielhaft ein Makromodell eines OP. Die unabhngigen
Spannungs- und Stromquellen am Eingang beschreiben die Eingangsoffsetspannung und
die realen Ruhestrme. Die erste innere Verstrkerstufe wird durch eine spannungs-
gesteuerte Stromquelle (G1) dargestellt, die zweite innere Verstrkerstufe durch eine
spannungsgesteuerte Spannungsquelle (E1). Den Einfluss der Gleichtaktgre erfasst die
spannungsgesteuerte Spannungsquelle (E2). Die Ausgangsspannungsbegrenzung erfolgt
durch einen anschlieenden Limiter. Schlielich erfolgt die Ausgangsstrombegrenzung
durch die Dioden D1, D2 und durch E4 mittels dem Sensorwiderstand rsense .
Grundstzlich unterscheidet man zwischen einem Verhaltensmodell und einem Struk-
turmodell. Das Makromodell in Abb. 5.74b) stellt ein Verhaltensmodell dar. Das Verhalten
wird beschrieben durch unabhngige Quellen und gesteuerte Quellen. Vorgegebene Ei-
genschaften lassen sich im Makromodell durch geeignete Parameter direkt einstellen.
Erste Stufe Arbeitspunkt- Zweite Stufe Treiberstufe

einstellung
+10V
CK
20A
Ix
-10V
Abb. 5.75 Innere Schaltungstechnik des altbekannten Operationsverstrkers uA741
Der OP selbst besteht real aus zwei Verstrkerstufen und einer Treiberstufe (Beispiel in
Abb. 5.75). Mit einer Begrenzerstufe (Limiter) wird die Ausgangsspannung auf Ua,maxp
bzw. Ua,maxn begrenzt. Die Differenzspannung zwischen Knoten 1 und Knoten 2 nimmt die
erste Verstrkerstufe auf; sie stellt mit G1 eine spannungsgesteuerte Stromquelle dar. Die
Stromergiebigkeit dieser ersten Stufe ist mit einer tanh-Funktion begrenzt. Deren Steilheit
gm betrgt im Beispiel 20 A/52 mV, das sind 1/2,6 k. Mit dem Lastwiderstand von 260 k
ergibt sich fr die Verstrkung der ersten Stufe eine Verstrkung von 100. Somit betrgt im
Beispiel die Verstrkung der zweiten Stufe 1000. Der maximale Strom Ix an Knoten 3 ist
aufgrund der tanh-Funktion begrenzt auf 20 A. Diese Strombegrenzung der ersten Stufe
ist Voraussetzung zur Darstellung des realen Slew-Rate Verhaltens.
Die Bandbreite des Verstrkers wird durch die Rckwirkungskapazitt CK begrenzt.
Wegen der Transimpedanzbeziehung wirkt die Rckkopplungskapazitt CK mit CK (1 +
vud0 /100). Mit der Last von 260 k ergeben 40 pF1000 eine Eckfrequenz im 10 Hz-Bereich.
Ab dieser Eckfrequenz liegt ein Tiefpassverhalten erster Ordnung vor. Die Spannungs-
begrenzung erfolgt durch den Limiter. Dieser weist eine Verstrkung von 1 auf mit
Ausgangsspannungsbegrenzung auf + / Uamax . Block E4 mit einer Verstrkung von
1 ist Teil der Strombegrenzung. Bei Ausgangsstrmen kleiner 0,7 V/rsense ist die Strom-
begrenzung wirkungslos. Grere Strme flieen ber die Dioden D1 bzw. D2 ab. Wegen
rsense muss der Ausgangswiderstand auf den Wert ra r sense korrigiert werden.
Mit diesem Makromodell lassen sich die wesentlichen Eigenschaften (DC-Verhalten,

AC-Verhalten bei Gegentakt- und Gleichtaktansteuerung, Slew-Rate Verhalten, Spannungs-
begrenzung und Strombegrenzung) eines OP darstellen. Der Vorteil dieses Modells ist, dass
sich die Datenblattangaben direkt abbilden lassen. Das Makromodell ist gegenber dem
nachfolgenden Schematic-Modell ein Funktionsmodell auf abstrakterer Ebene.
Die Eigenschaften eines kuflichen Funktionsbausteins werden in einem Datenblatt
ausgewiesen. Das Datenblatt enthlt allgemein Aussagen zu:
Absolute Maximum Ratings;

Electrical Characteristics in Tabellenform;
Typische Kennlinien zur Darstellung von Kenngren in Abhngigkeit von u. a.
Temperatur, Frequenz, Lasteinfluss, Versorgungsspannungsschwankungen, Exemplar-
streuungen.
Typische Anwendungen.
Das Datenblatt stellt in gewisser Weise eine Vertragsgrundlage mit zugesicherten Ei-
genschaften seitens des Herstellers dar. In Applikationsschriften werden vom Hersteller
typische Anwendungen vorgestellt und beschrieben. Aus den Maximum Ratings erge-
ben sich die Grenzwerte hinsichtlich Versorgungsspannung, Eingangsspannungsbereich,
Temperaturbereich, Lagertemperatur und ESD Schutz (Schutz gegen elektrostatische
berspannungsimpulse).
M(OP): (v ud , v ug , Z id , Z a , rig ,
UIO , IIO , IIB ,
Ua,maxp , Ua,maxn ,
SR) = f (Exemplar; Alterung; T; RL ; UB ; f )
Smtliche Parameter sind Exemplarstreuungsschwankungen unterworfen und im Allge-

meinen abhngig von Temperatur, Last, Versorgungsspannung und Betriebsfrequenz. In
der Zusammenstellung von Kennlinien eines OP werden einzelne Parameter und deren
wichtigste Einflussgren in Diagrammen dargestellt.
Neben den OP-Verstrkern mit Bipolar-Transistor-Eingangsstufen gibt es auch OP-
Verstrker, deren Eingangsstufen mit Feldeffekt-Transistoren ausgefhrt sind. Selbstver-
stndlich lassen sich OP-Verstrker auch mit MOS-Transistoren realisieren. Sehr hufig
erhlt man von Komponenten-Anbietern fr OPs das Boyle-Makromodell. Ein typisches
Beispiel dafr zeigt Abb. 5.75.
Das Boyle-Makromodell beschreibt die Eingangsstufe mit einer diskreten Diffe-
renzstufe aus Bipolar-Transistoren oder Feldeffekt-Transistoren, je nach Ausfhrung des
OP-Verstrkers. Die weiteren Stufen werden mit gesteuerten Quellen nachgebildet. Die
Gleichtaktverstrkung beschreibt die Sromquelle Gcm gesteuert durch Ve. Die Differenz-
verstrkung entsteht durch die Stromquellen Ga gesteuert durch Va und Gb gesteuert durch
Vb.
V CC 7
RC 1 C1 RC 2 VC
R2
Va D3
G cm V e
Q1 Q2 V b C2 Vc R 01
+ 6
Ga V a Gb V b D1 D2 D4
R E1 Ve R E2 5
R2 R 02
I EE
CE 1 V6
RE
VE
V EE
Abb. 5.76 Boyle Macromodel fr den OP-Verstrker uA741- siehe: G.R. Boyle, B.M. Cohn, D.O.,
Pederson, J.E. Solomon: Macrcomodelling of Integrated Circuit Operational Amplifiers, IEEE
Journal of Solid-State Circuits, SC-9, 353 (1974)
Zur Veranschaulichung des Makromodells sollen einige Eigenschaften diskutiert werden.

Der Strom IEE bestimmt den Arbeitspunkt der Transistoren Q1 und Q2 . Damit ist auch
indirekt der Eingangsruhestrom mit IC /B festgelegt. Bei unterschiedlichen Stromverstr-
kungen erhlt man unterschiedliche Eingangsruhestrme. Mit Ga = 1/RC ist der maximale
Ladestrom der Kapazitt C2 gleich dem doppelten Kollektorstrom. Der Kollektorstrom
ist begrenzt, er kann maximal IEE sein. Der begrenzte Ladestrom fr C2 verursacht das
Slew-Rate Verhalten. Fr den Slew-Rate Parameter gilt somit SR = 2IC /C2 . Die Differenz-
verstrkung bei unteren Frequenzen ist Ga R2 Gb R02 . Die Eckfrequenz f1 ergibt sich fr
die Frequenz, bei der R2 gleich dem kapazitiven Widerstand von C2 (1 + Gb R02 ) ist. Die
Dioden D1 und D2 begrenzen den Ausgangsstrom. Die Spannung an Knoten 5 ist gleich
der Ausgangsspannung. Erreicht aufgrund des steigenden Ausgangsstroms der Spannungs-
abfall an R01 die Flussspannung, so wird D1 leitend, der Ausgangsstrom ist begrenzt. Kehrt
sich der Strom um, so fliet ber D2 der berschssige Strom ab. Die Dioden D3 und D4
limitieren mit VE und VC die Ausgangsspannung (Abb. 5.76).
5.4.2 Gleichtaktunterdrckung und Aussteuergrenzen von OPs
An praktischen Beispielen sollen die Auswirkungen der Gleichtaktansteuerung und der

Aussteuergrenzen aufgezeigt werden. Als erstes wird eine Testschaltung zur Darstellung der
Gleichtaktunterdrckung des Eingangssignals betrachtet. Die Testschaltung zeigt Abb. 5.77.
Das Testbeispiel zur Gleichtaktunterdrckung enthlt eine Gleichtaktansteuerung und
eine Gegentaktansteuerung. Es zeigt deutlich, dass die Gleichtaktgre mit 50 Hz Signal-
Abb. 5.77 Testschaltung fr

Gleichtakt/Gegentaktansteu-
erung mit Experiment
U2
U1 U1
Experiment 5.4-1: GLGTAnsteuerung Operationsverstrker mit

Gleichtakt- und Gegentaktansteuerung.
Abb. 5.78 Simulationsergeb- 6,0V

nis der Testschaltung fr die
u2
Gleichtaktunterdrckung 4,0V
u1
2,0V
u1
0V
-2,0V
-4,0V
-6,0V
1ms 3ms 5ms 7ms 9ms
frequenz sich nicht auf den Ausgang auswirkt, sie wird unterdrckt. Am Ausgang ist nur
die Differenzansteuerung mit 1 kHz Signalfrequenz wirksam (Abb. 5.78).
Als nchstes werden die Aussteuergrenzen eines OPs betrachtet. Die Aussteuergrenzen
bestimmen sich wesentlich durch die angelegte Versorgungsspannung. Idealerweise ist die
Aussteuergrenze durch die Versorgungsspannung UB+ bzw. UB festgelegt. Je niederohmi-
ger die Last, um so weniger wird die durch UB+ und UB gegebene ideale Aussteuergrenze
erreicht. Abbildung 5.79 zeigt die Aussteuergrenzen bei symmetrischer Versorgungsspan-
nung. Zudem stellt man am Ausgang eine Nullpunktverschiebung mit U2O trotz Uid = 0
fest. Auf das Zustandekommen der Ausgangsoffsetspannung wird im nchsten Abschnitt
eingegangen.
UB+ = 15V U2
UB+ Ua,maxp
U id ideal fr symmetrische
U2 Versorgungsspannung
UB- = -15V U2O

0
U id
realer Verlauf
mit Offset
Ua,maxn UB-
Abb. 5.79 DC-bertragungskennlinie eines OP bei symmetrischer Versorgung, idealer Verlauf und
realer Verlauf mit Offsetspannung
UB+ = 15V
realer Verlauf
U id U2 mit Offset
U2 UB+
Ua,maxp
A ideal fr unsymmetrische
U2
Versorgungsspannung
Ua,maxn U id
0
Abb. 5.80 DC -bertragungskennlinie eines Operationsverstrkers bei unsymmetrischer Versor-

gung, idealer Verlauf und realer Verlauf mit Offsetspannung
Bei unsymmetrischer Versorgungsspannung ergeben sich die in Abb. 5.80 skizzier-

ten Verhltnisse. Hier bentigt der OP einen Arbeitspunkt mglichst bei UB + /2, um
symmetrische Aussteuerverhltnisse zu erreichen.
Betrachtet wird eine Testschaltung mit unsymmetrischer Versorgungsspannung. Die
Signaleinspeisung erfolgt am nichtinvertierenden Eingang. Bei UB+ =10 V und UB =0 V
muss am invertierenden Eingang eine Hilfsspannung von 5 V angelegt werden, damit der
Experiment 5.4-2: UBunsymmetrisch Operationsverstrker mit unsym-

metrischer Versorgungsspannung; die Ausgangsspannungsgrenzen liegen
bei 0 V und 10 V.
Abb. 5.81 Testschaltung fr unsymmetrische Versorgungsspannung mit Experiment
10V
U2
U 2O
5V
0V
4,2V 4,6V 5,0V 5,4V U1 5,8V
Abb. 5.82 Ergebnis der Testschaltung (Abb. 5.81) mit unsymmetrischer Versorgungsspannung
Arbeitspunkt am Ausgang bei 5 V, also mittig liegt. Abbildung 5.81 zeigt die Testschaltung.
Der OP wird durch das in Abb. 5.74 skizzierte Makromodell mit den am Symbol ausge-
wiesenen Parametern beschrieben. Das Ergebnis des Experiments in Abb. 5.82 weist eine
deutliche Offsetspannung als Abweichung von den gewnschten 5 V am Ausgang auf.
5.4.3 Einsse der DC-Parameter auf die Ausgangsoffsetspannung
An praktischen Beispielen wird die Auswirkung der realen DC-Parameter auf die Ausgangs-
spannung aufgezeigt. Es geht um die Bestimmung der bereits erwhnten Ausgangsoffset-
spannung. Die Ausgangsoffsetspannung U2O beeinflussen die DC-Parameter UIO , IIB+ und
IIB- .
Der OP ist ein Linearverstrker, also gilt das Superpositionsgesetz fr unabhngige Quel-
len im linearen Aussteuerbereich. Aus diesem Grund knnen die einzelnen unabhngigen
Quellen getrennt betrachtet werden (Abb. 5.83). Die Gesamtoffsetspannung U2O erhlt man
aus der berlagerung der Teilergebnisse. In Abb. 5.83a ist die Wirkung der Eingangsoffset-
spannung UIO auf die Ausgangsoffsetspannung U2O veranschaulicht. Abbildung 5.83b zeigt
R2
a
0 OP
R1 M : ideal
U IO
U IO 1 + R2 R1
R3 0
R2
b
IIB- OP
R1 M : ideal
I IB- R 2
R3 0
R2
c OP
R1 0 M : ideal
0
R
I IB+ R 3 1 + -----2
R1
R3 I IB+ R 3
Abb. 5.83 Einfluss der Eingangsoffsetspannung UIO auf die Ausgangsoffsetspannung U2O ; a Wir-
kung der Offsetspannung UIO ; b Wirkung des Ruhestroms IIB ; c Wirkung der Ruhestroms
IIB +
R2
U IO I IB
R1
OP
M : ideal
I R1 U1
I IB- I IO
-------
-
2
U1 U 2O
I IB+
I IB
R3
Abb. 5.84 Einfluss der Beschaltung auf die Ausgangsoffsetspannung bei herausgenommenen DC-
Parametern UIO , IIB+ und IIB des OP
die Wirkung des Eingangsruhestroms IIB auf die Ausgangsoffsetspannung und Abb. 5.83c
die des Eingangsruhestroms IIB+ . Wie man sieht, hngt die Ausgangsoffsetspannung ab von
den Parametern UIO , IIB+ und IIB , aber auch von der Beschaltung des OP. Je hochohmi-
ger die Beschaltung des OP ist, um so mehr wirken sich die Eingangsruhestrme auf die
Ausgangsoffsetspannung aus.
Abbildung 5.84 zeigt die Wirkung aller drei unabhngigen inneren DC-Quellen am Ein-
gang und deren Einfluss auf die Ausgangsoffsetspannung. Durch berlagerung der bisher
getrennt betrachteten Einflussgren erhlt man die Gesamt-Ausgangsoffsetspannung aus:

R2 R1 + R2
U2O = UIO 1 + + IIB R2 IIB+ R3 . (5.41)
R1 R1
Der Einfluss des Mittelwert-Ruhestroms IIB = (IIB+ + IIB- )/2 kann kompensiert werden,
wenn folgende Bedingung gilt:
R2 R 1
R3 = = R1 ||R2 . (5.42)
R1 + R 2
In diesem Fall wird die Ausgangsspannung nur noch von UIO und IIO bestimmt:

R2
U2O = UIO 1 + + IIO R2 . (5.43)
R1
Man spricht dann von Ruhestromkompensation, wenn der Mittelwert-Ruhestrom IIB
keinen Einfluss mehr auf die Ausgangsoffsetspannung hat. Allgemein wird die Ausgangs-
offsetspannung um so grer, je hochohmiger die Beschaltung des OP ist. Durch geeignete
Beschaltung (u. a. mit R3 in Abb. 5.84) des OP kann die Ausgangsoffsetspannung verringert
werden. Zur Bestimmung der DC-Parameter UIO , IIB , IIO werden beispielsweise die
skizzierten Messschaltungen verwendet (Abb. 5.85).
R2
a
I IB-
OP
M
U 2O I IB- R 2
R1 = R3 = 0
R2
b
I IB-
OP
M
U 2O I IO R 2
I IB+
R2
R1 =
R2
c
R1 OP
M
U IO
R
U 2O U IO -----2-
R1
R3 = R1 R2 R
I I 0 R 2 U I 0 -----2-
R1
Abb. 5.85 Messschaltung zur Bestimmung der Offset-Parameter fr IIB bei hinreichend groem
R2 (a), fr IIO bei hinreichend groem R2 (b), fr UIO bei hinreichend kleinem R2 (c)
Wie bereits dargelegt, bestimmen die Beschaltung und die DC-Parameter des OP-
Verstrkers die Ausgangsoffsetspannung U2O . Darber hinaus besteht die Mglichkeit zur
ueren Offsetkompensation mittels einer Hilfsspannung mit dem Ziel U2O = 0.

R2
U2O = UIO 1 + + IIB R2 +
R1
(5.44)
R1 + R2 R2
IIB+ R3 + UH 1 + .
R1 R1
Eine erforderliche Hilfsspannung wird in der Regel aus der Versorgungsspannung abgeleitet.
Die Einspeisung der Hilfsspannung erfolgt zweckmigerweise am (+) Eingang, wenn die
Signalspannung am () Eingang anliegt. Soll das Signal am (+) Eingang anliegen, so ist
entsprechend die Hilfsspannung am () Eingang einzuspeisen.
5.4.4 Rauschen von OP-Verstrkern
Das Rauschverhalten eines OP soll soweit erlutert werden, um die diesbezglichen Da-
tenblattangaben zu verstehen und deren Auswirkungen abschtzen zu knnen. Wie schon
allgemein fr Verstrker festgestellt, weist auch der OP innere Rauschquellen auf, die
durch eine Rauschspannungsquelle Ur0 und durch je eine Rauschstromquelle Ir- am inver-
tierenden und Ir+ am nichtinvertierenden Eingang reprsentiert werden. Zudem addieren
sich in einer konkreten Anwendung Rauschquellen der Schaltkreiselemente der ue-
ren Beschaltung. In Abb. 5.86 sind die Rauschquellen des OP herausgezogen und die
Rauschquellen der Beschaltungselemente dargestellt.
Die Rauschbeitrge der in Abb. 5.86 eingefhrten Rauschquellen summieren sich
zur Gesamtrauschspannung Ur,ges am Ausgang gem obiger Tabelle. Mit der Summa-
tion der quadratischen Mittelwerte erhlt man als Gesamtrauschspannung (quadratischer
Mittelwert) am Ausgang gem Tab. 5.6:

2 2 2 2 2
Ur,ges = (Ur1 v) + (Ur3 (v + 1)) + Ur2
2
+ (Ir R2 ) + (Ir+ R3 (v + 1)) + (Ur0 (v + 1)) . (5.45)
Abb. 5.86 Zum R2

U r2
Rauschverhalten des
OP-Verstrkers
R1
I r- I r+ R3
U r1 U r3 Ur ges
U r0
Tab. 5.6 Rauschbeitrge
Element Beitrag zu U r ges
R1 4 k T B R 1 R 2 R 1 = U r1 v
R3 4 k T B R3 1 + R 2 R 1 = U r3 v + 1
R2 4 k T B R 2 = U r2
I r- I r- R 2
I r+ I r+ R 3 1 + R 2 R 1 = I r+ R 3 v + 1
U r0 U r0 1 + R 2 R 1 = U r0 v + 1
Ein Beispiel fr eine konkrete Anwendungsschaltung mit den Werten R1 = 100 ,

R2 = 10 k, R3 = 50 k und der quivalenten Rauschbandbreite B = 1 kHz soll die
Vorgehensweise veranschaulichen. Im Beispiel ist v = 100. Die Werte fr die Rauschquellen
des OP knnen im Allgemeinen dem Datenblatt entnommen werden. Die nachstehend
aufgefhrte bersicht zeigt die ermittelten Werte fr die Rauschquellen und die daraus mit
Gl. 5.45 ermittelte Gesamtrauschspannung.

R1 1,3 nV/ Hz; R2 13 nV/ Hz; R3 28 nV/ Hz;

Ir = Ir+ = 1 pA/ Hz; Ur0 = 50 nV/ Hz;

U r,ges / Hz = (2,8 V)2 /Hz + (5 V)2 /Hz + (5 V)2 /Hz 8 V/Hz;
U r,ges 0,25 mVeff 1,7 mVpp .
Wegen der statistischen Verteilung der Rauschgren knnen Spitzenwerte des zeitlichen
Momentanwerts der Rauschgre deutlich hher sein als der Effektivwert. Der Formfaktor
zur Umrechnung des Effektivwerts in den Spitzenwert ist unbestimmt (er wurde hier mit 7
angenommen).
Die Ermittlung der Rauschspannungsbeitrge ist bei rein resistiver Beschaltung beson-
ders einfach, da keine frequenzabhngigen Komponenten zu bercksichtigen sind und
somit die Integration ber die Bandbreite ersetzt wird durch eine Multiplikation mit der
Bandbreite B. Das setzt aber auch frequenzunabhngige Rauschquellen des Verstrkers
(kein 1/f-Anteil) voraus.
5.4.5 Slew-Rate Verhalten eines OP-Verstrkers
Die erste Verstrkerstufe eines OP ist im Allgemeinen eine spannungsgesteuerte Strom-

quelle. Bei greren Eingangssignalamplituden wirkt die Strombegrenzung der ersten
Stufe. Diese Strombegrenzung verursacht eine endliche nderungsgeschwindigkeit der
Ausgangsspannung. Das Slew-Rate Verhalten macht sich nur bei Grosignalansteuerung
bemerkbar. Dazu ist eine Eingangsdifferenzspannung bei bipolaren Eingangsstufen von
grer 0,1 V (das sind > 4 UT ) erforderlich.
Mit der Testschaltung gem Abb. 5.87 kann das Slew-Rate Verhalten dargestellt wer-
den. Abbildung 5.88 zeigt das Ergebnis der Testschaltung. Die Ausgangsspannung kann
gem Abb. 5.88 der Eingangsspannung nur mit endlicher Anstiegsgeschwindigkeit folgen
(Spannungsfolger). Bei Ansteuerung eines Spannungsfolgers mit einer Rechteckspannung
von 5 V Amplitude wird im ersten zeitlichen Momentanwert bei Spannungsnderung von
0 auf 5 V die Eingangs-Differenzspannung grer 0,1 V. Damit erfolgt eine Aussteuerung

das Slew-Rate Verhalten
Experiment 5.4-3: SR_OPM1Testschaltung zur

Ermittlung desSlew-Rate Verhaltens
Abb. 5.88 Ergebnis der 5,0V

u1
Testschaltung (Abb. 5.87) zur
u2
Bestimmung des Slew-Rate 4,0V
Verhaltens
3,0V
2,0V
1,0V
0V
-1,0V
20s 60s 100s 140s 180s
der ersten inneren Verstrkerstufe in die Begrenzung. Bei den gegebenen Parametern
betrgt der maximal mgliche Ausgangsstrom der ersten Stufe 20 A. Der endliche Strom
von 20 A am Ausgang der ersten Stufe fhrt zu einer endlichen Anstiegsgeschwindigkeit
der Spannung an CK (siehe Abb. 5.74 und 5.75).
du2
Ix = const = I0 = CK . (5.46)
dt
Die Spannung an CK ist aufgrund der hohen Verstrkung der zweiten Stufe (Abb. 5.74 bzw.
Abb. 5.75) in etwa gleich der Ausgangsspannung.
Zur Verdeutlichung ist in Abb. 5.89 ein vereinfachtes Makromodell fr einen zweistufi-
gen Verstrker dargestellt, wobei die erste Verstrkerstufe durch eine spannungsgesteuerte
Stromquelle und die zweite Stufe durch eine spannungsgesteuerte Spannungsquelle be-
schrieben wird. Die Verstrkung der 1. Stufe betrgt v1 = gm 260 k = 100. Bei greren
Eingangsspannungen begrenzt die erste Stufe den Strom auf den Wert gegeben durch I0 .
1.Stufe 2.Stufe 1.Stufe

Ix
CK
I0
Ix
260k
U 11 r id Ux 0
0,1V U11
0U x U2
50
-I0
1 1
Ix = I0 ---------------------------------- ------------------------------- = I 0 tanh U 11 2 UT
U 11 U T U 11 U T
1+e 1+e
Bei Kleinsignalansteuerung ist:
I x = gm U 11 = I 0 2 UT U 11
Bei Grosignalansteuerung ist:
du
I x = const = I 0 = C K --------2- = C K S R
dt
Abb. 5.89 Einfaches Makromodell zur Erklrung des Slew-Rate Verhaltens
Bei I0 = 20 A ergibt sich somit eine endliche Anstiegsgeschwindigkeit der Ausgangsspan-

nung (Slew-Rate SR) fr die Testschaltung bei I0 = 20 A und CK = 40 pF nach folgender
Beziehung:
I0
SR = = 20 A/40 pF = 0,5 V/s. (5.47)
CK
Aufgrund der endlichen Stromergiebigkeit der ersten inneren Stufe des OP, die immer
eine spannungsgesteuerte Stromquelle ist, ergibt sich wegen der Rckwirkungskapazitt
der zweiten Stufe eine endliche Anstiegsgeschwindigkeit der Ausgangsspannung.
Abschlieend zeigt das nachstehende Beispiel ein VHDL-AMS Modell fr den OP unter
Bercksichtigung der realen DC-Parameter iib, iio, vio, der realen Eingangsimpedanzen
mit rid, cid, rig, der Differenzverstrkung vud0 und der Gleichtaktunterdrckung cmrr.
Die erste Verstrkerstufe ist eine spannungsgesteuerte Stromquelle (ix) mit io als Strom-
begrenzung. Die zweite Stufe ist eine spannungsgesteuerte Spannunsquelle (vn2_h) mit
dem Eingangswiderstand r1 und einer Rckwirkungskapazitt ck. Der Ausgangswider-
stand ist ra. Am Ausgang wirkt eine Spannungsbegrenzung (v_supply_p, v_supply_n) und
eine Strombegrenzung (imax_p, i_max_n).
library ieee, ieee_proposed;

use ieee_proposed.electrical_system.all;
entity OpAmp is
generic (
iib : current := 0.0; -- input bias current
ii0 : current := 0.0; -- offset current
vi0 : voltage := 0.0; -- offset voltage
rid : resistance := 0.0; -- differential input capacitance
cid : capacitance := 0.0; -- differential input resistance
rig : resistance := 0.0; -- common mode input resistance
i0 : current := 0.0; -- internal current
vud0 : voltage := 1.0e5; -- open loop gain
cmrr : real := 3.0e4; -- common mode rejection ratio
r1 : resistance := 500.0e3;-- internal resistance
ck : capacitance := 0.0; -- miller capacitance
ra : resistance := 0.0; -- output resistance
i_max_p : current := 5.0e-3; -- max positive output current
i_max_n : current := -5.0e-3; -- max negativ output current
v_supply_p : voltage := 5.0; -- positive supply voltage
v_supply_n : voltage := -5.0); -- negative supply voltage
PORT (TERMINAL plus, minus, output : electrical);
end OpAmp;
-- inner terminals
terminal n0, n1, n2 : electrical;
-- inner branch quantities and free quantities
quantity Vin across plus to minus;
quantity V_i0 across i2 through plus to n0;
quantity vud across ii, icid, irid through n0 to minus;
quantity vug1 across irig1, iib1 through n0 to electrical_ref;
quantity vug2 across irig2, iib2 through minus to electrical_ref;
quantity vx across ix, ir1 through n1 to electrical_ref;
quantity vck across ick through n2 to n1;
quantity vn2 across in2 through n2 to electrical_ref;
quantity voutput across output to electrical_ref;
quantity sr : real; -- free quantity: slew rate
quantity ira_h : current; -- help free quantity
quantity vn2_h : voltage; -- help free quantity
begin
sr == i0/ck;
v_i0 == vi0;
ii == ii0/2.0;
icid == cid * vud'dot;
irid == vud/rid;
5.5 OP-Verstrkeranwendungen 265
irig1 == vug1/rig;
irig2 == vug2/rig;
iib1 == iib;
iib2 == iib;
ix == i0 * tanh(vud/0.052);
ir1 == vx/r1;
ick == ck * vck'dot;
vn2_h == vud0*(-1.0*vx)/99.95 + (vud0/cmrr)*vug1;
ira_h == vra/ra;
-- limitation of the output voltage
if vn2_h'above(v_supply_p) use vn2 == v_supply_p;
elsif not vn2_h'above(v_supply_n) use vn2 == v_supply_n;
else vn2 == vn2_h;
end use ;
-- limitation of the output current
if ira_h'above(i_max_p) use ira == i_max_p;
elsif not ira_h'above(i_max_n) use ira == i_max_n;
else ira == ira_h;
end use ;
end Level2;
5.5 OP-Verstrkeranwendungen
Aus der schier unendlichen Vielzahl mglicher praktischer Problemlsungen mit Operati-
onsverstrkern werden nachstehend einige wenige beispielhafte Anwendungen vorgestellt.
5.5.1 Instrumentenverstrker
Instrumentenverstrker sind dadurch gekennzeichnet, dass an beiden symmetrischen

Eingngen ein Spannungsfolger vorliegt. Gegeben sei der in Abb. 5.90 dargestellte Instru-
mentenverstrker. Beide Eingnge weisen aufgrund des nachgeschalteten Spannungsfolgers
einen sehr hochohmigen Eingang auf. Deren Differenzausgang wird im Beispiel um den
Faktor 100 verstrkt.
Das Ergebnis des Experiments zeigt Abb. 5.91. Die Gegentaktansteuerung am symmetri-
schen Eingang mit VD1 wird hoch verstrkt; die Gleichtaktansteuerung am Eingangsknoten
1+ mit VG1 soll mglichst unterdrckt werden. Die erhebliche Gleichtaktgre ver-
schwindet im Beispiel trotz nicht zu vernachlssigender Gleichtaktverstrkung mit vug = 1
nahezu vollstndig. Damit weist der Instrumentenverstrker eine sehr hohe Gleichtakt-
unterdrckung auf. Nur die symmetrischen Signalanteile werden verstrkt bei hohem
Eingangswiderstand.
5.5.2 Sensorverstrker
Aufgabe von Sensorelementen ist es, physikalische Zustandsgren in elektrische Gren

umzuformen. Oftmals basieren Sensoren auf der Vernderung von Widerstandswerten in
Abb. 5.90 Beispiel eines

Instrumentenverstrkers mit
Abb. 5.91 Ergebnis des 10mV

Instrumentenverstrkers, u1+ u1-
Testschaltung Abb. 5.90
0V
-10mV
5,0V
u1+
u2
0V
-5,0V
1ms 3ms 5ms 7ms 9ms
Abhngigkeit einer physikalischen Zustandsgre (z. B. Kraft, Druck, Temperatur, Feuchte,

Weg). Die Widerstandsnderung soll durch eine geeignete Schaltung in eine dazu pro-
portionale Ausgangsspannung umgeformt werden. Es gilt die Widerstandsnderung in
eine Wechselspannungsnderung zu wandeln. Dazu verwendet man sogenannte Brcken-
verstrker als Sensorverstrker (Abb. 5.92). Von der Schaltung wird gefordert, dass die
Wechselspannungsamplitude proportional der Widerstandsnderung sein soll.
Bei Brckenabgleich (die Widerstnde R1, R2, R3, R5 sind gleich gro) ist das Ausgangs-
signal gleich Null. Verndert sich der Sensorwiderstand R5, so ergibt sich je nach Gre
der Widerstandsnderung eine dazu proportionale Ausgangsspannung. Das Experiment in
Abb. 5.92 soll den Sensorverstrker dahingehend untersuchen.
Im Beispiel wird die Ausgangsspannung u2 ermittelt fr Widerstandswerte von R5 = 8,
10 und 12 k. Bei 10 k ist der Brckenabgleich gegeben, die Ausgangsspannung ist Null.
Aus der Phasenlage des Ausgangssignals kann man erkennen, ob sich der Widerstand erhht
oder erniedrigt hat, gegenber dem Brckenabgleich. Wie man in Abb. 5.93 sieht, reagiert
die Schaltung sehr sensitiv auf Widerstandsnderungen.
Abb. 5.92 Sensorverstrker

mit zugehrigem Experiment
Experiment 5.5-2: SensorVerst
Abb. 5.93 Ergebnis des 120mV 8k

Sensorverstrkers mit u2 12k
R5 = 8,10 und 12 k 80mV
40mV
-0mV 10k
-40mV
-80mV
-120mV
1ms 3ms 5ms 7ms 9ms
5.5.3 Treppengenerator
Treppengeneratoren erzeugen ein analoges treppenfrmiges Signal. Es wird beispielsweise

bentigt fr analoge Video-Testsignale zur elektronischen Generierung eines Balkenmu-
sters. Das Beispiel in Abb. 5.94 zeigt eine gemischt analog/digitale Schaltung mit dem
Testergebnis in Abb. 5.95.
Der Digitalteil wird mit einem Gatelevel-Simulator analysiert, der Analogteil mit dem
Circuit-Simulator. Beide Simulatoren tauschen Signale an den Schnittstellen aus. Die
Eingangssignale des Digitalteils werden im Stimuli-File beschrieben, das im Simulation-
Profile unter Include eingebunden werden muss. Wirkt in PSpice ein digitaler Ausgang
auf ein Netz mit angeschlossenen analogen Komponenten, so fgt das System automatisch
ein I/O-Modell fr die D/A-Wandlung in Form eines Subcircuits ein. Gleiches geschieht,
wenn ein analoger Ausgang auf digitale Eingnge wirkt.
Bei Videosignalen betrgt die Zeilenperiode 64 s, die Zeilensynchron-Impuls-
austastung 12 s. Das Balkenmuster stellt das analoge Video-Testsignal dar. Zur Aufbe-
Experiment 5.5-3: Treppengenerator
Abb. 5.94 Treppengenerator mit zugehrigem Experiment
Abb. 5.95 Ergebnis des U1:CLK

U1:CLRbar
Treppengenerators U1:S1
U1:SR
0V
u2
u2
-2,0V
-4,0V
-6,0V
-8,0V
0s 100s 200s
reitung des Balkenmusters arbeitet der OP als Analog-Addierer. Zur Verbesserung der
nderungsgeschwindigkeit der Ausgangsspannung wird der Slew-Rate Parameter des OP
auf 4V/s erhht.
5.5.4 Kompressor/Expander-Verstrker
Bei begrenzter Dynamik eines bertragungskanals ist es oft zweckmig das Signal zu
komprimieren und anschlieend wieder zu expandieren.
Dazu bentigt man einen Verstrker, der bei greren Signalamplituden die Verstrkung
reduziert (Begrenzerverstrker). Im gegebenen Beispiel (Abb. 5.96) betrgt die Kleinsignal-
Experiment 5.5-4: Kompr_ExpVerst
Abb. 5.96 Kompressor/Expander-Verstrker mit zugehrigem Experiment
Abb. 5.97 Ergebnis des 800mV ukompr

Kompressor/Expander- u1
Verstrkers; es ist 400mV
u2 = u1
0V
-400mV
-800mV
1ms 3ms 5ms 7ms 9ms
verstrkung 10; bei Signalamplituden, die grer als die Schwellspannung der Diode sind,
reduziert sich die Verstrkung auf 0,1. Der Expander muss eine dazu reziproke Verstrker-
kennlinie aufweisen, um das Ursprungssignal wieder unverzerrt zu erhalten. Das Ergebnis
der Testschaltung in Abb. 5.97 zeigt, dass das Ausgangssignal nach Komprimierung und
Expandierung gleich dem Eingangssignal ist.
5.5.5 Aktive Signaldetektoren
Aktive Signaldetektoren vermeiden den Nachteil der Ansprechschwelle gegeben durch die
Schwellspannung der Detektordiode. Signaldetektoren werden u. a. zu Messzwecken oder
in Demodulatorschaltungen bentigt. Ein einfacher Signaldetektor zur Demodulation ei-
nes amplitudenmodulierten Signals wurde in Abschn. 4.2.3 behandelt. Der Vorteil der
U1
U4 U2
Experiment 5.5-5: Signaldetektor
Abb. 5.98 Halbwellendetektor mit zugehrigem Experiment
Abb. 5.99 DC-bertragungs- 10V

kurve des Halbwellendetektors
8V
U4
U2
6V
4V
2V
0V
-2V
-10V -6V -2V 2V 6V U1 10V
Schaltung in Abb. 5.98 besteht darin, dass am Ausgang keine durch die Diode vorgegebene
Schwellspannung wirksam ist. Zudem kann ber R1 und R2 die detektierte Halbwelle am
Ausgang verstrkt werden.
Bei negativen Halbwellen des Eingangssignals werden diese mit dem Verstrkungsfaktor
1 auf den Ausgang bertragen, sofern der Verstrker nicht in die Begrenzung ausgesteuert
wird. Bei negativen Halbwellen ist die Diode D1 leitend und D2 gesperrt; bei positiven
Halbwellen leitet Diode D2 und D1 ist gesperrt. Ist die Eingangsspannung positiv, so fliet
der Eingangsstrom U1 /R1 ber die leitende Diode D2; Knoten 4 geht auf 0,7 V. Der Strom
durch R2 ist gleich Null. Damit ist auch die Ausgangsspannung gleich Null. Der Verstrker
arbeitet dann als invertierender Verstrker (Abb. 5.99).
5.5.6 Tachometerschaltung zur analogen Frequenzbestimmung
Analoge Integratoren dienen u. a. zur Mittelwertbildung, was am Beispiel einer Ta-

chometerschaltung aufgezeigt wird. Eine Testschaltung (Abb. 5.100) fr einen analogen
Frequenzmesser bentigt ein Eingangssignal in Pulsform mit konstanter Amplitude und
Pulsbreite (PW ). Die Pulsperiode (PER) ist abhngig von der Signalfrequenz. Bei einer
Signalfrequenz von 1 kHz betrgt die Periodendauer 1 ms.
Im gegebenen Beispiel ist die Pulsweite PW = 200 s. Der Integrator ermittelt den DC-
Wert des Eingangssignals und verstrkt ihn mit dem Faktor 10. Abbildung 5.101 zeigt das
Testergebnis. Der DC-Wert des Eingangssignals ergibt sich aus:
UDC = 1V PW f ; (5.48)
Abb. 5.100 Integrator als

analoger Frequenzmesser mit
u1
u2
Experiment 5.5-6: Tachometer

Frequenzmessers fr die u1
Testschaltung in Abb. 5.100 0,5V
0,0V
-0,5V
-1,0V
u2
1,5V
-2,0V
Bei f = 1 kHz erhlt man demnach eine Ausgangsamplitude von 2 V. Das Ausgangssignal
der Testschaltung weist den erwarteten Wert auf. Verringert man die Frequenz, so verringert
sich das Ausgangssignal dazu proportional.
5.5.7 Analoge Filterschaltungen
Mit OPs lassen sich vielfltige analoge Filterschaltungen realisieren. Bespielhaft sei die nach-
stehende Auswahl von einigen typischen Filterschaltungen in Form von aktiven Tiefpass-,
Hochpass-, Bandpass- und Bandstopp-Filtern.
Tiefpass: Ein Tiefpass bertrgt untere Frequenzanteile eines Signals oder einer Signal-
gruppe. Frequenzanteile ab einer bestimmten Eckfrequenz werden unterdrckt. Eine
mgliche Realisierung zeigt Abb. 5.102 mit dem Ergebnis in Abb. 5.103. Im gegebenen
Abb. 5.102 Tiefpassfilter mit

R1 = R10 = R und
C1 = C2 = C; mit Experiment
U1 U2
Experiment 5.5-7: Tiefpass_40dB
Abb. 5.103 Ergebnis Tiefpass, 1,0

Testschaltung Abb. 5.102
100m
U 2 U1
10m
1,0m
100
10Hz 100Hz 1,0kHz 10kHz 100kHz
Abb. 5.104 Hochpassfilter

mit R1 = R2 = R und
C1 = C10 = C mit
U1 U2
Experiment 5.5-8: Hochpass_40dB
Abb. 5.105 Ergebnis 10

Hochpass, Testschaltung
Abb. 5.104 U2 U1
1,0
100m
10m
1,0m
100
100Hz 10kHz 1,0MHz
Beispiel werden ab der Eckfrequenz Signalanteile um 40 dB pro Dekade gedmpft. Die

Eckfrequenz des Tiefpassverhaltens ergibt sich bei 0 = R1 C .
Hochpass: Ein Hochpass unterdrckt tiefe Frequenzanteile eines Signals oder einer Signal-
gruppe. Frequenzanteile ab einer bestimmten Eckfrequenz sollen mglichst ungedmpft
bertragen werden. Die dem folgenden Experiment zugrundeliegende Testschaltung ist in
Abb. 5.104 dargestellt. Das Ergebnis zeigt Abb. 5.105. Die Eckfrequenz des Hochpassverhal-
tens ergibt sich bei 0 = R1 C . Bei hheren Frequenzen macht sich die endliche Bandbreite
des Verstrkers bemerkbar.
Bandpass: Ein Bandpass (Abb. 5.106) bertrgt nur Frequenzanteile eines Signals oder
einer Signalgruppe innerhalb einer bestimmten Bandbreite. Frequenzanteile auerhalb
dieser Bandbreite sollen mglichst unterdrckt werden. Eine Anwendung wre z. B. das
Ausfiltern der Taktfrequenzanteile eines Signals. Die Mittenfrequenz des Bandpasses (siehe
Abb. 5.107) ergibt sich bei 0 = R1 C .
Abb. 5.106 Bandpassfilter mit

R1 = R2 = R und C1 = C2 = C;
mit Experiment
U1
U2
Experiment 5.5-9: Bandpass_40dB
Abb. 5.107 Ergebnis 1,0

Bandpass, Testschaltung
Abb. 5.106
100m
U2 U1
10m
1,0m
100
100Hz 10kHz 1,0MHz
Bandstoppfilter: Ein Bandstoppfilter (Abb. 5.108) bertrgt alle Frequenzanteile eines

Signals oder einer Signalgruppe auerhalb eines Sperrbereiches um die Bandstopp-
Mittenfrequenz. In einer beispielhaften Anwendung knnen damit u. a. Taktfrequenzanteile
eines Signals unterdrckt werden. Die Mittenfrequenz ergibt sich bei 0 = R1 C . Band-
stoppfilter bentigt man beispielsweise, um unerwnschte Frequenzanteile auszublenden.
In Abb. 5.109 ist das Ergebnis der Testschaltung dargestellt.
5.5.8 Virtuelle Induktivitt
Mit geeigneten OP-Schaltungen lassen sich u. a. virtuelle Induktivitten realisieren. Induk-

tivitten sind oft in Schaltungsanwendungen unerwnscht, sie lassen sich beispielsweise
nicht oder nur schwer integrieren. Es gibt Ersatzschaltungen, die in einem bestimmten
Frequenzbereich induktives Verhalten aufweisen. Die Funktion lsst sich im Zeigerdia-
U1 U2
Experiment 5.5-10: Bandstop_40dB
Abb. 5.108 Bandstoppfilter mit R1 = R2 = R3/2 = R und C1 = C2 = C; mit Experiment
Abb. 5.109 Ergebnis 700m

Bandstoppfilter, Testschaltung
Abb. 5.108
650m
U2 U1
600m
550m
3,0kHz 30kHz 300kHz 3,0MHz
gramm darstellen (Abb. 5.110). Wegen des hochohmigen Widerstands R1 fllt an diesem
Widerstand nahezu die gesamte Eingangsspannung ab. Die Spannungsaufteilung auf R1
und C1 ist aus dem Zeigerdiagramm zu entnehmen. Der Verstrker erzwingt, dass die
Spannung an C1 gleich der Spannung an R2 ist. Wegen des niederohmigen Widerstands R2
ergibt sich ein signifikanter nacheilender Strom an der Schnittstelle, so dass Zx im unteren
Frequenzbereich induktives Verhalten aufweist.
Die Testschaltung in Abb. 5.110 zeigt, dass sich an der skizzierten Schnittstelle im Fre-
quenzbereich bis etwa 10 kHz induktives Verhalten einstellt. Die Ersatzinduktivitt betrgt
nherungsweise:
Lers = C1 R1 100 . (5.49)
Das Ergebnis der Testschaltung in Abb. 5.110 ist in Abb. 5.111 dargestellt.
Zx
U R1
IC1
U C1
U1
U1 I R2
Experiment 5.5-11: LVirtuell
Abb. 5.110 Ersatzanordnung fr eine Induktivitt mit zugehrigem Experiment
Abb. 5.111 Ergebnis der 10M

Testschaltung in Abb. 5.110
1M
U1 IRG
10k
1k
90
U I
50 1 RG
-50
-90
100Hz 10kHz 1,0MHz
5.5.9 Schmitt-Trigger
Der Schmitt-Trigger ist ein mitgekoppelter Verstrker. Er arbeitet nicht als Linearverstr-
ker, vielmehr nimmt die Ausgangsspannung entweder die durch die Versorgungsspannung
vorgegebene positive Aussteuergrenze U2,max oder die negative Aussteuergrenze U2,min
an. Damit kann ein analoges Signal digitalisiert werden. Schmitt-Trigger erzeugen ein
Rechtecksignal mit mglichst steiler Flanke ausgehend von einer Schaltschwelle. Abbil-
dung 5.112 zeigt beispiehaft einen nichtinvertierenden Schmitt-Trigger mit symmetrischer
Versorgungsspannung (hier + /- 10 V).
Die Schaltschwelle bei positiver Spannungsnderung unterscheidet sich von der in um-
gekehrter Richtung (Hysterese). Wesentlich ist, dass hier der Verstrker als mitgekoppelter
Verstrker arbeitet und nicht wie bisher als Linearverstrker. Die Rckkopplung wird
deshalb an den (+) Eingang zurckgefhrt. Die Schaltschwelle lsst sich mittels einer
Abb. 5.112 Nichtinver-

tierender Schmitt-Trigger mit
u1
u2
Experiment 5.5-12: Schmitttrigg_nichtinv
Referenzspannung URef und der Beschaltung mit R1 und R2 einstellen. Die Ausgangs-
spannung ist durch die maximale Ausgangsspannung U2,max bzw. durch die minimale
Ausgangsspannung U2,min des Verstrkers gegeben.
Zur Bestimmung der Schaltschwelle wird zunchst angenommen, dass die Ausgangs-
spannung den Wert U2,max aufweist. Der Umschaltpunkt U1,aus ergibt sich dann, wenn am
(+) Eingang des Verstrkers die Spannung URef anliegt.
R1
(U2,max U1,aus ) + U1,aus = URef ;
R1 + R 2
(5.50)
R1 R1 + R2
U1,aus = U2,max + URef .
R2 R2
Im Weiteren wird angenommen, dass die Ausgangsspannung bei U2,min liegt. In diesem Fall
erhlt man den Umschaltpunkt U1,ein wiederum unter der Bedingung, dass aufgrund der
Eingangsspannung am (+) Eingang des Verstrkers die Spannung gleich URef ist. Dabei sei
darauf hingewiesen, dass im Allgemeinen der Wert fr die Aussteuergrenze U2,min einen
negativen Zahlenwert aufweist (im Beispiel ist U2,min = 10 V).
R1 R1 + R2
U1,ein = U2,min + URef . (5.51)
R2 R2
Das Ergebnis der Testschaltung in Abb. 5.113 zeigt in Abhngigkeit der Referenzspannung
unterschiedliche Schaltschwellen. In vielen Anwendungen ist die Hysterese der Schalt-
schwellen erwnscht, da sich sonst um den Umschaltpunkt ein Prellen des Schaltvorgangs
einstellen wrde. Im Prinzip stellt der Schmitt-Trigger einen Komparator dar, mit unter-
schiedlichen Schaltschwellen, je nachdem ob ein Einschalt- oder Abschaltvorgang vorliegt.
Ein Linearverstrker als Geradeausverstrker mit hoher Verstrkung kann ebenfalls als
Komparator betrieben werden. Bei Ansteuerung am (+) Eingang geht der Linearverstrker
Abb. 5.113 Ergebnis der 10V

u2 URef = 0V
Testschaltung des 2V
Schmitt-Triggers in Abb. 5.112 4V
mit U2,max = 10 V und 5V
U2,min = 10 V
0V
u1
-5V
-10V
0s 100ms 200ms
oberhalb der Schaltschwelle in die positive Begrenzung, unterhalb der Schaltschwelle in die
negative Begrenzung. Dabei liegt keine Hysterese der Schaltschwellen vor.
5.5.10 Astabiler Multivibrator
Ein astabiler Multivibrator stellt einen Oszillator dar. Die Schwingfrequenz ist gegeben
durch eine Zeitkonstante. Deshalb zhlt dieser Oszillator zur Gruppe der Laufzeitos-
zillatoren. Der astabile Multivibrator ist eine mitgekoppelte Verstrkerschaltung. Eine
beispielhafte Anordnung zeigt Abb. 5.114.
Abb. 5.114 Astabiler

Multivibrator mit zugehrigem
Experiment
Experiment 5.5-13: AstabilerMult

Abb. 5.115 Ergebnis der 10V

u2
Testschaltung (Abb. 5.114) des
astabilen Multivibrators
5V
u1+
0V
u1-
-5V
-10V
2ms 6ms 10ms 14ms
Um den Oszillator zum Anschwingen zu bringen, wird an C1 eine Startspannung (Initial

Condition IC = 1 V) gelegt. Die Ausgangsspannung kippt sofort auf die maximal positive
Ausgangsspannung. Der Kondensator entldt sich bis zur Schaltschwelle, wo der Verstrker
dann auf die maximal negative Ausgangsspannung kippt. Die Kondensatorspannung wird
wieder in negativer Richtung aufgeladen, so dass sich der Vorgang wiederholt. Das Ergebnis
der Testschaltung zeigt das in Abb. 5.115 skizzierte Verhalten. Der Linearverstrker (OP)
arbeitet als Komparator. Je nach Ansteuerung geht der Komparator in die positive oder
negative Begrenzung am Ausgang.
5.5.11 Negative-Impedance-Converter
Mit einem Negative-Impedance-Converter (NIC) lsst sich durch Rckkopplung ein ne-
gativer Eingangswiderstand erzeugen. Abbildung 5.116 zeigt ein Realisierungsbeispiel. Bei
AC-Analyse mit idealem Verstrker ist I2 = Ux /R10. Zudem muss die Spannung an R20
und R30 gleich sein, also gilt: I2 = Ux /R10 = I3 = Ix . Als Folge davon ist die Schnittstellen-
impedanz Zx negativ. Im Beispiel wird der Parallelresonanzkreis entdmpft, was auch das
Simulationsergebnis in Abb. 5.117 ausweist. Es liegt ein Oszillatorverhalten vor.
I2
Ux
---------
-
U x R20 R10
I x = ---------
- ----------
R10 R30
Ix I3
Zx Ux
Experiment 5.5-14: NIC
Abb. 5.116 Parallelresonanzkreis entdmpft durch einen Negative-Impedance-Converter mit

Abb. 5.117 Simulation- 5V

sergebnis zur Anordnung in
Abb. 5.116
ux
0V
-5V
0 2ms 4ms 6ms 8ms
Funktionsgrundschaltungen mit BJTs
6
Die innere Schaltungstechnik u. a. in Verstrkerstufen, in Sensorschaltungen, in Lei-

stungsstufen basiert auf Funktionsgrundschaltungen. Im Folgenden wird eingefhrt in die
wichtigsten Funktionsprimitive und Funktionsgrundschaltungen mit Bipolartransistoren
(BJT). Es geht um die Ermittlung wesentlicher Eigenschaften zur Charakterisierung und
Einteilung der behandelten Funktionsgrundschaltungen.
6.1 Vorgehensweise bei der Abschtzanalyse
Der Bipolartransistor stellt am Ausgang, im geeigneten Arbeitspunkt betrieben, eine

spannungsgesteuerte Stromquelle dar. Im Rckblick auf Kap. 5 ergeben sich Verstr-
kereigenschaften gem dem Modell in Abb. 6.1. Dabei liegt vom Basiseingang zum
Kollektorausgang eine Phasenumkehr vor. Im gesperrten Zustand stellt der Bipolartransi-
stor einen offenen Schalter dar. Im gesttigten Zustand ist der Kollektor/Emitter-Ausgang
niederohmig Schalter geschlossen.
6.1.1 Vorgehensweise bei der DC-Analyse
Zur Abschtzung einer Schaltung im Rahmen einer DC-Analyse gengt das in Abb. 6.2 skiz-
zierte Ersatzschaltbild fr einen npn- bzw. pnp-Transistor. Die Emitter-Basis Diode kann
nherungsweise durch eine Spannungsquelle mit 0,7 V (bei Si-Transistoren) ersetzt werden.
Der Temperaturkoeffizient der Spannungsquelle liegt bei 2 mV/ C. Die Kollektor-Basis
Diode wirkt als Stromquelle, mit dem Strom IC = A IE . Der Basisbahnwiderstand kann
dabei vernachlssigt werden.

282 6 Funktionsgrundschaltungen mit BJTs
a b
Z id
A gm U BE
IC + IC IC
A U BE
U BE + U BE
Za
Abb. 6.1 Der Bipolartransistor als Verstrkerelement; a Arbeitspunkt plus nderung im Arbeits-
punkt; b nderungsanalyse im Arbeitspunkt
a b
IC = A IE C IC = A IE C
IB = IC B IB = IC B
B B' U CE B B' U EC
U BE U EB
0 7V I 0 7V
E E IE E
Arbeitspunkt: Arbeitspunkt:
IC(A); UCE(A); IC(A); UEC(A);
mit UCE(A) > 0,5V. mit UEC(A) > 0,5V.
Abb. 6.2 Klemmengren von npn- und pnp-Transistor (verwendet werden Richtungspfeile) und
Vereinfachungen fr die DC-Analyse; a npn-Transistor; b pnp-Transistor
6.1.2 Vorgehensweise bei der AC-Analyse
Im Arbeitspunkt der Emitter-Basis Diode, gegeben durch IC(A) , UCE (A)

lsst sich fr kleine
Eingangs-Signalamplituden (< ca. 10 mV) eine Linearisierung vornehmen. Bei der AC-
Analyse betrachtet man nur die nderungen im Arbeitspunkt. Die Emitter-Basis Diode
wird dann im Arbeitspunkt charakterisiert durch den differenziellen Widerstand re =
UT /IE(A) und durch die Diffusionskapazitt Cb . Der Ausgang am Kollektor mge durch den
Widerstand RL belastet sein. Abbildung 6.3 zeigt das AC-Ersatzschaltbild mit Eingangs- und
Ausgangs-Beschaltung, wobei fr den Transistor das Transportmodell verwendet wird. Die
Steilheit im Arbeitspunkt bestimmt sich durch gm = IC(A) /UT . Fr den Early-Widerstand
gilt nherungsweise ro = VA /IC(A) , wobei die Early-Spannung VA typischer Weise einige
10 V betrgt.
Abschtzanalyse bei Ansteuerung an der Basis (Abb. 6.3): Gegeben sei eine Verstr-
kerschaltung mit Ansteuerung an der Basis. Die Schaltung sei abgeschlossen mit einem
wirksamen Lastwiderstand RL am Kollektorausgang. Der Arbeitspunkt des Verstrkerele-
6.1 Vorgehensweise bei der Abschtzanalyse 283
Ic 2 RL
R G : wirksamer Generatorwiderstand Cc
U2
R L : wirksamer Lastwiderstand
g m U b'e
I1 R Ib rc
1 G rb
B' ro
re*
U1 U be U b'e
Cb re = re +1
Ie 0
Abb. 6.3 AC-Ersatzschaltbild einer Verstrkerstufe angesteuert an Basis, Ausgang am Kollektor; bei
unteren bis mittleren Frequenzen ist U 2 /U b e gm (RL ||ro ||rc ).
ments liegt im Normalbetrieb mit hinreichender Aussteuerbarkeit. Damit ergibt sich das
AC-Ersatzschaltbild dargestellt in Abb. 6.3. Am Knoten 2 wirkt als Lastimpedanz:

1
Z L = RL ||ro ||rc || . (6.1)
jCc
Der Early-Widerstand ro liegt in der Grenordnung von einigen 10 k, der Sperr-
widerstand rc ist wesentlich hochohmiger, er wird meist vernachlssigt. Fr die innere
Verstrkung von der inneren Basis B nach Knoten 2 erhlt man:
U2
v u, innen = = gm Z L . (6.2)
U b e
Bei Vernachlssigung von rc wirkt am Knoten B die Sperrschichtkapazitt unter Anwen-
dung der Transimpedanzbeziehung (siehe Abschn. 5.2.5) mit:
Cc, innen = Cc (1 + gm Z L ). (6.3)
welche das Frequenzverhalten mageblich beeinflusst. Zusammen mit dem Bahnwider-

stand rb und dem Generatorwiderstand RG bildet die transformierte Rckwirkungskapazi-
tt Cc,innen am inneren Basisanschluss B ein Tiefpasselement. Ohne aufwndige rechneri-
sche Analyse lassen sich aus dem geeigneten Ersatzschaltbild wesentliche Eigenschaften des
Verstrkerelementes ablesen.
Abschtzanalyse bei Ansteuerung am Emitter: Bei Ansteuerung am Emitter verwen-

det man zweckmig das in Abb. 3.43d skizzierte AC-Modell. In diesem Falle wirkt aus
Sicht des Eingangs der Basisbahnwiderstand mit rb /(0 + 1). Nach wie vor gilt, dass der
Ausgangsstrom I C gm U eb ist. Die Ausgangsspannung ist jetzt in Phase mit der
Eingangsspannung. Der Eingang wird allerdings mit dem niederohmigen Widerstand re
belastet.
6.1.3 Seriengegengekoppelter Transistor
Der seriengegengekoppelte Transistor kann als neuer Transistor mit vernderten Eigen-
schaften angesehen werden. Die Seriengegenkopplung macht den Eingang hochohmiger
(siehe Abschn. 5.2.4), verringert die Steilheit und erhht den Innenwiderstand der
Ausgangsstromquelle. Die bertragungskennlinie des Transistors wird durch die Serien-
gegenkopplung geschert. Die Steilheit verringert sich demnach auf ca. 1/RSgk , wobei
im Beispiel (Abb. 6.4) RSgk = RE ist. Das Ausgangskennlinienfeld bleibt bezglich
UCE unverndert. Am Kollektorausgang wirkt nach wie vor eine gesteuerte Stromquelle.
Der Innenwiderstand am Ausgang des Transistors wird durch die Seriengegenkopplung
hochohmiger. Dieser Sachverhalt wurde auch schon in Abschn. 5.2.4 hergeleitet. Der
Eingangswiderstand des seriengegengekoppelten Transistors ist:
Z BX = (0 + 1) (re + RE ). (6.4)
Fr die die Steilheit des gegengekoppleten Transistors erhlt man:

0 1
Gm = . (6.5)
re + R E RSgk
Abbildung 6.4 zeigt den seriengegengekoppelten Transistor mit seiner gescherten bertra-
gungskennlinie und als Folge davon die geringere Steilheit.
Als Ergebnis dieser berlegungen ergibt sich fr den neuen Transistor das in Abb. 6.5
skizzierte Modell. Die Injektionsstromquelle kann zum Anschluss X heruntergezogen
werden, wenn die Steilheit von gm auf Gm korrigiert wird und zustzlich der Seriengegen-
kopplungswiderstand, wie angegeben mit der Stromverstrkung multipliziert wird.
Der Innenwiderstand am Ausgang des seriengegengekoppelten Transistors wird fr eine
Abschtzung in zwei Schritten bestimmt. Zur Vereinfachung sei zunchst ro , Be-
rcksichtigung findet der Sperrwiderstand rc am Ausgang (siehe Abb. 6.6a). In diesem Fall
erhlt man bei RB als Ausgangswiderstand U 2 /I 2 = rc .
IC Q1 Q 1 mit R E
Q1 U BE I E RE
B
U BE
U BX RE
X
U BX
0
Abb. 6.4 Seriengegengekoppelter Transistor: Q1 mit RE als Seriengegenkopplung bilden einen
neuen Transistor mit gescherter bertragungskennlinie
Abb. 6.5 AC-Ersatzschaltbild

eines seriengegengekoppelten Cc
Transistors
Gm U x
Ux 0 + 1 re
0 + 1 RE
X
Bei RB wird mit:

U2 Ux (0 + 1) (RE + re )
I 2 = Gm U x + ; Ux = U 2;
rc rc + (0 + 1) (RE + re )
Schlielich ergibt sich nherungsweise bei hinreichend hochohmigem rc :
0 U 0 + 1
I2 U + 2 U 2. (6.6)
rc 2 rc rc
Der Ausgangswiderstand aufgrund von rc ist bei gengend niederohmiger Eingangs-
beschaltung gleich rc ; bei hochohmiger Eingangsbeschaltung liegt der Grenzwert bei
rc /(0 + 1). Man beachte, dass bei Frequenzen ab einigen 100 kHz der Sperrwiderstand rc
durch 1/jCc zu ersetzen ist. Ein hochohmiger Ausgangswiderstand ist nur mit hinreichend
niederohmiger Eingangsbeschaltung zu erreichen.
Als nchstes wird der Innenwiderstand am Ausgang bestimmt unter der Annahme, dass
der Sperrwiderstand rc der Kollektor-Basis Diode vernachlssigbar sei (Abb. 6.6b), wohl
a b
I2 U2 I2 U2
ro rc
rc
gmU x
RB RB
Ux ro
Gm U x
0 + 1 re 0 + 1 re
Ux
0 + 1 RE RE
Abb. 6.6 Ausgangswiderstand des seriengegengekoppleten Transistors; a bei ro ; b bei rc

aber der Early-Widerstand ro bercksichtigt wird. Nachstehend erfolgt die Herleitung fr

den Einfluss des Early-Widerstandes, zunchst gilt:
(0 + 1)re
I 2 RE ||{(0 + 1)re + RB } = Ux;
RB + (0 + 1)re
U 2 I 2 RE ||{(0 + 1)re + RB } (0 + 1)re
I2 = gm I 2 RE ||{(0 + 1)re + RB } ;
ro RB + (0 + 1)re
!!
1 0 U
I2 1 + RE ||{(0 + 1)re + RB } + = 2;
ro RB + (0 + 1)re ro
Weiterhin ist:
!!
U2 1 1
= ro 1 + RE ||{(0 + 1)re + RB } + ;
I2 r0 RB /0 + re /0

U2 RE ||{(0 + 1)re + RB } RB re
ro 1 + ; mit ro + . (6.7)
I2 RB /0 + re /0 0 0
Damit wird:

U2 (0 + 1) re + RB
ro 1 + gm RE || ro (1 + gm RE ). (6.8)
I2 1 + RB /((0 + 1) re )
Zusammenfassung: Die Seriengegenkopplung erhht den Innenwiderstand ro am Aus-

gang auf etwa den Wert ro (1 + gm RE ) (vergl. hierzu die Ergebnisse fr den Ausgangswi-
derstand in Abschn. 5.2.4). Bei hinreichend kleinem RB und (0 + 1) re RE wrde der
Innenwiderstand am Ausgang maximal den Wert ro (1 + 0 ) annehmen. Ein mglicher
Sperrwiderstand rc ist um so weniger wirksam, je niederohmiger der Eingangskreis an der
Basis beschaltet wird.
6.1.4 Parallelgegengekoppelter Transistor
Wie schon in Kap. 5.2 festgestellt, macht die Parallelgegenkopplung den Eingang niederoh-
mig. Eine Eingangssignalquelle prgt einen Strom in den Rckkopplungswiderstand RF ein.
Die Ausgangsspannung erhlt man dann aus dem Produkt aus Eingangsstrom multipliziert
mit dem Rckkopplungswiderstand.
Die Parallelgegenkopplung eines Verstrkers wurde im Abschn. 5.2.5 und 5.2.6 einge-
hend behandelt. Die Ergebnisse des parallelgegengekoppelten Linearverstrkers knnen
ebenso wie die fr die Seriengegenkopplung bernommen werden. Es bedarf lediglich der
Anpassung an die Gegebenheiten des Bipolartransistors.
Als nchstes soll das AC-Verhalten im Arbeitspunkt des Transistors bei Normalbetrieb
untersucht (Ersatzschaltbild in Abb. 6.7b) werden. Am Verstrkerelement wird unterschie-
den zwischen der inneren Verstrkung von der inneren Basis B zum Ausgangsknoten, sie
ist mit gm RL gegeben und der Verstrkung U2 /U1 von der ueren Basis B zum Ausgangs-
knoten, die mit v21 gekennzeichnet ist, sowie der Verstrkung U2 /U0 vom Signaleingang
a b RF
-----------------------
-
1 + 1 v 21
RL U2
RF
RF RF 2
----------------
-
1 + v 21
IF gmU x
Q1 Cc
1 rb
R1 0 + 1 re
U0 U1
Ux
Abb. 6.7 Der parallelgegengekoppelte Transistor; a Anordnung; b AC-Ersatzschaltung; Achtung:

Phasenumkehr im Richtungspfeil der Ausgangsspannung bercksichtigt
(hier vor R1) zum Ausgang. Demnach ist die innere Verstrkung von der inneren Basis
zum Ausgangsknoten:
U2
= gm RL ; RL RL ||RF . (6.9)
Ux
Ist Cc vernachlssigbar, so ist:

Ux 1
= ;
U1 1 + rb /((0 + 1)re )
und damit wird die Verstrkung von der ueren Basis B zum Ausgangsknoten:
U2 1
v21 = = gm RL . (6.10)
U1 1 + rb /((0 + 1)re )
Ist unter Anwendung der Transimpedanzbeziehung fr den Rckwirkungswiderstand

RF /(1 + v21 ) rb + (0 + 1)re und v21 1, so ergibt sich:
U0 U U2 RF
= 2 = . (6.11)
R1 RF U0 R1
Zusammenfassung: Die Parallelgegenkopplung reduziert den Eingangswiderstand am

Rckkopplungsknoten 1 auf etwa RF /(1 + v 21 ) der Parallelgegenkopplungswiderstand
unterliegt der Impedanztransformation. Magebend dafr ist die innere Verstrkung v 21
vom Rckkopplungsknoten zum Ausgangsknoten.
6.2 Arbeitspunkteinstellung und Stabilitt
Der Bipolartransistor bedarf eines stabilen Arbeitspunktes ber den gesamten Tempera-
turbereich einer Anwendung, bei gegebenen Exemplarstreuungen eines Fertigungsloses,
mglichst ber den Alterungsprozess der Gesamtlebensdauer hinweg. Der Arbeitspunkt
definiert das Betriebsverhalten. Vorgestellt werden wichtige Beschaltungsvarianten eines
Bipolartransistors zur Einstellung eines stabilen Arbeitspunktes.
Soll der Transistor als Verstrkerelement verwendet werden, so muss der Arbeitspunkt im
Normalbetrieb des Transistors liegen, das heit die Emitter-Basis Diode muss in Flussrich-
tung und die Kollektor-Basis Diode in Sperrrichtung betrieben werden. Der Arbeitspunkt
wird angegeben mit:
& '
IC(A) ; UCE
(A)
.
Man unterscheidet das Betriebsverhalten eines Transistors hinsichtlich der Lage des
Arbeitspunktes auf der Eingangs- bzw. bertragungskennlinie (Abb. 6.8).
Fr Verstrkeranwendungen muss der Arbeitspunkt normalerweise im A-Betrieb liegen.
Hier ist die Emitter-Basis Diode in Flussrichtung betrieben. Es gibt spezielle Verstrkeran-
wendungen, die beispielsweise im C-Betrieb (Klasse-C Verstrker) arbeiten. Im C-Betrieb
sind im Arbeitspunkt beide Diodenstrecken des Transistors gesperrt. Der AB-Betrieb ist
dadurch gekennzeichnet, dass der Arbeitspunkt im Knickpunkt der bertragungskennli-
nie liegt. Bei leichter Erhhung der Steuerspannung UBE zieht der Transistor Strom und
die Emitter-Basis Diode wird in Flussrichtung betrieben. Der notwendige und geeignete
Arbeitspunkt wird durch die Anwendung bestimmt.
6.2.1 Schaltungsvarianten zur Arbeitspunkteinstellung
Es werden wichtige Beschaltungsvarianten zur Arbeitspunkteinstellung vorgestellt mit

Diskussion der Vor- und Nachteile. Eine gegebene Transistorschaltung muss zunchst
Abb. 6.8 Einteilung der bertragungskennlinie

Betriebsarten von Schaltungen IC
nach der Lage des
Arbeitspunktes
A-Betrieb
AB-Betrieb
C-Betrieb B-Betrieb UBE
6.2 Arbeitspunkteinstellung und Stabilitt 289
Abb. 6.9 Temperatur-

abhngigkeit von UBE (Auszug
aus einem Datenblatt)
hinsichtlich der Arbeitspunkte der verwendeten Transistoren untersucht werden. Grund-

stzlich gibt es verschiedene Konzepte zur Arbeitspunkteinstellung von Bipolartransistoren.
Die Konzepte sind gekennzeichnet mit:
Eingeprgter Basisstrom;
Eingeprgter Emitterstrom;
Eingeprgter Kollektorstrom.
Eine eingeprgte Spannung UBE verbietet sich wegen der gegebenen Temperaturabhngig-
keit von UBE . Wie Abb. 6.9 zeigt, betrgt der Temperaturkoeffizient von UBE ca. 2 mV/ C.
Das Abknicken der zugrunde liegenden Exponentialfunktion bei hheren Strmen wird
durch den Basisbahnwiderstand verursacht.
Das Einprgen eines Stromes kann u. a. ber eine konstante Spannung an einem Wi-
derstand erfolgen. Die folgenden Schaltungen sind dadurch gekennzeichnet, dass ber
eine geeignete Beschaltung mittels einer Spannung an einem Widerstand entweder der
Basisstrom oder der Emitterstrom oder direkt der Kollektorstrom eingeprgt wird.
Eingeprgter Basisstrom: Als erstes soll die Variante mit eingeprgtem Basisstrom be-
trachtet werden. Abbildung 6.10 zeigt das Prinzip dieser Schaltungsvariante und ein
mgliches Realisierungsbeispiel. Diese Variante ist dadurch gekennzeichnet, dass die Streu-
ung der Stromverstrkung und deren Temperaturabhngigkeit voll eingeht und darber
Abb. 6.10 Arbeitspunkt- a b

einstellung mit UB
eingeprgtem Basisstrom;
a Stromquelle im Basispfad; IB A RB RC
b Ersatzstromquelle, Q1 IC
Q1
Voraussetzung ist eine A
ausreichend groe U CE
Spannung UB an RB
A
IC = B IB + B + 1 I CB0 ; I B = U B 0 7V RB;
hinaus der sehr von Exemplarstreuungen und von sehr starker Temperaturabhngigkeit
gekennzeichnete Sperrstrom ICB0 mit B + 1 multipliziert sich auswirkt. Diese Variante
weist hinsichtlich der Arbeitspunktstabilitt gegenber den weiteren Varianten (z. B. mit
eingeprgtem Emitterstrom) erhebliche Nachteile auf.
Die Arbeitspunktstabilitt bei eingeprgtem Basisstrom lsst sich durch nderungsana-
lyse im Arbeitspunkt gem Abb. 6.11 ermitteln. Bei der nderungsanalyse (AC-Analyse)
wird bestimmt, wie sich die Zielgre (Kollektorstrom) aufgrund von nderungen
der Stromverstrkung B, des Sperrstroms ICB0 oder der Schwellspannung UBE der
Emitter-Basis Diode verndert.
Aus IC = B IB + (B + 1) ICB0 erhlt man die nderung IC des Arbeitspunktes fr
das Beispiel bei gegebenen nderungen B, IB und ICB0 (siehe Abb. 3.40b) mit:
$ %
IC = B IB(A) + ICB0
(A)
+ 0 IB + (0 + 1) ICB0 . (6.12)
RC
A
IC = 0 IB + B IB + 0 +1 I CB0
IB
RB rb
Q
U BE re
IE
Abb. 6.11 Arbeitspunkteinstellung mit eingeprgtem Basisstrom; Arbeitspunktstabilitt

Mit der Maschengleichung
IB (RB + rb ) + (IB + IC ) re UBE = 0. (6.13)
ergibt sich:
1
IB = (UBE IC re ) . (6.14)
RB + r b + r e
(A)
Eingesetzt in obige Gleichung wird bei ICB0 IB(A) :

0 re 0 UBE
IC 1 + = (0 + 1) ICB0 + B IB(A) + . (6.15)
RB + r b + r e RB + r b + r e
Durch Umformung erhlt man schlielich die gesuchte Arbeitspunktnderung:

RB + rb + re
IC = ((0 + 1) ICB0 + B IB(A) )
re (0 + 1) + (RB + rb )
0 UBE
+ . (6.16)
re + (RB + rb )/(0 + 1)
Bei gegebener Beschaltung, bei gegebenem ICB0 , bei gegebenem B und bei gegebenem
UBE bestimmt sich daraus die nderung des Arbeitspunktes IC .
Eingeprgter Emitterstrom: Als nchste Variante wird die Arbeitspunkteinstellung mit

eingeprgtem Emitterstrom betrachtet (siehe Abb. 6.12).
Je stabiler der eingeprgte Emitterstrom ist, desto stabiler ist die Zielgre, nmlich
der Arbeitspunkt des Kollektorstroms. Der Widerstand RE bewirkt in den Varianten b)
und c) eine Seriengegenkopplung. Erhht sich z. B. der Kollektorstrom temperaturbedingt,
so erhht sich die Spannung an RE . Ist die Spannung an der Basis durch einen harten
Spannungsteiler mit gengend groem Querstrom fest eingeprgt ((in Variante c)), so
verringert sich UBE und damit die Steuerspannung der Ausgangsstromquelle, was der ur-
schlichen Stromerhhung entgegenwirkt. Es liegt eine thermische Gegenkopplung vor. Die
Arbeitspunktstabilitt lsst sich wiederum durch eine nderungsanalyse im Arbeitspunkt
ermitteln.
Die nderung des Arbeitspunktes IC ergibt sich fr das Beispiel (Abb. 6.13) aus
folgender Betrachtung. Prinzipiell erhlt man IC aus IC = A IE + ICB0 mit:
IC = ICB0 + A IE(A) + 0 IE . (6.17)

a b c
UB UB
A RC R1 RC
Q1 IC A A
A Q1 IC I B Q1 IC
U CE A A
U CE Iq 10 I B U CE
IE U BB R2 RE
RE 1 5V
A U BB 0 7V R2
I C = A I E + I CB0 ; I E = ------------------------------
-; U BB = U B ------------------
-;
RE R1 + R2
d e
UB UB
R0 RC R0 RC A
IC
A
Q1 IC Q1
Q2 A Q2 A
U CE U CE
I E2 I E1 I E2 I E1
R E2 R E1
U B 0 7V U B 0 7V
I E2 = --------------------------- I E1 ; I E2 = ---------------------------;
R0 R 0 + R E2
I E1 I E2 R E2
U BE1 = U BE2 ; ln ------- - = ln -------
-; I E1 = I E2 ---------;
IS IS R E1
Abb. 6.12 Arbeitspunkteinstellung mit eingeprgtem Emitterstrom; a Stromquelle im Emitterpfad;

b Ersatzstromquelle, Voraussetzung ist eine ausreichend groe Spannung UBB an RE ; c wie b aber mit
Spannungsquelle realisiert durch Spannungsteiler, Voraussetzung ist ein hinreichend groer Quer-
strom Iq ; d Stromquelle durch Hilfspfad, die Emitterstrme sind dann gleich, wenn die Transistoren
identisch sind; e wie d jedoch mit Seriengegenkopplung
Mit der Maschengleichung
(IE IC )(RB + rb ) + IE (re + RE ) UBE = 0; (6.18)
ergibt sich:
1
IE = (UBE + IC (RB + rb )) . (6.19)
RB + r b + r e + R E
RC
A
IC = 0 I E + A I E + I CB0
IB
RB rb
Q
U BE re
IE
RE
Abb. 6.13 Analyse zur Arbeitspunktstabilitt mit eingeprgtem Emitterstrom
Eingesetzt in obige Gleichung wird:

0 (RB + rb ) 0 UBE
IC 1 = ICB0 + A IE(A) + . (6.20)
RB + r b + r e + R E RB + r b + r e + R E
Durch Umformung erhlt man schlielich die gesuchte Arbeitspunktnderung:
RB + rb + re + RE 0 UBE
IC = (ICB0 + A IE(A) ) + .
re + RE + (RB + rb )/(0 + 1) re + RE + (RB + rb )/(0 + 1)
(6.21)
Bei gegebener Beschaltung, bei gegebenem ICB0 , bei gegebenem A und bei gegebenem
UBE erhlt man daraus die nderung des Arbeitspunktes IC . Die Seriengegenkopplung
mit RE vermindert den Einfluss von UBE . Bei hinreichend niederohmigem RB wird der
Einfluss von ICB0 erheblich verringert. Ein Vergleich mit dem Ergebnis bei eingeprgtem
Basisstrom (Gl. 6.16) zeigt eine deutliche Verbesserung.
Eingeprgter Kollektorstrom: Als dritte geeignete Variante werden Schaltungsalterna-

tiven mit quasi eingeprgtem Kollektorstrom betrachtet (siehe Abb. 6.14). ber den
Widerstand RF liegt eine Parallelgegenkopplung vor. In Variante b), c) und d) ist klar,
dass bei grer werdendem Kollektorstrom (verursacht durch z. B. Temperatureinflsse)
die Spannung UCE und damit auch UBE sinkt. Eine verringerte Steuerspannung wirkt der
Erhhung des Stromes entgegen. Um den Einfluss des Basisstromes nicht zu gro werden
zu lassen, darf der Widerstand RF nicht zu hochohmig sein (typisch einige 10 k).
a b c
UB UB
A RF RC RF RC
IC
A A A
U CE UX Q1 IC Uz Q1 IC
A A
U CE U CE
A A U B U X 0 7V A U B U z 0 7V
IC = A I E + I CB0 ; IC ------------------------------------------; IC ----------------------------------------- ;
Q1 RC Q1 RC
d e f
UB
UB
R E2 R E3
UB
Q2 Q3
RC Q2 Q3
RF IX
IX IX
RF
Q1 R0 RF
Q1 R0
0 Q1
R1
0
R1
0
R1
R
U B 0 7V ------F- + 1
R1 IX U B 0 7V R0 ;
IX ------------------------------------------------------;
RC A
I C Q1 I X 0 7V R 1 ;
Abb. 6.14 Arbeitspunkteinstellung mit quasi eingeprgtem Kollektorstrom; a Stromquelle im Kol-

lektorpfad; b Ersatzstromquelle ber quasi konstante Spannung an RC , Voraussetzung ist eine
ausreichend groe Spannung UX und RF nicht zu hochohmig; c wie b aber mit Spannungsquel-
le realisiert durch Zenerdiode; d wie b aber mit Spannungsquelle realisiert durch RF und R1 ; e
Stromquelle durch Hilfspfad, die Emitterstrme sind dann gleich, wenn die Transistoren identisch
sind; f wie e jedoch mit Seriengegenkopplung
6.2.2 Arbeitspunktbestimmung und Arbeitspunktstabilitt
Es wird eine systematische Methode zur Arbeitspunktbestimmung und zur Ermittlung

der Arbeitspunktstabilitt beliebiger Transistorschaltungen eingefhrt und an Beispielen
erlutert. Grundstzlich unterscheidet man zwischen Arbeitspunktsynthese und Arbeits-
punktanalyse. Bei der Arbeitspunktsynthese ist {IC(A) , UCE(A)
} vorgegeben. Es gilt, die
ausgewhlte Schaltung dafr geeignet zu dimensionieren. Bei der Schaltungsanalyse ist
die Dimensionierung vorgegeben. Es ist dann der Arbeitspunkt und dessen Stabilitt zu
bestimmen.
Abb. 6.15 Beispiel zur UB UB

Arbeitspunktanalyse
(DC-Analyse: CE bleibt R3 RC
unbercksichtigt)
RC
R1
Q CE RB
Q 2
UD
RE 1
U BB RE
R2
Schaltungssynthese des Beispiels fr einen bestimmten Arbeitspunkt: Ohne Einschrn-

kung der Allgemeinheit wird als Beispiel die Schaltung nach Abb. 6.12c in modifizierter
Form mit UB = 10 V herausgegriffen. Vorgegeben sei im Beispiel IC(A) = 4 mA. Weiterhin
soll die Spannung an RE etwa 1 V bis 2 V betragen, sie sollte nach Mglichkeit mindestens
10mal grer sein, als die in Serie wirkende temperatur- und exemplarstreuungsbedingte
nderung der Spannung UBE . Der Querstrom sollte mindestens 10mal grer sein als der
grtmgliche Basisstrom. Bei einer minimalen Stromverstrkung von 100 whlt man den
Querstrom mit 1/10 des Kollektorstroms. Daraus erhlt man am Basisknoten eine Span-
nung in Hhe von ca. 2,7 V. Es ergibt sich fr R2 = 6,75 k und fr R1 = 18,25 k. Der
Transistor Q1 zieht damit Strom, er arbeitet somit entweder im Normalbetrieb oder im
Sttigungsbetrieb. Fr den Normalbetrieb muss der Lastkreis so dimensioniert werden,
dass eine ausreichend groe Spannung UCE entsteht.
Bezglich der Dimensionierung des Lastkreises ist darauf zu achten, dass die verfgbare
Versorgungsspannung UB VEE (VEE : Potenzial am Emitter) etwa hlftig zwischen UCE und
dem Lastwiderstand RC aufgeteilt wird. Dabei sollten ca. 0,5 V als Mindestspannung auch
bei grtmglicher Aussteuerung an UCE verbleiben. Unter Anwendung dieser berlegung
erhlt man fr den optimalen Lastwiderstand:
UB VEE 0,5 V
RC, opt = . (6.22)
2 IC(A)
Zur systematischen Arbeitspunktanalyse (DC-Analyse): Ist die Dimensionierung der

Schaltung bekannt, so kann eine Analyse des Arbeitspunktes vorgenommen werden. All-
gemein ist dafr eine Netzwerkgleichung nach dem Schema IC = f (UBE ) zu bilden. Dies
kann eine Maschengleichung oder eine Knotenpunktgleichung der gegebenen Beschaltung
sein. Wesentlich ist, dass dabei allgemein nur Steuerspannungen UBE der Transistoren
auftauchen (kein UCE und kein UCB ).
In dem Beispiel (Abb. 6.15) kann der Basisspannungsteiler mit R1 zu einer Ersatzspan-
nungsquelle UBB mit Innenwiderstand RB zusammengefasst werden. Fr die Ersatzquelle
gilt:
UB UD
UBB = R2 + UD ; RB = R1 + R2 ||R3 . (6.23)
R3 + R 2
IC bertragungskennlinie
I C = I S exp U BE U T
U BB o o
--------------------
- 100 C 25 C
RB RE
------- + -------
B A A
A
IC Arbeitsgerade des Eingangskreises
U BB U BE RB + RE
IC = --------------------------------------------- - I
- + ----------------------------------------------
RB B + RE A R B B + 1 + R E CB0
0
U BB U BE
A
U BE
Abb. 6.16 Graphische Arbeitspunktbestimmung von IC mit Arbeitspunktstabilitt: bertragungs-

kennlinien des Transistors bei 25 C und bei 100 C und Arbeitsgerade des Eingangskreises
Als Netzwerkgleichung bietet sich die Maschengleichung im Eingangskreis an:
UBB = IB RB + UBE + IE RE . (6.24)
Mit den Transistorgleichungen

IC ICB0 IC ICB0
IE = ; IB = ; (6.25)
A A B A
kann IB und IE durch IC ersetzt und damit die Netzwerkgleichung auf die Form von
IC = f (UBE ) gebracht werden:
UBB UBE RB + R E
IC = + ICB0 . (6.26)
(RB /B) + (RE /A) (RB /(B + 1)) + RE
Bei gegebener Dimensionierung ist dies eine Bestimmungsgleichung fr den gesuchten
Arbeitspunkt IC(A) . Diese Gleichung liefert gleichzeitig eine Aussage ber die Stabilitt des
Arbeitspunktes. Bei einer Temperaturerhhung von 25 C auf 100 C verndert sich UBE
von 0,7 V auf 0,55 V; weiterhin verndert sich ICB0 erheblich und es erhht sich B um ca.
40 %. Dabei sollte der Arbeitspunkt mglichst stabil bleiben.
Die eben dargestellte Lsung fr den Arbeitspunkt IC(A) lsst sich auch graphisch ver-
anschaulichen (Abb. 6.16). Bei vernderter Temperatur (oder Exemplarstreuung, oder
Alterung) verschiebt sich die bertragungskennlinie des Transistors. Gleichzeitig verndert
sich aber auch die Arbeitsgerade des Eingangskreises als Ergebnis der Netzwerkgleichung
Gl. 6.26 wegen der nderung von UBE , von B und von ICB0 . Um bei der gegebenen Schal-
tung einen stabilen Arbeitspunkt zu erhalten sollte RB /B mglichst wenig eingehen. Dies
ist um so mehr der Fall, je niederohmiger der Basisspannungsteiler dimensioniert wird.
IC Ausgangskennlinien
U B U RE R C
I B5
U B RC + R E DC-Arbeitsgerade
AC-Arbeitsgerade I B4
A
IC A I B3
I B2
I B1
I CE0
0
0 A U B U RE U B U CE
U CE
Aussteuerbarkeit
Abb. 6.17 Zur Arbeitsgerade des Ausgangskreises im Ausgangskennlinienfeld und zur Aussteuer-
barkeit des Transistors
Weiter sollte in dem Mae wie sich UBE verndert, sich auch UBB ndern. Das heit, der
Basisspannungsteiler sollte einen negativen Temperaturkoeffizienten (realisiert durch die
Diode D im Beispiel von Abb. 6.15) aufweisen. Mit dem Transistor als Diodenstrecke im
Basisteiler erhlt die Arbeitsgerade des Eingangskreises einen entsprechenden Temperatur-
koeffizienten. Der Einfluss von ICB0 ist dann um so geringer, je niederohmiger die Basis mit
RB abgeschlossen wird. Bei hohen Temperaturen kann der Sperrstrom ICB0 Werte bis zu
einigen 100 nA bzw. bis A erreichen. Je kleiner der absolute Arbeitspunktstrom ist, um so
mehr muss auf ICB0 geachtet werden.
(A)
Neben dem Arbeitspunktstrom ist die Spannung UCE zu analysieren. Dazu ist eine
Netzwerkgleichung nach dem Schema IC = f (UCE ) aufzustellen. Im gewhlten Beispiel
lautet diese Gleichung (ICB0 vernachlssigt):
UB UCE
IC = . (6.27)
RC + RE /A
Diese Gleichung stellt die DC-Arbeitsgerade des Ausgangskreises dar. Auch sie kann
graphisch veranschaulicht werden (Abb. 6.17). Daneben gilt es, die AC-Arbeitsgerade
fr nderungen um den Arbeitspunkt zu bestimmen (URE mit geeignet gewhltem
Kondensator CE kurzgeschlossen, siehe Abb. 6.15):
UCE
IC = . (6.28)
RC
Die Spannung UB U RE ist die verfgbare Versorgungsspannung. Die DC-
Gegenkopplungsspannung an RE vermindert die verfgbare Versorgungsspannung. Die
Schaltungsvarianten zur Arbeitspunkteinstellung in Abb. 6.14 weisen diesen Nachteil der
Verminderung der verfgbaren Versorgungsspannung nicht auf.
(A)
Der Arbeitspunkt UCE bestimmt die Aussteuerbarkeit, er sollte mglichst in der
Mitte zwischen der Sttigungsgrenze und der verfgbaren Versorgungsspannung liegen.
IC IC
I C = gm U BE I B5
iC
I B4
A t A I B3
A
IC
I B2
I B1
A
U BE U CE I CE0 U CE
0 A
0 0
U BE U B U RE
U BE u BE u CE
0 0
t t
Abb. 6.18 Arbeitspunkt und Aussteuerung im Arbeitspunkt
Bei der Sttigungsgrenze ist eine mgliche DC-Spannung am Emitter zu bercksich-

tigen. Bei Schaltungen mit einer Seriengegenkopplung im Emitterpfad ergibt sich
die verfgbare Versorgungsspannung aus der Versorgungsspannung vermindert um die
Gegenkopplungsspannung.
Abbildung 6.18 zeigt den Arbeitspunkt eines Bipolartransistors eingetragen in die ber-
tragungskennlinie und in das Ausgangskennlinienfeld. Der Arbeitspunktstrom IC(A) ergibt
sich aus dem Schnittpunkt der Arbeitsgeraden des Eingangskreises (Gl. 6.26) mit der
(A)
bertragungskennlinie. UCE erhlt man aus der Arbeitsgeraden des Ausgangskreises bei
gegebenem Arbeitspunktstrom. Im Bild dargestellt ist die Wirkung der nderung von UBE
bei Anlegen einer Signalspannung. Fr nderungen um den Arbeitspunkt (AC-Analyse)
stellt der Arbeitspunkt gleichsam einen neuen Bezugspunkt (Nullpunkt) dar.
Zur Veranschaulichung der systematischen Vorgehensweise soll eine weitere Schaltung
als Beispiel (Abb. 6.19) herausgegriffen werden; der gewnschte Arbeitspunkt ist: IC(A) =
(A)
4 mA; UCE = 5 V bei UB = 10 V. Bei vorgegebenem Arbeitspunkt ergibt sich fr den
Widerstand RF im Beispiel von Abb. 6.19:
5 V 4 V 0,65 V
RF = = 17,5 k. (6.29)
4 mA/200
Abb. 6.19 Beispiel 10V

Arbeitspunkteinstellung mit
Parallelgegenkopplung RC
RF
2
4V DZ
BCY 58
1
Fr den Widerstand RC erhlt man:

(10 V 5 V)
RC = = 1.25 k. (6.30)
4 mA + (4 mA/200)
Danach erfolgt die Analyse zur Bestimmung der Arbeitspunktstabilitt. Bei gegebe-
ner Dimensionierung erhlt man als Netzwerkgleichung gem IC = f (UBE ) aus der
Maschengleichung 1):
10 V = RC (IC + IB ) + RF IB + 4 V + UBE ; (6.31)
Daraus ergibt sich die Arbeitsgerade des Eingangskreises:

10 V 4 V UBE ( R C + RF
IC = + ICB0 A . (6.32)
RC /A + RF /B RC /A + RF /B
Sie weist eine hnliche Form auf, wie im vorigen Beispiel. Ist die nderung von UBE , die
nderung von B und die von ICB0 bekannt, so kann der genderte Arbeitspunkt bestimmt
werden. Damit erhlt man eine Aussage ber die Arbeitspunktstabilitt. Um den Einfluss
von nderungen der Stromverstrkung zu verringern, sollte RF /B < RC sein. Diese Ma-
nahme wirkt sich auch gnstig auf die Verminderung des ICB0 Einflusses aus. Eine nderung
von UBE ist dann vernachlssigbar, wenn UB U Z > 2V ist.
(A)
Zur Bestimmung von UCE wird ebenfalls eine Netzwerkgleichung gem IC = f (UCE )
gebildet.
10 V = RC (IC + IB ) + UCE ; (6.33)
Daraus erhlt man die Arbeitsgerade des Ausgangskreises:

10 V UCE
IC = + ICB0 . (6.34)
RC /A
Verallgemeinerung: Die Vorgehensweise zur Arbeitspunktanalyse von Schaltungen kann

nunmehr verallgemeinert werden. Anhand eines ausgewhlten Beispiels wird die prinzi-
pielle Vorgehensweise verdeutlicht. Gegeben sei folgende Schaltung (Abb. 6.20), sie stellt
einen optischen Empfnger dar mit der Photodiode D1. Ohne Ansteuerung zieht die
Abb. 6.20 Beispiel optische 12V 12V 12V

Empfngerschaltung
D1 2.2k 1.6k
Q2
Q1
1
2
4k
C
500 800
Photodiode den Dunkelstrom (Sperrstrom). Die Schaltung enthlt zwei Transistoren, die
DC-gekoppelt sind. Deren Arbeitspunkte beeinflussen sich gegenseitig.
(A) (A)
Zur Bestimmung der Arbeitspunktstrme IC,Q1 und IC,Q2 mssen zwei unabhngige
Netzwerkgleichungen nach dem Schema:
IC,Q1 = f1 (UBE,Q1 , UBE,Q2 );
IC,Q2 = f2 (UBE,Q1 , UBE,Q2 ); (6.35)
gebildet werden. Bei n DC-gekoppelten Transistoren sind n unabhngige Netzwerkglei-

chungen als Funktion der Steuerspannungen zu bilden. Dabei darf keine Spannung
ber einer gesperrten Diodenstrecke auftauchen. Im Allgemeinen sind diese Netzwerk-
gleichungen verkoppelt. Im konkreten Beispiel erhlt man fr die im Bild skizzierten Ma-
schen folgende Netzwerkgleichungen (unter Bercksichtigung von Richtungspfeilen fr
Strme):
(IE,Q2 IB,Q1) 800 = IB,Q1 4 k + UBE,Q1 + IE,Q1 500 ;
12 V = (IC,Q1 + IB,Q2) 2,2 k + UBE,Q2 + (IE,Q2 IB,Q1) 800 . (6.36)
Mit den bekannten Transistorgleichungen ergibt sich daraus:

IC,Q2 ICB0,Q2 IC,Q1 ICB0,Q1
+ 800
AQ 2 A Q2 BQ 1 AQ 1

= 4 k + UBE,Q1 + 500 ;
BQ 1 AQ 1 AQ 1 AQ 1

IC,Q2 ICB0,Q2
12 V = IC,Q1 + 2.2 k + UBE,Q2
BQ2 AQ 2

+ + 800 . (6.37)
AQ 2 AQ 2 BQ 1 AQ 1
Abb. 6.21 Beispiel fr eine UB

Arbeitspunkteinstellung nach 0
Abb. 6.14e 0 7V
Q2 Q3
IE Q2 IC Q3 IE Q2
RF
R0
Q1 IC Q1
0 7V 1 + R F R1
0
R1
Experiment 6.2-1: OptischerEmpf_AP
Bei bekannter Dimensionierung der Schaltung stellen diese zwei Gleichungen Bestim-
(A) (A)
mungsgleichungen fr die gesuchten Arbeitspunkte IC,Q1 und IC,Q2 dar. Aus diesen
Gleichungen lsst sich auch eine Aussage ber die Arbeitspunktstabilitt treffen. Zur Verein-
fachung werden Vernachlssigungen eingefhrt. Die Vernachlssigung von IB,Q1 ist zulssig,
wenn IC,Q1 /IC,Q2 < 10; mit B > 100 ist dann IB,Q1 /IE,Q2 < 0,1, sowie unter Vernachls-
sigung von ICB0 (bei Normaltemperatur ist ICB0 etwa nA) vereinfachen sich die obigen
Gleichungen erheblich:
IC,Q1
IC,Q2 800 = 4 k + UBE,Q1 + IC,Q1 500 ;
BQ1
12 V = IC,Q1 2.2 k + UBE,Q2 + IC,Q2 800 . (6.38)
Mit UBE = 0,7 V ergeben sich fr das Beispiel die Arbeitspunkte IC,Q1 = 3,9 mA; IC,Q2 =
3,5 mA. Das Simulationsergebnis des Experiments besttigt dieses Ergebnis.
Die verallgemeinerte Vorgehensweise zur Arbeitspunktanalyse von Schaltungen soll
nun an dem Beispiel nach Abb. 6.14 Variante e) dargestellt werden (siehe Abb. 6.21).
(A) (A) (A)
Zur Bestimmung der Arbeitspunktstrme IC,Q1 , IC,Q2 und IC,Q3 mssen drei unabhngige
Netzwerkgleichungen nach dem Schema:
IC,Q1 = f1 (UBE,Q1 , UBE,Q2 , UBE,Q3 );
IC,Q2 = f2 (UBE,Q1 , UBE,Q2 , UBE,Q3 );
IC,Q3 = f2 (UBE,Q1 , UBE,Q2 , UBE,Q3 ); (6.39)
gebildet werden. Im konkreten Beispiel lassen sich mit Bercksichtigung der einschrnken-
den Bedingung, dass nur Steuerspannungen auftauchen drfen, zwei Maschengleichungen
und eine Knotenpunktgleichung formulieren:
UB = IE,Q2 R0 + UBE,Q2 ;
UBE,Q2 = UBE,Q3 ;
IC,Q3 = IC,Q1 + UBE,Q1 /R1. (6.40)
Die zweite Netzwerkgleichung lsst sich mit der Gleichung in Abb. 3.28a auch in anderer
Form darstellen:
" # " #
UT,Q2 ln IE,Q2 /IS,Q2 = UT,Q3 ln IE,Q3 /IS,Q3 . (6.41)
Sind Q2 und Q3 gepaart (IS,Q2 = IS,Q3 ), d.h. gleiche Transportsttigungssperrstme und

weisen sie gleiche Temperatur auf, so sind deren Arbeitspunkte gleich. Damit stellen die obi-
gen Gleichungen die gewnschten Bestimmungsgleichungen der gesuchten Arbeitspunkte
dar.
6.3 Wichtige Funktionsprimitive mit BJTs
Ein wesentliches Grundkonzept in der Schaltungsentwicklung ist die Kenntnis der Ei-
genschaften von Funktionsprimitiven fr Funktionsschaltungen. Der Entwickler whlt
Schaltungen aufgrund von bekannten Eigenschaften aus. Es geht darum, das Wissen
um die wesentlichen Eigenschaften wichtiger, immer wiederkehrender Teilschaltungen
aufzubereiten.
6.3.1 RC-Verstrker in Emittergrundschaltung
Als erstes wird ein Transistorverstrker mit Ansteuerung an der Basis und Ausgang am
Kollektor betrachtet (Emittergrundschaltung). Es geht um die Abschtzung des bertra-
gungsverhaltens und der Schnittstelleneigenschaften am Eingang und am Ausgang. Der
RC-Verstrker mge an der Basis von Q1 in einem vorgegebenen Arbeitspunkt mit dem
Eingangssignal U1 angesteuert werden.
Das Ausgangssignal U2 wird am Kollektor abgenommen und wirkt auf die nachfolgende
Schnittstelle am Knoten 2 um 180 phasenverschoben. Die Phasendrehung um 180 ist
durch die Zhlpfeilwahl in Abb. 6.22 bereits bercksichtigt
DC-Analyse: Als erste Manahme fr die Dimensionierung einer Schaltung ist der Ar-
beitspunkt der aktiven Elemente geeignet zu whlen. Im Beispiel von Abb. 6.22 soll der
(A)
Arbeitspunktstrom des Transistors IC,Q1 = 2 mA betragen. Mit dem Arbeitspunkt werden
wesentliche Eigenschaften der Schaltung bereits festgelegt.
6.3 Wichtige Funktionsprimitive mit BJTs 303
Abb. 6.22 RC-Verstrker mit 10V

Ansteuerung an der Basis und
Signalausgang am Kollektor R1 RC
C2 2
Q1
1 C1
U2 RL
CE
U1
R2 RE
Abb. 6.23 Zu den Vorgaben 10V

der DC-Analyse
R1 RC
IB
Q1
Iq 10 I B max
R2 R E U RE 1 5V
1. Schritt: Bei der hier vorliegenden Schaltungsvariante zur Einstellung des Arbeitspunktes
sollte URE mindestens 1,5 V (noch besser 2 V) sein, um an RE eine feste Spannung
einzuprgen. Die zu U RE in Serie liegende Spannung UBE,Q1 wrde sich bei T = 75
um 0,15 V ndern, URE sollte mindestens 10mal grer sein, als die grtmgliche
nderung von UBE . Es wird URE = 2 V gewhlt, damit ist RE = 1 k. Abbildung 6.23
zeigt die DC-Ersatzanordnung.
2. Schritt: Der Querstrom Iq sollte mindestens 10mal grer sein, als der grtmgliche
Basisstrom. Bei einer angenommenen Worst-Case-Stromverstrkung von B = 100 wird
Iq 0,2 mA. Damit ergibt sich fr R1 + R2 = 50 k; gewhlt wird R2 = 13,5 k und
R1 = 36,5 k.
3. Schritt: Die Spannung UCE sollte bei grtmglicher Aussteuerung mindestens 0,5 V
(besser: 1 V) sein, um die Kollektor-Basis Diode hinreichend zu sperren. Im Beispiel
betrgt die verfgbare Versorgungsspannung 8 V. Die verfgbare Versorgungsspannung
ist die Versorgungsspannung (10 V) vermindert um den Spannungsabfall an RE . Ab-
zglich der geforderten Mindestspannung fr UCE verbleiben 7 V. Fr eine optimale
Aufteilung der Spannung (7 V) zwischen dem Widerstand RC und dem Transistor
wird eine hlftige Aufteilung gewhlt. Daraus ergibt sich fr URC im Arbeitspunkt ei-
ne Spannung von 3,5 V und somit erhlt man fr den Widerstand im Kollektorpfad
RC = 3,5 V/2 mA = 1,8 k.
0 150;
A
IC = 2mA RL U2
Q1: r e = 13 ;
A
U CE = 3 5V rc rb 500 ;
gm U x
rb
1 rc 1M ;
ro
Ux
VA 75V ;
R1 R2 V
U1 0 + 1 re ro r e -------A- 40k ;
UT
gm 1 13 ;
Abb. 6.24 AC-Analyse bei mittleren Frequenzen mit Modellparametern fr den Bipolartransistor
als spannungsgesteuerte Stromquelle
AC-Analyse bei mittleren Frequenzen: Im mittleren Frequenzbereich soll die Impedanz

der Kondensatoren C1, C2 und CE niederohmig sein, es mge gelten:
1 1 1
R1 ||R2 ||{rb + (0 + 1)re }; RL ; RE . (6.42)
C1 C2 CE
Das heit die Koppelkapazitten und Abblockkapazitten stellen im Betriebsfrequenzbe-
reich einen Kurzschluss dar. Sie sind entsprechend des Betriebsfrequenzbereichs geeignet
zu whlen. Der wirksame Lastwiderstand RL ist im Beispiel gleich dem ueren Lastwider-
stand RL parallel zum Kollektorwiderstand RC (wirksamer Lastwiderstand RL = RL ||RC ).
Unter den gegebenen Voraussetzungen arbeitet der Transistor als spannungsgesteuerte
Stromquelle. Es ergibt sich das AC-Ersatzschaltbild in Abb. 6.24.
Einschrnkend soll weiterhin bei mittleren Frequenzen rc und ro gelten.
Unter den gegebenen Voraussetzungen lsst sich fr die Verstrkung und fr den Eingangs-
widerstand nach Abb. 6.24 mit den dort angegebenen Parametern folgende Abschtzung
vornehmen:
U2 1,8 k U (0 + 1)re 2 k
= gm RL = = 140; x = = = 0,8;
Ux 13 U1 rb + (0 + 1)re 2,5 k
U2 U U (6.43)
= 2 x 110;
U1 Ux U1
Z11 = R1 ||R2 ||{rb + (0 + 1)re } 2 k.
AC-Analyse im unteren Frequenzbereich: Bei tiefen Frequenzen geht die Wirkung der
Abblockkapazitt CE verloren. Der Bipolartransistor ist seriengegengekoppelt. Wenn
1/(CE ) RE ist, so wirkt RE als Seriengegenkopplung. Ohne Bercksichtigung des
Early-Widerstandes r0 erhlt man das in Abb. 6.25 skizzierte Ersatzschaltbild.
Abb. 6.25 AC-Analyse im

unteren Frequenzbereich: (Q:
RL U2
seriengegengekoppelt)
rc
rb Gm U x
0 + 1 re
U1 R1 R2 U x
0 + 1 RE
Mit der vereinfachenden Annahme von rc und ro ergibt sich aus der
Ersatzanordnung in Abb. 6.25 folgende Abschtzung:
U2 0 1
= Gm RL ; Gm = = ;
Ux re + R E 1 k
U2 1800
= = 1,8; (6.44)
Ux 1000
Z11 = R1 ||R2 ||{rb + (0 + 1)(re + RE )} 10 k.
Aufgrund der Seriengegenkopplung ist die Verstrkung deutlich vermindert, bei

erhhtem Eingangswiderstand.
AC-Analyse bei hheren Frequenzen: Im oberen Frequenzbereich beginnen die parasi-

tren Einflsse zu wirken (AC-Ersatzanordnung in Abb. 6.26). Ab ca. MHz macht sich die
Sperrschichtkapazitt Cc bemerkbar. Die Steuerspannung U x wird zunehmend aufgrund
RL U2
Zx Cc
rb gm U x
1
C b'e
A
Cc 4 pF = f U CE ;
0 + 1 re 1 -
U1 R1 R2 C b'e --------------- 70 pF ;
re T
Ux
rb 570 ;
Abb. 6.26 AC-Analyse bei hheren Frequenzen mit Angabe der parasitren Einflsse
NAME Q_Q1
MODEL Q2N2222-X
IB 1.16E-05
IC 1.91E-03
VBE 6.67E-01
VBC -4.41E+00
VCE 5.08E+00
BETADC 1.65E+02
GM 7.33E-02
RPI 2.46E+03
RX 5.00E+02
RO 4.11E+04
CBE 6.69E-11
CBC 3.78E-12
CJS 0.00E+00
BETAAC 1.80E+02
CBX 0.00E+00
FT 1.65E+08
Experiment 6.3-1: Emitter1sch AC-Analyse und Noise-Analyse
Abb. 6.27 Schematic des Simulationsbeispiels mit Modellparametersatz aus .out von PSpice gltig
fr den gegebenen Arbeitspunkt
der Diffusionskapazitt Cb e und der an der inneren Basis wirksamen Miller-Kapazitt
Cc (1 + gm RL ) kurzgeschlossen:
1 1
Zx = ||(0 + 1)re || . (6.45)
Cc (1 + gm RL ) Cb e
Daraus ergibt sich ein Tiefpassverhalten von U 1 nach U x . Bei hheren Frequenzen wird
Z11 rb . In Hochfrequenzanwendungen muss rb niederohmig gehalten werden, nur
dann kommt die auf den Eingang umgerechnete Sperrschichtkapazitt (Miller-Kapazitt)
weniger zum Tragen. Am Ausgang ist die Sperrschichtkapazitt Cc untransformiert als
Lastkapazitt wirksam. Es ergibt sich ein zustzliches Tiefpassverhalten mit:
1
U 2 /U x = gm RL . (6.46)
1 + jCc RL
Bei einem Lastwiderstand von 2 k und einer angenommenen Sperrschichtkapazitt
von 4 pF erhlt man im gewhlten Beispiel daraus eine Eckfrequenz von ca. 20 MHz.
Die Sperrschichtkapazitt erzeugt am Ausgang mit dem Lastkreis und die transformierte
Sperrschichtkapazitt am Eingang mit dem Basisbahnwiderstand ein Tiefpassverhalten. In
den nachstehenden Simulationsergebnissen (Abb. 6.28) sind die oben angegebenen Ab-
schtzungen eingetragen. Zum einen zeigt das Ergebnis, dass die Abschtzwerte recht gut
mit genaueren Berechnungen bereinstimmen. Sie bringen ein tieferes Verstndnis dafr,
wie und wodurch der Frequenzverlauf so zustandekommt. Fr die Abschtzung der oberen
Eckfrequenz bentigt man die Miller-Kapazitt, sie betrgt etwa 4 pF (1 + Vinnen )
550 pF. Die innere Verstrkung ist etwa vinnen gm RL 140. Mit der Diffusionskapazitt
ergibt sich eine Gesamtkapazitt von ca. 600 pF, wirksam an der inneren Basis gegen das
Bezugspotenzial. Der Basisbahnwiderstand rb sei im Beispiel 500 .
Als nchstes wird die Wirkung der Sperrschichtkapazitt Cc genauer betrachtet. Vern-
dert man den, die Sperrschichtkapazitt charakterisierenden Parameter CJC im Transistor-
modell, so verndert sich die obere Eckfrequenz (Abb. 6.29). Das Experiment zeigt, dass
200
100
U2 U1 gm RL 0 8 = 110
10
Gm RL = 1 8
1 600pF 500
1,0
1 1 6 F 1k
200m
Abb. 6.28 Spannungs-verstrkung der Emittergrundschaltung mit Abschtzwerten
200
100
CJC=0,1p
U2 U1
CJC=1p
10
CJC=10p
1,0
200m
Abb. 6.29 Frequenzgang der Spannungsverstrkung mit CJC als Parameter
die Bandbreite eines Verstrkerelementes ganz wesentlich durch die Sperrschichtkapazitt

der Kollektor-Basis Diode bestimmt wird.
Der Eingangswiderstand (ohne R1 und R2) ist bei mittleren Frequenzen gegeben durch
rb +(0 +1)re . Bei tiefen Frequenzen wirkt R3 bzw. RE als Seriengegenkopplung, man erhlt
damit einen Eingangswiderstand mit dem Abschtzwert von ca. rb + (0 + 1)(re + RE ). Bei
hheren Frequenzen verbleibt nur noch der Basisbahnwiderstand rb als Eingangswiderstand
(Abb. 6.30).
1,0M
0 +1 1k = 150k
100k
Zx
10k
0 +1 13 + 500 = 2 5k
CJC=0,1p
1,0k
CJC=10p
r b = 500
100
Abb. 6.30 Eingangswiderstand (ohne R1 und R2) der Emittergrundschaltung mit Abschtzwerten
Abb. 6.31 Messschaltung zur

Bestimmung des
Ausgangswiderstands
Experiment 6.3-2: Emitter1sch_out
Fr die Bestimmung des Ausgangswiderstands ist eine besondere Messschaltung erfor-

derlich (Abb. 6.31). Sie muss bei ausgeschalteter Signalspannung am Eingang so ausgelegt
werden, dass der gegebene Arbeitspunkt nicht verndert wird. Der Signalspannung an
Knoten 2 wird ein DC-Wert von 7 V berlagert.
Bei tiefen Frequenzen wirkt die Seriengegenkopplung, die den Innenwiderstand am Aus-
gang hochohmiger macht, bei mittleren Frequenzen ist der Ausgangswiderstand etwa gleich
dem Early-Widerstand ro . Bereits oberhalb einigen 100 kHz wird im Beispiel der Innen-
widerstand der spannungsgesteuerten Stromquelle zunehmend niederohmiger als ro . Bei
einem Lastwiderstand von ca. 1,8 k ist dann der Innenwiderstand der Stromquelle nicht
mehr vernachlssigbar. Der zunehmend niederohmige Innenwiderstand vermindert dann
10M
r0 1 + g m 1k = 3M
1,0M
Z 22'
100k r0 40k
10k
RB = 10
RL 1 8k
100
1,0k
500
100
Abb. 6.32 Ausgangs-widerstand bei der Emittergrundschaltung mit RB als Parameter
die Verstrkung des Verstrkerelementes. Abbildung 6.32 zeigt das Ergebnis des wirksamen
Innenwiderstandes am Ausgang des Transistors mit den Abschtzwerten. Je niederoh-
miger der Basisbahnwiderstand rb ist, um so hochohmiger ist der Innenwiderstand der
Stromquelle ber einen greren Frequenzbereich am Ausgang des Transistors.
Rauschanalyse: Ermglicht man im Simulation Profile des Experiments 6.3-1 der Schal-
tung von Abb. 6.27 die Rauschanalyse, so erhlt man im Ergebnis die quivalente spektrale
Rauschspannung am Ausgang (V(ONOISE)) und die auf den Eingang umgerechnete
wirksame spektrale Rauschspannung (V(INOISE)). Die Rauschzahl F bei einer bestimm-
ten Frequenz (z. B. bei f = 10 kHz) ergibt sich mit RG = R1||R2 = 10 k und mit der
entsprechenden quivalenten spektralen Rauschspannung V(INOISE) am Eingang aus:
V (INOISE)2
F= . (6.47)
4 k T RG
Das logarithmische Ma der Rauschzahl in dB ist 10logF. Abbildung 6.33 zeigt das Ergebnis
der Rauschanalyse der Schaltung in Abb. 6.27.
Zusammenfassung: Bei Ansteuerung an der Basis ergibt sich im mittleren Frequenzbe-

reich ein mittel-hochohmiger Eingangswiderstand mit (0 + 1) re + rb . Die innere
Verstrkung betrgt etwa gm RL . Der Transistor arbeitet am Ausgang als spannungsge-
steuerte Stromquelle. Der Innenwiderstand der Stromquelle am Ausgang des Transistors
ist nherungsweise durch den Early-Widerstand ro gegeben, wenn die steuernde Quelle
hinreichend niederohmig ist. Bei hheren Frequenzen vermindert sich die Verstrkung im
wesentlichen aufgrund des Einflusses der Sperrschichtkapazitt Cc . Sie macht sich um so
mehr bemerkbar, je hochohmiger der Bahnwiderstand rb ist.
1,0 V
V ONOISE
100nV
10nV
V INOISE
1,0nV
Abb. 6.33 quivalente spektrale Rauschspannung am Ausgang (V(ONOISE)) und wirksame

quivalente spektrale Rauschspannung (V(INOISE)) am Eingang der Verstrkerschaltung nach
Abb. 6.27
6.3.2 RC-Verstrker in Basisgrundschaltung
Eingehend behandelt werden Verstrkerelemente in Basisgrundschaltung (Abb. 6.34)

und deren Unterschiede zur Emittergrundschaltung (Abb. 6.22). Die Ansteuerung des
RC-Verstrkers erfolgt im Arbeitspunkt am Emitter von Q1 mit U1 . Das Ausgangssignal
U2 wird am Kollektor abgenommen. Fr die DC-Analyse hat sich gegenber dem Beispiel
in Abb. 6.22 nichts gendert. Es gelten dieselben berlegungen wie im vorhergehenden
Abschnitt.
AC-Analyse bei mittleren Frequenzen: Bei mittleren Frequenzen stellen wiederum die
Koppelkapazitten und Abblockkapazitten einen Kurzschluss dar. Im Betriebsfrequenz-
bereich mit 1/(C3 ) R1 ||R2 und 1/(C1 ) |Z x | erhlt man das AC-Ersatzschaltbild in
Abb. 6.35.
Bezglich der Verstrkung und des Eingangswiderstands ergeben sich fr die Basis-
grundschaltung die nachstehenden Abschtzungen. Grundstzlich ist nherungsweise:
U 1 I e re + I b rb = I e (re + rb /(0 + 1)). (6.48)
Damit wirkt der Basisbahnwiderstand umgerechnet auf den Eingang mit rb /(0 +1). Wegen
des hohen Eingangsstroms Ie muss der Wert des Basisbahnwiderstands um 1/(0 + 1)
reduziert werden, um den gleichen Spannungswert am Bahnwiderstand zu erhalten.
Es ergibt sich dieselbe Verstrkung wie bei der Emittergrundschaltung. Allerdings ist
der Eingangswiderstand deutlich niederohmiger (siehe Abb. 6.40). Die Signalquelle am
Abb. 6.34 RC-Verstrker mit

10V
Ansteuerung am Emitter:
Basisgrundschaltung R1 RC
C2 2
C3 Q1
RL U 2
C1
1
R2 RE U1

bei Speisung am Emitter
Basisgrundschaltung RL U2
2
Ie gm U x
--------------
-
0+1
Ie Zx
rb re
1
Ux
RE U1
Eingang wird somit erheblich strker belastet.
U2 1,8 k Ux re
= gm RL 140; = ; (6.49)
Ux 13 k U1 re + rb /(0 + 1)
rb
Z x = re + 18 .
(0 + 1)
AC-Analyse bei hheren Frequenzen: Die Diffusionskapazitt Cb e schliet zunehmend

bei hheren Frequenzen U b e kurz, so dass von U 1 nach U x ein Tiefpassverhalten gegeben
ist. Abbildung 6.36 zeigt das AC-Ersatzschaltbild bei hheren Frequenzen.
Am Ausgang ist ebenfalls ein Tiefpassverhalten gegeben, es gilt:
U2 1
= gm RL . (6.50)
Ux 1 + jCc RL
Der Miller-Effekt bei der Emitterschaltung gegeben durch Cc (1 + gm RL ) macht

sich hier in der Weise wie bei Ansteuerung an der Basis nicht bemerkbar, da die
Eingangsspannung im Wesentlichen an re ||1/jCb e abfllt (bei niederohmigem Quellwi-
derstand). Insofern sollte das Verstrkerelement ein breitbandigeres Verhalten aufweisen.
Abb. 6.36 AC-Analyse bei

hheren Frequenzen
Basisgrundschaltung RL U2
gm U x
2
rb Cc
C b'e
re RG
1
Ux
RE U 1 U0
Abb. 6.37 Messschaltung fr

Ansteuerung an Emitter
Basisschaltung
Experiment 6.3-3: Basis1sch
Allerdings verndert sich der Innenwiderstand am Ausgang bei sehr niederohmiger An-
kopplung der Signalquelle am Emitter nicht gegenber der Darstellung des Ergebnisses in
Abb. 6.32. Der Frequenzgang des wirksamen Innenwiderstandes am Ausgang des Tran-
sistors (siehe Abb. 6.42) bestimmt auch hier im wesentlichen den Frequenzgang der
Verstrkung bei hheren Frequenzen. Der wirksame Innenwiderstand am Ausgang sollte
deutlich hochohmiger sein, als der Lastwiderstand.
Ein Quellwiderstand RG wirkt hinsichtlich des Innenwiderstandes am Ausgang als Seri-
engegenkopplung (siehe seriengegengekoppelter Transistor). Bei niederohmiger innerer
Basis (rb klein), wobei (rb /(0 + 1) niederohmig gegenber re ||(1/jCb e + RG ) sein soll und
zustzlich aufgrund der Seriengegenkopplung am Emitter mit dem Quellwiderstand RG
der Signalquelle wird der Frequenzgang des Innenwiderstandes am Ausgang breitbandiger
hochohmig. Ist der Basisbahnwiderstand rb hinreichend niederohmig, wie im Original-
modell des Transistors Q2N2222 gegeben, so ergibt sich eine signifikant hhere Bandbreite
des Verstrkungsfrequenzgangs. Abbildung 6.38 zeigt den Verstrkungsfrequenzgang der
Basisschaltung bei niederohmigem Bahnwiderstand (rb = 10 ) und mit der Sperrschicht-
kapazitt CJC als Parameter. In Abb. 6.39 ist der Verstrkungsfrequenzgang dargestellt mit
dem Bahnwiderstand rb als Parameter.
1.0k
U2 U1 CJC = 0 1p
100
1p
gm RL = 140
10p
10
1,0
100m
100Hz 10kHz 1,0MHz 100MHz
Abb. 6.38 Basisgrundschaltung Frequenzgang der Spannungsverstrkung mit dem Originalm-

odell Q2N2222 mit rb = 10 und CJC als Parameter, Testschaltung Abb. 6.37
1,0k
U2 U1
100
gm RL = 140 RB = 10
100
10
500
1,0
100m
Abb. 6.39 Basisgrundschaltung Frequenzgang der Spannungsverstrkung mit dem Originalm-

odell Q2N2222 mit CJC = 7,3 pF und RB als Parameter, Testschaltung Abb. 6.37
Zusammenfassung: Bei Ansteuerung am Emitter ergibt sich ein niederohmiger Eingangs-

widerstand mit re +rb /(0 +1). Die Verstrkung betrgt etwa gm RL . Der Transistor arbeitet
am Ausgang als spannungsgesteuerte Stromquelle. Der Innenwiderstand der Stromquelle
ist bei mittleren Frequenzen nherungsweise durch den Early-Widerstand ro unter Be-
1,0k
RB = 500
300
100
100
Zx
30
re + rb +1
10
10
Abb. 6.40 Basisgrundschaltung Frequenzgang des Eingangswiderstands bei Ansteuerung am

Emitter mit dem Originalmodell Q2N2222 und RB als Parameter
Experiment 6.3-4: Basis1sch_out Untersuchung des Innenwiderstands

am Ausgang der Basisschaltung.
Abb. 6.41 Testanordnung fr die Ermittlung des Innenwiderstands am Ausgang der Basisschaltung
rcksichtigung der Seriengegenkopplung durch den Innenwiderstand RG der Signalquelle

gegeben. Bei hheren Frequenzen macht sich die Sperrschichtkapazitt Cc am Ausgang
durch ein Tiefpassverhalten bemerkbar.
Innenwiderstand am Ausgang: Nach Untersuchung des Verstrkungsfrequenzgangs und

des Eingangswiderstands soll nunmehr der Innenwiderstand am Ausgang der Verstrkerstu-
fe in Basisschaltung nher betrachtet werden, bei einem angenommenen Quellwiderstand
RG = 20 der Signalquelle (Testanordnung in Abb. 6.41). Der Quellwiderstand RG der
10M
r0 1 + g m 1k 3M
1,0M
Z 22'
r0 1 + g m 20 100k
100k
RB = 10
100
500
10k
RL 1 8k
1,0k
100
Abb. 6.42 Basisschaltung Innenwiderstand am Ausgang mit RB als Parameter bei einem
Innenwiderstand der Signalquelle mit RG = 20
Signalquelle wirkt dabei als Seriengegenkopplung, er macht den Innenwiderstand der

Stromquelle des Transistors am Ausgang hochohmiger. In Abb. 6.42 ist zum Vergleich
der Ausgangswiderstandswert (hier: 1,8 k) eingetragen. Die Eckfrequenz der Ausgangs-
spannung wird erreicht, wenn der kapazitive Innenwiderstand gleich dem Lastwiderstand
(im Beispiel von Abb. 6.37: 1,8 k) ist. Mit zunehmend niederohmigem Bahnwiderstand
wird der Innenwiderstand am Ausgang breitbandig hochohmiger.
Zusammenfassung: Der Ausgangswiderstand der Basisschaltung (Innenwiderstand am

Ausgang) unterscheidet sich von dem von der Emitterschaltung nur dahingehend, dass bei
der Basisschaltung der Generatorwiderstand der steuernden Signalquelle als Seriengegen-
kopplung wirkt, was den Ausgangswiderstand breitbandiger hochohmiger macht.
6.3.3 Emitterfolger
Emitterfolger wirken als Impedanztransformator bzw. als Leistungsverstrker mit Span-

nungsverstrkung in der Grenordnung von 1. Beim Emitterfolger wird das Signal U1 an
der Basis von Q1 im vorgegebenen Arbeitspunkt eingekoppelt. Die Auskopplung des Aus-
gangssignals U2 erfolgt am Emitter. Auch hier ndert sich betreffs der DC-Analyse nichts
gegenber der Schaltung in Abb. 6.22. Das Ergebnis der DC-Analyse kann vom ersten
Abschnitt bernommen werden.
AC-Analyse bei mittleren Frequenzen: Im mittleren Frequenzbereich stellen die Koppel-

kapazitten C1 und C2 wiederum einen Kurzschluss dar. Mit der Nherung 1/(C1 )
Abb. 6.43 Kollektorgrund- 10V

schaltung Emitter-Folger
R1
C1 Q1
1
CE
2
U1
R2 RE RL U2

fr den Emitterfolger rc
Gm U x
1 rb
U1 Ux 0 + 1 re
RE RL 0 +1
R1 ||R2 ||{rb + (0 + 1)(re + RE ||RL )}, sowie 1/(C2 ) RL erhlt man folgende Ab-
schtzergebnisse fr die Spannungsverstrkung, fr den Eingangswiderstand und fr den
Innenwiderstand am Ausgang.
U2 (0 + 1)(RE ||RL )
= 1;
U1 rb + (0 + 1)(re + RE ||RL )
Z 11 = rb + (0 + 1)(re + RE ||RL );
rb
Z 22 re + . (6.51)
(0 + 1)
Mit Bercksichtigung des in Abb. 6.43 nicht skizzierten Innenwiderstandes RG der

steuernden Quelle bestimmt sich der Innenwiderstand am Ausgang wie folgt:
(rb + R1 ||R2 ||RG )

Z 22 = re + . (6.52)
(0 + 1)
Ohne Bercksichtigung des Early-Widerstandes ro liegt dem Emitterfolger die in Abb. 6.44
skizzierte Ersatzanordnung zugrunde. Deutlich zeigt sich dabei die Hochohmigkeit des
Eingangskreises (vergl. Abb. 6.46 unten).
Experiment 6.3-5: Kollektor1sch AC-Analyse mit dem Simulation

Profile AC zur Bestimmung von Verstrkung und Eingangswiderstand;
TR-Analyse mit dem Simulation Profile TR zur Transientenanalyse der
Aussteuerbarkeit.
Experiment 6.3-6: Kollektor1sch_out AC-Analyse mit dem Simulation

Profile AC zur Bestimmung des Ausgangswiderstands.
Abb. 6.45 Testschaltung fr Emitterfolger
1,0
U2 U1
100m
1,0M
0 +1 1k 180k
Z 11'
10k
0 +1 113 + 500 20k
100
Abb. 6.46 Verstrkungsfrequenzgang und Eingangswiderstand des Emitterfolgers, Testanordnung

in Abb. 6.45
Der Emitterfolger soll im Frequenzbereich und im Zeitbereich untersucht wer-

den. Die zugrundeliegende Testschaltung zeigt Abb. 6.45. Das Ergebnis bezglich des
bertragungsverhaltens und des Eingangswiderstands ist in Abb. 6.46 dargestellt. Die
getroffenen Abschtzwerte werden gut besttigt. Das Aussteuerverhalten im Zeitbereich
1,0k
300
100
Z 22'
rb + R1 R2 RG
30 r e + ---------------------------------------------- 16
0+1
10
Abb. 6.47 Ausgangswiderstand des Emitterfolgers, Experiment 6.3-6
Abb. 6.48 Zur maximalen

10V
Aussteuerbarkeit des
Emitterfolgers R1
C1 Q1
1
CE
IE = 0 2
u1
R2 UR RL
E RE u2 max
zeigt Abb. 6.49. Darauf wird noch nher eingegangen. In einem weiteren Experiment
erfolgt die Ermittlung des Innenwiderstandes am Ausgang des Emitterfolgers.
Der Innenwiderstand am Ausgang des Emitterfolgers ist in Abb. 6.47 dargestellt. Es zeigt
sich insbesondere bei mittleren Frequenzen ein sehr niederohmiges Verhalten. Im unteren
Frequenzbereich geht die Wirkung der Abblockkapazitt am Basisanschluss verloren, der
Innenwiderstand wird hochohmiger. Im oberen Frequenzbereich schliet die Diffusions-
kapazitt Cb e die Emitter-Basis Diode kurz. Die Transformationswirkung des Bahnwider-
standes rb /( + 1) geht verloren. Es verbleibt dann nur noch der Bahnwiderstand rb .
Ein Problem stellt die Aussteuerbarkeit dar (siehe dazu Abb. 6.48). Im Arbeitspunkt
ergibt sich als maximale Aussteuerbarkeit bei 1/(C2 ) RL :
(A)
(URE u2, max ) u2, max
= ;
RE RL
4,0V
u1
3,0V
u RE
2,0V
1,0V
u2
0V
-1,0V
50 s 150 s 250 s 350 s 450 s
Abb. 6.49 Ergebnis zur Analyse der Aussteuerbarkeit des Emitterfolgers
(A) RL ||RE
u2, max = URE . (6.53)
RE
Zum zeitlichen Momentanwert der maximal negativen Aussteuerung fliet der Strom
(u2, max )/RL . Im Grenzfall (bergang zum Sperrbetrieb) ist am Emitter des Transistors
(A)
IE = 0. Dann fliet an RE der Strom (URE u2, max )/RE . Daraus erhlt man die Bedingung
fr die grtmgliche Aussteuerung. Zur Untersuchung der maximalen Aussteuerbarkeit
ist eine TR-Analyse durchzufhren. Interessant ist der zeitliche Momentanwert bei grt-
mglicher negativer Signalspannung. Ist der Lastwiderstand zu niederohmig, so geht der
Transistor bei IE = 0 in den Sperrzustand. Abbildung 6.48 veranschaulicht den Sachver-
halt. In einem Experiment soll die getroffene Abschtzung besttigt werden (TR-Analyse
(A)
der Testschaltung in Abb. 6.45). Im konkreten Beispiel ist URE = 2 V. Mit den im Experi-
ment gegebenen Werten betrgt die maximale Aussteuerbarkeit 0,2 V gem Gl. 6.53, was
durch das Simulationsergebnis in Abb. 6.49 besttigt wird.
Zusammenfassung: Der Emitterfolger weist einen hochohmigen Eingangswiderstand mit

(0 + 1) (RL + re ) auf. Die Verstrkung betrgt etwa gleich 1. Der Transistor arbeitet am
Ausgang als gesteuerte Spannungsquelle. Der Innenwiderstand am Ausgang an der Schnitt-
stelle zur Last hin ist ca re + (rb + RB )/(0 + 1). Die Aussteuerbarkeit des Emitterfolgers
ist begrenzt. Sie hngt ab von der Stromergiebigkeit des Emitter-Ausgangs, die durch den
Arbeitspunkt bestimmt wird. Bei zu groen negativen zeitlichen Momentanwerten geht der
Transistor ab einer bestimmten Gre des Laststroms in den Sperrzustand (IE = 0) ber.
Es zeigt sich ein Begrenzungseffekt.
6.3.4 Der Bipolartransistor als Spannungsquelle
Spannungsquellen werden als Funktionsprimitive in vielfltigen Funktionsschaltungen

verwendet. Im Gleichspannungsfall liegt eine Spannungsquelle mit niederohmigem Innen-
widerstand vor. Wechselspannungsmig wirkt nur der niederohmige Innenwiderstand
der Spannungsquelle. Ein parallelgegengekoppelter Bipolartransistor (Abb. 6.50) weist das
Verhalten einer Spannungsquelle auf.
Fr die Funktionsgrundschaltung lsst sich ein Makromodell in Form einer Span-
nungsquelle mit Innenwiderstand angeben. Die Ersatzspannung der Spannungsquelle
betrgt:

R1
U2, 0 = 0,7 V 1 + . (6.54)
R2
Die Bestimmung des Innenwiderstandes ri erfolgt durch AC-Analyse. Die Ersatz-
schaltung fr die nderungsanalyse zeigt Abb. 6.51b). Fr den Innenwiderstand des
parallelgegengekoppelten Transistors ergibt sich:
R2 U2 R2
Ux = U2 ; I2 = + gm U 2 ;
R2 + R 1 R2 + R 1 R2 + R 1

U 1 R1 + R2 1 R1
r1 = 2 = ||(R1 + R2 ) 1+ . (6.55)
I2 gm R2 gm R2
Bei R1 = R2 ist der Innenwiderstand nherungsweise gleich 2/gm . Die Steilheit ist durch den
Arbeitspunkt festgelegt. Im konkreten Beispiel ist der Arbeitspunkt so, dass re = 26 ist.
Der Innenwiderstand ist demnach ri = 52 . Die Testschaltung fr die Bestimmung des
Innenwiderstands am Ausgang des parallelgegengekoppelten Transistors zeigt Abb. 6.51a.
Das Ergebnis ist in Abb. 6.52 dargestellt, es besttigt die getroffene Abschtzung.
Zusammenfassung: Durch geeignete Parallelgegenkopplung wirkt der Transistor am Aus-

gang als Spannungsquelle mit niederohmigem Innenwiderstand. Die Leerlaufspannung
2 I 2 Die Schaltung wirkt als Spannungsquelle

2
R1 U2 0
Q1
IB
ri
I R2
R2 U2
Voraussetzung: I B I R ; I 2 -----------------------
-;
2 R1 + R2
Abb. 6.50 Der Bipolartransistor als Spannungsquelle

a b 2
I2 U2
R1
gm U x
0 + 1 re
R2 Ux
Experiment 6.3-7: Spgqu
Abb. 6.51 Zur Bestimmung des Innenwiderstandes ri eines parallelgegengekoppelten Transistors;

a Testanordnung; b AC-Ersatzschaltbild
300
100 1 R1
------ 1 + ----- 52
Z 22' gm R2
30
10
Abb. 6.52 Ergebnis des Innenwiderstands der Spannungsquelle
der Spannungsquelle wird bestimmt durch das Verhltnis der Widerstnde R1 und R2.
Der Innenwiderstand der Spannungsquelle ist nherungsweise (1/gm ) (1 + R1 /R2 ).
Derartige Funktionsschaltungen sind u. a. hilfreich als Spannungsquelle fr die Arbeits-
punkteinstellung.
6.3.5 Der Bipolartransistor als Stromquelle
Stromquellen werden als Funktionsprimitive in Funktionsschaltungen u. a. zur Arbeits-

punkteinstellung eingesetzt. Grundstzlich stellt der Bipolartransistor im Normalbetrieb
eine Stromquelle dar. Das Verhalten einer Stromquelle wird durch Seriengegenkopplung
verbessert (siehe Abschn. 6.1.3). Abbildung 6.53 zeigt den Bipolartransistor betrieben als
Stromquelle mit Angabe eines Makromodells fr das funktionale Verhalten. Das Makromo-
dell wird charakterisiert durch den Konstantstrom I0 und durch den Innenwiderstand ri .
Der Konstantstrom der Ersatzstromquelle des Makromodells fr den Bipolartransistor
als Stromquelle gem Abb. 6.53 ergibt sich aus:
URE
I0 = . (6.56)
RE
Die Bestimmung des Innenwiderstandes erfolgt wiederum durch AC-Analyse (nderungs-
analyse). Der Ausgangswiderstand eines seriengegengekoppelten Transistors ist bei ro
mit RB = R1 ||R2 nur unter Bercksichtigung des Widerstandes rc nherungsweise (siehe
Abschn. 6.1.3):
rc
ri ; bei RB ; ri rc ; bei RB 0. (6.57)
0 + 1
Der Ausgangswiderstand aufgrund von rc ist bei niederohmigem Abschluss der Basis n-
herungsweise gleich rc ; bei hochohmigem Abschluss liegt der Grenzwert bei rc /(0 + 1).
Man beachte, dass bei Frequenzen ab einigen 100 kHz der Widerstand rc durch 1/jCc
zu ersetzen ist. Ein hochohmiger Ausgangswiderstand ist damit nur mit niederohmigem
Abschluss der Basis zu erreichen.
Als nchstes wird der Ausgangswiderstand eines seriengegengekoppelten Transistors bei
rc nur unter Bercksichtigung des Early-Widerstandes ro betrachtet; dazu gilt
folgende Herleitung gem Abb. 6.54:

(0 + 1)re + RB
I 2 + gm U x = U 2 U x /ro ;
(0 + 1)re
(0 + 1)re + RB 1
I2 = Ux /RE + U x .
(0 + 1)re (0 + 1)re
Schlielich erhlt man bei Bercksichtigung von Nherungen (z. B. RB (0 + 1)re ) und
RE (0 + 1)re ) folgendes Ergebnis:
U2
RE + ro (1 + gm RE ) ro (1 + gm RE ). (6.58)
I2
Die Seriengegenkopplung mit RE erhht nur unter Einfluss des Early-Widerstandes den
Ausgangswiderstand auf etwa ro (1 + gm RE ), wenn die Basis hinreichend niederohmig abge-
schlossen ist. Bei starker Gegenkopplung mit RE (0 +1)re nimmt der Innenwiderstand
am Ausgang den Wert r0 (1 + 0 ) an.
2 Die Schaltung wirkt als Spannungsquelle

2
R1
I B Q1 I0 I0
ri
I R2
R2 RE U RE Voraussetzung: I B I R ; U RE 1, 5V ;
2
die Mindestspannung betrgt: U 2 U RE + 1V ;
Abb. 6.53 Der Bipolartransistor als Stromquelle
a b
U2
rc I2
gm U x
RB
ro
0 + 1 re
Ux I2
RE
Experiment 6.3-8: Stromquelle
Abb. 6.54 Ausgangswiderstand bei rc ; betrachtet wird der Einfluss von ro ; a Testanordnung;
b AC-Ersatzschaltung zur Abschtzanalyse
Das Simulationsergebnis zum zugehrigen Experiment in Abb. 6.54 mit den Abschtz-
werten ist in Abb. 6.55 dargestellt. Der hochohmige Innenwiderstand der Stromquelle
wird durch das Simulationsergebnis besttigt. Im betrachteten Beispiel betrgt der
Early-Widerstand etwa 40 k.
Zusammenfassung: Durch geeignete Seriengegenkopplung wirkt der Transistor am Aus-

gang als Stromquelle mit hochohmigem Innenwiderstand. Die Seriengegenkopplung macht
den Innenwiderstand am Ausgang hochohmiger, als er vergleichsweise ohne Gegenkopp-
lung wre. Damit wird allgemein die Wirkung der Seriengegenkopplung (siehe Abschn.
5.2.4) besttigt.
10M
Z 22'
1,0M
ro 1 + gm RE 3M
100k
10k
1,0k
100
Abb. 6.55 Simulationsergebnis des Innenwiderstandes, Testanordnung Abb. 6.54
6.3.6 Darlingtonstufen
Bei der Darlingtonstufe sind die Basis-Emitter-Strecken zweier Transistoren in Reihe ge-
schaltet, die Ausgnge liegen parallel. Die Darlingtonstufe wirkt wie ein neuer Transistor
mit vernderten Eigenschaften. Die Stromverstrkung des neuen Transistors ist nherungs-
weise gleich dem Produkt der Stromverstrkungen der Einzeltransistoren. Wie sich zeigt,
ist die am Ausgang wirksame Steilheit des neuen Transistors etwa gleich der Steilheit des
stromfhrenden Transistors. In Abb. 6.56 ist die Grundstruktur einer Darlingtonstufe mit
Beschaltung zur Arbeitspunkteinstellung dargestellt.
DC-Analyse: Vorgegeben wird die Spannung UR2 = 3,4 V durch den Spannungsteiler
an der Basis von Q2, damit an RE1 mit URE1 = 2 V eine hinreichende Spannung abfllt
(Seriengegenkopplung zur Stabilisierung des Arbeitspunktes). Mit IR2 IB,Q2 werden die
erforderlichen 3,4 V ber R1 und R2 so eingestellt, dass der Querstrom ausreichend gro ist,
um eine von den nderungen des Basisstroms von Q2 unabhngige Spannung zu erhalten.
Abb. 6.56 Darlingtonstufe: 10V 10V

Arbeitspunkteinstellung
R1 RC
IB Q2
Q2
IC Q1 B Q2 = B Q1 = 100
Q1
I R2
R E1
R2 2V
1k
Abb. 6.57 AC-Analyse bei

AC-Kurzschluss an RE1 re Q2 1 3k ;
RL U1
re Q1 13 ; ----------
26
I1 U1
1 ---------------
2 ,6k
U1
U1 ----------
------- 26
2 + 1 re
U1 2 Q2
U1 +1 + 1 re
------- 2 1 Q1
2
Im Beispiel wird folgende Dimensionierung gewhlt: R1 = 660 k und R2 = 340 k. Q2

zieht 1/BQ1 einen geringeren Strom als Q1. Die Darlingtonstufe wirkt wie ein Transistor
mit einer Stromverstrkung von BQ1 (BQ2 + 1). Fr grtmgliche Aussteuerung sollte
der Lastwiderstand RC im Beispiel so gewhlt werden, dass sich in etwa die verfgbare
Versorgungsspannung hlftig auf UCE,Q1 und den Lastwiderstand aufteilt. Damit erhlt
man RC,opt = 3,5 V/2 mA.
IC,Q1 2 mA;
IC,Q1
IE,Q2 = 0,02 mA;
BQ1
IC,Q1
IB,Q2 = . (6.59)
BQ1 (BQ2 + 1)
AC-Analyse: Das Ersatzschaltbild in Abb. 6.57 gilt fr Kleinsignalaussteuerung im

Arbeitspunkt. Es zeigt deutlich, dass der am Lastwiderstand wirksame Ausgangsstrom
im Wesentlichen durch den stromfhrenden Transistor Q1 bestimmt wird. Allerdings
betrgt die Steuerspannung von Q1 nur etwa die Hlfte der Signalspannung U1 am Ein-
gang. Der Eingangswiderstand der Darlingtonstufe ist erheblich hochohmiger als der des
Einzeltransistors. Die Abschtzung angewandt auf das Beispiel ergibt das folgende Ergebnis:
U2 gm,Q1 R
= RL L ;
U1 2 26
Z11 = (2 + 1)re,Q2 + (2 + 1)(1 + 1)re,Q1 (0 + 1)2,6 k. (6.60)
Im Experiment in Abb. 6.58 wird die Testsanordnung untersucht. Das Simulationsergeb-

nis fr den Eingangswiderstand und fr den Verstrkungsfrequenzgang ist in Abb. 6.59
dargestellt.

die Darlingtonstufe
Experiment 6.3-9: Darl1 AC Analyse der Darlingtonstufe.
10M Z 11'
1,0M
2 6k 0 +1
1,0k
0 +1 13 + 1 3k = 2 6k
100
100
gm Q1 RL 2 = 70
U2 U1
10
1,0
Abb. 6.59 Eingangswiderstand und Verstrkung der Darlingtonstufe, Testanordnung in Abb. 6.58
Zusammenfassung: Die Darlingtonstufe weist einen Eingangswiderstand von etwa

((0 + 1) re,Q1 + re,Q2 ) (0 + 1) auf. Sie wirkt als neuer Transistor mit der Steilheit
des stromfhrenden Transistors Q1. Die Steuerspannung des stromfhrenden Transistors
ist etwa halb so gro wie die Eingangsspannung. Damit ist die Verstrkung nherungs-
weise (gm,Q1 RL )/2. Die Stromverstrkung der Darlingtonstufe ist etwa (0 + 1) 0 .
Die Darlingtonstufe wird immer dann verwendet, wenn ein neuer Transistor mit hoher
Stromverstrkung bentigt wird.
Weitere Varianten der Darlingtonstufe sind zum Vergleich in Abb. 6.60 dargestellt
(idealisierte Strme ohne Bercksichtigung von I0 ). Ein Problem weist nmlich die Dar-
Abb. 6.60 Darlington-Stufen; a

a Ersatztransistor ist vom 0 IB C
npn-Typ; b Ersatztransistor ist
vom pnp-Typ; bei den Q2
0 0 +1 IB
Stromangaben ist der B Q1
Ableitstrom I0 unbercksichtigt
IB
I0 0 +1 IB 2
0 +1 IB
E
b +1 IB E
0
Q2 2
0 IB
B Q1
IB
I0 IB +1 IB
0 0 0
Abb. 6.61 AC-Analyse der Mit rb 0

Darlingtonstufe mit
RL U2
Ableitwiderstand R0 gm Q2 U x
Q2
gm Q1 Uy
Q1
Ux
U1 Uy
R0
0 + 1 re Q1
lingtonstufe prinzipiell auf. Wenn der Ausgangstransistor Q1 bersteuert wird, so steht kein
signifikanter Ausrumstrom an der Basis von Q1 zur Verfgung. Damit ergibt sich eine hohe
Speicherzeit (siehe Kap. 6.5). Zur Verbesserung ist in Abb. 6.60b eine Stromquelle I0
an der Basis von Q1 eingefgt. Sie stellt keine Belastung fr das AC-Verhalten dar.
Allerdings wird durch diese Manahme der Arbeitspunkt von Q2 verndert. Q2 zieht
einen um den Stromquellenstrom hheren Arbeitspunktstrom. Dies reduziert seinen
differenziellen Widerstand re,Q2 , was insbesondere den Eingangswiderstand beeinflusst und
vermindert. Eine weitere Mglichkeit ist das Einfgen eines Ableitwiderstandes anstelle
der Stromquelle, der aber AC-mig eine Belastung darstellt. In beiden Fllen fhrt diese
Manahme dazu, dass der Transistor Q2 einen hheren Ruhestrom zieht. Die hlftige
Aufteilung der Eingangsspannung (Abb. 6.57) auf die Basis-Emitterstrecken von Q2 und
Q1 ist nicht mehr gegeben. Der grere Teil der Eingangsspannung fllt am Steuerkreis
von Q1 ab. Die Aussage, dass die Steilheit der Darlingtonstufe vom stromfhrenden
Transistor Q1 bestimmt wird, ndert sich nicht.
Die Variante der Darlingtonstufe in Abb. 6.60b ist insbesondere bei Leistungsverstrkern
interessant. Mit dieser Variante lsst sich aus dem stromfhrenden npn-Leistungstransistor
durch Vorschaltung eines weniger strombelasteten pnp-Transistors gem der Skizze,
eine insgesamt als pnp-Leistungstransistor wirkende Anordnung erzeugen. In der Be-
trachtung der Strme in Abb. 6.60 wird fr beide Transistoren gleiche Stromverstrkung
angenommen. Real ist die Stromverstrkung aber abhngig vom Strom.
Betrachtet wird nunmehr das Kleinsignalverhalten der Darlingtonstufe mit Ableitwi-
derstand R0 an der Basis von Q1. Fr die Ausgangsspannung erhlt man gem der
Ersatzschaltung in Abb. 6.61:
Ux re,Q2 Uy R0 ||(0 + 1) re,Q1

= ; = ;
U1 re,Q2 + R0 ||(0 + 1) re,Q1 U 1 re,Q2 + R0 ||(0 + 1) re,Q1
U 2 = {gm,Q2 U x + gm,Q1 U y }RL . (6.61)
Bei gengend groem R0 ist wiederum U y = U 1 /2 und U 2 = {gm,Q1 U y }RL . Die allge-
meine Aussage, dass die Darlingtonstufe am Ausgang im Wesentlichen die Eigenschaften
des stromfhrenden Transistors bernimmt, wird auch hier besttigt.
6.3.7 Kaskode-Schaltung
Die Kaskode-Schaltung (Abb. 6.62) vermeidet den Miller-Effekt. Damit ist die Ver-
strkerschaltung deutlich breitbandiger als vergleichsweise ein Verstrker in Emitter-
grundschaltung. Die Kaskode-Schaltung besteht aus zwei hintereinander geschalteten
Transistoren.
DC-Analyse: Um einen stabilen Arbeitspunkt zu erhalten, wird wiederum URE1 = 2 V

gewhlt, damit ist IC,Q1 = 2mA = IC,Q2 . Der Querstrom IR3 sollte deutlich grer als
der Basisstrom von Q1 sein, im Beispiel also grer als 0,2 mA. Fr die Dimensio-
nierung der Widerstnde des Basisspannungsteilers ergibt sich: R3 = 5,4 k;
R2 = 2 k; R1 = 12,6 k. Bei der gewhlten Dimensionierung erhlt man fr die
Kollektor-Emitter Spannung von Q1 : UCE,Q1 = 1 V. Aus der nachfolgenden AC-Analyse
folgt, dass die Verstrkung von Q1 gering ist, somit ergibt sich kein Problem hinsichtlich
der Aussteuerbarkeit von Q1. Wohl aber ist auf eine hinreichende Aussteuerbarkeit von Q2
zu achten. Die verfgbare Versorgungsspannung ist gleich der Versorgungsspannung, ver-
mindert um den Spannungsabfall am Emitter von Q2. Fr grtmgliche Aussteuerbarkeit
von Q2 sollte im Beispiel RC,opt = 3 V/2 mA = 1,5 k sein.
a b
RL U2
10V
R1 RC
C3 Q2 gmU X
2
re
R2 U1
C1 Q1
1
gmU x
I R3
R E1
U 1 R3 U RE1
1k U1
0 + 1 re
Abb. 6.62 Kaskode-Schaltung; a Arbeitspunkteinstellung (DC-Analyse); b AC-Ersatzschaltung fr

AC-Analyse bei AC-Kurzschluss an RE1 und an Basis von Q2
AC-Analyse: Fr die AC-Analyse ergibt sich das Ersatzschaltbild nach Abb. 6.62b. Die
Verstrkung von Q1 ist ca. 1. Damit wirkt sich der Miller-Effekt bezglich Cc,Q1 deutlich
weniger aus. Die 2. Stufe wird als Basisstufe betrieben. Auch hier wirkt sich der Miller-Effekt
bezglich Cc,Q2 nicht aus. Fr die Spannungsverstrkung und den Eingangswiderstand der
Kaskodestufe erhlt man:
U2
= gm RL ;
U1 (6.62)
Z 11 = R2 ||R3 ||(rb + (0 + 1)re ).
Die Kaskodestufe bernimmt damit am Eingang bezglich des Eingangswiderstandes die
Eigenschaften der Emittergrundschaltung, bezglich des Ausgangs bernimmt sie die Ei-
genschaften der Basisgrundschaltung. Im Prinzip liegt eine Basisgrundschaltung vor, bei
Vermeidung des Nachteils betreffs des niederohmigen Eingangs der Basisgrundschaltung.
Nhere Untersuchungen werden an Experimenten der Testschaltung in Abb. 6.63 durch-
gefhrt. Das Simulationsergebnis mit den Abschtzwerten betreffs des Frequenzgangs des
Eingangswiderstands und der Verstrkung der Kaskode-Schaltung zeigt Abb. 6.64.
Zusammenfassung: Die Kaskode-Schaltung bernimmt am Eingang die Eigenschaften

des an der Basis angesteuerten Transistors und bernimmt am Ausgang die Eigenschaf-
ten des am Emitter angesteuerten Transistors. Damit ist wie bei Ansteuerung am Emitter
(Basisgrundschaltung) der Miller-Effekt eliminiert. Es ergibt sich eine breitbandigere Ver-
strkung. Wegen der Stromquelle (Transistor Q1 ) im Emitterpfad des Ausgangstransistors

die Kaskode-Schaltung
Experiment 6.3-10: Kaskode1
1,0M
Z 11'
0 +1 13 + 500 2k
1,0k
10
100
U2 U1 gm RL 130
Q2
1,0
gm Q1 re Q2 1
100m
Abb. 6.64 Eingangswiderstand und Spannungsverstrkung der Kaskode-Schaltung
Q2 unterliegt dieser einer starken Seriengegenkopplung. Dies fhrt dazu, dass der Innen-
widerstand am Kollektorausgang von Q2 sehr hochohmig wird (nherungsweise ro (1 + 0 ),
siehe Abschn. 6.1.3 bzw. Abschn. 6.3.5).
6.3.8 Verstrker mit Stromquelle als Last
Verstrker mit einer aktiven Stromquelle als Last ermglichen hochohmige Lastkreise, was
zu hohen Verstrkungen bei grtmglicher Aussteuerung fhrt. Abbildung 6.65 zeigt
Abb. 6.65 Verstrker mit Q1 10V

und mit Stromquelle (Q2 und
Q3 ) als Lastkreis 300 300
Q3 Q2
2
R0 R2
9k 35k
C1
1
Q1
U1 R1
7k
ein konkretes Realisierungsbeispiel eines verstrkenden Transistorelements Q1 mit einer

Stromquelle (Q2) im Lastkreis. Um einen stabilen Arbeitspunkt bei grtmglicher Aus-
steuerung zu erhalten, ist es zweckmig den Arbeitspunktstrom eines Bipolartransistors
Q1 ber eine Stromquelle am Ausgangskreis einzuprgen. Neben der Vorteile fr das
DC-Verhalten ergeben sich auch signifikante Vorteile fr das AC-Verhalten. AC-mig
liegt am Ausgangsknoten eine hochohmige Last vor wegen des hochohmigen Innenwider-
stands der Laststromquelle Q2. Allerdings muss die DC-Ausgangsspannung an Knoten 2
festgelegt werden, da der verstrkende Transistor Q1 als Stromquelle auf eine Laststrom-
quelle mit Q2 arbeitet (Stromquelle auf Stromquelle). Durch die Parallelgegenkopplung
mit R2 und R1 von Q1 wird die DC-Ausgangsspannung definiert. Nachteilig ist, dass R2
den Ausgang und den Eingang (Transimpedanzverhalten) AC-mig belastet.
DC-Analyse: In der Beispielschaltung erhlt man aufgrund von R0 an Q3 einen Arbeits-

punktstrom IC,Q3 1 mA. Bei gleichen Steuerspannungen der seriengegengekoppelten
Transistoren Q2 und Q3 mssen deren Kollektorstrme gleich sein. Auch ohne Serienge-
genkopplung ist wegen UBE = UT ln (IC /IS ), bei gleichen Transistoren mit demselben
Transportsttigungssperrstrom IS,Q3 = IS,Q2 der Kollektorstrom von Q3 gleich dem von
Q2. Damit wird IC,Q3 = IC,Q2 , wenn die Transistoren im Normalbetrieb arbeiten. Im be-
trachteten Beispiel ist der Arbeitspunktstrom von Q1 gegeben durch IC,Q1 = 0,9 mA. Die
Spannung an Knoten 2 wird: UCE,Q1 = 4,2 V. Die Parallelgegenkopplung von Q1 mit R2
und R1 ist notwendig, um UCE von Q1 geeignet einstellen zu knnen.
Als nchstes gilt es, die Ausgangs-Aussteuerbarkeit zu betrachten. Aufgrund der gegebe-
nen Beschaltung ist dann UEC,Q2 + 0,3 V = UB U CE,Q1 . Damit ergibt sich im Ausgangskreis
das in Abb. 6.66 skizzierte Lastverhalten bezglich der Aussteuerbarkeit. Deutlich er-
kennt man das Stromquellenverhalten des Lastkreises, verbunden mit einer hinreichenden
Aussteuerbarkeit.
IC
IB Q2 A IB Q1
A
IC
0
0 A UB U CE
U CE
Aussteuerbarkeit
Abb. 6.66 Zur Aussteuerbarkeit von Q1 mit Laststromquelle gegeben durch Q2
Abb. 6.67 AC-Analyse eines

Verstrkers mit Stromquelle als 35k
Lastkreis ri Q2 U2
2
35k
gmU x
35k
-----------------
1 + v 21 1
7k
0 + 1 re
Ux
AC-Analyse: Fr das AC-Verhalten (Abb. 6.67) wirkt die Laststromquelle von Q2 im

Arbeitspunkt nur mit ihrem Innenwiderstand. Aufgrund der Seriengegenkopplung (im
Beispiel mit 300 ) von Q2 und Q3 ist der Innenwiderstand von Q2 hochohmiger als ohne
Gegenkopplung. Allerdings wird der Ausgangsknoten 2 durch die notwendige Parallelge-
genkopplung mit R2 zustzlich belastet. Die Seriengegenkopplung mit 300 macht aber
die Laststromquelle unempfindlicher gegen Streuungen der Transistoren Q2 und Q3. In
einem Experiment gem der Testschaltung in Abb. 6.68 soll das Verhalten nher betrachtet
werden.
Im Experiment wird der Eingangswiderstand und der Frequenzgang der Spannungsver-
strkung untersucht (Ergebnis in Abb. 6.69). Wegen der Seriengegenkopplung von Q2 mit
300 kann der Innenwiderstand ri,Q2 von Q2 als ausreichend hochohmig gegenber R2
angenommen werden. Damit wird der Ausgang von Q1 bei mittleren Frequenzen mit
R2 und seinem eigenen Innenwiderstand ro belastet. Dieser Lastwiderstand bestimmt

Transistor mit Laststromquelle
Experiment 6.3-11: Verstrker mit Laststromquelle
10k
Z 11'
100
35k 1 + gm Q1 RL 1 gm Q1 30
10
1,0k
U2 U1
gm Q1 RL 35k 30 1000
100
5,0
Abb. 6.69 Eingangswiderstand und Spannungsverstrkung fr den Transistor mit Laststromquelle,

Testanordnung in Abb. 6.68
die Verstrkung bei mittleren Frequenzen. Hinsichtlich des Eingangswiderstandes gilt

die Transimpedanzbeziehung fr R2. Damit wird die Signalquelle an Knoten 1 relativ
niederohmig belastet.
Zusammenfassung: Eine Laststromquelle fr ein Verstrkerelement bewirkt eine groe

Aussteuerbarkeit und einen hochohmigen Lastwiderstand, was eine hohe Verstrkung zur
Folge hat. Aufgrund der Parallelgegenkopplung ergibt sich ein niederohmiger Eingangs-
widerstand. Die Parallelgegenkopplung ist notwendig, um die DC-Spannung am Ausgang
festzulegen.
6.4 Differenzstufen mit BJTs
Differenzstufen bieten vielfltige Vorteile insbesondere bei DC-gekoppelten Verstrkern

wegen ihrer hohen Gleichtaktunterdrckung. In analogen und gemischt analog/digitalen
integrierten Schaltungen werden Differenzstufen sehr hufig verwendet. Prinzipiell las-
sen sich die Analyseergebnisse von Differenzstufen mit Bipolartransistoren auch auf
Differenzstufen mit Feldeffekttransistoren anwenden.
6.4.1 Emittergekoppelte Differenzstufen
Im Allgemeinen stellt eine Differenzstufe eine Verstrkerstufe mit symmetrischem Eingang

und symmetrischem Ausgang dar (Abb. 6.70). hnlich wie beim Einzeltransistor gibt es
verschiedene Varianten von Differenzstufen. Als erste Variante der Differenzstufen wird
die emittergekoppelte Differenzstufe betrachtet. Sie ist dadurch gekennzeichnet, dass die
Emitter zweier Transistoren zusammengefhrt sind und am gemeinsamen Emitter ein
Strom I0 eingeprgt wird. Das Grundprinzip ist in Abb. 6.71a dargestellt. Das typische
bertragungsverhalten der Differenzstufe in einer konkreten Anwendung zeigt Abb. 6.71b.
Im Betriebsbereich der Eingangsdifferenzspannung um U11 = 0 wirkt die Differenzstufe
Abb. 6.70 Differenzstufe mit 1

+ 2
symmetrischem Eingang und
+
symmetrischem Ausgang
U 11 U 22 RL
1 2
a b U 22
U 22
IC Q1 2 2 IC Q2
1 Q1 Q2 1 2 U T
0
2U T U 11
U 11
I0
Begrenzung linearer Begrenzung

Bereich
Abb. 6.71 Emittergekoppelte Differenzstufe; a Prinzipielle Anordnung einer emittergekoppelten

Differenzstufe; b bertragungsverhalten
6.4 Differenzstufen mit BJTs 335
als Linearverstrker. Bei greren Aussteuerungen am Eingang U11 > 50 mV ergibt sich
eine Begrenzung der Aussteuerung am Ausgang.
bertragungskennlinie: Mit emittergekoppelten Differenzstufen lassen sich u. a. Verstr-

kerstufen und Komparatoren realisieren. Die Komparatorschwelle liegt bei Differenzstufen
mit Bipolartransistoren ohne Gegenkopplung bei ca. 4UT . Der lineare Bereich wird bei ca.
2UT verlassen (UT , siehe Gl. 3.2). Allgemein ist die Differenzstufe dadurch gekennzeichnet,
dass die Summe der Ausgangsstrme der Transistoren konstant gleich einem eingeprgten
Strom I0 ist. Die Aufteilung der Ausgangsstrme wird durch die Differenzspannung U11
gesteuert.
I0 = IC,Q1 + IC,Q2 . (6.63)
Mit den bekannten bertragungsfunktionen der Einzeltransistoren im Flussbereich:
IC,Q1 IS,Q1 exp (UB E,Q1 /UT );

(6.64)
IC,Q2 IS,Q2 exp (UB E,Q2 /UT );
wird bei Gleichheit der Transistoren Q1 und Q2 mit gleichem Transportsttigungssperr-

strom IS,Q1 = IS,Q2 und mit U11 UB E,Q1 UB E,Q2 als Eingangsdifferenzspannung:

IC,Q1 U11
= exp . (6.65)
IC,Q2 UT
Bercksichtigt man die Nebenbedingung in (Gl. 6.63) so ergibt sich schlielich:
1
IC,Q1 = I0 ;
1 + exp (U11 /UT )
(6.66)
1
IC,Q2 = I0 .
1 + exp (U11 /UT )
Diese Gleichung stellt die bertragungskennlinie der Differenzstufe dar. Sie beschreibt das
bertragungsverhalten der Ausgangsstrme der Differenzstufe in Abhngigkeit der Ein-
gangsspannung. In einem Experiment (Abb. 6.72) soll dieses Verhalten veranschaulicht
werden. Das Ergebnis in Abb. 6.73 zeigt die bertragungskennlinie der Differenzstufe
gem Gl. 6.66. Bei einer Eingangsdifferenzspannung von U11 = 0 erhlt man eine gleich-
mige Stromaufteilung von I0 /2 auf die beiden Transistoren Q1 und Q2. Der lineare
Aussteuerbereich erstreckt sich um U11 = 0 bis ca. + /2UT . Bei Eingangsdifferenzspan-
nungen von U11 > 4UT bernimmt der Transistor Q1 den vollen Strom I0 , bei U11 < 4UT
hingegen bernimmt der Transistor Q2 den eingeprgten Strom I0 . Ist der Lastkreis mit
RC1 bzw. RC2 hinreichend niederohmig, so ergibt sich eine sttigungslose Begrenzung der
Transistorstrme auf maximal I0 . Eine sttigungslose Begrenzung ist insbesondere fr das
Schaltverhalten wichtig, da ungnstige Speicherzeiten sich damit vermeiden lassen. Von
Bedeutung ist die sttigungslose Begrenzung u. a. bei Anwendungen als Komparator und
bei Verstrkeranwendungen.
Experiment 6.4-1: Differenzstufe_Emgek_Grundsch DCSweep

Experiment 6.4-2: Differenzstufe_Emgek_RE SimulationProfiles
fr DCSweep-, AC-, TR-Analyse.
Abb. 6.72 Emittergekoppelte Differenzstufe mit I0 = 2 mA
2,0mA
IC Q2 IC Q1
1,5mA
IC Q1 = gm Q1 U1 2
A A
1,0mA IC = IC = I0 2
Q1 Q2
IC Q2 = gm Q2 U1 2
0,5mA
0A
-150mV -50mV 0 50mV U 11' 150mV
Abb. 6.73 DC-bertragungskennlinie der Differenzstufe
Differenzaussteuerung um U 11 = 0: Kennzeichen der Differenzstufe ist, dass die Summe

der Ausgangsstrme der Transistoren Q1 und Q2 stets konstant gleich dem eingeprgten
Strom I0 ist. Bei U11 = 0 verteilt sich der Strom I0 gleichmig. Es ist in diesem Fall
Abb. 6.74 AC-Modell der

g m U 11 2
Differenzstufe im Arbeitspunkt
U11 = 0 1+ 2
U 11 Z 11 U 22
1 2+
g m U 11 2
U 22
2 2+
I 0 2 + gm U 11 2 I 0 2 gm U 11 2
1+ 1
Q1 Q2
U 11
I0
Abb. 6.75 Ausgangsstrme der Differenzstufe bei Kleinsignalaussteuerung im Arbeitspunkt U11 = 0
IC,Q1 = IC,Q2 = I0 /2; bei gengend positiver Eingangsdifferenzspannung U11 ber-

nimmt Q1 den vollen Strom I0 ; whrend bei gengend negativer Eingangsspannung
IC,Q2 = I0 wird. Liegt der Arbeitspunkt bei U11 = 0, so ndern sich die Ausgangsstrme
um I0 /2 gem:
IC,Q1 = gm,Q1 UBE,Q1 = gm,Q1 U11 /2;

IC,Q2 = gm,Q2 UBE,Q2 = gm,Q2 (U11 /2). (6.67)
Die beiden Transistoren fhren denselben Arbeitpunktstrom I0 /2, also sind ihre Steilheiten
gm in dem gegebenen Arbeitspunkt gleich gro. Die Steilheit der Differenzstufe ist also bei
U11 = 0:
IC,Q1 gm,Q1
= . (6.68)
U11 2
und damit gleich der halben Steilheit des Einzeltransistors. Im Arbeitspunkt U11 = 0 ergibt
sich das in Abb. 6.74 skizzierte AC-Modell. Abbildung 6.75 zeigt die Ausgangsstrme im
Arbeitspunkt bei U11 = 0 und bei Aussteuerung um den Arbeitspunkt mitU11 .
Im AC-Modell wirken die Ausgnge als spannungsgesteuerte Stromquelle. Der Ein-
gangswiderstand bestimmt sich mit Blickrichtung auf Abb. 6.72 von Knoten 1 gegen Masse
IC IC
Q1 Q1
bertragungskennlinie Ausgangskennlinie I B6
iC I B5
Q1
I B4
A A I B3
t I B2
I B1
I CE0 U CE
0 0
U 11 A
U CE
UB VE
Q1
u 11 u2
U 11
t
Abb. 6.76 Aussteuerverhalten der emittergekoppelten Differenzstufe im Arbeitspunkt bei U11 = 0
aus:
Z11 = 2 (rb + (0 + 1) re ) + RB1 + RB2 . (6.69)
wobei re = UT /(I0 /2) ist. Abbildung 6.76 zeigt das Aussteuerverhalten der Differenzstufe
im Arbeitspunkt U11 = 0.
Anders als bei den bisher betrachteten bertragungskennlinien liegt bei der Differenz-
stufe mit Bipolartransistoren eine tanh-Funktion betreffs des Zusammenhangs zwischen
Ausgangsstrom und Eingangsdifferenzspannung als Steuerspannung vor. Beim Bipo-
lartransistor ist die bertragungskennlinie ein exp-Funktion (siehe Abb. 3.28), beim
Feldeffekttransistor eine quadratische Kennlinie (siehe Gl. 3.41).
Gegenber dem Einzeltransistor ist das Ausgangskennlinienfeld unverndert (vergl.
Abb. 6.18), wohl aber die bertragungskennlinie, wobei die Steilheit des Einzeltransi-
stors unverndert bleibt. Bei Grosignalaussteuerung stellt sich eine Strombegrenzung
auf I0 ein. Wichtig dabei ist, dass diese Strombegrenzung anders als beim Einzeltransi-
stor sttigungslos erfolgt. Allerdings muss darauf geachtet werden, den Ausgangskreis
so zu dimensionieren, dass sich auch bei grtmglicher Aussteuerung kein Sttigungsef-
fekt eines Einzeltransistors einstellt. Die sttigungslose Aussteuergrenze erhlt man mit der
verfgbaren Versorgungsspannung:
UB, verf I0 RC, opt + UCE, min ; UB, verf = UB VE, Q . (6.70)
Dabei ist VE,Q das Potenzial am gemeinsamen Emitterknoten und UCE,min ist die Mindest-
spannung, wobei fr UCE,min im Allgemeinen 0,5 V angenommen wird. Der Lastwiderstand
am Kollektor darf demzufolge nicht zu hochohmig gewhlt werden.
Abb. 6.77 AC-Ersatzanord-

nung der emittergekoppelten Rc Rc
Differenzstufe mit RE
U2 U2
U 22
g m U 11 2 2 2 g m U 11 2
Q1 Q2
RG 1 1 RG
U0 U1
RE
Zx re Q2 RE
Stromquelle ersetzt durch Widerstand: Die Stromquelle mit I0 kann bei Aussteuerung
mit kleinen Signalamplituden durch einen Widerstand RE ersetzt werden (siehe zweites
Experiment in Abb. 6.72, AC-Ersatzanordnung in Abb. 6.77). Mit RE = 4.7 k ergibt sich
im Beispiel I0 = 2 mA. Bei nahezu konstanter Spannung an einem Widerstand stellt sich
nherungsweise Stromquellenverhalten ein.
Der Widerstand RE ist so dimensioniert, dass wiederum I0 = 2 mA ist. Der Lastkreis ist
mit RC1 bzw. RC2 = 5 k so ausgelegt, dass sich zwischen dem Lastwiderstand und UCE
die verfgbare Versorgungsspannung etwa hlftig aufteilt. Die Mindestspannung betrgt
UCE,min = 0,7 V. Diese Mindestspannung von 0,7 V verbleibt auch bei Vollaussteuerung, falls
der Transistor bei entsprechender Ansteuerung den vollen Strom von 2 mA zieht. Somit
ergibt sich ein hinreichender Abstand zu UCE,sat .
Nach Festlegung des Arbeitspunktes und der Widerstnde im Lastkreis erfolgt ei-
ne AC-Analyse der Differenzstufe. Fr eine Abschtzung der Ergebnisse gilt die
AC-Ersatzanordnung in Abb. 6.77.
Ist RG nicht zu hochohmig, so teilt sich die Eingangsspannung U1 hlftig auf UBE,Q1
und UEB,Q2 auf. Der Widerstand RE hat bei Differenzansteuerung keinen Einfluss, da der
Widerstand Zx (siehe Abb. 6.77) in der Regel sehr viel niederohmiger ist als RE. Fr Zx
erhlt man nherungsweise:
Z x = re, Q2 + (rb, Q2 + RG )/(0 + 1). (6.71)
Im gegebenen Beispiel bei einem Arbeitspunktstrom von 1 mA des Einzeltransistors ergibt

sich damit nherungsweise ein Zweigwiderstand Zx = 26.
Als nchstes interessiert der Eingangswiderstand Z11 am Differenzeingang. Im Beispiel
erhlt man fr Z11 bei einer Stromverstrkung 0 = 150:
Z11 = 2 (rb + (0 + 1) re ) 8 k. (6.72)
Bei hheren Frequenzen wird aufgrund der Diffusionskapazitt zwischen innerer Basis
und Emitter die Steuerspannung UB E an den Transistoren Q1 bzw. Q2 zunehmend kurz-
geschlossen. Nur die Steuerspannung UB E wird mit der Steilheit gm verknpft und bildet
10k
2 rb + 0 +1 r e + R B1 + R B2
1,0k Z 11'
100
300
100
g m RC 190
U 22' U 1
1,0
1,0kHz 100kHz 10MHz
Abb. 6.78 Ergebnis der AC-Analyse
einen Ausgangsstrom. Daraus ergibt sich ein Tiefpassverhalten. Fr die Verstrkung ergibt
sich:
U 22
v 21 = = gm RC 190. (6.73)
U1
Die Verstrkung von U1 nach U2 ist nur halb so gro. Abbildung 6.78 zeigt das Simu-
lationsergebnis des Experiments und die Abschtzungen. Die getroffenen Abschtzungen
werden durch das Simulationsergebnis besttigt. Allgemein wird bei unsymmetrischer An-
steuerung der Differenzstufe (Abb. 6.77) der Transistor Q1 als Emitterfolger aus Sicht von
Q2 betrieben, wobei Q2 in Basisgrundschaltung arbeitet. Das Eingangssignal U1 teilt sich
etwa hlftig auf die Steuerspannungen von Q1 und Q2 auf.
Differenzstufe mit unsymmetrischer Versorgungsspannung: Bei unsymmetrischer Ver-

sorgungsspannung oder nur einer Versorgungsspannungsquelle ergibt sich ein Problem
fr die Arbeitspunkteinstellung, um die an den Basiseingngen wirkende Differenzein-
gangsspannung zu Null zu machen. Sind die Spannungsteilerwiderstnde R1 und R2
toleranzbehaftet, so stellt sich ein unterschiedliches Basispotenzial ein. Bei Widerstn-
den mit Toleranzwerten von 10 % kann sich hier ein Unterschied um mehrere UT
ergeben. Dies bewirkt eine unakzeptable Eingangsoffsetspannung und damit eine Verschie-
bung des Arbeitspunktes. Abbildung 6.79 zeigt eine Differenzstufe mit unsymmetrischer
Versorgungsspannung und getrennten Basisspannungsteilern.
Ein hnliches Problem liegt bei gleichem Basispotenzial aber ungleichen Transistoren
vor. Der Arbeitspunkt von Transistor Q1 ergibt sich aus der Maschengleichung um den
Abb. 6.79 Ausfhrung einer UB UB UB UB

emittergekoppelten
Differenzstufe mit R1 RC RC R1
unsymmetrischer
U 22
Versorgungsspannung
C1 R B1 2 2 R B2 C1
1 1
Q1 Q2
I0
R2 RE R2
Abb. 6.80 Zur Q1 Q2

IC
Unsymmetrie des
Arbeitspunktes bei
ungleichen Transistoren IC Maschengleichung um
und gleichem Q1
den Steuerkreis von Q1
Basispotenzial I0
IC Q2
0
U BE
gleiches U BE !
Steuerkreis (RB1 , UBE,Q1 und URE bei gegebenem Basispotenzial). Aufgrund der Beschal-
tung wird eine gleiche Basis-Emitter-Spannung erzwungen (zweite Netzwerkgleichung
zur Arbeitspunktbestimmung). Sind die bertragungskennlinien der Transistoren nicht
deckungsgleich (siehe Abb. 6.80), so erhlt man ebenfalls eine Unsymmetrie fr die Kollek-
torstrme und damit eine Offsetspannung am Ausgang. Im brigen liegt eine Verschiebung
der bertragungskennlinien auch bei identischen Transistoren vor, wenn deren Temperatur
ungleich ist. Die beiden Differenzstufentransistoren mssen daher ein hohes Gleichlauf-
verhalten hinsichtlich der technologischen Parameter und der Temperatur aufweisen. In
integrierten Schaltungen kann dies als gegeben angesehen werden.
Verfeinertes AC-Modell: Zur Bercksichtigung des gemeinsamen Emitterwiderstandes

lsst sich ein verfeinertes AC-Ersatzschaltbild angeben. Als erster Schritt wird die gesteuerte
Stromquelle gm Ub e vom inneren Basisknoten auf den Emitterknoten transformiert. Zur
Korrektur ist re jetzt auf re (0 + 1) zu verndern. In einem weiteren Schritt kann die
RC U 2' U2 RC
gmU b g m U eb 2
e1
0 + 1 RE
rb rb 1'
1
U1 + 1 re + 1 re U 1'
0 0
Ub e1 U eb'2
U1 U1
Abb. 6.81 Verfeinertes AC-Modell einer emittergekoppelten Differenzstufe mit Bercksichtigung

des gemeinsamen Emitterwiderstandes
Stromquelle auf den Massepunkt gezogen werden. Zur weiteren Korrektur ist dann zudem
RE auf RE (0 + 1) zu transformieren.
Das Ergebnis dieser Manahmen zeigt Abb. 6.81. Nicht bercksichtigt ist in der Darstel-
lung die Rckwirkung der Transistoren durch eine vorhandene Sperrschichtkapazitt. Der
Vorteil des nunmehr vorliegenden AC-Ersatzschaltbildes in Abb. 6.81 ist die Entkopplung
von Ausgangskreis und Eingangskreis, sofern die Rckwirkung vom Kollektor auf die innere
Basis (mit Cc gegeben) vernachlssigt werden kann. Der Spannungsabfall an re, Q1 (0 + 1)
steuert den Kollektorstrom von Q1, der an re, Q2 (0 + 1) den Kollektorstrom von Q2.
AC-Analyse bei Gleichtaktansteuerung: Bislang wurde nur die Differenzansteuerung be-

trachtet. Bei Gleichtaktansteuerung ist U11 = 0 und U1 = U1 . Die Differenzstufe ist in
diesem Fall mit RE seriengegengekoppelt. Die Seriengegenkopplung bewirkt eine ho-
he Gleichtaktunterdrckung. Der Gleichtaktbetrieb einer Differenzstufe ist in Abb. 6.82
dargestellt. Bei Gleichtaktansteuerung erhlt man fr die Ausgangsspannung:
U 2 = U 2 = RC /(2 RE (0 + 1)) U 1 . (6.74)
Aus Symmetriegrnden lsst sich folgende Vereinfachung treffen. Der gemeinsame Emitter-
widerstand RE wird in zwei paralle Widerstnde 2RE aufgespalten. Aus Symmetriegrnden
ist der Strom Ix = 0. Das Verbindungsnetz in Abb. 6.82 unter Ix = 0 kann ohne Strung der
Funktion entfernt werden. Bei Gleichtaktansteuerung verhlt sich die Differenzstufe wie
zwei getrennte, mit 2RE seriengegengekoppelte Transistoren.
Offsetverhalten: Als nchstes soll das Offsetverhalten einer Differenzstufe mit dem eines
Einzeltransistors verglichen werden. Um das Offsetverhalten zu ermitteln wird die Ansteue-
rung am Eingang weggenommen. Mgliche Stromnderungen am Ausgang ergeben sich
a b
RC
RC U2 RC RC U2 U 0 ---------
2R 3
RG 1 2 1 RG RG 1 2
Ix = 0
U0 2R E 2R E U0 2R E
Abb. 6.82 Zur Gleichtaktunterdrckung einer emittergekoppelten Differenzstufe; a Gleichtaktan-

steuerung; b Ersatzanordnung mit nur einem Transistor
a b
RC RC RC
IC IC Q1 IC Q2
RB
1
RB RB
RE
Abb. 6.83 Zum Offsetverhalten; a Einzeltransistor; b Differenzstufe
dann nur aufgrund innerer Unsymmetrien. Verursacht werden diese Unsymmetrien durch
Temperatureinflsse, Parameterstreuungen und durch Alterungseinflsse. Sie wirken sich
auf die Stromverstrkung B, die Schwellspannung UBE und vor allem auf den Leckstrom ICB0
aus. Es interessiert die Ausgangsstromnderung aufgrund von nderungen der genannten
Parameter B, UBE und ICB0 .
Die Offsetanalyse ist direkt vergleichbar mit der Analyse der Arbeitspunktstabilitt. Fr
nderungen im Arbeitspunkt gilt das AC-Ersatzschaltbild in Abb. 6.83 fr den Einzeltran-
sistor und fr die Differenzstufe. Betreffs des Offsetverhaltens interessiert die nderung
des Differenzausgangsstroms IC, Q1 IC, Q2 aufgrund der nderung der Parameter
B, UBE und ICB0 . Abbildung 6.84 zeigt das zugehrige AC-Ersatzschaltbild mit
Wirkung der genannten nderungsparameter.
Das Offsetverhalten wird bestimmt durch Kleinsignalanalyse unter der Randbedingung
von gleichen Transistoren mit Q1 = Q2 . Zunchst wird der Einzeltransistor in Abb. 6.83a
RC RC
I CB0 + A 1 I E1 + I E1 IC IC I CB0 + A 2 I E2 + IE
0 1 2 0
1 2 2
RB rb rb RB
U BE U BE
1 2
re re
IE IE
1 RE 2
UE
Abb. 6.84 AC-Ersatzschaltbild zum Offsetverhalten einer Differenzstufe
betrachtet. Mit der Maschengleichung um den Steuerkreis und der Knotenpunktgleichung

am Kollektor-Ausgangsknoten erhlt man:
1) (IE1 IC1 )(RB + rb ) + IE1 re UBE 1 = 0;

(6.75)
2) IC1 = ICB01 + A1 IE(A)1
+ 0 IE1 .
Aus der Maschengleichung des Steuerkreises lsst sich IE1 bestimmen:

1
IE1 = (UBE1 + IC1 (RB + rb )) . (6.76)
RB + r b + r e
Eingesetzt in die Knotenpunktgleichung am Ausgang erhlt man:

0 (RB + rb ) 0 UBE1
IC1 1 = ICB01 + A1 IE(A) + . (6.77)
RB + r b + r e RB + r b + r e
Damit ergibt sich das gesuchte Ergebnis fr die nderung des Ausgangsstroms bei ge-
gebenen nderungsparametern B, UBE und ICB0 aufgrund genderter Temperatur,
aufgrund von Exemplarstreuungsschwankungen oder Alterungseffekten.
RB + rb + re 0 UBE1
IC1 = (ICB01 + A1 IE(A) ) + . (6.78)
RB + rb RB + rb
re + re +
0 + 1 0 + 1
Die Stromnderung am Ausgang (Offset) hngt ab von der nderung der Stromverstr-
kung A, der nderung des Leckstroms ICB0 und der nderung der Schwellspannung
UBE . Die nderung der Schwellspannung geht in etwa multipliziert mit der Steilheit des
Transistors ein. Die nderung des Leckstroms ist um so signifikanter, je hochohmiger die
Basis abgeschlossen wird.
Zur Offsetanalyse der Differenzstufe wird analog vorgegangen. Bei symmetrischem Aus-
gang interessiert allerdings nicht die absolute nderung des Ausgangsstroms, sondern der
Differenzausgangsstrom IC, Q1 IC, Q2 . Die Spannung am gemeinsamen Emitterknoten
ist:
UE = UBE2 + IC2 (RB + rb ) IE2 (RB + rb + re ). (6.79)
Damit ergibt die Maschengleichung um den Steuerkreis und die Knotenpunktgleichung

am Ausgang der Differenzstufe:
1) (IE1 IC1 )(RB + rb ) + IE1 re UBE 1 + UE = 0;

2) IC1 IC2 = ICB01 ICB02 + (A1 A2 ) IE(A)1
+ 0 (IE1 IE2 ).
(6.80)
Aus der Maschengleichung des Steuerkreises lsst sich wiederum IE1 bestimmen:
1
IE1 = ((UBE1 UBE2 ) + (IC1 IC2 )(RB + rb )) + IE2 .
RB + r b + r e
Nach Zwischenrechnung erhlt man das gesuchte Ergebnis fr den Unterschied der
nderungen der Ausgangsstrme bei einer gegebenen nderung der Stromverstr-
kung, des Leckstroms und der Schwellspannung verursacht durch Temperatureinflsse,
Exemplarstreuungsschwankungen oder Alterungseffekte:
RB + rb + re
IC1 IC2 = (ICB01 ICB02
re + (RB + rb )/(0 + 1)
0 (UBE 1 UBE 2 )
+ (A1 A2 )IE(A) )+ . (6.81)
1
re + (RB + rb )/(0 + 1)
Greift man die Spannung am symmetrischen Ausgang ab, so wirken sich nur noch unglei-
che nderungen aus. Die absoluten nderungen gehen nicht mehr direkt ein. Man spricht
von einer hohen Gleichtaktunterdrckung der Differenzstufe. Der Einzeltransistor ohne
Seriengegenkopplung ist als DC-gekoppelter Verstrker wegen seines Offsetverhaltens au-
erordentlich nachteilig. Zusammenfassend lsst sich feststellen, dass die Differenzstufe
eine hohe Gleichtaktunterdrckung und damit ein geringes Offsetverhalten aufweist.
Allerdings gilt dies nur am symmetrischen Ausgang.
Symmetrischen Ausgang auf unsymmetrischen Ausgang bringen: Es stellt sich die Frage,
wie kann man die Vorteile des symmetrischen Ausgangs betreffs des Offsetverhaltens und
der hohen Gleichtaktunterdrckung auf einen oft bentigten unsymmetrischen Ausgang
bringen? Eine mgliche Lsung stellt die Schaltung in Abb. 6.85 mit einem Linearverstrker
im Ausgangskreis dar.
R2
UB
RC RC R2
-------------
-
1 + v0 V-
I U 11' I U 11' 2
----0- + g m -------------
- ----0- g m -------------
-
2 2 2 2 3
V+ U2
1 1' U3 R2 LV
M : v0
I0
Abb. 6.85 Ausgangsschaltung, um den symmetrischen Ausgang einer Differenzstufe auf einen
unsymmetrischen Ausgang zu bringen
Zur Analyse der Beispielschaltung in Abb. 6.85 wird als erstes der Arbeitspunkt
der Ausgangsschaltung durch DC-Analyse bestimmt. Mit den Maschengleichungen am
Ausgang:
(UB U3 ) I0 U3
1) = + ;
RC 2 R2
(6.82)
(UB U3 ) I0 U3 U2
2) = + .
RC 2 R2
erhlt man als einzig mgliche Lsung U2 = 0 aus der Arbeitspunktanalyse bei symmetri-
scher Beschaltung.
Die AC-Analyse fr die gegebene Schaltung stellt sich fr die betrachteten Maschenglei-
chungen folgendermaen dar:
U11 U3 (U3 U2 )

1) gm + + = 0;
2 RC R2
(6.83)
U11 U3 U3
2) g m + + = 0.
2 RC R2
Durch Subtraktion der beiden Gleichungen erhlt man schlielich das Ergebnis fr die
gesuchte unsymmetrische Ausgangsspannung:
U2 = gm R2 U11 . (6.84)
Das Ergebnis zeigt, dass der Widerstand RC nicht mehr eingeht. Dies gilt allerdings nur
solange folgende Bedingung erfllt ist:

R2
RC . (6.85)
1 + v0
Neben der betrachteten Schaltung, die den symmetrischen Ausgang der Differenzstufe
auf einen unsymmetrischen Ausgang bringt, ohne dabei die Vorteile der Gleichtaktunter-
drckung zu verlieren, gibt es weitere geeignete Schaltungsvarianten, auf die im Rahmen
der bungen noch eingegangen wird.
6.4.2 Basisgekoppelte Differenzstufen
Basisgekoppelte Differenzstufen sind dadurch gekennzeichnet, dass die Basisanschlsse

zweier Transistoren zusammengefhrt sind und jeweils am Emitter ein Konstantstrom ein-
geprgt wird. Die basisgekoppelte Differenzstufe weist prinzipiell hinsichtlich der Gleich-
taktunterdrckung dieselben Eigenschaften auf, wie die emittergekoppelte Differenzstufe.
Die Prinzipschaltung der basisgekoppelten Differenzstufe zeigt Abb. 6.86a.
Die zusammengefhrten Basisanschlsse der beiden Transistoren mssen mit UBB auf
ein bestimmtes Potenzial gelegt werden. Der Konstantstrom I0 teilt sich auf die beiden
Emitteranschlsse auf. Bei U11 = 0 ist die Eingangsdifferenzspannung gleich Null. Beide
Transistoren fhren wie bei der emittergekoppelten Differenzstufe den Strom I0 /2.
Wird die basisgekoppelte Differenzstufe mit U11 > 4UT angesteuert (siehe Abb. 6.86b),
so bernimmt der Transistor Q2 den vollen Strom I0 , der Transistor Q1 ist gesperrt und
damit idealerweise stromlos. Bei U11 < 4UT sind die Verhltnisse umgekehrt. Insofern
ergeben sich fr die basisgekoppelte Differenzstufe dieselben Randbedingungen wie fr
die emittergekoppelte Differenzstufe. Die Summe der beiden Ausgangsstrme ist konstant
gleich I0 . Die Aufteilung der Strme wird ber die Eingangsdifferenzspannung gesteuert.
In Experimenten wird die basisgekoppelte Differenzstufe nher untersucht. Als erstes
erfolgt die DC-Analyse der basisgekoppelten Differenzstufe. Die Vorspannungserzeugung
am gemeinsamen Basisanschluss ist ber einen Basisspannungsteiler gegeben.
a UB UB b UB UB
RC RC RC RC
2 2 2 2
I I 0
----0- ----0- I0
2 2
Q1 Q2 Q1 Q2
U BB U BB
I I I I
----0- ----0- 0 ----0- ----0- I0
2 1 1 2 2 2
I U1 U1 = 0 I I U1 U1 I
----0- ----0- ----0- ----0-
2 2 2 4 UT 2
Experiment 6.4-3: Differenzstufe_Basisgek_Grundsch

Simulation Profiles fr DC-DCSweep- und AC-Analyse.
Abb. 6.86 Basisgekoppelte Differenzstufe; a ohne Ansteuerung; b mit Ansteuerung

2,0mA
IC Q1 IC Q2
1,5mA
A A
1,0mA IC Q1 = IC Q2 = I0 2
0,5mA
0A
-150mV -50mV 0 50mV U 11' 150mV
Abb. 6.87 DC-bertragungskurve der basisgekoppelten Differenzstufe
Mittels einer DCSweep-Analyse bestimmt man die bertragungskennlinien (siehe

Abb. 6.87) Wegen der nicht vernderten Eigenschaften der Differenzstufe ist das Er-
gebnis der bertragungskennlinie der basisgekoppelten Differenzstufe identisch mit der
von einer emittergekoppelten Differenzstufe (vergl. Abb. 6.73). Schlielich erfolgt eine
AC-Analyse um den Arbeitspunkt bei U11 = 0 mittels des entsprechenden Simulation
Profiles. Die diesbezglichen Ergebnisse sind aus Abb. 6.88 zu entnehmen.
Bei Kleinsignalansteuerung teilt sich die Eingangsdifferenzspannung U11 wieder auf
UEB,Q1 und UBE,Q2 auf. Am Emittereingang ist der Eingangswiderstand niederohmig.

rb
Z11 = 2 re + 52 . (6.86)
0 + 1
Fr die Verstrkung erhlt man denselben Wert wie bei der emittergekoppelten Differenz-
stufe.
U 22
|v|21 = = gm RC 150. (6.87)
U 11
Wegen des geringeren Lastwiderstandes ist der Zahlenwert hier kleiner als im Beispiel
fr die emittergekoppelte Differenzstufe. Aufgrund des notwendigen Basispotenzials (im
Beispiel 1,7 V) ist die verfgbare Versorgungsspannung verringert. Insofern muss der Last-
kreis niederohmiger dimensioniert werden, um einen Sttigungseffekt zu vermeiden. Das
Ergebnis der AC-Analyse mit den Abschtzwerten fr die Beispielschaltung in Abb. 6.86
zeigt Abb. 6.88. Mit basisgekoppelten Differenzstufen lassen sich u. a. Verstrkerstufen,
Komparatoren und Stromquellen realisieren.
80
70
Z 11'
60 2 re + rb 0 +1 52
50
300
100 g m RC 150
U 22' U 11'
10
1,0kHz 100kHz 10MHz
Abb. 6.88 Ergebnis der AC-Analyse der basisgekoppelten Differenzstufe in Experiment 6.4-3
a b UB
I0 I0 R0
I0 I0
Q1 Q2 Q1 Q2
U BB
RE RE
Abb. 6.89 Stromspiegel-Schaltungen mit basisgekoppelten Differenzstufen; a Basisgekoppelte Dif-

ferenzstufe mit seriengegengekoppelten Transistoren; b Stromspiegel mit Konstantstromeinstellung
ber R0 und Q1
Basisgekoppelte Differenzstufe als Stromquelle: Eine weitere interessante Anwendung

der basisgekoppelten Differenzstufe ergibt sich als Stromspiegel. Abbildung 6.89b zeigt die
basisgekoppelte Differenzstufe als Stromquelle. ber R0 und Q1 wird der Strom I0 einge-
prgt. Bei gleichen Transistoren erzwingt dieselbe Steuerspannung gleiche Ausgangsstr-
me. In Abb. 6.89a ist nochmals das Prinzip der basisgekoppelten Differenzstufe dargestellt.
Bei einer Differenzeingangsspannung U11 = 0 an den Emittereingngen, mssen die Aus-
gangsstrme gleich gro sein. Dies gilt auch dann, wenn die Widerstnde RE = 0 sind.
Allerdings erfordert dies hohe Anforderungen an die Gleichheit der Transistoren. Es
mssen die Transportsttigungssperrstrme IS,Q1 = IS,Q2 gleich gro sein. Die mit RE
seriengegengekoppelten Transistoren vermindern die Anforderungen an die Gleichheit der
Transistoren (siehe dazu auch Abb. 6.80). Abbildung 6.90 zeigt die bertragungskennlinie
UB Q1 Q2
IC
I0 R0
I0
Q1 Q2 IC Q1
IC Q2
R GK Ux R GK
0 Ux
Abb. 6.90 Stromspiegel mit Seriengegenkopplung
Experiment 6.4-4: Differenzstufe_Basisgek_Stromsp

Simulation Profiles fr DC-DCSweep- und AC-Analyse.
Abb. 6.91 Stromspiegel zur Versorgung der basisgekoppelten Differenzstufe mit I0 /2
der seriengegengekoppelten Transistoren. Bei gleicher Steuerspannung Ux und unglei-

chen Transistoren vermindert sich der Unterschied der Kollektorstrme um so mehr, je
wirksamer die Seriengegenkopplung ist.
Im Experiment gem Abb. 6.91 mit den verschiedenen Simulation Profiles wird die ba-
sisgekoppelte Differenzstufe als Stromquelle untersucht, bei Anwendung des Stromspiegels
als Stromquelle in der Grundschaltung von Abb. 6.89. Im Beispiel wird mit R0 und Q5 ein
Konstantstrom von I0 = 1 mA eingeprgt.
Beim Stromspiegel ist die Eingangsdifferenzspannung Null. Deshalb wird der Strom
definiert im Stromzweig mit R0 und Q5 nherungsweise auf die Kollektorpfade von Q3
und Q4 gespiegelt. Voraussetzung dafr ist eine gengend hohe Stromverstrkung der
Transistoren und die Gleichheit der Steuerkreise der Transistoren Q3, Q4 und Q5.
Stromspiegel im Lastkreis: Der Stromspiegel lsst sich auch dafr verwenden, um die
Vorteile der Gleichtaktunterdrckung des symmetrischen Ausgangs der Differenzstufe auf
einen unsymmetrischen Ausgang zu bringen.
In Abb. 6.92 ist eine emittergekoppelte Differenzstufe mit einer basisgekoppelten
Differenzstufe im Ausgangskreis dargestellt. Die Transistoren Q2 und Q4 arbeiten als
Stromquelle. Insofern ist wegen der Stromquelleneigenschaft das Potenzial an Knoten 2
u. a. nur durch die Beschaltung mit der nchstfolgenden Stufe bestimmt. Im Beispiel sei
angenommen, dass dieses Potenzial in der Mitte der verfgbaren Versorgungsspannung
von UB + 0,7 V liegt. Fr die Kollektor-Emitter-Spannungen von Q2 und Q4 gilt dann:
UCE, Q2 + UEC, Q4 = UB + 0,7 V. (6.88)
Abbildung 6.93 zeigt die Ausgangskennlinien von Q2 und Q4. Im Arbeitspunkt ziehen die
Transistoren den Strom I0 /2.
Wie vom Bipolartransistor bekannt, ist der Innenwiderstand der Stromquellen unter
Annahme einer typischen Early-Spannung:
UCE VA
ri = re 50 k. (6.89)
IC UT
Die Ausgangsstromnderung bestimmt sich aus:
2 I = IC1 IC2 gm U11 . (6.90)
Es addieren sich die Stromnderungen der Transistoren Q1 und Q2 gesteuert durch die
Eingangsdifferenzspannung am Ausgang phasenrichtig. Die maximale Aussteuerbarkeit
am Ausgangsknoten ist nherungsweise gleich der Versorgungsspannung. Bei hochohmiger
Last an Knoten 2 sind nur die beiden Innenwiderstnde von Q2 und Q4 wirksam. Damit
ergibt sich fr die Verstrkung:
U2 ri, Q4 ro, Q4 ;

|v|21 = gm (ri, Q2 ||ri, Q4 ). (6.91)
U11 ri, Q2 2ro, Q2 ;
Auf die Ermittlung der Innenwiderstnde ri,Q2 und ri,Q4 wird im Folgenden noch nher
eingegangen.
Im ersten Experiment der Testanordnung von Abb. 6.94 soll der Innenwiderstand ri von
Q4 (2N3906) bestimmt werden. Der Innenwiderstand ist im Experiment ca. ri = 20 k
(Abb. 6.95). Dies liegt daran, dass die Early-Spannung VA bei dem verwendeten Transistor
nur ca. 20 V betrgt.
Abb. 6.92 Stromspiegel am UB

Ausgang der
emittergekoppelten
Differenzstufe Q3 Q4
I
----0- + I 0 + 2 I
I 2 2
----0- + I I
1 2 ----0- I 1
Q1 2 Q2
I0
IC U CE
IC Q4 r i = --------------
- 50k IC Q2
IC
I0 2
U CE
0 2V 4V 6V 8V 10V 12V
A
UC Q2 U B + 0 7V
Abb. 6.93 Ausgangskennlinien der emittergekoppelten Differenzstufe mit basisgekoppelter Diffe-

renzstufe als Lastkreis
Der Innenwiderstand lsst sich mit Seriengegenkopplung, realisiert ber einen

Widerstand RE im Emitterpfad, erhhen. Die Erhhung des Innenwiderstandes durch
Seriengegenkopplung im Emitterpfad wird im zweiten Experiment von Abb. 6.94 besttigt.
In Abb. 6.96 ist das Ergebnis des Experiments dargestellt. Deutlich zeigt sich eine Erh-
hung des Innenwiderstandes am Ausgang begrndet durch die Seriengegenkopplung. Der
Innenwiderstand der Gesamtschaltung am Ausgangsknoten wird im Experiment gem
Abb. 6.97 bestimmt.
Der Transistor Q2 (2N3904) weist in diesem Experiment eine Early-Spannung VA von
ca. 75 V auf, deshalb ist sein Innenwiderstand am Ausgangsknoten hochohmiger; er liegt
im Beispiel bei ca. 55 k. Der Emitter von Q2 ist an Knoten 3 niederohmig etwa mit
re abgeschlossen. Wegen des niederohmigen Abschlusses am Emitterknoten ergibt sich
fr den wirksamen Innenwiderstand von Q2 am Kollektorausgang eine Verdoppelung
seines Early-Widerstands mit (1 + gm re )ro = 2ro . Den Innenwiderstand am Ausgang der Ge-
Experiment 6.4-5: Differenzstufe_Basisgek_Lastkr_ri Innenwiderstand

einer basisgekoppelten Stufe als aktiver Lastkreis.
Experiment 6.4-6: Differenzstufe_Basisgek_Lastkr_riSerGK Innenwi-

derstand einer basisgekoppelten Stufe als aktiver Lastkreis mit Serienge-
genkopplung.
Abb. 6.94 Zur Bestimmung des Innenwiderstandes der Ausgangsstromquelle
100k
Z 22' ro re V A U T 20k
10k
Z 22'
1,0k
100
1,0kHz 100kHz 10MHz
Abb. 6.95 Ergebnis des Innenwiderstandes ohne Seriengegenkopplung (Experiment 6.4-5)
samtschaltung von Abb. 6.97 erhlt man aus der Parallelschaltung des Innenwiderstandes
von Q2 und des Innenwiderstandes der seriengegengekoppelten Stromquelle mit Q4. Das
Ergebnis des Experiments in Abb. 6.98 besttigt die dort angegebene Abschtzung.
In Kenntnis der Steilheit der Ansteuerung des Ausgangskreises und des Innenwiderstan-
des am Ausgang kann nunmehr die Verstrkung der Gesamtschaltung ermittelt werden.
1,0M
Z 22' ro 1 + g m 200 150k
100k
Z 22'
10k
1,0k
100
1,0kHz 100kHz 10MHz
Abb. 6.96 Ergebnis des Innenwiderstandes am Ausgang mit 200 Seriengegenkopplung (Experi-
ment 6.4-6)
Experiment 6.4-7: Differenzstufe_Emgek_LKBasisgek_riSerGK

Bestimmung des Lastwiderstandes einer emittergekoppelten Differenzstufe
mit basisgekoppelter Differenzstufe als Lastkreis.
Abb. 6.97 Zur Bestimmung des Innenwiderstandes der Gesamtschaltung
Die Testschaltung in Abb. 6.99 ist am Ausgangsknoten mit einem Spannungsteiler beschal-
tet. Diese Manahme ist erforderlich, da sowohl der Transistor Q2, als auch der Transistor
Q4 als Stromquelle arbeiten. Somit muss das Potenzial durch die Beschaltung des Aus-
gangsknotens geeignet festgelegt werden. Wegen des erwhnten Offsetstromes darf die
Ausgangsbeschaltung nicht zu hochohmig gewhlt werden (hier ist R21 = R22 = 100 k).
Z 22' ro Q4 1 + g m 200 2 ro Q2 40k

100k
Z 22'
10k
1,0k
100
1,0kHz 100kHz 10MHz
Abb. 6.98 Ergebnis des Innenwiderstandes der Gesamtschaltung am Ausgangsknoten (Experiment

6.4-7)
Der Gesamtwiderstand am Knoten 2 ist im Beispiel ca. 25 k. Er ergibt sich aus der
Parallelschaltung der Spannungsteilerwiderstnde R21, R22 und parallel dazu der In-
nenwiderstand am Ausgang aus Abb. 6.98. Bei einer Steilheit der Gesamtschaltung von
gm = 1/25 erhlt man eine Verstrkung von ca. 1000, was durch das Simulationsergebnis
in Abb. 6.100 gut besttigt wird. Eine Abschtzung fr die Verstrkung ergibt sich fr das
Schaltungsbeispiel des Experiments aus:
U2
|v|21 = = gm ri, Q4 ||ri, Q2 ||R21||R22. (6.92)
U1
Das Ergebnis der Abschtzung der Verstrkung fr das betrachtete Beispiel ist damit
schlielich:
U2 1
|v|21 = = 200k||75k||100k||100k 1000. (6.93)
U1 26
Wegen des Offsetstroms an Knoten 2 hin zu R21 bzw. R22 drfen die Widerstnde R21 und
R22 nicht zu hochohmig gewhlt werden, ansonsten ergibt sich eine unzulssige Offset-
spannung, die dazu fhren kann, dass zum einen die Aussteuerbarkeit reduziert wird bis
dahin, dass der Transistor Q4 gesttigt wird.
Experiment 6.4-8: Differenzstufe_Emgek_LKBasisgek_Verst
Abb. 6.99 Zur Bestimmung der Verstrkung der Gesamtschaltung
1,0k
v 21 1000
U 2 U 1
100
10
1,0
1,0kHz 100kHz 10MHz
Abb. 6.100 Ergebnis der Verstrkung der Gesamtschaltung in Experiment 6.4-8
6.4.3 Differenzstufen in Kaskodeschaltung
hnlich der Kaskodeschaltung mit Einzeltransistoren (siehe Abschn. 6.3.7) lassen sich
Kaskodeschaltungen mit Differenzstufen realisieren, um den Vorteil der hheren Bandbreite
von Kaskodestufen zu nutzen. Unter Kaskodeschaltungen versteht man im Allgemeinen
a b
UB UB UB
RC RC I0
2 2
1 1
Q1 Q2
Q3 Q4
U BB Q3 Q4
1 1
2 2
Q1 Q2
I0 RC RC
Abb. 6.101 Kaskode-Differenzstufe; a Variante B-C_E-C; b Variante B-E_E-C
eine Hintereinanderschaltung zweier Transistoren. Eine Variante besteht darin, dass die
Basis des ersten Transistors angesteuert wird, das Signal vom Kollektorausgang des ersten
Transistors auf den Emitter des zweiten gefhrt und dann schlielich der Kollektor des
zweiten Transistors als Ausgang verwendet wird. Abbildung 6.101a zeigt diese Variante.
Eine weitere Variante ist in Abb. 6.101b dargestellt. In dieser Anordnung wird das Signal
wiederum an der Basis eingespeist, vom Emitter des ersten Transistors auf den Emitter des
zweiten Transistors gefhrt, um dann am Ausgang des Kollektors des zweiten Transistors
abgenommen zu werden. In beiden Fllen weist der angesteuerte Transistor eine Verstr-
kung von ca. 1 auf, der nachgeschaltete Transistor arbeitet in Basisgrundschaltung (Signal
von B nach C). Zunchst wird in einem Experiment die Variante a) der Kaskodestufen in
Abb. 6.101 untersucht. Der Spannungsteiler mit R3 und R4 legt das Basispotenzial UBB von
Q3 und Q4 fest.
Ein wesentliches Kennzeichen der Kaskode-Stufe ist, dass die Verstrkung des Transistors
Q3 von Knoten 1+ nach Knoten 3- betragsmig etwa bei 1 liegt. Damit wird der Miller-
Effekt des Transistors Q3 weitgehend unwirksam gemacht. Der Transistor Q4 ist wegen
der Ansteuerung am Emitterknoten in Basisschaltung betrieben. Damit erzielt man eine
breitbandigere Verstrkeranordnung.
Als nchstes Experiment wird die zweite Variante einer Kaskode-Differenzstufe in
Abb. 6.101 betrachtet. Abbildung 6.102 zeigt die Testschaltung und Abb. 6.103 das Ergebnis
des Verstrkungsfrequenzgangs.
Der Transistor Q5 bildet die Stromquelle der Differenzstufe der Variante in Abb. 6.101b.
Die Ableitung des Basisstroms von Q3 und Q4 erfolgt ber die Stromquelle I1. In dieser
Variante teilt sich das Eingangssignal auf R5, R6 und die vier Basis-Emitter-Strecken auf.
Ist R5 und R6 hinreichend niederohmig, so liegt an einer Basis-Emitter-Strecke von Q3 die
Steuerspannung U11 /4 an. Die Ausgangsspannung an Knoten 2+ ist demnach:
U1
U2+ = gm RC . (6.94)
4
Experiment 6.4-10: Differenzstufe_Kaskode_B-E_EC_Grundsch ACAnalyse

mittels des SimulationProfile AC.
Abb. 6.102 Testbench fr die Kaskode-Differenzstufe B-E_E-C
100
g m RC
v 21 = ------------------ 75 U 22' U 1
2
30
10
3,0
1,0
1,0kHz 100kHz 10MHz
Abb. 6.103 Verstrkungsfrequenzgang der Kaskode-Differenzstufe B-E_E-C

6.5 Schalteranwendungen des Bipolartransistors 359
6.5 Schalteranwendungen des Bipolartransistors
Der Bipolartransistor lsst sich als elektronisch gesteuerter Schalter verwenden. In der Regel
wird der Transistor zwischen den zwei Zustnden gesperrt und gesttigt geschaltet. Im
Sperrzustand ist der Kollektorausgang hochohmig, im Sttigungszustand niederohmig.
Bipolartransistoren als Schalter sind Funktions-primitive u. a. in Digitalanwendungen und
Leistungsanwendungen.
6.5.1 Spannungsgesteuerter Schalter
Zunchst sei die Anwendung als einfacher spannungsgesteuerter Schalter betrachtet

(Abb. 6.104). Dabei wird bei geschlossenem Schalter S das Bezugspotenzial auf den Aus-
gang geschaltet (Transistor ist gesttigt: niederohmig). ber den Kollektorwiderstand RC
fliet ein Querstrom. Bei offenem Schalter S (Transistor ist gesperrt: hochohmig) liegt die
Versorgungsspannung ber den Kollektorwiderstand RC am Ausgang. Damit ergeben sich
bei geeigneter Ansteuerung zwei Schaltzustnde. Abbildung 6.104 zeigt das Grundprinzip
des Bipolartransistors als Querschalter mit dem Kollektor als Ausgang und mit Ansteuerung
an der Basis.
Die Ansteuerung des Schalttransistors Q1 erfolgt mit einer pulsfrmigen Signalquelle.
Im Folgenden wird nur der Schaltzustand bei u1 > U1,ein bzw. u1 < U1,aus betrach-
tet (stationrer Zustand). Der Bipolartransistor als Querschalter kennt demnach zwei
Zustnde:
a. Transistor ist gesperrt: u1 < U1,aus so, dass UBE < UBES ;
b. Transistor ist gesttigt: u1 > U1,ein so, dass IC = IC U .
Der grtmgliche Kollektorstrom ist fr den gesttigten Transistor bei der Schaltungsan-
ordnung von Abb. 6.104 gegeben durch:
(UB UCE, sat )

IC U = ; (6.95)
RC
Abb. 6.104 Transistor als

Querschalter; a Grundschal- a UB b UB
tung; b Prinzipielle
Ersatzanordnung RC RC
iC 2 2
iB
1 S
Q1
RB
u2 u2
u1
U B U C E sat
IB I - = 1mA
= ----------------------------------
U B = 10V
IC tatschlich CU RC
IB 5mA - RC
u = ---------------------------------
- = -----------------------
I B normal 1mA 100 1k
CU
I
I B Normal CU
CU
I I B = 5mA RB 2
CU
Q1
1 1k 0 1V
U1 ein = 5 7V
0
0 U B U CE
Abb. 6.105 Transistor im bersteuerten (gesttigten) Zustand
wobei UCE,sat mit typisch 0,1 V vernachlssigbar klein ist. Der Strom IC stellt sich bei
gengend groem Basisstrom ein, gem der Bedingung:
(U1, ein 0,7 V) I

= IB > C U . (6.96)
RB Bnormal
Im Sttigungsbetrieb muss der Basisstrom deutlich grer sein, als der vergleichbare Basis-
strom, wenn der Transistor im Normalbetrieb wre. Es ist im Sttigungsbetrieb typischer
Weise B < 20, wobei bei entsprechender bersteuerung B kleiner 1 werden kann. Im Nor-
malbetrieb ist Bnormal > 100. Man definiert einen bersteuerungsfaktor . Fr die gegebene
Schaltung bestimmt sich aus:
IB (U1, ein 0,7 V)/RB

u = = . (6.97)
IB, normal IC /Bnormal
Der bersteuerungsfaktor stellt das Verhltnis zwischen dem bei bersteuerung (Tran-
sistor ist gesttigt, B Bnormal ) tatschlich flieenden Basisstrom IB zu dem fiktiven
Basisstrom IC U /Bnormal dar, der im Normalbetrieb fr IC vorliegen wrde. Abbildung
6.105 veranschaulicht die Verhltnisse bei bersteuerung des Transistors an einem konkre-
ten Beispiel. Bei bersteuerung ist der Transistor am Ausgang niederohmig (ca. 10 mit
induktiver Komponente). Die beispielhafte Ermittlung des bersteuerungsfaktors und
des bersteuerungsstroms IC lsst sich verallgemeinern.
Als nchstes soll der Sperrbetrieb des Transistors genauer betrachtet werden.
Abbildung 6.106 zeigt die Strme an den Anschlssen des Transistors im Sperrbetrieb. Bei
gengend kleiner Spannung U1,aus mit UBE < UBES bzw. negativer Spannung am Eingang
geht der Transistor in den Sperrbereich ber, er wird dann sehr hochohmig am Ausgang (ca.
100 k mit kapazitiver Komponente). Der Sperrstrom des Transistors ist nherungsweise
ca. ICB0 .
Das Schaltverhalten des Transistors in der Testschaltung von Abb. 6.104 ist in Abb. 6.107
dargestellt. Dazu wird der Transistor mit einer pulsfrmigen Signalquelle angesteuert. Im
I
I CE0 B+1 I CB0
IC
IE IC
IB
IC I CB0
IE
I CB0 U BES
U BE
IB
IB I CB0
Transistor gesperrt
Abb. 6.106 Zum bergang in den Sperrbereich eines Bipolartransistors
u1 u1
Transistor AUS -> EIN Transistor EIN -> AUS
U1 ein U1 ein
0 0
t t
iC iC
I I
CU CU
0 0
t t
td tr ts tf
Abb. 6.107 Zum Schaltverhalten des Transistors
Beispiel von Abb. 6.104 ist bei u1 = 0 der Transistor gesperrt. Wird die Eingangsspannung
auf u1 = 5,7 V geschaltet, so geht der Transistor in den Sttigungszustand ber. Dies ge-
schieht jedoch nicht abrupt. Nach einer Einschaltverzgerung td und ber die Anstiegszeit
tr erhht sich der Kollektorstrom bis auf IC . Fr die Anstiegszeit tr gilt nherungsweise:
u 0,1
tr ln . (6.98)
u 0,9
Je grer der bersteuerungsfaktor ist, um so krzer ist die Anstiegszeit tr .
Beim bergang vom Sttigungsbetrieb in den Sperrbetrieb macht sich die Speicherzeit ts
bemerkbar. Der Kollektorstrom muss von IC auf ca. ICB0 abklingen. Die Emitter-Basis Di-
ode ist jedoch mit berschussladungen (Minorittstrger in der Basis) berschwemmt,
die erst ausgerumt werden mssen. Obwohl die Ansteuerspannung bereits zurckge-
nommen wurde, bleibt die Schwellspannung von 0,7 V an der Emitter-Basis Diode solange
stehen, bis die berschussladungen ausgerumt sind. Man definiert einen Ausrumfaktor a.
IB, aus
a= . (6.99)
IC U /Bnormal
Im obigen Beispiel ist

0,7 V/RB
a= . (6.100)
IC U /Bnormal
Fr die Speicherzeit und die Abfallzeit erhlt man nherungsweise

a + u
ts s ln ;
a+1
(6.101)
a + 0,9
tf ln .
a + 0,1
Je grer der Ausrumfaktor a ist, um so kleiner ist die Speicherzeit ts . Der
bersteuerungsfaktor erhht die Speicherzeit. Man findet den Parameter S als
Kenngre (Speicherzeitkonstante: typisch 50 ns) eines Schalttransistors im Datenblatt.
Nherungsweise ist S = TRBR, siehe dazu TR, BR in Tab. 3.5.
Zur Verbesserung der Schaltzeiten: Das Schaltverhalten wird bestimmt durch den ber-
steuerungsfaktor und durch den Ausrumfaktor a. Die Speicherzeit ts hngt von beiden
Gren ab. Ein Problem stellt der Ausrumstrom dar, um die berschssigen Ladungstrger
beim bergang vom Sttigungsbetrieb zum Sperrbetrieb abfhren zu knnen. Zur Verrin-
gerung der Speicherzeit, gilt es den Ausrumstrom signifikant zu erhhen. Im Beispiel der
Darlingtonstufe in Abb. 6.61 hilft ein Basisableitwiderstand den Ausrumstrom zu verbes-
sern, wenn der stromfhrende Transistor bersteuert wird. Mit einem Kondensator parallel
zu RB in Abb. 6.105 wird beim Abschaltvorgang von U1,ein nach U1,aus = 0 der Kondensa-
tor kurzzeitig kurzgeschlossen und damit auch der Ausrumstrom erhht. Ein weiteres
Beispiel fr den Transistor in einer Anwendung als Schalter mit Basisableitwiderstand RB
zeigt Abb. 6.108a. Zur Erhhung des Ausrumstroms ist eine Hilfsspannungsquelle UBB
eingefhrt.
Im konkreten Beispiel (Abb. 6.108a) ist der bersteuerungsfaktor und der Ausrumfak-
tor bei Ansteuerung mit u1 = U1,ein bzw. mit u1 = U1,aus = 0 gem Abb. 6.108a:
(U1,ein UBE )/RK (UBB + UBE )/RB

u = ;
IC u /Bnormal
(6.102)
UBE /RK + (UBB + UBE )/RB
a= .
IC u /Bnormal
a UB b UB
RC RC
2 2
iC
RK iB RK iB
1 1
Q1 Q1
u CE u CE
u1 u1
RB
U BB
Experiment 6.5-1: Testschaltung_1 fr das Schaltverhalten des Bipolartransistors
Abb. 6.108 Transistorschalter; a Mit Basisableitwiderstand; b Mit Schottky Diode
10mA
iC Q1
5mA
iB Q1
0A
-5mA
12V u2
8V
u1
4V
u BE
0V
0,5 s 1,5 s 2,5 s 3,5 s 4,5 s 5,5 s
Abb. 6.109 Simulationsergebnis gem Testschaltung in Abb. 6.105 mit U1,ein = 5,7 V auf U1,aus =0 V
Durch eine negative Hilfsspannung UBB wird der Ausrumstrom erhht und damit die
Speicherzeit ts verkrzt. Eine Schottky Diode gem Abb. 6.108b hilft die Speicherzeit
zu reduzieren. Aufgrund der geringen Schwellspannung und der schnellen Umschaltzei-
ten verhindert die Schottky Diode, dass der Transistor gesttigt wird. Im Experiment in
Abb. 6.108 erfolgt die nhere Untersuchung des Schaltverhaltens des Transistors. Abbildung
6.109 zeigt das Ergebnis der TR-Analyse. Im Beispiel betrgt der maximale Kollektorstrom
IC ca. 10 mA, der maximale Basisstrom bei bersteuerung ist bei U1,ein = 5,7 V ca. 5 mA
10mA iC Q1
5mA
iB Q1
0A
-5mA
u2
10V
u1
5V
u BE
0V
-4V
0,5 s 1,5 s 2,5 s 3,5 s 4,5 s 5,5 s
Abb. 6.110 Simulationsergebnis gem Testschaltung in Abb. 6.105 mit U1,ein = 5,7 V auf U1,aus =
2V
Abb. 6.111 Testschaltung_2

fr das Schaltverhalten des
Bipolartransistors
Experiment 6.5-2: Querschalter2
und der Ausrumstrom liegt bei 0,7 mA. Wird die Eingangsspannung von U1,ein = 5,7 V
auf U1,aus = 2 V geschaltet (Abb. 6.110), so erhht sich der Ausrumstrom auf 2,7 mA.
Entsprechend verringert sich die Speicherzeit (vergl. Abb. 6.109 und Abb. 6.110).
Im Beispiel der Schaltungsvariante nach Abb. 6.111 mit einer negativen Hilfsspannung
muss die Eingangssignalquelle dabei keine negative Amplitude aufweisen. Das Ergebnis des
Experiments in Abb. 6.111 ist in Abb. 6.112 dargestellt.
10mA
iC Q1
5mA
iB Q1
0A
-5mA
u1 u2
10V
u3
5V
0V
-5V
0s 200ns 400ns 600ns 800ns
Abb. 6.112 Simulationsergebnis der Testschaltung_2 mit U1,ein = 10 V auf U1,aus = 0V
6.5.2 Gegentaktschalter
In der digitalen TTL-Schaltkreistechnik (TTL: Transistor-Transistor-Logik) wird der

Bipolartransistor als Gegentaktschalter verwendet. Die TTL-Schaltkreistechnik wurde weit-
gehend von der CMOS-Schaltkreistechnik abgelst, sie hat nur noch historische Bedeutung.
Das TTL-Grundgatter enthlt einen Multi-Emitter-Bipolartransistor als Steuerkreis der
auf einen Gegentaktschalter arbeitet. Der Multi-Emitter-Transistor kann durch parallel
geschaltete Transistoren dargestellt werden. Bei Eingangsspannungen U1 > 2 V ist der
Multi-Emitter-Transistor als Steuerkreis im inversen Betrieb, bei Eingangsspannungen
U1 < 0,8 V im Sttigungsbetrieb. Abbildung 6.113 zeigt einen TTL-Inverter mit Q1 als
Steuerkreis und nachfolgendem Gegentaktschalter (Tab. 6.1 und 6.2).
Abb. 6.113 TTL-Inverter mit +5V +5V +5V

Steuerkreis und
Gegentaktschalter
4k 1 6k 130
Q4
I B ,Q1
I1 I2
D1
Q3
Q1
Q5
U1 U3 U2
1k
Steuerkreis Gegentaktschalter
Tab. 6.1 TTL-Schaltung U1 Q1 Q3 Q4 Q5

Zustnde der Transistoren
0V Gesttigt Gesperrt Normal Gesperrt
>2V Invers Gesttigt Gesperrt Gesttigt
Tab. 6.2 TTL-Schaltung

Innere Strme und
U1 I1 IB,Q3 U3 U2
Spannungen
0V 1 mA 0 0 3,6 V
>2V BR 0,75 mA 0,75 mA 1,4 V 0
Die inverse Stromverstrkung BR vom Multi-Emitter-Transistor ist ca. 0,05. Damit ergibt
sich bei U1 > 2 V ein Eingangsstrom von ca. I1 40 A . In diesem Fall ist der Sttigungs-
strom von Q3: IC, Q3 4,3 V/1,6 k 2,6 mA. Fr Q5 verbleibt ein Basisstrom von etwa
2 mA, was ausreicht um den Transistor Q5 hinreichend zu bersteuern.
6.6 Weitere Funktionsprimitive mit BJTs
Die bislang eingefhrten und betrachteten Funktionsprimitive und Funktionsgrundschal-

tungen mit BJTs sollen um weitere wichtige Beispiele ergnzt werden. Dabei geht es um
die Verdeutlichung der zugrunde liegenden Funktion. In Kenntnis der Funktion einer
Teilschaltung lsst sich deren Anwendung in komplexeren Funktionsschaltungen besser
verstehen.
6.6.1 Logarithmischer Verstrker
Logarithmische Verstrker verstrken gem der Logarithmusfunktion kleine Signale sehr

stark und groe Signalamplituden schwach. Durch Ausnutzung der exponentiellen ber-
tragungskennlinie eines Bipolartransistors im Rckkopplungspfad eines Linearverstrkers
entsteht ein logarithmischer Verstrker (Abb. 6.114).
Bei hinreichend groer Verstrkung des Linearverstrkers gilt fr die Anordnung des
logarithmischen Verstrkers:

U1 U2
= IS exp ;
R1 UT

U2 U1 /R1 U1 /R1
= ln = log(10) /log(10) (e). (6.103)
UT IS IS
Damit ergibt sich ein logarithmischer Zusammenhang zwischen der Eingangsspannung
und der Ausgangsspannung. In einem Experiment soll das Prinzip (Abb. 6.114) verifiziert
werden.
6.6 Weitere Funktionsprimitive mit BJTs 367
Abb. 6.114 Logarithmischer

Verstrker U 1 R1
U2
R1
U1
U2
ideal
Experiment 6.6-1: LogVers
-750mV
U2
-700mV
-650mV
-600mV
-550mV
-500mV
0,5V 1,5V 2,5V 3,5V U1 4,5V
Abb. 6.115 Simulationsergebnis fr DC-Sweep des logarithmischen Verstrkers, Testschaltung in

Abb. 6.114
Das Simulationsergebnis der Testschaltung zeigt den logarithmischen Zusammenhang

zwischen der Ausgangsspannung und der Eingangsspannung. Fr kleine Spannungen U1
ergibt sich ein groes U2 /U1 , mit zunehmender Eingangsspannung verringert sich die
Verstrkung U2 /U1 (Abb. 6.115).
6.6.2 Konstantstromquellen
Konstantstromquellen bentigt man u. a. fr die Arbeitspunkteinstellung und fr aktive

Lastkreise in Verstrkerschaltungen, sie wurden bereits in verschiedenen Anwendun-
gen verwendet und erlutert. Hier sollen nochmals zusammenfassend die Eigenschaften
von Stromquellen und mgliche Realisierungen behandelt werden. Die allgemeinen
Eigenschaften von Konstantstromquellen sind im Abb. 6.116 dargestellt. Unabhngig von

der Realisierung beschreibt das Makromodell die Eigenschaften einer Konstantstromquelle.
Bei Systemuntersuchungen gengt es, zunchst ohne Bezug zu einer konkreten Realisierung
ein geeignetes Makromodell mit Innenwiderstand ri und gegebenenfalls mit parasitren
(kapazitiven) Einflssen zugrunde zu legen.
Der Konstantstrom I0 wird durch eine DC-Analyse bestimmt. Den differenziellen In-
nenwiderstand ri ermittelt man durch AC-Analyse. Gegebenenfalls ist parallel zu ri eine
parasitre Kapazitt zu bercksichtigen, die ebenfalls durch AC-Analyse bestimmt wird
und bei einer AC-Analyse (nderungsanalyse) wirksam ist.
Die Funktion einer Stromquelle ist dadurch gekennzeichnet, dass der Ausgangsstrom
konstant ist unabhngig von der anliegenden Spannung. Allgemein ist diese Eigenschaft
einer Stromquelle nur in einem beschrnkten Aussteuerbereich gltig. Die gewnschte
Funktion ist erst ab einer bestimmten Mindestspannung und bis zu einer Maximalspannung
gegeben.
Einige mgliche Realisierungen wurden in den vorangehenden Kapiteln beschrieben.
Jeder Transistor stellt am Kollektorausgang eine Stromquelle dar, wenn er im geeigneten
Arbeitspunkt betrieben wird (siehe Abb. 6.117).
Der Innenwiderstand einer Stromquelle kann durch Seriengegenkopplung signifikant
erhht werden (siehe Abschn. 5.2.4). Von dieser Eigenschaft der Seriengegenkopplung wur-
de schon vielfach Gebrauch gemacht. In den Beispielen wirkt R1 als Seriengegenkopplung.
Weitere Realisierungsmglichkeiten ergeben sich mit basisgekoppelten Differenzstufen.
In den Beispielen in Abb. 6.118 sind mgliche Ausfhrungsformen skizziert. Bei R2 = RE
in Abb. 6.118a ist I0 = Ix , allerdings nur dann, wenn die Stromverstrkung gengend
gro ist. Der Strom IB,Q1 + IB,Q2 verursacht eine wenn auch geringe Unsymmetrie.
Die Unsymmetrie lsst sich verringern, wenn der Kurzschlussbgel durch einen aktiven
Transistor mit Stromverstrkung ersetzt wird (Abb. 6.118b). Im Beispiel reduziert der
Transistor Q4 die Unsymmetrie verursacht durch die Basisstrme.
a I0 b I
1
1
I0
U 11 ri U 11
1
1
I I0 - Bestimmung durch DC-Analyse
I0
ri - Bestimmung durch AC-Analyse
U 11 U 11 U 11
min max
Abb. 6.116 Makromodell einer Konstantstromquelle; a Funktionsmodell mit Kennlinie fr I0 ;

b Ersatzschaltbild
a b
UB U1
V+ I0 -------
U x 0.7V R1
I0 = ------------------------
-
IB 0 R1 U id 0
Ux U1 V-
R1
R1
Abb. 6.117 Beispiele fr Konstantstromquellen mit Einzeltransistoren; a Einzeltransistor serienge-

gengekoppelt; b Einzeltransistor mit Linearverstrker seriengegengekoppelt
a UB b UB UB
R1 R1 R3
I0 I0 I0
Ix IB Q1 + I B Q2 Ix
Q4
Q1 Q2
Q1 Q2 Q3
R2 RE RE R2 R4 RE
U B U B U B U B U B U B
Abb. 6.118 Stromquellen realisiert durch basisgekoppelte Differenzstufen; a Allgemeine Form;

b Kurzschlussbgel ersetzt durch Transistor Q4 mit Stromverstrkung
Abb. 6.119 Sonderfall der UB

basisgekoppelten Ix 2 U B 0 7V
I 0 = ----------------------------------
- exp I 0 R E U T
Differenzstufe mit R2 = 0 R1
R1
Q1 Q2
RE
U B U B
Abb. 6.120 Wilson-

Konstantstromquelle U B 1 4V
R1 I 0 = ---------------------------
R1
Q1
Q2 Q3
U B
Unter Vernachlssigung des Basisstroms ergibt sich folgender Zusammenhang:

I0
IE, Q1 R2 = IE, Q2 RE = RE ;
AQ2
2 UB 0,7 V
IE, Q1 = . (6.104)
R1 + R 2
Bei R2 = RE ist mit guter Nherung IE,Q1 = I0 . Wegen mglicher unterschiedlicher
Kollektor-Emitter Spannungen kann sich aufgrund der endlichen Early-Spannung eine
weitere Unsymmetrie einstellen. Dieser Effekt lsst sich durch geeignete Gegenkopplung
bei Erhhung des Innenwiderstandes verringern. Einen Sonderfall stellt die Ausfhrungs-
form mit R2 = 0 dar (Abb. 6.119). Damit ist es mglich, ausgehend von einem greren
Strom Ix einen kleineren Konstantstrom I0 abzuleiten. Die OP-Verstrkerschaltung in
Abb. 2.11 verwendet dieses Prinzip mit Q10, Q11 und R4. In diesem Sonderfall gilt unter
Vernachlssigung des Basisstroms:
UBE,Q2 + I0 RE = UBE,Q1 ;

(UBEQ1 /UT ) I0 Ix
Mit I0 IS e wird: UT ln + I0 RE = UT ln ; (6.105)
IS IS
Ix
= e I0 RE /UT .
I0
Bei I0 RE = 4UT wird Ix /I0 50. Dies ist beispielsweise gegeben, wenn I0 = 20 A ist bei
RE = 5 K. Damit erhlt man bei einem gegebenen Strom Ix = 1 mA einen Konstantstrom
von I0 = 20 A am Ausgang (siehe Abb. 5.44).
Eine weitere Variante stellt die Wilson-Konstantstromquelle dar. Abbildung 6.120 zeigt
die zugrundeliegende Prinzipschaltung. Die Wilson-Konstantstromquelle besteht aus einer
basisgekoppelten Differenzstufe mit Q2 und Q3 und einem zustzlichen Transistor Q1, der
als Stromquelle arbeitet. Durch den Gegenkopplungspfad ber Q2 wird der Innenwider-
stand des Stromquellentransistors Q1 signifikant erhht. Die Abschtzung auf Basis des
AC-Ersatzschaltbildes in Abb. 6.121 soll die Gegenkopplungsmanahme erklren.
Am Ausgang mge der Strom Ix flieen und die Spannung Ux anliegen. Der Quotient aus
Ux und Ix bestimmt den gesuchten Innenwiderstand. Der Strom Ix hat am Emitter von Q1
den Strom Iy zur Folge. Damit ergibt sich als Steuerspannung fr Q2 und Q3 die Spannung
Abb. 6.121 AC-Ersatzschalt- Ux

bild der Wilson-
Konstantstromquelle mit Ix
R1 R1 r e 0 +1
R1 (0 + 1) re
0 Iy 0 Iy
0 0
r0
Q1
0 I y re re 0+1
Iy
0 Iy
0 Iy
Q2 Q3
re
re 0+1 I y re
I y re , was an Q2 den Kollektorstrom I y re gm = 0 I y verursacht. Dieser Kollektorstrom

stellt sich aufgrund der Stromspiegeleigenschaften von Q2 und Q3 ein. Unter der Bedin-
gung, dass R1 (0 + 1) re gegeben sei, wird der Basisstrom von Q1 nherungsweise
0 I y sein. Dieser Strom erzeugt an Q1 eine Gegenkopplungsspannung 0 I y re , die als
Steuerspannung wirkt. Damit treibt die Stromquelle am Kollektor einen Strom der Gre
0 I y 0 . Dieser Gegenkopplungsstrom am Ausgang erhht den Innenwiderstand. Am
Ausgangsknoten gilt:
(U x I y re )
1) I x + I y 0 0 = ;
r0
2) I y + 0 I y = I x ; Ix 2 Iy. (6.106)
Damit wird:

0 U x (I x /2) re
Ix 1 + . (6.107)
2 r0
Schlielich erhlt man daraus das Ergebnis fr den gesuchten Innenwiderstand:

Ux 0
r0 1 + . (6.108)
Ix 2
Nach dieser abschtzenden Betrachtung wird der Ausgangswiderstand r0 durch Gegen-
kopplung um den Faktor 1 + 0 /2 erhht. Diese Grobabschtzung soll in erster Linie das
Zustandekommen der Gegenkopplung erlutern.
Anstelle der einschrnkenden Annahme, dass R1 (0 + 1) re gelten mge, wird nun
der andere Grenzfall mit R1 (0 + 1) re betrachtet (Abb. 6.122). Die Steuerspannung
Abb. 6.122 AC-

Ersatzschaltbild der Ix Ux
Wilson-Konstantstromquelle R1 R1 r e 0 +1
mit R1 (0 + 1) re
0 Iy 0 0 I y R1 g m
r0
Q1
0 I y R1 re 0+1
Iy
0 Ie
0 Iy
Q2 Q3
re
re 0+1 I y re
von Q1 ist gem Abb. 6.122 0 I y R1 . Diese Steuerspannung steuert die Stromquelle
des Kollektors mit einem Strom in Hhe von 0 I y R1 gm . Dieser Strom vermindert den
urschlichen Strom I x aufgrund der Gegenkopplung, was einer Erhhung des Innenwider-
standes entspricht. Wegen der getroffenen Annahme ist weiterhin in diesem Fall I x I y .
Damit wird nherungsweise
I x (1 + 0 R1 gm ) (U x I x re )/ro . (6.109)
Schlielich ergibt sich daraus der gesuchte Innenwiderstand:

Ux
r0 (1 + R1 gm ). (6.110)
Ix
Auch hier zeigt sich eine signifikante Erhhung des Innenwiderstandes aufgrund der
gegebenen Seriengegenkopplung. In beiden betrachteten Grenzfllen erhht sich der
Innenwiderstand bei der Wilson-Konstantstromquelle.
In einem Experiment wird der Innenwiderstand einer Stromquelle bestehend aus
einer basisgekoppelten Differenzstufe, mit der von der Wilson-Konstantstromquelle ver-
glichen. Abbildung 6.123a zeigt die Testschaltung der basisgekoppelten Differenzstufe
als Stromquelle. Das Ergebnis des Innenwiderstandes ist in Abb. 6.124 dargestellt. Der
Innenwiderstand wird im Wesentlichen bestimmt durch den Early-Widerstand des als
Stromquelle betriebenen Transistors Q1.
Als nchstes wird die Wilson-Konstantstromquelle gem Testschaltung in Abb. 6.123b
untersucht. Das Ergebnis des Innenwiderstandes der Wilson-Konstantstromquelle zeigt
a b
Experiment 6.6-2: Basisgek-Stromqu_AC Experiment 6.6-3: Wilson-Stromqu_AC
Abb. 6.123 Testschaltung zur Ermittlung der Innenwiderstandes; a fr eine basisgekoppelte

Differenzstufe; b fr eine Wilson-Konstantstromquelle
1,0M
Z 22' = ro Q1 re Q1 V A UT 150k
100k
Z 22'
10k
1,0k
100
1,0kHz 100kHz 10MHz
Abb. 6.124 Ergebnis des Innenwiderstandes der basisgekoppelten Differenzstufe
Abb. 6.125. Der Vergleich zwischen dem Ergebnis in Abb. 6.124 und Abb. 6.125 zeigt,
dass der Innenwiderstand der Wilson-Konstantstromquelle aufgrund der beschriebenen
Gegenkopplungsmanahme etwa um den Faktor 60 hher ist, als der Innenwiderstand einer
basisgekoppelten Differenzstufe bei gleichem Konstantstrom. Dieses Experiment besttigt
die getroffene relativ grobe Abschtzung.
Z 22' ro 1+ 0 2 10M
10M
1,0M
Z 22'
100k
10k
1,0k
100
1,0kHz 100kHz 10MHz
Abb. 6.125 Ergebnis des Innenwiderstandes der Wilson-Konstantstromquelle
6.6.3 Konstantspannungsquellen
In Ergnzung der bereits im Abschn. 6.3.4 betrachteten Funktionsprimitive bei Beschal-

tung eines Bipolartransistors als Spannungsquelle werden weitere Realisierungsvarian-
ten fr Konstantspannungsquellen behandelt. Konstantspannungsquellen bentigt man
u. a. zur Vorspannungserzeugung, zur Arbeitspunkteinstellung und zur Referenzspan-
nungserzeugung. Eine Konstantspannung lsst sich herleiten aus der Schwellspannung
eines pn-bergangs. Es sollen zusammenfassend die Eigenschaften von Spannungsquellen
und mgliche weitere Realisierungen behandelt werden. Die allgemeinen Eigenschaften
von Konstantspannungsquellen erlutert Abb. 6.126. Von besonderer Bedeutung ist die
Konstanz der Spannung und in welcher Weise Temperatureinflsse diese Grundeigenschaft
der Konstantspannungsquelle ndern. Bei Systemuntersuchungen gengt es, zunchst ohne
Bezug zu einer konkreten Realisierung ein geeignetes Makromodell zugrunde zu legen.
Die Konstantspannung U0 wird durch eine DC-Analyse bestimmt. Den differenziel-
len Innenwiderstand ri ermittelt man durch AC-Analyse. In Abschn. 6.3.4 wurde ein
Bipolartransistor mittels geeigneter Parallelgegenkopplung als Konstantspannungsquelle
eingefhrt; zunchst ein Experiment zu diesem Beispiel. Es soll das Temperaturverhalten
dieser Konstantspannungsquelle untersucht werden. In Abb. 6.127 ist das Ergebnis der
DC-Analyse bei T = 27 C und bei T = 120 Cdargestellt.
Im Beispiel ist die Konstantspannung U0 etwa gleich der doppelten Schwellspan-
nung der Emitter-Basisdiode. Wegen des Temperaturkoeffizienten dieser Schwellspannung
a I1 b ri I1
1 1
U 11 U0 U 11
1 1
U
U0 U0 - Bestimmung durch DC-Analyse
ri - Bestimmung durch AC-Analyse
I 1min I 1max I 1
Abb. 6.126 Makromodell einer Konstantspannungsquelle; a Funktionsmodell mit Kennlinie fr

U0 ; b Ersatzschaltbild
a b
Experiment 6.6-4: Spannungsqu_BipTrans
Abb. 6.127 Temperaturverhalten der Konstantspannungsquelle mit einem parallelgegengekoppel-

ten Bipolartransistor; a T = 27 C; b T = 120 C
in Hhe von ca. 2 mV/ C verndert sich bei Temperaturerhhung die Konstant-
spannung betrchtlich. Es wird also nach Mglichkeiten gesucht, den Temperaturgang
einer Konstantspannungsquelle zu vermindern. Eine Mglichkeit stellt die sogenannte
Bandgap-Referenzschaltung dar. Abbildung 6.128 zeigt ein Realisierungsbeispiel einer
Bandgap-Referenzschaltung. Eingeblendet ist das Ergebnis der DC-Analyse bei T = 27 C.
Abb. 6.128 Bandgap-Referenz

als Konstantspannungsquelle
bei T = 27 C
Experiment 6.6-5: Bandgap-Referenz_27
Fr die gegebene Schaltung in Abb. 6.128 gelten folgende Netzwerkgleichungen:

IC, Q2
1) IC, Q1 RC1 = IC, Q2 RC2 ; = 9,09;
IC, Q1
U2 (6.111)
2) = UBE, Q2 + (IC, Q1 + IC, Q2 ) RE2;
2
3) UBE, Q1 + IC, Q1 RE1 = UBE, Q2 .
Aus der letzten Gleichung ergibt sich:
IC,Q1 IC, Q2 (6.112)
UT ln + IC, Q1 RE1 = UT ln ;
IS IS
Daraus wird: IC,Q2
IC,Q1 RE1 = UT ln = UT ln 9,09.
IC, Q1
Im Beispiel ist konkret:
UT ln 9,09
IC, Q1 = = 57 A IC, Q2 = 520 A. (6.113)
RE1
Eingesetzt in Gleichung 2) von Gl. 6.111 erhlt man:

U2
= UBE, Q2 + 10,09 UT ln 9,09; (6.114)
2
Whrend UBE,Q2 mit 2 mV/ C abnimmt, steigt der zweite Summand mit T. Die
Temperaturabhngigkeit der Ausgangsspannung bestimmt sich aus:

U2 k
= 2 mV/ C + 10,9 ln (9,09); k : Boltzmannkonstante
T 2 e

U2 k
= 0 wenn 10,09 ln (9,09) +2 mV/ C. (6.115)
T 2 e
2.494V
74.69uA 679.1uA VB 0
RC1 RC2 + -
1 0k 1.1k DC = 1 0V
7
U1
3 5
V+
+ OS2
6 2
OUT
2.494V
2 1
V-
- OS1
1.747V
R4
u A 741
0 1k
4
Q1 Q2
1.245V
Q2 N3 90 4 Q2N3 90 4 -682.6uA
RE 1
1k 1.245mA
R5
757.7mV 1k
RE 2
1k
0
0
Experiment 6.6-6: Bandgap-Referenz_120
Abb. 6.129 Bandgap-Referenz als Konstantspannungsquelle bei T = 120 C
Dieser Effekt der Kompensation von Temperaturkoeffizienten ist bei der gewhlten
Dimensionierung in etwa gegeben. Damit sollte bei einer Temperaturnderung die Aus-
gangsspannung weitgehend konstant bleiben. Im Experiment gem Abb. 6.129 wird dies
berprft. Im Vergleich der Ergebnisse von Abb. 6.129 und Abb. 6.128 kann man feststellen,
dass sich die Temperaturstabilitt gegenber der ersten betrachteten Realisierungsvariante
betrchtlich verbessert hat.
6.6.4 Schaltungsbeispiele zur Potenzialverschiebung
Bei DC-gekoppelten Funktionsschaltungen ergeben sich bei Hintereinanderschaltung von

Teilschaltungen Verkopplungen der Arbeitspunkte von Transistoren. Zur Realisierung eines
Potenzialausgleichs bentigt man Funktionsprimitive fr die Potenzialverschiebung, so
dass die Hauptfunktion einer Schaltung mglichst nicht beeintrchtigt wird.
Sollen zwei Funktionsschaltungen verbunden werden, so muss eine Arbeitspunktver-
schiebung durch die speisende Stufe verhindert werden. Dies ist besonders wichtig bei
DC-gekoppelten Stufen. Abbildung 6.130 zeigt die Auswirkungen einer AC-Kopplung bei
bertragung eines Bitstromes mit DC-Komponente. Bei geeigneter DC-Kopplung kann
die bitmusterabhngige Basislinienverschiebung vermieden werden. Eine AC-Kopplung ist
im Allgemeinen nur erlaubt, wenn das Signal keine DC-Komponente enthlt. Dies kann
beispielsweise bei Digitalsignalen durch einen gleichstromfreien Code (z. B. AMI-Code)
erreicht werden.
CK
2 1
Funktion 1 u1 t Funktion 2
u2 t
u2 t
u1 t
U 21
t t
T0
Abb. 6.130 Basislinienverschiebung durch AC-Kopplung
U1 U2
CK dB
2 1
Z1
1 2 CK Z1 f
Abb. 6.131 Zur Eckfrequenz bei AC-Kopplung
U2 U1
2 DC - 1
Potenzial 1
Versch.
f = 0 U 21
f 0 U1 = U2
f
Abb. 6.132 Zur Aufgabenstellung der DC-Potenzialverschiebung
Es hngt nun von der Spektralverteilung des Signals ab, ob eine AC-Kopplung mglich
ist. Bei AC-Kopplung entsteht ein Hochpass mit einer unteren Eckfrequenz (Abb. 6.131).
Die Eckfrequenz muss so gewhlt werden, dass keine signifikanten Teile des Spektrums vom
bertragenen Signal herausgeschnitten werden. Die Eckfrequenz wird bestimmt durch den
Eingangswiderstand der nachfolgenden Funktionseinheit Z1 und der Koppelkapazitt CK .
Gesucht wird eine Schaltungsfunktion, die bei DC eine Potenzialverschiebung er-
mglicht, ohne das Signal im Spektralverlauf zu verflschen. Abbildung 6.132 skizziert
Abb. 6.133 Spannungsteiler U 21

zwischen Knoten 2 und
Knoten 1 2 R1 1 U 21 : entsprechend Spannungsteiler
R2
U : entsprechend Spannungsteiler
a U 21
2 R1 1 U 21 = I 0 R 1
I0
U --> 0 bei r i : gro und |Z1| >> R1
b
U0
2 1
U 21 = U 0
R2
U --> 0 bei r i : klein
R1
2
1 U 21 = U BC
R2
Abb. 6.134 Beispiele fr Mglichkeiten zur Lsung des Problems der Potenzialverschiebung;
a Lngswiderstand mit parallel liegender Stromquelle; b Zenerdiode im Lngspfad und parallel
liegender Widerstand; c Seriengegengekoppelter pnp-Transistor
die Aufgabenstellung. Zur Lsung der gestellten Aufgabe muss bei f = 0 die gewnschte
Spannung U21 zwischen Knoten 2 und Knoten 1 abfallen. Bei Frequenzen f > 0 sollen
nderungen des Signals unverflscht weitergegeben werden.
Ein einfacher Spannungsteiler in Abb. 6.133 lst diese Aufgabe nicht. Mit dem Span-
nungsteiler kann eine Spannungsdifferenz zwischen Knoten 2 und Knoten 1 erzeugt
werden, jedoch werden alle Spektralanteile f > 0 ebenfalls geschwcht entsprechend des
Spannungsteilerverhltnisses.
Das Problem lsen die drei in Abb. 6.134 skizzierten Schaltungsvarianten. Ein
Lngswiderstand mit parallel liegender Stromquelle erzeugt einen Potenzialunterschied
(Abb. 6.134a). Ist der Innenwiderstand der Stromquelle hinreichend hochohmig, so er-
gibt sich bei Frequenzen f > 0 kein Spannungsfall. Vorausgesetzt der Eingangswiderstand
der folgenden Stufe ist gengend hochohmig. Eine weitere Variante stellt eine Spannungs-
quelle im Lngspfad dar (Abb. 6.134b). Bei f = 0 wird der Potenzialunterschied bestimmt
durch die Leerlaufspannung U0 . Ist der Innenwiderstand der Spannungsquelle hinreichend
klein, so werden Signalanteile mit f > 0 nicht abgeschwcht. Im einfachsten Fall knnte die
Spannungsquelle durch eine Zenerdiode realisiert werden.
Die eleganteste Lsung zur Erzeugung eines Potenzialunterschieds erhlt man mit
einem pnp-Transistor gem Abb. 6.134c. Der Potenzialunterschied ist gleich der Span-
nung zwischen Basis und Kollektor. Durch geeignete Wahl des Arbeitspunktes lsst sich ein
vorgegebener Potenzialunterschied UBC einstellen. Die Schaltung bringt zustzlich noch ei-
ne Verstrkung von R2/R1 bei hochohmigem Eingang der nachfolgenden Stufe. Allerdings
erhlt man eine Phasenverschiebung um 180o zwischen Eingang und Ausgang.
Funktionsgrundschaltungen mit FETs
7
Die bereits eingefhrten Funktionsgrundschaltungen mit BJTs werden um Funktions-

primitive und Funktionsgrundschaltungen mit Feldeffekttransistoren (FETs) erweitert.
Nach kurzem Rckblick auf vereinfachte Modellbeschreibungen fr die Abschtzanalyse
von Schaltungen mit Feldeffekttransistoren werden mgliche Beschaltungen zur Arbeits-
punkteinstellung behandelt. Im Weiteren geht es um die Vorstellung und Erluterung
wichtiger Funktionsgrundschaltungen mit Feldeffekttransistoren fr verschiedene An-
wendungsgebiete. Ein Hauptanliegen ist dabei die Ermittlung der Eigenschaften zur
Charakterisierung und Einteilung der behandelten Funktionsgrundschaltungen.
7.1 Vorgehensweise bei der Abschtzanalyse
hnlich wie der Bipolartransistor stellt der Feldeffekttransistor im geeigneten Arbeitspunkt

betrieben eine spannungsgesteuerte Stromquelle dar. Im Rckblick auf Kap. 5 ergeben sich
Verstrkereigenschaften gem dem in Abb. 7.1 dargestellten Modell.
Von Gate nach Drain erfolgt eine Phasenumkehr bei der Signalbertragung. Vom
Source-Eingang hin zum Drain-Ausgang liegt keine Phasenumkehr vor. Im Abschnr-
betrieb bei hinreichend groem UDS ist der Source-Ausgang Stromquelle.
7.1.1 Vorgehensweise bei der DC-Analyse
Zur vereinfachten DC-Analyse bleiben gesperrte Diodenstrecken unbercksichtigt. Dies

betrifft beim JFET die Gate-Source Diodenstrecke und die Gate-Drain Diodenstrecke. Beim
MOSFET sind es die Substratdioden, die bei geeigneter Vorspannung des Bulkanschlusses
gesperrt sind und damit vernachlssigt werden knnen. Im Betriebsbereich des N-JFET
mit UGS > Up und UDS > UDSP ist der Feldeffekttransistor Stromquelle. In diesem Falle
gilt das DC-Ersatzschaltbild gem Abb. 7.2. Diese Modellbeschreibung ist auch fr den
MOSFET so gltig, wobei = KP W /L ist. Bei bekannter Steuerspannung ergibt sich

382 7 Funktionsgrundschaltungen mit FETs
a b
A
ID + ID Z id
gm U GS
ID
A
U GS + U GS
U GS Za
Abb. 7.1 Der N-Kanal Feldeffekttransistor als Verstrkerelement; a Arbeitspunkt plus nderung im
Arbeitspunkt; b nderungsanalyse im Arbeitspunkt
a D
2
I D = --- U GS U P
2
G
U GS
S
b D
C GD gm U GS
G C DS r DS = 1 g DS
U GS C GS
Abb. 7.2 Ersatzanordnungen fr den N-JFET im Abschnrbetrieb; a fr DC-Analyse; b fr

AC-Analyse im Arbeitspunkt
daraus der Drainstrom entsprechend der in Abb. 7.2a angegebenen Beziehung. Gleicher
Strom bei gleichen Transistoren bedingt gleiche Steuerspannung.
So einfach wie beim Bipolartransistor ist jetzt die DC-Analyse nicht, da wegen der deut-
lich geringeren Steilheit der quadratischen Kennlinie nicht von einer Spannungsquelle im
Steuerkreis ausgegangen werden kann. Bei der DC-Analyse muss demzufolge die Beziehung
zwischen Ausgangsstrom und Steuerspannung gelst werden.
7.1.2 Vorgehensweise bei der AC-Analyse
Nach Linearisierung im Arbeitspunkt gilt fr nderungen im Arbeitspunkt das AC-Modell

in Abb. 7.2b. Voraussetzung ist, dass der Transistor im Abschnrbetrieb arbeitet (Strom-
quellenbetrieb). Der Ausgangsstrom ist dann gleich gm U GS . Die Steilheit bestimmt sich
aus Gl. (3.44). Zu bercksichtigen sind u. a. die Gate-Kapazitten und die parasitren
7.2 Arbeitspunkteinstellung und Arbeitspunktstabilitt 383
Kapazitten zum Bulkanschluss. Der Widerstand rDS entspricht dem Early-Widerstand

(siehe Gl. (3.45)). Das AC-Modell gilt fr Sperrschicht-Feldeffekttransistoren und fr
Isolierschicht-Feldeffekttransistoren, sowohl fr N-Kanal als auch fr P-Kanal Typen. N-
Kanal und P-Kanal Typen unterscheiden sich nicht bei der AC-Analyse, wohl aber bei der
DC-Analyse.
7.2 Arbeitspunkteinstellung und Arbeitspunktstabilitt
Die bei Bipolartransistoren eingefhrte systematische Methode zur Arbeitspunkteinstel-

lung und zur Ermittlung der Arbeitspunktstabilitt wird auf Feldeffekttransistorschaltun-
gen erweitert. Die Analyse der Arbeitspunkteinstellung einer Schaltung erfolgt durch eine
DC-Analyse (Kondensatoren: Leerlauf, Induktivitten: Kurzschluss). Als Beispiel wird die
in Abb. 7.3 dargestellte Variante zur Festlegung eines geeigneten Arbeitspunktes fr einen
Feldeffekttransistor betrachtet.
Aus der Maschengleichung Gl. (7.1) am Eingang erhlt man die Arbeitsgerade des
Eingangskreises:
UGG + IGSS RG = UGS + ID RS ; mit ID IGSS
UGG UGS RG
ID = + IGSS . (7.1)
RS RS
Die Maschengleichung Gl. (7.2) liefert die Arbeitsgerade des Ausgangskreises:
UB = ID (RD + RS ) + UDS ;
UB UDS
ID = . (7.2)
RD + R S
Mit der Bauelemente-Charakteristik nach Gl. (3.42) fr den Feldeffekttransistor im
Stromquellenbetrieb:
ID = f (UGS , UDS ) = (/2) (UGS UP )2 ;
existiert fr die drei Zustandsgren ID ; UGS und UDS ein vollstndiges Lsungssystem.
UB UB UB
R3 RD RD
R1 R G I GSS
G D D
U DS 2
S G S
U GG + U GS
R2 RS RS
1
Abb. 7.3 Arbeitspunkteinstellung mittels Seriengegenkopplung VS Spannung an RS

a b
ID ID
U B U RS RD
UB
-------------------
- U GS
R D + RS
A A
A U GS
A
ID
U DS
0 0
A U GS U GG A U B U RS U
B
U GS U DS
A U DSP Aussteuerbarkeit
U DSP
Abb. 7.4 Arbeitspunkt: Graphische Lsung mit Arbeitsgerade des Eingangskreises (a) und Arbeits-
gerade des Ausgangskreises (b)
Die Lsung ist der Arbeitspunkt ID(A) ; UGS (A) (A)

und UDS ; sie kann entweder direkt aus
den gegebenen Gleichungen oder graphisch gewonnen werden. Bei der zeichnerischen
Lsung erhlt man aus dem Schnittpunkt der Arbeitsgerade des Eingangskreises mit der
bertragungskennlinie ID = f1 (UGS , UDS > UDSP ) die Zustandsgren ID(A) und UGS (A)
des
(A)
gesuchten Arbeitspunktes. Der Arbeitspunkt fr die Spannung UDS ergibt sich aus dem
Schnittpunkt der Arbeitsgeraden des Ausgangskreises mit der Ausgangskennlinie ID =
(A)
f2 (UDS , UGS ). In Abb. 7.4 ist die zeichnerische Lsung zur Ermittlung des Arbeitspunktes
dargestellt. Anders als beim Bipolartransistor, wo die Spannung UBE bei blichen Strmen
im mA-Bereich mit 0,7 V angenommen werden kann, ist eine derartige Vereinfachung beim
Feldeffekttransistor fr UGS nicht mglich.
Arbeitspunktsynthese: Fr eine vorgegebene Schaltung lsst sich auch eine Arbeits-

punktsynthese durchfhren. Am Beispiel gem Abb. 7.3 soll dies aufgezeigt werden.
Bei gegebenem Arbeitspunkt ID(A) und UDS (A)
erhlt man aus Gl. (7.1) und (7.2) zur die
Dimensionierung der beispielhaften Grundschaltung:

(A)
UGG UGS + IGSS RG (A) 2ID(A)
RS = ; U = + Up ;
ID(A)
GS

(A) (A)
UB UDS UGG + UGS (IGSS RG )
RD = . (7.3)
ID(A)
a ID b ID
U P nderung T nderung
TK-Null-
punkt I DS
I DS
0 0
UP U GS UP U GS
Abb. 7.5 Parameterstreuung bezglich der Arbeitspunktstabilitt; a Streuung der Schwellspannung;

b Temperatureinfluss auf die bertragungskennlinie
Aussteuerbarkeit: Die verfgbare Versorgungsspannung ist die Versorgungsspannung

UB vermindert um den Spannungsabfall VS an RS . Um beim N-Kanal JFET den
Stromquellenbetrieb sicherzustellen, muss das Drainpotenzial U2 > VS + UDSP sein.
Unter Bercksichtigung dieser berlegung erhlt man den fr grtmgliche lineare
Aussteuerung optimalen Lastwiderstand RD,opt .
UB (VS + UDSP )
RD,opt = . (7.4)
2 ID(A)
Bei Aussteuerung einer Verstrkerschaltung muss darauf geachtet werden, dass auch an
den Aussteuergrenzen der Stromquellenbetrieb des FET nicht verlassen wird, um Verzer-
rungen zu vermeiden. Selbstverstndlich ist darber hinaus zu gewhrleisten, dass die
zulssigen Grenzdaten (u. a. zulssige Hchstspannungen) nicht berschritten werden. Bei
den gesperrten pn-bergngen stellt sich beim berschreiten der zulssigen Hchstspan-
nungen der Durchbrucheffekt ein. Im Weiteren gilt der Arbeitspunktstabilitt besondere
Aufmerksamkeit.
Arbeitspunktstabilitt: Die Arbeitspunktstabilitt ist in der Praxis auerordentlich wich-

tig, da nur bei einem stabilen Arbeitspunkt gleichbleibende Qualitt eines Produktes in der
Fertigung und im Betrieb gewhrleistet ist. Besonders hohe Anforderungen ergeben sich
bei gleichspannungsgekoppelten analogen Schaltungen. Beim Feldeffekttransistor wird die
Arbeitspunktstabilitt durch folgende Einflussgren beeintrchtigt:
Exemplarstreuungen von UP bzw. IDS (siehe Abb. 7.5);

Temperaturabhngigkeit des Rekombinationssperrstroms IGSS : z. B. 1 nA bei 25 C und
ca. 1 A bei hheren Temperaturen (> 100 C);
Temperaturabhngigkeit der bertragungskennlinie, d. h. Temperaturabhngigkeit von
UP und IDS und damit Temperaturabhngigkeit der Steilheit gm .
Zu den genannten Streuungen des aktiven Elementes kommen noch die Streuungen der
Schaltungselemente zur Arbeitspunkteinstellung:
a UB b UB c UB
RD RD RD
RG RG
U GG +
RG R S U GG RS
ID ID ID
RS
U GG U GS U GS U GS
Konstantspannung: Arbeitspunktstabilitt ist Mit hinreichend groem UGG
Arbeitspunktstabilitt ist wegen UGG = 0 schlecht. ergibt sich ein Konstantstrom:
sehr schlecht. Arbeitspunktstabilitt ist gnstig.
Abb. 7.6 Einflussgren zur Diskussion der Arbeitspunktstabilitt
Bauelementestreuungen: z. B. RD RD (1 p);
Versorgungsspannungsschwankungen.
Im Folgenden werden einige Beispielschaltungen zur Arbeitspunkteinstellung betrachtet.

Abbildung 7.6 vergleicht einige Schaltungsvarianten bezglich der Arbeitspunktstabilitt.
Am gnstigsten ist hinsichtlich eines stabilen Arbeitspunktes ein eingeprgter Drain-
strom. Damit wird die Zielgre eingeprgt. Jedoch ist die Bedingung UGG UGS nur sehr
begrenzt realisierbar. Diese Forderung geht auf Kosten der Aussteuerbarkeit. Abhilfe bringt
die Verwendung einer zustzlichen negativen Vorspannung oder gleich die Verwendung
einer Stromquelle zur Festlegung des Arbeitspunktes.
AC-Analyse: Im Arbeitspunkt kann fr Kleinsignalaussteuerung wieder linearisiert

werden. Im Abb. 7.7 wird die Ansteuerung und Aussteuerung fr die Verstrkerschaltung
nach Abb. 7.3 im gegebenen Arbeitspunkt dargestellt. Wie schon beim Bipolartran-
sistor unterscheidet man zwischen der DC-Lastgeraden und der AC-Lastgeraden im
Arbeitspunkt, da fr Wechselspannungsbetrieb der Widerstand RS kurzgeschlossen ist.
Hinsichtlich der Aussteuerung im Arbeitspunkt ergibt sich ein hnliches Verhalten wie
beim Bipolartransistor in Abb. 6.18. Allerdings ist die Steilheit im Arbeitspunkt bei
gleichem Arbeitspunktstrom beim FET wegen der quadratischen bertragungskennlinie
ID U B U RS R D I D
UB
iD -------------------
-
R D + RS
A gm U GS A
t A U GS
A
ID
U GS U DS
0 0 0
0 0 U B U RS UB
u GS u DS
U GS
A A
U DSP U GS
A
U DS t
t
Abb. 7.7 Zur Veranschaulichung der Verstrkungseigenschaft eines Feldeffekttransistors im Arbe-
itspunkt
Abb. 7.8 AC-Modell im

Arbeitspunkt unter der
Voraussetzung, dass der D G g m U GS D
Feldeffekttransistor im
Abschnrbetrieb arbeitet, das G
(A) U GS r DS
heit UGS ist grer
(A)
UP und UDS ist ausreichend
gro grer UDSP (A) S S
gegenber dem exponentiellen Verlauf beim BJT deutlich geringer. Desweiteren ist der
Spannungsbedarf wegen der Bedingung fr Stromquellenbetrieb mit UDS > UDSP grer.
Nach Linearisierung im Arbeitspunkt lsst sich das AC-Modell fr Kleinsignalanalyse
fr den FET zugrundelegen. Die Steilheit gm errechnet sich aus dem Arbeitspunktstrom
ID(A) und den Parametern des Transistors. Voraussetzung fr das skizzierte AC-Modell
ist Stromquellenbetrieb des Transistors, d. h. gengend groe Drain-Source-Spannung
UDS > UDSP (Abb. 7.8).
$ %
2
gm = ID(A) IDS = 2 ID(A) . (7.5)
|UP |
Abb. 7.9 Beispiel 1 zur

Arbeitspunkteinstellung
mit Spezialfall UGG = 0 A
A 2I D
U GS = ------------- + U P ;
U2
Experiment 7.2-1: Arbeitspunkt_Beisp1
15mA
ID
10mA
A
U GS = 2 14V
5mA
U GS
I D = -------------- A
1k ID = 2 14mA
0A
-5,0V -4,0V -3,0V -2,0V -1,0V U GS 0V
Abb. 7.10 Graphische Lsung zur Arbeitspunkteinstellung, Testanordnung in Abb. 7.9
Beispiel 2 fr die Arbeitspunkteinstellung: Fr die Schaltung in Abb. 7.9 soll der Ar-
2
beitspunkt bestimmt werden. Im Beispiel erhlt man mit ID(A) = (/2) (ID(A) RS UP )
den Arbeitspunktstrom, dabei hat UP einen negativen Zahlenwert. Bei bekanntem Ar-
(A)
beitspunktstrom ist dann die Spannung UDS zu ermitteln. Zudem gilt es die Forderung
(A) (A)
UDS > UDSP fr Stromquellenbetrieb zu beachten. Das Ergebnis der DC-Analyse zeigt
Abb. 7.9. In Abb. 7.10 ist die graphische Lsung skizziert.
Abb. 7.11 Beispiel zur (+) 10V

Arbeitspunktstabilitt mit
10V
Stromeinprgung R3 1 R2
2.65V 1.8k 2V 165
I 0 12mA
ID
Q1 RL
A I0 ID J1 D
G
S
R4 R1 2
5k 39k
(-)
U GG = 24V
ID
20
U GG
mA I0 ------------ = 11.4mA

R1
15
A
ID I D = 0 ; beiU GS = I 0 R 1 U GG 450V
10
0
UP A U GS
U DSP
A
U GS
Abb. 7.12 Zur graphischen Veranschaulichung der Arbeitspunkteinst, (nach Gl. (7.8))
Beispiel 3 zur Arbeitspunkteinstellung: Bisher wurden Lsungen zur Arbeitspunktein-

stellung auf der Basis der Seriengegenkopplung im Sourcepfad diskutiert. Eine Arbeits-
punkteinstellung mit herkmmlicher Parallelgegenkopplung ist nur bei Anreicherungs-
MOS-Typen mglich. Im Folgenden wird eine Beispielschaltung mit Drainstromeinpr-
gung analysiert.
Die Beispielschaltung in Abb. 7.11 enthlt zwei Transistorelemente, einen Bipolartransi-
stor und einen N-Kanal JFET. ber den Bipolartransistor wird eine Parallelgegenkopplung
fr den Feldeffekttransistor aufgebaut. Der Arbeitspunktstrom der beiden Transistoren
ergibt sich aus zwei Beschaltungsgleichungen, bei denen nur die Steuerspannungen der
Transistorelemente auftauchen.
IC = f1 (UBE ); ID = f2 (UGS ). (7.6)
Unter Vernachlssigung des Basisstroms von Q1 ergibt sich im Beispiel von Abb. 7.11 an R3
ein Spannungsabfall von 2,65 V. Gem Gl. (7.6) erhlt man die Beschaltungsgleichungen
aus den im Abb. 7.11 skizzierten Maschengleichungen:
2, 65 V UBE 2V
ID + IE = I0 = 12 mA;
R2 R2
UGS + UGG = A (12 mA ID ) R1 . (7.7)
Die zweite Gleichung ist zusammen mit Gl. (3.42) eine Bestimmungsgleichung fr
den gesuchten Arbeitspunktstrom des JFET, wobei fr A des Bipolartransistors A = 1
angenommen werden kann.
UGS + UGG
ID = I0 . (7.8)
A R1
Graphisch veranschaulicht wird die Lsung der Gl. (7.8) in Abb. 7.12. Es ergibt sich ein
sehr stabiler Arbeitspunkt ID(A) durch Stromeinprgung.
Wichtig ist, dass bei Aussteuerung der Stromquellenbetrieb des Feldeffekttransi-
stors erhalten bleibt, wenn Verstrkereigenschaften gefordert werden. Dazu muss mit
UDS > UDSP die Drain-Source-Spannung hinreichend gro sein, auch bei ungnstigster
Aussteuerung. Fr die Beispielschaltung erhlt man fr den optimalen Lastwiderstand:
(A)
UB,verf UDSP
RL,opt = . (7.9)
2 IC(A)
Die Versorgungsspannung UB = 10 V ist wegen des Spannungsabfalls an R2 um 2 V
reduziert, somit ist die verfgbare Versorgungsspannung im Beispiel 8 V.
Fr Wechselspannungsbetrieb muss der Knoten am Emittereingang von Q1 durch
einen Abblockkondensator kurzgeschlossen werden, um eine AC-Rckkopplung der Ver-
strkerschaltung ber Q1 zu vermeiden. Damit erhlt man das AC-Ersatzschaltbild fr
die Verstrkeranordnung nach Abb. 7.11 bei Ansteuerung des Gate-Eingangs. Wegen
Kurzschluss des Emitterknotens ist der Lastwiderstand RL am Drainausgang wirksam
(Abb. 7.13).
Abb. 7.13 AC-Ersatzschaltbild D

G g m U GS
der Verstrkeranordnung nach
Abb. 7.11
U GS R1 r DS RL
7.3 Grundschaltungen mit Feldeffekttransistoren 391
7.3 Grundschaltungen mit Feldeffekttransistoren
Es erfolgt eine Einfhrung in wichtige Funktionsschaltungen mit Feldeffekttransisto-

ren und deren systematische Analyse. Darber hinaus werden Anwendungsschaltungen
und gngige Verstrkerschaltungen mit aktiven Lastkreisen behandelt. Im Vergleich zum
Bipolartransistor weist der Feldeffekttransistor folgende Eigenschaften auf:
geringere Steilheit, d. h. bei gleichem Arbeitspunktstrom weniger Verstrkung;

grerer Spannungsbedarf wegen UDSP > UCE,sat ;
wesentlich hochohmiger am Eingang;
rauschrmer (u. a. wesentlich geringerer Bahnwiderstand im Steuerkreis).
Als Anwendungen fr den Feldeffekttransistor ergeben sich folgende Bereiche:
Rauscharme Vorverstrker;
Sensorverstrker mit hochohmigem Eingang;
Ausnutzung des linearen Bereichs: elektronisch steuerbarer Widerstand;
Ausnutzung der quadratischen Kennlinie: Mischeranwendungen;
MOSFET mit sehr geringer Stromaufnahme: Digitale Schaltkreise.
7.3.1 Verstrkerschaltungen mit Feldeffekttransistoren
Behandelt werden die wichtigsten Verstrkerschaltungen in Sourcegrundschaltung, Gate-

grundschaltung und Draingrundschaltung. Der Verstrkerbetrieb erfordert einen Arbeits-
punkt im Stromquellenbetrieb.
Source-Grundschaltung: Je nach Ansteuerung und Abgriff der Ausgangsspannung un-

terscheidet man die nachstehend beschriebenen Grundschaltungen. Als erstes wird die
Source-Grundschaltung betrachtet. Der Source-Grundschaltung liegt ein hoher Eingangs-
widerstand zugrunde und wegen des Stromquellen-Betriebs des Transistors weist der
Innenwiderstand am Ausgang des Verstrkers Werte im Bereich von einigen 100 k auf.
Die Verstrkung ist gm RL . Aufgrund der geringeren Steilheit ergeben sich nur mit hohen
Lastwiderstnden signifikante Verstrkungen. Bei der gegebenen Beschaltung ist jedoch
aufgrund der Aussteuerbarkeit der Lastwiderstand RD,opt wegen des Arbeitspunktes fr
Stromquellenbetrieb deutlich begrenzt.
In dem Beispiel, das dem Experiment zugrundeliegt (Abb. 7.14) betrgt die Steilheit
im Arbeitspunkt gm = 1/430 . Somit ergibt die Abschtzung fr die Verstrkung mit
gm RL = 5000 /430 12 einen Wert, der sehr gut mit dem Simulationsergebnis
(Abb. 7.15) bereinstimmt. Zur Begrenzung der Bandbreite wurden fr die Kapazitten
Cgd und Cgs reale Werte eingesetzt. Selbstverstndlich kann fr die Verstrkerschaltung eine
UB
a RD b
I2
5k
C I1
2
C RG
1
RL U2 RL
U1 R2 RS C U2 U1
1M 1k
Experiment 7.3-1: SourceGS Verstrkungsfrequenzgang
Abb. 7.14 Source-Grundschaltung: Ansteuerung an Gate, Ausgang an Drain; a Schaltung; b AC-

Ersatzschaltung (RL = 5 k)
12
U2 U1 gm J1 5k 12
8
0
100nV
10nV
VINOISE
1,0nV
Abb. 7.15 Verstrkungsfrequenzgang und quivalente spektrale Rauschspannung am Eingang

(VINOISE) der Source-Grundschaltung mit Cgd = 5 pF und Cgs = 5 pF
Rauschanalyse durchgefhrt werden. In Abb. 7.15 ist das Ergebnis des Verstrkungsfre-
quenzgangs und die quivalente spektrale Rauschspannung am Eingang des Verstrkers
dargestellt.
Gate-Grundschaltung: Als nchstes soll die Gate-Grundschaltung (Abb. 7.16) nher be-
trachtet werden. Bei der Gate-Grundschaltung ist der Eingangsstrom I 1 = gm U GS =
gm U 1 . Somit wird der Eingangswiderstand wegen Z 11 = U 1 /I 1 = 1/gm sehr niederoh-
mig, nmlich 1/gm . Die Verstrkung bleibt dieselbe, wie bei der Source-Grundschaltung im
vorhergehenden Beispiel.
a UB b
RD C I1 I2
2 RG
1
RL RL
R2 RS C U1 U1 U2
Abb. 7.16 Gate-Grundschaltung: Ansteuerung an Source, Ausgang an Drain; a Schaltung; b AC-

Ersatzschaltung
a UB b
I2
I1
1 C RG
C 2
U2 RL
U 1 R2 RS U1
U2 RL
Abb. 7.17 Drain-Grundschaltung: Ansteuerung an Source, Ausgang an Source; a Schaltung;

b AC-Ersatzschaltung
Drain-Grundschaltung: Schlielich erfolgt die Analyse der Drain-Grundschaltung

(Abb. 7.17). Die Drain-Grundschaltung oder der Source-Folger ist durch eine Verstrkung
mit typisch < 1 gekennzeichnet.
" # U
I 2 = gm U 1 U 2 = 2 ;
RL
U2 1
= " #. (7.10)
U1 1 + 1/ gm RL
Dabei ist RL der Lastwiderstand gebildet aus der Parallelschaltung von RL und RS . Der
Ausgangswiderstand ist sehr niederohmig, da an der Schnittstelle am Ausgang bei U1 = 0
der Ausgangsstrom I 2 = gm U 2 ist.
Zusammenfassend erhlt man die in der nachstehenden Tabelle angegebenen charak-
teristischen Kenngren fr FET-Grundschaltungen. RL ist der wirksame Lastwiderstand
gebildet aus der Parallelschaltung von RD mit einem mglichen Lastwiderstand RL und mit
dem Innenwiderstand rDS der Stromquelle des Verstrkers. Bei der Drain-Grundschaltung
besteht RL im wesentlichen aus der Parallelschaltung des Lastwiderstands RL mit dem
Source-Widerstand RS (Tab. 7.1).
Experiment 7.3-2: Mikrofonverst DC-Analyse der Verstrkeranordnung mit

Simulation Profile BiasPoint.
Abb. 7.18 Beispiel Mikrofonverstrker
Tab. 7.1 Kenngren von FET-Grundschaltungen (Source-Grundschaltung: Phasenumkehr der

Ausgangsspannung durch Richtungspfeil bercksichtigt)
Kenn-gre Source- Gate- Drain-
Grundschaltung Grundschaltung Grundschaltung
Verstrkung v u gm RL v u gm RL vu 1
1+1/(gm RL )
Eingangswiderstand Z11 Z11 1
gm
Z11
Ausgangswiderstnd Z22 rDS Z22 rDS Z22 1
gm
Tab. 7.2 Arbeitspunkt von J1 im Beispiel von Abb. 7.18

ID(A) = 2,15 mA (A)
UDS = 11,1 V (A)
UDSP = 1,85 V gm,J1 = 1/430
Beispiel Mikrofonverstrker: Als typische Verstrkeranwendung wird im Folgenden ein

Mikrofonverstrker behandelt. Die Eingangsstufe besteht aus einer Feldeffekttransistorstu-
fe. Es folgt eine parallelgegengekoppelte Bipolartransistorstufe und eine Treiberstufe als
Ausgangsstufe, mit der niederohmige Lasten (z. B. Lautsprecher) sich ansteuern lassen.
Als erstes erfolgt durch DC-Analyse die Bestimmung der Arbeitspunkte der Transistoren.
Der Arbeitspunkt von J1 wurde im vorigen Kapitel bereits ermittelt. Dabei ergibt sich
folgender Arbeitspunkt fr J1 (Tab. 7.2):
Fr die Arbeitspunkteinstellung von Q1, Q2 und Q3 werden drei Netzwerkglei-
chungen bentigt bei denen nur Steuerspannungen auftauchen und keine gesperrten
Diodenstrecken. Q1 bildet DC-mig mit RF und RB1 eine Spannungsquelle gem
Abb. 7.19 Zur Erluterung

IE
der Arbeitspunkte von Q2 und
Q3 IE Q3 IE Q2
0 5mA
U BE
1 4V
Abschn. 6.3.4. Damit erhlt man fr das Potenzial am Knoten 2 nherungsweise unter
Vernachlssigung des Basisstroms von Q1:

1 + 27
U2 = 0,7 V 14 V. (7.11)
1,5
Als erste Netzwerkgleichung wird die Maschengleichung von der Versorgungsspannung

ber RC1, UBE, Q2 hin zur vorgegebenen Spannung an Knoten 2 gebildet. Bei einem
angenommenen Spannungsabfall an RE2 von ca. < 0,3 V betrgt das Potenzial an Knoten
5 nherungsweise:
U5 14 V + 1 V 15 V. (7.12)
Damit ist bei Vernachlssigung des Basisstroms von Q2 und Q3 der Kollektorstrom von
Q1:
(A)
IC,Q1 = 9 mA. (7.13)
Als zweite Netzwerkgleichung wird die Knotenpunktgleichung am Knoten 2 verwendet:
IE,(A)Q2 = IE,(A)Q3 + 0,7 V/1,5 k = IE,(A)Q3 + 0,5 mA. (7.14)
Die dritte Netzwerkgleichung ist die Maschengleichung ber die Steuerspannungen von
Q2 und Q3, sie lautet:
(A) (A)
UEB,Q3 + UBE,Q2 = 1,4 V. (7.15)
Die Dioden D1 und D2 erzwingen einen Arbeitspunkt der Transistoren Q2 und Q3 so, dass
AB-Betrieb vorliegt. Die Symmetrie des AB-Betriebs ist gestrt durch den DC-Strom der
ber RF fliet. Dieser DC-Strom betrgt ca. 0,5 mA. Die Transistoren Q1, Q2 und Q3 wei-
sen alle eine ausreichend groe Kollektor-Emitter-Spannung auf, so dass alle Transistoren
im Normalbetrieb arbeiten, wenn sie Strom ziehen. Den Sachverhalt von Gl. (7.14) und
(7.15) zeigt Abb. 7.19. Das Ergebnis der DC-Analyse ist in Abb. 7.20 dargestellt. Es zeigt
gute bereinstimmung mit den getroffenen Abschtzungen. Das Beispiel soll nochmals
Experiment 7.3-3: Mikrofonverst AC-Analyse der Verstrkeranordnung

mit Simulation Profile AC.
Abb. 7.20 Ergebnis der DC-Analyse des Mikrofonverstrkers und Experiment fr die AC-Analyse
im Arbeitspunkt
RF
100
27k
3
2
gm J 1U 1
U2
1k 16 gm J 1U 1 27k
Abb. 7.21 Makromodell des Mikrofonverstrkers bei AC-Betrieb
die allgemeingltige systematische Vorgehensweise zur Ermittlung der Arbeitspunkte der

Transistoren in einer beliebigen Schaltung verdeutlichen.
Nach abgeschlossener DC-Analyse erfolgt die AC-Analyse durch Linearisierung im
Arbeitspunkt. Prinzipiell kann fr den Mikrofonverstrker das in Abb. 7.21 skizzierte Ma-
kromodell angegeben werden. Die innere Verstrkung von Knoten 3 nach Knoten 2
entspricht der Verstrkung von Knoten 4 nach Knoten 5, da der Transistor Q2 als Span-
nungsfolger mit der Verstrkung 1 wirkt. Der Lastwiderstand von Q1 ist dann etwa gleich
dem Widerstand RC1, wenn der von Knoten 2 nach Knoten 5 transformierte Lastwiderstand
mit (+1) 16 als gengend hochohmig angenommen werden kann.
300
U2 U3
100
U2 U1
gm J1 27k 60
1,0
300
U 4 I RF
RF v 32 + 1
100
1,0Hz 100Hz 10kHz 1,0MHz
Abb. 7.22 Ergebnis der AC-Analyse des Mikrofonverstrkers

v = gm,Q1 1 k 280. (7.16)
23
Unter Bercksichtigung von (+1) 16 ergibt sich eine geringere innere Verstrkung
als angegeben. Aufgrund der relativ hohen Verstrkung v 23 wirkt wegen der Transimpe-
danzbeziehung von RF am Eingangsknoten 3 der zweiten Stufe mit RF/(v32 + 1) = 100 .
Damit fliet der Strom des Feldeffekttransistors in grober Nherung ber RF und bildet an
RF die Ausgangsspannung

U /U = gm,J1 27 k. (7.17)
2 1
Allerdings ist der Eingangswiderstand von Q1 mit ( + 1) 3,3 gegenber dem an

Knoten 4 wirkenden Widerstand aufgrund der Transimpedanzbeziehung von RF mit
RF/(v23 + 1) = 100 nicht vernachlssigbar. Insofern ist die Abschtzung eine gro-
be Abschtzung. Fr die Gesamtverstrkung erhlt man unter Bercksichtigung der
Vereinfachungen bei mittleren Frequenzen nherungsweise
27.000
v 21 = gm,J1 27 k 60. (7.18)
440
Aufgrund getroffener Vernachlssigungen wird die erwartete Verstrkung kleiner sein.
Die AC-Analyse der Gesamtschaltung besttigt in etwa die getroffenen Abschtzungen.
Abbildung 7.22 zeigt die innere Verstrkung U2 /U3 (Spannung am Ausgangsknoten 2
im Verhltnis zur Spannung an Knoten 3 bzw. am Drainanschluss von J1) und die
Gesamtverstrkung U2 /U1 , sowie die Zweigimpedanz des Rckkopplungspfads U4 /IRF
(siehe Abb. 7.21).
Experiment 7.3-4: NMOS_Verst Simulation Profile

fr die DC-Analyse und die AC-Analyse.
Abb. 7.23 Beispiel NMOS-Verstrker mit Stromquelle im Lastkreis; M1 Anreicherungstyp; M2

Verarmungstyp
Bei Ersatz von Q1 durch eine Darlington-Stufe, wrden sich die Abschtzungen we-
gen einer deutlich hheren Stromverstrkung verbessern. Das Beispiel soll zeigen, wie
erfolgreich man mit den Abschtzungen zu einem tieferen Verstndnis der Schaltung
kommt.
Beispiel NMOS-Verstrker mit PMOS-Transistor zur Arbeitspunkteinstellung: In ei-

nem weiteren Beispiel einer Verstrkerschaltung wird aufgezeigt, wie trotz geringer Steilheit
eine relativ groe Verstrkung bei Feldeffekttransistorschaltungen erzielt werden kann. Die
Beispielschaltung (Abb. 7.23) besteht aus einem NMOS-Transistor als Verstrkerelement
mit einem PMOS-Transistor als Stromquelle im Lastkreis. Der PMOS-Transistor ist ein
selbstleitender Transistor; der NMOS-Transistor ein selbstsperrender Typ.
Zunchst erfolgt durch DC-Analyse die Ermittlung der Arbeitspunkte von M1 und M2.
Beide Transistoren mssen als Stromquelle arbeiten, damit die gewnschte Funktion der
Schaltung erreicht wird. Bei zwei Transistoren sind zwei Netzwerkgleichungen erforderlich,
wo neben den Strmen nur Steuerspannungen der relevanten Transistoren auftauchen. Als
erste Netzwerkgleichung wird die Knotenpunktgleichung fr den Knoten 2 gebildet (fr
die Strme gelten Richtungspfeile).
(A)
(A) (A) UGS,M1
ID,M2 = ID,M1 + . (7.19)
200 k
Tab. 7.3 Arbeitspunkt von M1 und M2 im Beispiel von Abb. 7.23

M2 ID(A)=0,53 mA UGS(A)=2,6 V UDSP(A)=-1,4 V UDS(A)=-3,8 V
M1 ID(A)=0,52 mA UGS(A)=2,3 V UDSP(A)=1,3 V UDS(A)=3,5 V
5,0mA
ID
4,0mA
3,0mA
2,0mA
1,0mA
A
A
ID
0A
0,5V 1,5V 2,5V U GS 3,5V
Abb. 7.24 bertragungskennlinie des PMOS-Transistors mit Arbeitspunktbestimmung
Die Maschengleichung um den Steuerkreis von M2 lautet:

(A) (A)
UGS,M2 = ID,M2 5 k. (7.20)
Als Lsung kommt eine rechnerische Ermittlung des Arbeitspunktes mit den Transistor-
gleichungen (Annahme: Stromquellenbetrieb) in Frage oder eine graphische Lsung.
Fr die graphische Lsung werden die Kennlinien der Transistoren bentigt. Das Ergeb-
nis der graphischen Analyse bzw. rechnerischen Analyse ist in der Tab. 7.3 enthalten. Die
graphische Analyse veranschaulicht Abb. 7.24.
Wird der Strom ber R1 gegenber dem Drainstrom vernachlssigt, so wre
(A) (A)
ID, M1 = ID, M2 . Der NMOS-Transistor M1 bildet mit R1 und R2 DC-mig eine
Spannungsquelle, so dass sich die Spannung an Knoten 2 ergibt aus:
(A) (A) 300 k
UDS,M1 = UGS,M1 . (7.21)
200 k
Das
Ergebnis
der Arbeitspunktanalyse ist aus Tab. 7.3 zu entnehmen. In beiden Fllen ist
(A) (A)
UDS > UDSP ; somit arbeiten beide Transistoren wie gefordert im Stromquellen-
betrieb. Magebend fr die Verstrkung ist die Steilheit des NMOS-Transistors; sie ergibt
sich aus:

(A) Kp W (A) 1
gm,M1 = 2 ID,M1 = . (7.22)
L 1,3 k
80
U2 U1 gm M1 100k 75
40
0
100k
10k
U 4 I RF R2 v 21 + 1 1 3k
1k
100Hz 10kHz 1MHz
Abb. 7.25 NMOS-Verstrker: Ergebnis der AC-Analyse der Testanordnung in Abb. 7.23
Als nchstes erfolgt die AC-Analyse im Arbeitspunkt. Der NMOS-Transistor sieht am Aus-
gangsknoten 2 als Lastwiderstand ca. 100 k (siehe Transimpedanzbeziehung Abb. 5.46).
Der Innenwiderstand der PMOS-Transistorstromquelle ist wegen LAMBDA = 0 vernach-
lssigbar. Damit ergibt sich fr die Verstrkung

v = g (A) 100 k = 75. (7.23)
21 m,M1
Der Eingangswiderstand ist wegen der Transimpedanzbeziehung (Abb. 5.46) aufgrund der
Parallelgegenkopplung:
100 k
Z11 = = 1,3 k. (7.24)
(v + 1)
21
Die Abschtzungen werden durch das Simulationsergebnis in Abb. 7.25 sehr gut besttigt.
Beispiel NMOS-Verstrker mit selbstleitendem NMOS-Transistor zur Arbeitspunkt-

einstellung: Der PMOS-Transistor kann durch einen selbstleitenden NMOS-Transistor
ersetzt werden (Abb. 7.26). Dadurch entsteht ein NMOS-Inverter, der bei geeigne-
ter Beschaltung in einem Arbeitspunkt betrieben wird, wo sich Verstrkereigenschaften
einstellen.
Wie fr jeden Verstrker ist zunchst durch DC-Analyse der Arbeitspunkt der Transi-
storen M1 und M2 zu bestimmen. Fr eine rechnerische Analyse bentigt man bei zwei
Transistoren zwei unabhngige Netzwerkgleichungen, bei denen nur Strme und Steuer-
spannungen der beteiligten Transistoren vorkommen. Im gegebenen Beispiel sind dies die
Abb. 7.26 Beispiel

NMOS-Inverter-Verstrker;
M1 Anreicherungstyp;
M2 Verarmungstyp
Experiment 7.3-5: NMOSINV3_Verst Simulation Profile

fr die DC-Analyse und die AC-Analyse.
Tab. 7.4 Arbeitspunkt von M1 im Beispiel von Abb. 7.26

ID(A) = 0,16 mA (A)
UGS = 2,4 V (A)
UDS = 2,4 V gm,M1 = 1/4,4 k
Netzwerkgleichungen:
UGS,M2 = 0 V;
(7.25)
ID,M2 = ID,M1 .
Die erste Gleichung bestimmt den Drainstrom von M2 mit:
(A) M2
ID,M2 = (UGS,M2 UP,M2 )2 = 0,16 mA. (7.26)
2
Bei Gleichheit der Strme erhlt man damit auch den Drainstrom von M1. Ist der Drain-
strom von M1 bekannt, so kann seine Steuerspannung bestimmt werden. Es ergibt sich
UGS, M1 = 2,41 V. Die Drain-Source-Spannung UDS, M1 ist fr M1 gleich der Spannung
UGS, M1 . Eine Nachbetrachtung ergibt, dass beide Transistoren als Stromquelle arbeiten,
da deren Drain-Source-Spannungen grer sind als deren UDSP .
Als nchstes erfolgt die Abschtzung fr die AC-Analyse der Schaltung in Abb. 7.26.
R2 wirkt als Parallelgegenkopplung. Der Lastwiderstand an Knoten 2 ist demzufolge im
Schaltungsbeispiel gleich dem Gegenkopplungswiderstand und damit 500 k bei Vernach-
lssigung des Innenwiderstandes der Transistoren, die als Stromquelle arbeiten. Somit ist
die innere Verstrkung von Knoten 3 nach Knoten 2:

v = gm,M1 500 k = 500 k = 114. (7.27)
23
4,4 k
1,0k
U2 U3
100
g m M1 500k 115
10
R2 R1 10 U2 U1
1,0
100m
10m
1,0kHz 100kHz 10MHz
Abb. 7.27 Ergebnis der AC-Analyse des NMOS-Inverters
Die Gesamtverstrkung von Knoten 1 nach Knoten 2 ist dann bekanntermaen bei
Parallelgegenkopplung mit gengend hoher innerer Verstrkung:
R2
v = = 10. (7.28)
21
R1
Die Lastkapazitt bildet mit dem Innenwiderstand des Verstrkers an Knoten 2 eine obere
Eckfrequenz. Die getroffenen Abschtzungen werden durch das Simulationsergebnis in
Abb. 7.27 sehr gut besttigt. Die betrachteten Beispiele sollen verdeutlichen, wie man
systematisch fr eine vorgegebene Schaltung eine Abschtzanalyse vornimmt und durch
Experimente besttigt.
7.3.2 Anwendung des Linearbetriebs von Feldeffekttransistoren
Behandelt werden Anwendungen des Linearbetriebs von Feldeffekttransistoren u. a. als

elektronisch steuerbarer Widerstand in Regelungsprozessen oder zur Verstrkungsregelung.
Der Linearbetrieb oder Widerstandsbereich eines Feldeffekttransistors erffnet neue
Anwendungsgebiete, z. B. als elektronisch steuerbares Dmpfungsglied. Voraussetzung da-
fr allerdings ist, dass die Drain-Source-Spannung hinreichend klein bleibt, ansonsten
stellt sich Stromquellenbetrieb ein. Abbildung 7.28 zeigt ein Anwendungsbeispiel eines
Feldeffekttransistors als steuerbares Dmpfungsglied auf Basis eines Spannungsteilers.
Allerdings ist die in Abb. 7.28 ausgewiesene Punktsymmetrie bezglich der Strom-
Spannungskennlinie des Feldeffekttransistors um den Nullpunkt nur dann gegeben, wenn
die Steuerspannung UGS gleich UGD ist. Bei negativem Drainstrom wirkt nmlich als Steuer-
spannung nicht UGS sondern UGD . Ist UGS wie im Beispiel von Abb. 7.28 konstant eingeprgt
R1 R1
D U GD
G
U1 S U GS U2 U1 r DS U2

U GS
ID
0V
U GS
-1V
-1V 1V U DS
-1V
U GD
0V
Abb. 7.28 Elektronisch steuerbares Dmpfungsglied: Aussteuerung um den Nullpunkt mit Umkehr
der Wirkung der Steuerspannungen
und wird UDS ausgesteuert, so ergibt sich fr UGD eine Aussteuerungsabhngigkeit. Bei
UGS = 1 V und UDS = 1 V erhlt man fr UGD :
UGD = UGS UDS = 0 V. (7.29)
Dies fhrt zu einer Krmmung der Kennlinie, was im Prinzip Verzerrungen verursacht.
Um derartige Verzerrungen zu vermeiden, muss die Steuerspannung UGS (bei UDS positiv)
gleich der Steuerspannung UGD bei negativer Aussteuerung von UDS sein. Dies kann man
durch eine Hilfsspannung erreichen, die von UDS abgeleitet wird (Gegenkopplung).
Als nchstes wird der Feldeffekttransistor im Widerstandsbereich (kleine Spannungen
UDS ) bei Aussteuerungen von UDS um den Nullpunkt betrachtet. Zur festen Steuer-
spannung UGS wird eine Hilfsspannung UZ addiert. Die Anordnung zeigt Abb. 7.29.
Bei positiver Aussteuerung von UDS ist UGS die Steuerspannung, bei negativer Aussteue-
rung ist UGD die wirksame Steuerspannung. Der Stromfluss von ID kehrt sich um. Ein
Zahlenbeispiel soll das veranschaulichen. Ist die Vorspannung UGS = 1 V und die positi-
ve Aussteuerung UDS = + 1 V, so ergibt sich mit der Hilfsspannung UZ = + 0,5 V
eine wirksame Steuerspannung von UGS = 0,5 V (siehe Abb. 7.29a). Bei negativer
Aussteuerung mit UDS = + 1 V (Richtungspfeil, siehe Abb. 7.29b) ist die wirksame
Steuerspannung UGD = 0,5 V identisch mit der bei positiver Aussteuerung. Durch die
Einfhrung einer Hilfsspannung UZ = UDS /2 erreicht man symmetrische Verhltnis-
se bei Aussteuerung um den Nullpunkt. Die Ableitung der Hilfsspannung kann direkt von
UDS erfolgen. Durch die so gewhlte Hilfsspannung wird die Gleichheit von UGS und UGD
unabhngig von der Wirkungsrichtung der Aussteuerung um den Nullpunkt hergestellt.
a ID b U GD
D G D G
U DS U DS
S S
U GS U GS
U GS
UZ ID UZ
Mit U Z = 0 ist: Mit U Z = 0 ist:

U GS = U GS = const U GD = U GS + U DS

Mit U Z = U DS 2 ist: Mit U Z = U DS 2 ist:
U GS = U GS + U DS 2 U GD = U GS + U DS 2

Experiment 7.3-6: NJLIN1 JFET im Widerstandsbetrieb ohne

Gegenkopplung.
Experiment 7.3-7: NJLIN1 JFET im Widerstandsbetrieb mit
Gegenkopplung.
Abb. 7.29 Zur Linearisierung mit Gegenkopplung; a positive Aussteuerung von UDS ; b negative
Aussteuerung von UDS (Zhlpfeil verndert, Wert bleibt positiv) mit Testschaltungen
10mA
ID U GS = 0V
5mA U GS = 1V
U GS = 2V
0mA
U DS
-5mA U
GS = 4V U GS = 0V
-10mA
U GS = 3V U GS = 1V
-15mA
U GS = 2V
-20mA
-3,0V -1,0V 1,0V U DS 3,0V
Abb. 7.30 Ergebnis der Testschaltung ohne Gegenkopplung
Diese Hilfsspannung bildet eine Seriengegenkopplungsspannung, von der bekannt ist, dass
sie linearisierend wirkt. Dem ersten Experiment in Abb. 7.29 liegt eine Testschaltung ohne
Hilfsspannung (Ergebnis in Abb. 7.30) und dem zweiten Experiment mit eine Testschaltung
mit Hilfsspannung zugrunde (Ergebnis in Abb. 7.31).
Die starke Zunahme des Stromes bei negativen Aussteuerungen erklrt sich folgender-
maen. Bei UGS = 0 V und UDS < 0,7 V wird die Drain-Gate-Diode leitend, der Drainstrom
nimmt exponentiell zu. Bei UGS = 1 V passiert dieser Vorgang bei UDS < 1,7 V.
10mA
ID
5mA
0mA
U GS = 3V
-5mA
U GS = 2V
-10mA
U GS = 0V
-15mA
U GS = 1V
-20mA
-3,0V -1,0V 1,0V U DS 3,0V
Abb. 7.31 Ergebnis der Testschaltung fr Kennlinien im Widerstandsbetrieb des Feldeffekttran-

sistors mit Rckfhrung von UDS mit Gain = 0,5
20k
D 0.022uF
Eingang U1 200k U2 Ausgang
S G
Steuerkreis
Abb. 7.32 Zur praktischen Ausfhrung der Rckfhrung von UDS
Die Krmmung der Kennlinien bei fester Steuerspannung UGS und Aussteuerung von
UDS um den Nullpunkt ist dadurch bedingt, dass bei negativem UDS die Steuerspan-
nung nicht mehr UGS , sondern UGD ist. Durch eine Gegenkopplungsspannung, abgeleitet
aus UDS , ist eine Angleichung der Wirkung der Steuerspannung von UGS bei positiver
Aussteuerung und der von UGD bei negativer Aussteuerung mglich. Die zweite Testschal-
tung (siehe dazu Abb. 7.31) ermglicht einen Vergleich der Wirkung der Gegenkopplung.
Bei GAIN = 0 ist die Rckfhrung unwirksam, bei GAIN = 0,5 ergibt sich eine weitgehende
Linearisierung der Kennlinien um den Nullpunkt.
Die praktische Ausfhrung der Rckfhrung von UDS kann durch eine geeignete
Gegenkopplung realisiert werden. Abbildung 7.32 zeigt ein konkretes Beispiel. Durch die
Serienkapazitt von 0,022 F ergibt sich eine untere Eckfrequenz. Bei der Anwendung muss
darauf geachtet werden, dass die Spannung an UDS nicht zu gro wird, um den linearen
Widerstandsbetrieb nicht zu verlassen.
7.3.3 Differenzstufen mit Feldeffekttransistoren
Das Prinzip von Differenzstufen und deren vielfltige Vorteile wird erweitert auf Differenz-
stufen mit Feldeffekttransistoren. Bislang wurden nur Differenzstufen mit Bipolartran-
sistoren behandelt. Grundstzlich lassen sich die betrachteten Schaltungsanordnungen in
gleicher Weise mit Feldeffekttransistoren realisieren. Auch hier unterscheidet man zwischen
sourcegekoppelten Differenzstufen und gategekoppelten Differenzstufen. Die Stromber-
tragungskurve weist in beiden Fllen einen mit dem tanh-Verlauf beim Bipolartransistor
vergleichbare Charakteristik auf. Allerdings ist bedingt durch die geringere Steilheit der
Feldeffekttransistoren der bergang deutlich flacher.
Sourcegekoppelte Differenzstufe: In einer ersten Experimentfolge wird die sourcege-

koppelte Differenzstufe betrachtet. Abbildung 7.33 zeigt die Testanordnung. Mittels DC-
Sweep-Analyse wird die Strombertragungsfunktion ermittelt (siehe Abb. 7.34). Wie bei
der emittergekoppelten Differenzstufe ist bei U11 = 0 der Ausgangsstrom I0 /2 (siehe
dazu auch Abb. 6.75). Bei voller Aussteuerung kann ein Transistor den maximal mglichen
Strom I0 bernehmen. Die Steilheit des bergangs ist durch die Steilheit des Feldeffekt-
transistors (Gl. (7.5) und (7.22)) bestimmt, die allerdings deutlich geringer ist, als beim
Bipolartransistor.
Die Steilheit eines NMOS-Transistors im Arbeitspunkt bei U11 = 0 betrgt:

gm = 2 ID(A) = 2,26 104 (1/) 1/4,4 k. (7.30)
Experiment 7.3-8: FDifferenzstufe_Sourcegek_Grundsch Simulation

Profiles fr DC-, DCSweep- und AC-Analyse.
Abb. 7.33 Sourcegekoppelte Differenzstufe mit NMOS-Transistoren

200 A
ID M2 ID M1
150 A
100 A ID M1 = gm M1 U1 2
A A
ID M1 = ID M2 = I0 2
ID M1 = gm M2 U1 2
50 A
0A
-1,5V -0,5V 0,5V U 11' 1,5V
Abb. 7.34 DC-bertragungskurve der sourcegekoppelten Differenzstufe
100
10
v 21 = g m R D 11 U 22' U 1
1,0
100m
1,0kHz 100kHz 10MHz
Abb. 7.35 Ergebnis der Verstrkung der sourcegekoppelten Differenzstufe
Damit ergibt sich fr die Gesamtverstrkung am symmetrischen Ausgang:

v = U22 = gm RD 11.

21
(7.31)
U11
Das Simulationsergebnis in Abb. 7.35 besttigt diese Abschtzung. Die Bandbreite im
Verlauf des Verstrkungsfrequenzgangs wird durch parasitre Kapazitten begrenzt. Im
Experiment wurde fr Cbd ein Wert von 5 p angenommen. Mit dem Lastwiderstand von
50 k ergibt sich dann eine obere Eckfrequenz von einigen MHz.
I2
Experiment 7.3-9: FDifferenzstufe_Sourcegek_LKGategek Simulation

Profiles fr DC-, DCSweep- und AC-Analyse.
Abb. 7.36 Sourcegekoppelte Differenzstufe mit NMOS-Transistoren mit gategekoppelter Differenz-

stufe im Lastkreis
Gategekoppelte Differenzstufe im Lastkreis: Als nchstes wird im Lastkreis eine gatege-

koppelte Differenzstufe als Stromspiegel eingefgt. Das Potenzial am Ausgangsknoten 2+
muss geeignet festgelegt werden. Dazu dient ein Spannungsteiler mit R21 und R22. Um
sicherzustellen, dass die Transistoren im Stromquellenbetrieb arbeiten, muss der Last-
kreis mit R21 und R22 hinreichend niederohmig dimensioniert werden. Die nachstehende
Experimentfolge untersucht eine sourcegekoppelte Differenzstufe mit einer gategekoppel-
ten Differenzstufe als Lastkreis. Abbildung 7.36 zeigt die den Experimenten zugrundelie-
gende Schaltung.
In Abb. 7.37 ist das Ergebnis der Strombertragungsfunktion dargestellt. Bei U11 = 0
ist der Ausgangsstrom am Knoten 2+ durch den Widerstand R2 gleich Null. Bei hinrei-
chend positiver Ansteuerung betrgt der Ausgangsstrom I0 , bei gengend groer negativer
Aussteuerung I0 . Allerdings darf der Spannungsteiler mit R21 und R22 dabei nicht zu
hochohmig dimensioniert sein, da sonst entweder M2 oder M4 den Stromquellenbetrieb
verlsst. Je hochohmiger der Spannungsteiler ist, um so mehr verringert sich die lineare
Stromaussteuerbarkeit am Ausgang (siehe Abb. 7.37).
Die Stromquelle an der sourcegekoppelten Differenzstufe kann durch eine zustzliche
gategekoppelte Differenzstufe realisiert werden. Abbildung 7.38 zeigt die Testschaltung. Im
folgenden Experiment wird die Verstrkerschaltung untersucht.
200 A
I2
R21 = R22 0
100 A
I2
R21 = R22 = 50k
0A
-100 A
-200 A
-1,5V -0,5V 0,5V U1 1,5V
Abb. 7.37 DC-bertragungskurve der sourcegekoppelten Differenzstufe mit gategekoppelter

Differenzstufe im Lastkreis
Experiment 7.3-10: FDifferenzstufe_Sourcegek_LKGategek_realeStromqu
Abb. 7.38 Sourcegekoppelte Differenzstufe mit NMOS-Trans. und realer Stromquelle

100
v 21 = g m 220k 50
10
U2 U1
1,0
100m
10m
1,0kHz 100kHz 10MHz
Abb. 7.39 Ergebnis der AC-Analyse fr die sourcegekoppelte Differenzstufe mit gategekoppelter
Differenzstufe im Lastkreis und R21 = R22 = 440 k
Das Beispiel ist so gewhlt, dass der Arbeitspunkt nicht verndert wird, die Verstrkung
also wieder 50 betrgt. Mit realen parasitren Kapazitten fr die Transistoren ergibt sich
eine obere Eckfrequenz, wie aus dem Ergebnis der Untersuchung in Abb. 7.39 entnommen
werden kann. Derartige Schaltungen sind die Basis von integrierten Verstrkerschaltungen
mit NMOS und PMOS Transistoren.
7.4 Digitale Anwendungsschaltungen mit MOSFETs
Digitale Anwendungsschaltungen insbesondere mit MOS-Transistoren bilden die Grund-

lage von digitalen Funktionsschaltungen u. a. in Logiksystemanwendungen. Behandelt
werden wichtige Funktionsschaltkreise mit NMOS- und PMOS-Feldeffekttransistoren fr
gemischt analog/digitale und digitale Anwendungen.
7.4.1 NMOS-Inverter
NMOS-Inverter stellen die Basis von Anwendungen in Logiksystemen dar. Es werden

NMOS-Inverterschaltungen bis hin zum meistverwendeten komplementren CMOS-
Inverter behandelt.
7.4 Digitale Anwendungsschaltungen mit MOSFETs 411
Experiment 7.4-1: NMOSINV1_UebertragKennl

Experiment 7.4-2: NMOSINV1_AusgangsKennl
Experiment 7.4-3: NMOSINV1_ohmscheLast DC-bertragungskennlinie
Abb. 7.40 NMOS-Inverter mit ohmscher Last, M1 Anreicherungstyp
NMOS-Inverter mit ohmscher Last: Abbildung 7.40 zeigt die Grundschaltung bestehend
aus einem selbstsperrenden N-Kanal MOSFET angesteuert am Gate mit ohmschem Last-
kreis. Der Ausgang ist kapazitiv belastet. Der Bulkanschluss liegt auf dem Bezugspotenzial.
Damit ist sichergestellt, dass die pn-bergnge des MOSFET gesperrt sind.
Bei U1 < UP ist der NMOS-Transistor gesperrt. Ist U1 > UP so arbeitet bei gen-
gend groem UDS (konkret: UDS > UDSP ) der NMOS-Transistor als Stromquelle. Es gilt
dann fr die bertragungsfunktion des Inverters, solange der Transistor als Stromquelle
arbeitet:
M1
U2 = 5 V RD (U1 UP, M1 )2 . (7.32)
2
Stromquellenbetrieb liegt vor, wenn folgende Bedingung erfllt ist:
(U 2 = UDS, M1 ) > (U1 UP, M1 ). (7.33)
Eine wichtige Kennlinie zur Beurteilung der Eigenschaften eines Inverters stellt die DC-
bertragungskurve dar. Somit wird als nchstes die DC-bertragungskennlinie des Inver-
ters betrachtet. Das Ergebnis zeigt Abb. 7.41. Im Ergebnis der DC-bertragungskurve lassen
sich drei Bereiche angeben. Im Beispiel ist bei U1 < 1 V der Transistor M1 gesperrt, die
Ausgangsspannung ist dann gleich der Versorgungsspannung (hier 5 V). Sobald U 1 > 1 V
wird, zieht der Transistor M1 Strom. Zunchst ist UDS gro genug, so dass der Transi-
stor M1 als Stromquelle arbeitet. Bei zunehmendem Strom steigt der Spannungsabfall am
Lastwiderstand und UDS wird entsprechend kleiner, so dass dann der Transistor ab einer
bestimmten Eingangsspannung bei U2 < U1 UP, M1 in den Widerstandsbetrieb bergeht.
5,0V
M1
U2 gesperrt
4,0V
M1
"Stromquelle"
3,0V
U 2 = U 1 UP M1
2,0V
M1
"Widerstand"
1,0V
L
U2 0 25V
0V
0,5V 1,5V 2,5V 3,5V U1 4,5V
Abb. 7.41 DC-bertragungskennlinie des NMOS-Inverters mit ohmscher Last
Arbeitet der Transistor im Widerstandsbetrieb, so gilt:
ID, M1 = M1 ((U1 UP, M1 ) U2 U2 2 /2) = (5 V U2 )/RD . (7.34)
Von besonderem Interesse ist die Ausgangsspannung U2(L) bei U1 = 5 V. Im Inverterbetrieb

soll die Spannung U2(L) mglichst klein sein, sie bestimmt sich aus:
5 V U2(L)
M1 RD = . (7.35)
(5 V UP, M1 ) U2(L) U2(L)2 /2
Bei der gegebenen Beschaltung erhlt man fr U2(L) :
U2(L) = 0,25 V RD = 122 k. (7.36)
Weiter ist von Interesse der Widerstand rDS, ON des NMOS-Transistors bei U2(L) :
1
rDS,ON = = 6,25 k. (7.37)
M1 (UGS,M1 UP,M1 )
NMOS-Inverter mit selbstsperrendem NMOS-Transistor als Lastkreis: In Abwandlung

des NMOS-Inverters M1 mit ohmscher Last wird der Lastwiderstand durch einen selbst-
sperrenden NMOS-Transistor M2 ersetzt (Abb. 7.42). Der Drainanschluss von M1 wird mit
dem relativ niederohmigen Eingangswiderstand am Sourceanschluss von M2 belastet. Der
Transistor M2 arbeitet wegen UGS,M2 = UDS,M2 im Stromquellenbetrieb, wenn er Strom
zieht, da hierbei UDS,M2 > UDSP,M2 = UGS,M2 UP,M2 ist. Allerdings sieht der Tran-
sistor M1 nicht den Innenwiderstand der Stromquelle, sondern den Eingangswiderstand
am Sourceanschluss. Der Eingangswiderstand am Sourceanschluss ist mit 1/gm, M2 relativ
Abb. 7.42 NMOS-Inverter

NMOS-Transistor als Lastkreis;
M1 und M2 Anreicherungstyp
Experiment 7.4-4: NMOSINV2_M2selbstsperr_M2Kennl

Experiment 7.4-5: NMOSINV2_M2selbstsperr_M1 mit
aktiver Last; M2 selbstsperrend.
4,0V
U2 M1
gesperrt
3,0V
M1
"Stromquelle"
2,0V
U 2 = U 1 U P M1
1,0V
M1
"Widerstand" L
U2 0 25V
0V
0,5V 1,5V 2,5V 3,5V U1 4,5V
Abb. 7.43 DC-bertragungskennlinie des NMOS-Inverters mit selbstsperrendem NMOS-

Transistor als Lastkreis
niederohmig. Whlt man die Stromergiebigkeit von M2 deutlich niedriger, so ergibt sich ei-
ne geringere Steilheit und damit ein hochohmigerer Lastkreis. Aufgrund dieser berlegung
mssen die beiden NMOS-Transistoren unterschiedlich dimensioniert werden.
Zunchst wird in einem Experiment die bertragungskennlinie von M2 ermittelt. In
einem weiteren Experiment erfolgt die Bestimmung der DC-bertragungskennlinie des
Inverters. Abbildung 7.42 zeigt die Testschaltung fr einen NMOS-Inverter M1 mit selbst-
sperrendem NMOS-Transistor M2 im Lastkreis. Auch hier ergeben sich drei Bereiche (siehe
Abb. 7.43). Sobald U 1 > 1 V wird, zieht der Transistor M1 Strom. Zunchst ist UDS gro
genug, so dass der Transistor M1 als Stromquelle arbeitet. Der Lastwiderstand fr M1 ist
1/gm, M2 . Ist die Steilheit von M2 deutlich geringer, so ergibt sich ein relativ steiler Abfall
von U2 bei zunehmendem U 1, bis die Spannung UDS,M1 = U2 < U1 UP,M1 wird, wo
der Transistor M1 in den Widerstandsbetrieb bergeht. Arbeiten beide Transistoren im
Stromquellenbetrieb, so gilt:
M2 M1
ID,M2 = (5 V UP,M2 U2 )2 = (U1 UP,M1 )2 ;
2 2

M1
U2 = (5 V UP,M2 ) (U1 UP,M1 ); (7.38)
M2
U2 = 4 V 3 (U1 UP,M1 ).
In diesem Fall wirkt M1 als Verstrker mit 1/gm,M2 als Lastwiderstand. Die Verstrkung ist:

1 M1
v = gm,M1 = = 3. (7.39)
21 gm,M2 M2
Je grer die Verstrkung ist, desto steiler wird der bergang bei der DC-
bertragungskennlinie. Wie bereits erwhnt, ist M2 immer im Stromquellenbetrieb,
wenn er Strom zieht. M1 geht mit abnehmender Ausgangsspannung vom Stromquellenbe-
trieb (Verstrker) in den Widerstandsbetrieb ber. Es gilt dann:

M2 " #2 " # U2
5 V UP,M2 U2 = M1 U1 UP,M1 U2 2 ;
2 2
$ %2
5 V UP,M1 U2(L) 2 M1
" # = ; (7.40)
(L)
5 V UP,M1 U2 U2 /2 (L)2 M2
2 M1
U2(L) = 0,2 V = 18,5 M1 9.
M2 M2
Aus dieser Beziehung kann ein vorgegebener Wert fr U2(L) hergeleitet werden. Es zeigt
sich, dass die Stromergiebigkeit der beiden Transistoren deutlich unterschiedlich gewhlt
werden muss, um einen hinreichend kleinen Wert fr U2(L) zu erhalten.
NMOS-Inverter mit selbstleitendem NMOS-Transistor als Last: Eine weitere Variante

entsteht durch Verwendung eines selbstleitenden NMOS-Transistors im Lastkreis des
NMOS-Inverters (Abb. 7.44). Arbeitet der Transistor M2 als Stromquelle, so sieht der
Transistor M1 am Drainanschluss einen hochohmigen Lastkreis, anders als in dem zuletzt
betrachteten Beispiel. Wegen der deutlich hheren Verstrkung (M1 und M2: Stromquel-
le) des Inverters im bergangsbereich ist zu erwarten, dass die bertragungskennlinie
wesentlich steiler verluft.
Die Ausgangskennlinien der beiden Transistoren M1 und M2 aufgetragen ber U2 zei-
gen einen Bereich, bei dem beide Transistoren als Stromquelle arbeiten. Die Kennlinie
Experiment 7.4-6: NMOSINV3_M2selbstleit_M2Kennl

Experiment 7.4-7: NMOSINV3_M2selbstleit
Abb. 7.44 NMOS-Inverter mit selbstleitenden NMOS-Transistor als Lastkreis; M1 Anreicherungs-

typ, M2 Verarmungstyp
50 A
ID ID M2
40 A
30 A
ID M1
20 A
10 A
0A
0,5V 1,5V 2,5V 3,5V U2 4,5V
Abb. 7.45 Ausgangskennlinienfeld von M1 und Lastkennlinie gegeben durch M2
des Transistors M2 ist die Lastkennlinie von M1. Ist U2 = 5 V, so ist UDS, M2 = 0 und
UDS,M1 = 5 V. In dem Mae, wie UDS, M1 zunimmt, reduziert sich UDS,M2 und umgekehrt.
Abbildung 7.45 zeigt die Ausgangskennlinien von M1 und M2 aufgetragen ber U2 . Deut-
lich erkennt man im Beispiel, dass der Lasttransistor M2 bei U2 < 3 V als Stromquelle
arbeitet.
In einem weiteren Experiment (Abb. 7.44) wird die DC-bertragungskurve der Inver-
terschaltung ermittelt. Das Ergebnis der DC-bertragungskennlinie des Inverters ist in
Abb. 7.46 dargestellt. Arbeiten beide Transistoren im Stromquellenbetrieb, so gilt:
5,0V
U2
4,0V
M1 M2
gesperrt "Widerstand"
3,0V
M1 und M2 U2 = U1 UP M 1
"Stromquelle"
2,0V
M1
"Widerstand"
1,0V
L
U2 0 25V
0V
0,5V 1,5V 2,5V 3,5V U1 4,5V
Abb. 7.46 DC-bertragungskennlinie des NMOS-Inverters mit selbstsperrendem NMOS-

Transistor als Lastkreis
M2 M1
UP,M2
2
= (U1 UP,M1 )2 ; U1 = 2,4 V. (7.41)
2 2
Daraus ergibt sich die Ansteuerbedingung dafr, dass beide Transistoren als Stromquelle
arbeiten. Stromquellenbetrieb ist also im Beispiel gegeben bei U1 = 2,4 V. In diesem Fall
wirkt M1 als Verstrker mit hochohmigem Lastwiderstand. Die Verstrkung ist demzufolge
sehr hoch, aber nur solange beide Transistoren im Stromquellenbetrieb sind.
Ist M1 Stromquelle und M2 Widerstand, so gilt:

" # (5 V U2 )2 M1 " #2
M2 UP,M2 (5 V U2 ) = U1 UP,M1 . (7.42)
2 2
Bei Stromquellenbetrieb von M2 und Widerstandsbetrieb von M1 ist:

M2 " #2 " # U22
UP,M2 = M1 U1 UP,M1 U2 ; (7.43)
2 2
" #2
UP,M2
" # = M1 ; U2(L) = 0,25 V M1 = 2,06.
(L)
2 5 V UP,M1 U2 U2 (L)2 M2 M2
Das Verhltnis der Transkonduktanzwerte der Transistoren bestimmt die Eingangsspan-

nung, bei der eine hohe Verstrkung gegeben ist, bzw. bestimmt auch den fr einen Inverter
wichtigen Wert fr U2(L) .
7.4.2 CMOS-Inverter
Eine besonders vorteilhafte Schaltungsanordnung ergibt sich, wenn der NMOS-Transistor

des vorhergehenden Beispiels M2 durch einen PMOS-Transistor ersetzt wird. Dadurch
erhlt man den CMOS-Inverter. Abbildung 7.47 zeigt eine Beispielschaltung fr einen
CMOS-Inverter. Komplementre CMOS-Inverterschaltungen bilden die Basis von CMOS-
Logikanwendungen.
In Abb. 7.48 sind die bertragungskennlinien der beiden Transistoren schematisch
skizziert. Beide MOSFETs sind selbstsperrend, sie sollen nach Mglichkeit dieselbe Stro-
mergiebigkeit aufweisen. Aufgrund der Beschaltung ist beim NMOS-Transistor stets
UGS,M1 = U1 und beim PMOS-Transistor ist UGS,M2 = U1 UDD . Ist die Eingangs-
spannung U1 = UDD , so ist M1 leitend und M2 gesperrt. Bei U1 = 0 V ist M1 gesperrt und
M2 leitend.
Allgemein ist wegen der geringeren Ladungstrgerbeweglichkeit der Lcher der die
Stromergiebigkeit bestimmende Parameter Kp,PMOS < Kp,NMOS . Der Unterschied kann
durch eine grere Kanalbreite wPMOS fr den PMOS-Transistor wieder ausgeglichen wer-
den. Im Beispiel ist die Stromergiebigkeit von NMOS- und PMOS-Transistor gleich gro
gewhlt. Damit ergibt sich ein symmetrischer Verlauf der Kennlinien. In einem Experiment
soll das typische Verhalten des CMOS-Inverters untersucht werden.
Zunchst wird der Drainstromverlauf des CMOS-Inverters betrachtet in Abhngigkeit
von der Eingangsspannung U1 . Bei U1 < 1 V ist der NMOS-Transistor gesperrt, bei U1 > 4 V
Abb. 7.47 CMOS Inverter; V DD

0
M1 Anreicherungstyp, M2 U GS ,M2 + -
Anreicherungstyp DC = 5 V
M2 KP = 5u
W = 1 6u
L = 2u
V T O = -1 V
PMOS
C2
2
0
10p
M1
1 KP = 10u
V1 W = 8u
+- NMOS L = 2u
VT O = 1V
U GS ,M1
0 0
Experiment 7.4-8: CMOSINV1 DCSweep-Analyse des

CMOS-Inverters mit dem SimulationProfile DC
Experiment 7.4-9: CMOSINV1 TR-Analyse des
CMOS-Inverters mit dem SimulationProfile TR.
ID
M2 : P-MOS M1 : N-MOS
U P ,M 2 U P ,M 1 U GS
U1
U 1 U DD
U GS ,M 2 U GS ,M 1
Abb. 7.48 CMOS-Inverter: bertragungskennlinien der Transistoren
50 A
ID
40 A
30 A
20 A
10 A
0A
0,5V 1,5V 2,5V 3,5V U1 4,5V
Abb. 7.49 Drainstromverlauf beim CMSOS-Inverter bei gleicher Stromergiebigkeit der Transistoren
ist der PMOS-Transistor gesperrt. Nur im bergangsbereich fliet Strom. Abbildung 7.49
zeigt die Stromkennlinie des CMOS-Inverters. Im Ruhezustand bei U1 = 0 V und bei U1 =
5 V fliet kein Strom.
Das Ergebnis der DC-bertragungskurve ist in Abb. 7.50 dargestellt. hnlich wie in
der vorher betrachteten Inverterschaltung ergeben sich beim CMOS-Inverter vier Bereiche.
Im Bereich von U1 < 1 V ist der Transistor M1 gesperrt. Bei U1 > 1 V ist M1 zunchst
Stromquelle und M2 arbeitet mit U2 > U1 UP,M2 im Widerstandsbereich. Ab U2 <
U1 UP, M1 wird M1 im Widerstandsbereich betrieben. Wenn M1 als Stromquelle arbeitet,
ist M2 im Widerstandsbereich betrieben und umgekehrt. Nur im Bereich (U1 UP,M1 ) <
U2 < (U1 UP,M2 ) arbeiten beide Transistoren als Stromquelle. Gelingt es dort einen
5,0V
M1
U2 gesperrt U2 = U1 UP M2
4,0V M1 "Stromquelle"
M2 "Widerstand"
3,0V
U2 = U1 UP M1
2,0V M1 und M2
"Stromquelle"
M1 "Widerstand"
1,0V M2 "Stromquelle"
M2
gesperrt
0V
0,5V 1,5V 2,5V 3,5V U1 4,5V
Abb. 7.50 DC-bertragungskennlinie des CMOS-Inverters bei gleicher Stromergiebigkeit der

Transistoren
stabilen Arbeitspunkt einzustellen, so ergibt sich wiederum eine Verstrkeranordnung mit

relativ hoher Verstrkung.
Ist die Stromergiebigkeit der Transistoren M1 und M2 unterschiedlich, so erhlt man
den Verstrkungsbereich nicht bei U1 = 2,5 V, sondern allgemein bei U1 = US :
M1 M2
(U1 UP,M1 )2 = (U1 5 V UP,M2 )2 .
2 2
Der maximale Strom bei U1 = US ist:

M1 M2 (5 V UP,M1 + UP,M2 )2
ID,max = $ %2 . (7.44)
2 M2
1 + M1
Aus dieser Beziehung bestimmt sich die Spannung US bei ungleichen Transistoren.
$ " #%
UP,M1 + M2 5 V + UP,M2
US = %
M1
$ . (7.45)
1 + M2
M1
In Digitalanwendungen ist von besonderem Interesse das Schaltverhalten mit den An-
stiegszeiten und den Abfallzeiten beim Zustandswechsel. Das transiente Verhalten eines
CMOS-Inverters wird im Experiment untersucht. Der CMOS-Inverter sei dabei kapazitiv
belastet.
Im Beispiel ist bei t 500 ns bis t = 1000 ns der NMOS-Transistor M1 gesperrt. Zu-
nchst arbeitet M2 als Stromquelle, bis die Spannung U2 so gro ist, dass der Transistor
M2 dann in den Widerstandsbereich bergeht. In dem Zeitbereich, wo der Transistor M2
6,0V
u1
4,0V
u2
2,0V
0V
400 A
0A
iC 2
-400 A
0,2 s 0,6 s 1,0 s 1,4 s 1,8 s
M1 gesperrt M2 gesperrt
M2 "Stromquelle" M1 "Stromquelle"
M2 "Wid." M1 "Wid."
Abb. 7.51 TR-Analyse des CMOS-Inverters mit Lastkapazitt, Testschaltung in Abb. 7.47
Stromquelle ist, wird die Lastkapazitt aufgeladen. Der Ladevorgang der Lastkapazitt
CL erfolgt nach folgender Beziehung:
u2 iD,M2
= . (7.46)
t CL
Der Drainstrom von M2 wirkt als Ladestrom fr die Lastkapazitt. In Abb. 7.51 ist der
Drainstrom dargestellt, er hngt von der Stromergiebigkeit des Transistors ab. Je gr-
er die Lastkapazitt ist, desto signifikanter sind die Anstiegszeiten bzw. Abfallzeiten. Bei
konstantem Ladestrom ergibt sich ein linearer Verlauf des Spannungsanstiegs bzw. Span-
nungsabfalls. Geht der Transistor in den Widerstandsbetrieb ber, so liegt im Prinzip ein
RC-Glied vor mit exponentiellem Verlauf des Spannungsanstiegs bzw. Spannungsabfalls.
Der physikalische Aufbau eines CMOS-Inverters ist in Abb. 7.52 dargestellt. Der
PMOS-Transistor wird ber eine P-Wanne im N-Substrat realisiert. Um annhernd glei-
che Stromergiebigkeit zwischen dem PMOS-Transistor und dem NMOS-Transistor zu
erzielen, muss der Kanal des PMOS-Transistors breiter gewhlt werden, als der vom
NMOS-Transistor. Die P-Wanne bedingt zustzliche pn-bergnge, die sich in parasi-
tren Transistoren darstellen lassen. Die parasitren Transistoren Q1 und Q2 knnen mit
RWell und RSub einen parasitren Thyristor bilden (Latch-Up Effekt). Die Technologie wird
U1
V DD U2 V SS
Metall SiO2
G G
S D D S
p+ n+ n+ p+ p+ n+
R WELL
Q1
Q2
p - Wanne
R SUB
n - Substrat
Abb. 7.52 Aufbau eines CMOS-Schaltkreises
Abb. 7.53 MOS-Transistoren M NMOS M PMOS

(Anreicherungstyp) in der
Digitaltechnik
0 M gesperrt 0 M leitend
1 M leitend 1 M gesperrt
heute so gut beherrscht, dass sich in CMOS-Schaltkreisen dieser Effekt nicht signifikant
strend auswirkt.
Der Substratanschluss des NMOS-Transistors muss am niedrigstwertigen Potenzial
liegen, der Substartanschluss vom PMOS-Transistor am hchstwertigen Potenzial. Bei An-
wendungen von NMOS- und PMOS-Transistoren in der Digitaltechnik gilt grundstzlich
die in Abb. 7.53 dargestellte Regel.
Vereinfacht knnen die Transistoren bei Digitalanwendungen als Schalter angesehen
werden. Beim CMOS-Inverter liegt ein Komplementr-Schalter vor, d. h. einer der bei-
den Transistoren ist immer gesperrt. In PSpice lassen sich die Transistoren durch gesteuerte
Schalter mit dem Element SBreak darstellen. Die Schalterstellung von SBreak wird bestimmt
durch die Parameter VON und VOFF . Im geschalteten Zustand lsst sich dem Schalter ein
realer Ersatzwiderstand RON und ROFF zuordnen. VON und VOFF legen die Schaltschwellen
fest; RON und ROFF u. a. beeinflussen das dynamische Schaltverhalten bei kapazitiven Last-
verhltnissen. Das folgende Experiment verwendet spannungsgesteuerte Schalter fr den
CMOS-Inverter anstelle der MOS-Transistoren. Die zugehrige Schaltung ist in Abb. 7.54
Abb. 7.54 CMOS-Inverter

mit Komplementrschaltern
realisiert
Experiment 7.4-10: CMOSINV1_TR_SwitchModell
dargestellt. Der Schalter S1 schaltet das Bezugspotenzial auf den Ausgang, der Schalter S2
die Versorgungsspannung. Von einem Tristate-Ausgang spricht man, wenn beide Schalter
offen sind und somit weder das Bezugspotenzial noch die Versorgungsspannung auf den
Ausgang geschaltet wird. Es muss allerdings sichergestellt werden, dass nicht beide Schalter
geschlossen sind. Um dies zu gewhrleisten, wird in der Testschaltung im Steuerkreis ein
Inverter verwendet.
Die Verwendung von spannungsgesteuerten Schaltern anstelle eines genaueren MOS-
Transistormodells vereinfacht den Aufwand fr die Schaltkreissimulation. Switch-Level-
Simulatoren machen sich diesen Sachverhalt zunutze, die speziell bei MOS-Schaltkreisen
in gemischt analog/digitalen Schaltkreisen vorteilhaft eingesetzt werden.
Auf Basis der Komplementrschalter lassen sich Logikfunktionen, wie z. B. die NOR-
Funktion oder die NAND-Funktion mit zwei oder mehreren Eingngen realisieren.
Abbildung 7.55 zeigt Beispiele fr ein NOR -Gatter bzw. ein NAND-Gatter mit zwei
a V DD b
V DD
M3
1
M4 M4
3
2 1
M3 M2
3
2
M2 M1
M1
Abb. 7.55 CMOS-Gatter mit zwei Eingngen; a NOR-Gatter; b NAND-Gatter

Tab. 7.5 NOR-Gatter mit

U1 U2 Leitende Gesperrte U3
zwei Eingngen
Transistoren Transistoren
0 0 M3, M4 M1, M2 1
1 0 M1, M3 M2, M4 0
0 1 M4, M2 M1, M3 0
1 1 M1, M2 M3, M4 0
Tab. 7.6 NAND-Gatter mit

U1 U2 Leitende Gesperrte U3
zwei Eingngen
Transistoren Transistoren
0 0 M3, M4 M1, M2 1
1 0 M2, M3 M1, M4 1
0 1 M1, M4 M2, M3 1
1 1 M1, M2 M3, M4 0
Abb. 7.56 Transmission-Gate U DD U DD

mit Ansteuerung
M2
S
1 2
M1
Eingngen. Prinzipiell gilt auch hier, dass in Abhngigkeit von der Ansteuerung entweder
Ground oder VDD auf den Ausgang geschaltet wird.
Die nachstehenden Tabellen beschreiben den Zustand der Transistoren bei logisch 0
bzw. logisch 1 am Eingang. Logisch 0 liegt vor bei einer Eingangsspannung von 0 bis
ca. 1,5 V; logisch 1 liegt vor bei ca. 3,55 V (Tab. 7.5 und 7.6).
Einen Sonderfall stellt das bidirektionale Transmission-Gate dar (Abb. 7.56). Liegt am
Eingang S der Logikzustand 1 vor, so sind die Transistoren M1 und M2 leitend. Knoten
1 und 2 sind damit relativ niederohmig verbunden. Bei Ansteuerung am Eingang S mit
logisch 0 sind die Transistoren M1 und M2 gesperrt, die Verbindung zwischen Knoten 1
und 2 ist hochohmig unterbrochen.
CMOS-Verstrker: Um den Bogen zurck zur Analogtechnik zu spannen, erfolgt die

Beschaltung eines CMOS-Inverters so, dass der Arbeitspunkt in der Weise sich einstellt,
dass ein Verstrkerverhalten gegeben ist. Es lassen sich somit mit einem Digitalschalt-
kreis bei geeigneter Beschaltung Verstrkereigenschaften realisieren. Abbildung 7.57
zeigt einen CMOS-Inverter mit Parallelgegenkopplung. Durch den Widerstand R2
Abb. 7.57 CMOS-Inverter als

parallelgegengekoppelter
Verstrker; M1 und M2
Anreicherungstypen
Experiment 7.4-11: CMOSVER DC-Analyse und

AC-Analyse des Verstrkers im Arbeitspunkt mit dem
SimulationProfile DC und AC.
im Rckkopplungspfad entsteht selbstzentrierend ein geeigneter Arbeitspunkt fr den

Verstrkerbetrieb.
In einem ersten Experiment wird fr die Testschaltung von Abb. 7.57 genauer untersucht.
Die Transistoren M1 und M2 sind so dimensioniert, dass sie gleiche Stromergiebigkeit
aufweisen, somit muss bei 5 V Versorgungsspannung der Arbeitspunkt am Ausgang bei
2,5 V liegen.
Wie bereits erwhnt, ist der CMOS-Inverter mit R2 parallelgegen gekoppelt. Zur
DC-Entkopplung muss am Eingang C1 eingefgt werden. Die Bestimmung des Arbeits-
punktes erfolgt durch DC-Analyse. Bei zwei Transistoren sind zwei Netzwerkgleichungen
so zu formulieren, dass nur Strme und Steuerspannungen auftauchen. Die zwei
Netzwerkgleichungen lauten fr die Schaltung in Abb. 7.57:
UGS,M2 + UGS,M1 = 5 V;

ID,M2 = ID,M1 . (7.47)

Bei M1 = M2 ist wegen der Symmetrie UGS,M1 = UGS,M2 = 2,5 V; der Arbeitspunkt liegt
also damit genau dort, wo Verstrkung gegeben ist. Zunchst soll durch DC-Analyse der
Testschaltung im Experiment (Abb. 7.57) dieser Sachverhalt besttigt werden. Bei bekannter
Steuerspannung lsst sich gem Gleichung in Abb. 7.2a der Drainstrom bestimmen. Fr
den Arbeitspunktstrom erhlt man ID = 0,45 mA.
Als nchstes erfolgt fr die Testschaltung in Abb. 7.57 eine AC-Analyse. Das Ergebnis
der AC-Analyse ist in Abb. 7.58 dargestellt. Der Lastwiderstand an Knoten 2 ist in dem
Schaltungsbeispiel 200 k (ohne Bercksichtigung von Innenwiderstnden). Somit ist die
innere Verstrkung von Knoten 3 nach Knoten 2:

v = (gm,M1 + gm,M2 ) 200 k = 400 k =240. (7.48)
23 1,66 k
1,0k
U2 U3
g m M1 + g m M2 200k 240
100
U2 U1
R2 R1 40
10
1,0
3,0kHz 30kHz 300kHz 3,0MHz 30MHz
Abb. 7.58 Ergebnis der AC-Analyse des CMOS-Inverters, Testschaltung in Abb. 7.57
Die Gesamtverstrkung von Knoten 1 nach Knoten 2 ist dann, wie fr Parallelgegenkopp-
lung bei gengend hoher innerer Verstrkung bekannt:

v = R2 = 40. (7.49)
21 R1
Die Lastkapazitt bildet mit dem Innenwiderstand an Knoten 2 eine obere Eckfrequenz.
7.4.3 Schalter-Kondensator-Technik
In integrierten Schaltkreisen wird besonders vorteilhaft die Schalter-Kondensator-Technik

(SC- Technik: Switched-Capacitor-Technik) angewandt. Mit ihr lassen sich in integrierten
Digitalschaltungen besonders vorteilhaft bei niedrigem Leistungsverbrauch Schaltungs-
funktionen durch Schalter, Kondensatoren und Verstrker realisieren. Das Grundprinzip
des Schalter-Kondensator-Technik ist der Ladungstransfer zwischen Kapazitten, gesteuert
durch Umschaltvorgnge.
SC-Tiefpass: Im Beispiel Abb. 7.59 wird von zwei phasenverschoben angesteuerten

NMOS-Schaltern der Ladungstransfer von Kapazitt C1 nach C2 gesteuert. Das Wirkungs-
prinzip soll beispielhaft an einem SC-Tiefpass dargestellt werden. Die bertragungsfunk-
tion hngt vom Kapazittsverhltnis und von der Taktfrequenz ab. In der Praxis ist man
insbesondere in der integrierten Technik bestrebt, mglichst kleine Kapazittswerte zu
realisieren. In einem ersten Experiment wird ein SC-Tiefpass mit zwei phasenverscho-
ben angesteuerten MOS-Schaltern (M1, M2) und zwei Kapazitten (C1, C2) untersucht.
Anschlieend erfolgt die Erweiterung des Prinzips auf einen Integrator.
R1 1 2
b S
3
u1 C1 C2 u2
Experiment 7.4-12: SC_Tiefpass_50p_200p

Experiment 7.4-13: SC_RCGlied_50p_2n
Abb. 7.59 Schalter-Kondensator-Tiefpass; M1 und M2 Anreicherungstypen; a Testschaltung;
b Prinzipschaltung eines Schalter-Kondensator-Tiefpasses
Die Transistoren M1 und M2 werden ber die Steuerspannungen Vphi1 und

Vphi2 geschaltet. Die Schaltfrequenz muss deutlich grer sein, als die Signalfrequenz.
Die Prinzipschaltung des Schalter-Kondensator-Tiefpasses zeigt Abb. 7.59b. Fr den Schal-
ter gibt es drei Zustnde: a) beide Transistoren sind gesperrt; b) Transistor M1 ist leitend
und M2 gesperrt; c) Transistor M2 ist leitend und M1 ist gesperrt. Im Falle b) ist der
Kondensator C1 an die Signalquelle geschaltet; im Falle c) sind die beiden Kondensatoren
C1 und C2 miteinander verbunden. Der Ausgangswiderstand stellt einen hochohmigen
Lastwiderstand dar.
Das Simulationsergebnis der Testschaltung von Abb. 7.59 zeigt das Ergebnis in Abb. 7.60
mit C1 = 50 pF und C2 = 200 pF. Das Tiefpassverhalten ist im brigen unabhngig vom
Absolutwert der Kapazitten. Es hngt ab von der Schaltfrequenz und vom Verhltnis der
Kapazitten. Allerdings ist bei kleinen Kapazittswerten die Ladungsmenge bei gleicher
Spannung niedriger. Damit haben Leckstrme einen greren Einfluss.
Zum besseren Verstndnis wird der Zeitbereich gedehnt. In Abb. 7.61 ist die Steuerspan-
nung uphi1 und uphi2 der Transistoren M1 und M2 dargestellt, des weiteren der Ladestrom
iC1 und iC2 der Kapazitten. Die Gre des Ladestroms hngt vom Kapazittswert und
von der nderungsgeschwindigkeit der Ladespannung ab. Um nicht zu hohe Strme zu
erhalten, sollte die Flankensteilheit der Steuerspannung fr M1 und M2 nicht zu steil
sein.
u phi1 u phi2
5,0V
2,5V
0V
500mV
u2
0V
u3
-500mV
20 s 60 s 100 s 140 s 180 s
Abb. 7.60 Ergebnis der TR-Analyse des SC-Tiefpasses mit C1 = 50 pF und C2=200 pF; Einhllende:
Verlauf von u2
u phi1 u phi2
5,0V
2,5V
0V
1,0mA
iC 1 iC 2
0A
-1,0mA
500mV
u3
0V
u2
-500mV
2 s 6 s 10 s 14 s 18 s
Abb. 7.61 Ergebnis der TR-Analyse mit gedehntem Zeitmastab

Zunchst sind bei t = 0 die beiden NMOS-Transistoren gesperrt. Die Ausgangsspannung

u2 ist Null, da zum Kondensator C2 noch keine Ladung transferiert wurde. Die Eingangs-
spannung U1 = 0,5 V teilt sich je zur Hlfte auf die beiden gesperrten NMOS-Transistoren
auf. Bei t = 1 s wird M1 durchgeschaltet. Die Eingangsspannung U1 = 0,5 V liegt nun am
Kondensator C1 bzw. an Knoten 3. Der Kondensator C1 wird aufgeladen, es wird ihm eine
Ladung in Hhe von:
Q1 = C1 U1 . (7.50)
zugefhrt. Es fliet ein mittlerer Ladestrom bezogen auf die Schaltperiode T:
Q1
I= . (7.51)
T
Bei t = 2 s ist der NMOS-Transistor M1 wieder abgeschaltet. Der Kondensator C1 hlt die
Ladung bzw. Spannung. Bei t = 3 s wird M2 durchgeschaltet. Die Ladung von C1 verteilt
sich nunmehr auf C1 und C2. Damit ergibt sich folgende Spannung an C2 bzw. an Knoten
2 bei konstanter Ladung:
Q1 = (C1 + C2 ) U2 . (7.52)
Aufgrund der im Beispiel gegebenen Werte fr C1 und C2 erhlt man fr U2 eine Span-
nung von 0,5 V/5 = 0,1 V. Bei t = 4 s wird der NMOS-Transistor M2 wieder abgeschaltet.
Der Kondensator C1 und der Kondensator C2 hlt die Spannung von U2 = 0,1 V. Bei
t = 5 s erfolgt ein erneutes Durchschalten von M1. Dem Kondensator C1 wird eine weitere
Ladungsmenge
Q1 = C1 (U1 U2 ); (7.53)
zugefhrt. Ab t = 6 s wird M1 abgeschaltet. Der Kondensator C1 hlt die zugefhr-

te Ladung. Als nchstes wird M2 bei t = 7 s wieder durchgeschaltet. Die Ladung von
C1 verteilt sich somit erneut auf C1 und C2. Es ergibt sich die Spannung U2 = 0,1
V + 0,4 V /5 = 0,18 V. Wird M2 bei t = 8 s abgeschaltet, wird die Spannung U2 = 0,18 V
gehalten.
Allgemein erfolgt bei positiver Eingangsspannung eine Zufhrung von Ladung an
den Kondensator C1 nach obiger Gleichung whrend der Schaltperiode T. Der mittlere
Ladestrom bezogen auf eine Schaltperiode T betrgt demnach:
Q1 C1 (U1 U2 ) (U1 U2 )

I= = = f C1 (U1 U2 ) = . (7.54)
T T Requ
Durch Koeffizientenvergleich wird deutlich, dass die Schaltungsanordnung bestehend aus

M1, M2 und C1 wie ein Widerstand der Gre
Requ = 1 / (f C1 ). (7.55)
600mV
400mV
200mV
u2
0V
-200mV
-400mV
-600mV
50 s 150 s 250 s 350 s
Abb. 7.62 TR-Analyse mit C1 = 50 pF und C2 = 2 nF; Einhllende: Verlauf von u2
wirkt. Der quivalente Widerstand Requ stellt mit C2 einen RC-Tiefpass dar. Bei einer
Schaltperiode von T = 4 s und einem Kapazittswert C1 = 50 pF ergibt sich ein quiva-
lenter Widerstand der Gre Requ = 80 k. Der quivalente Widerstand Requ wird bestimmt
durch die Schaltfrequenz und durch die Kapazitt C1. Damit geht in die Zeitkonstante des
Tiefpasses nur das Kapazittsverhltnis und die Schaltfrequenz ein.
Soll bei gleichbleibender Schaltfrequenz die Zeitkonstante verndert werden, so ist das
Kapazittsverhltnis zu ndern. Als nchstes Experiment wird bei gleicher Schaltungs-
anordnung der Kondensator C2 von 200 pF auf 2 nF erhht. Damit erhht sich die
Zeitkonstante, wie aus dem Ergebnis in Abb. 7.62 zu entnehmen ist.
SC-Integrator: Das am Tiefpass dargestellte Prinzip kann auf andere Schaltungen ange-
wandt werden. Zur beispielhaften Erweiterung wird im folgenden Experiment (Abb. 7.63)
eine SC-Integratorschaltung gewhlt.
Der Leckstrom der NMOS-Transistoren in der Grenordnung von nA bildet am Last-
widerstand RL eine Offsetspannung, die sich am Ausgang bemerkbar macht. Aus dem
Grunde darf der Widerstand RL bzw. R2 nicht zu hochohmig sein.
Bei einer Amplitude der Eingangsspannung von U1 = 0,5 V und einem quivalenten
Widerstand Requ = 8 k erhlt man fr die gegebene Schaltung folgende Beziehung:
u2
0,5 V/8 k = 1nF . (7.56)
t
Es ergibt sich somit eine Spannungsnderung am Ausgang von 6,25 V pro 100 s, was
durch das Simulationsergebnis in Abb. 7.64 sehr gut besttigt wird.
Experiment 7.4-14: SC_Integrator1
Abb. 7.63 SC-Integratorschaltung
8,0V
6,0V
u2
4,0V
2,0V
u3
0V
u1
-2,0V
20 s 60 s 100 s 140 s 180 s
Abb. 7.64 Ergebnis des SC-Integrators
Die beschriebenen Beispiele stehen fr vielfltige Anwendungen der Schalter-

Kondensator-Technik. Im Rahmen der Erarbeitung von Grundlagen soll das Thema
bewusst auf das Wirkungsprinzip beschrnkt werden.
Funktionsschaltungen fr Systemanwendungen
8
Behandelt werden wichtige Anwendungsschaltungen fr die Praxis. Die Anwendungsschal-

tungen haben jeweils eine Funktion zu erfllen, insofern sind es Funktionsschaltungen. Die
Funktionsschaltungen bestehen aus Funktionsprimitiven, wie sie in den vorhergehenden
Kapiteln vorgestellt wurden.
8.1 Treiberstufen
Treiberstufen sind im Wesentlichen Leistungsverstrker, bei denen es weniger auf die

Spannungsverstrkung als auf die Leistungsverstrkung und Aussteuerbarkeit ankommt.
Anders ausgedrckt: Eine Treiberstufe hat die Aufgabe eine niederohmige Last RL auf eine
hochohmige Eingangsschnittstelle zu transformieren. Dabei soll der Innenwiderstand am
Ausgang der Treiberstufe niederohmig sein. Die Impedanztransformation knnte man im
Allgemeinen u. a. auch mit einem passiven Transformator (siehe Abschn. 4.1.2) erreichen.
Abbildung 8.1 zeigt das Grundprinzip einer Treiberstufe. Die Treiberstufe soll eine Sig-
nalleistung P2 an den Lastkreis mit RL abgeben, bei mglichst geringer Steuerleistung P1 .
Die hhere Ausgangssignalleistung P2 erzeugt die Treiberstufe durch Umformung aus der
Versorgungsleistung. Die Treiberstufe hat also die Aufgabe eine ber die Versorgungsspan-
nung verfgbare DC-Leistung in eine Wechselleistung P2 umzuformen, gesteuert durch
P1 . Eine wichtige Kenngre ist dabei der Wirkungsgrad. Es stellt sich die Frage, wie-
viel Versorgungsleistung muss fr eine bestimmte Signalleistung am Ausgang aufgewandt
werden.
Treiberstufen werden unterschieden, je nach Lage des Arbeitspunktes auf der bertra-
gungskennlinie des Verstrkerelementes (siehe Abb. 6.8):
A-Betrieb: Es fliet ein signifikanter Strom im Arbeitspunkt;

AB-Betrieb: Arbeitspunkt am bergang Sperrbetrieb-Flussbetrieb;
B-Betrieb: Ohne Vorspannung des Transistors (BJT);
C-Betrieb: Mit Vorspannung im Sperrbetrieb.

432 8 Funktionsschaltungen fr Systemanwendungen
Abb. 8.1 Zum Grundprinzip P1 P Versorgung P2

einer Treiberstufe
1 2
Treiberstufe
RL
hochohmig niederohmig
Bei einer Treiberstufe im A-Betrieb arbeitet der Transistor im Normalbetrieb, es fliet ein
Ruhestrom. Ausgesteuert wird um den Arbeitspunkt. Im AB-Betrieb liegt der Arbeitspunkt
im Knickpunkt der bertragungskennlinie. Bei sinusfrmiger Aussteuerung fliet whrend
einer Halbwelle Strom, whrend der anderen Halbwelle ist der Transistor gesperrt. Der
Stromflusswinkel betrgt dabei ca. 180 (Stromfluss whrend einer halben Periode). Im
C-Betrieb fliet erst ab dem Erreichen der Schwellspannung Strom, der Stromflusswinkel
ist demzufolge < 180 . Allgemein interessieren folgende Eigenschaften bei Treiberstufen:
DC-bertragungskurve und Aussteuerbarkeit;

AC-bertragungsverhalten;
Schnittstellenverhalten mit Eingangswiderstand und Ausgangswiderstand;
Wirkungsgrad = P2 /Pgesamt ; der Wirkungsgrad ist eine Mazahl fr das Verhltnis der
abgegebenen Nutzleistung zur aufgewendeten Gesamtleistung.
8.1.1 Treiberstufen im A-Betrieb
Treiberstufen im A-Betrieb sind dadurch gekennzeichnet, dass sie einen Ruhestrom ziehen.
Damit verbunden ist im Allgemeinen ein geringer Wirkungsgrad. Als erstes werden einige
Varianten von Treiberstufen im A-Betrieb behandelt.
A-Betrieb mit AC-Kopplung: Die Schaltungsvariante zeigt Abb. 8.2. Aussteuerungen in

positiver Richtung sind dadurch begrenzt, dass der Transistor in den Sttigungsbetrieb
bergeht. Die negative Aussteuergrenze ergibt sich dann, wenn der Transistor in den
Sperrbetrieb bergeht. Der Arbeitspunkt sollte mglichst in der Mitte zwischen den Aus-
steuergrenzen liegen. Die negative Aussteuergrenze bestimmt sich mit IE = 0 aus (siehe
Gl. (6.55)):
(2 V U2 ) U2
= ;
1 k 100
(8.1)
2V 1 1
= U2 + .
1 k 100 1 k
8.1 Treiberstufen 433
2 7V U 1
2V U 2 U2
Experiment 8.1-1: Emitterfolg_A_AC Simulation Profiles fr AC- und

TR-Analyse.
Abb. 8.2 Emitterfolger im A-Betrieb mit AC-Kopplung bei negativer Aussteuerung
3,2V
u1 0 4V 0 1V
0 2V 0 05V
2,8V
2,4V
2,0V
400mV
u2
200mV
0V
-200mV
50 s 150 s 250 s 350 s
Abb. 8.3 Ergebnis der Transienten-Analyse des Emitterfolgers im A-Betrieb, Testschaltung in

Abb. 8.2
Im Beispiel betrgt die maximale negative Aussteuerung U2 0,2 V. Selbstverstndlich

ist darauf zu achten, dass der Transistor bei positiver Aussteuerung nicht in den Stti-
gungsbetrieb ausgesteuert wird. Im Experiment nach Abb. 8.2 und der dort skizzierten
Testschaltung wird die Aussteuerung der Treiberstufe im A-Betrieb nher untersucht. Ab-
bildung 8.3 zeigt das Ergebnis bei unterschiedlichen Signalamplituden, bei sinusfrmiger
Aussteuerung um den Arbeitspunkt. Die Transienten-Analyse besttigt die Abschtzung
betreffs der Aussteuergrenze.
300k
Z 11'
10k
Z 11' 0 +1 100
1,0k
1,0
U2 U1
100m
10m
Abb. 8.4 Ergebnis der AC-Analyse des Emitterfolgers im A-Betrieb mit AC-Kopplung, Testschaltung
in Abb. 8.2
Als nchstes erfolgt eine AC-Analyse im gegebenen Arbeitspunkt der Testschaltung in

Abb. 8.2. Die Verstrkung des Emitterfolgers im A-Betrieb mit AC-Kopplung ist etwa 1.
Der Eingangswiderstand ergibt sich, wie beim Emitterfolger bekannt, mit ca. Z 11 (0 +
1) 100 . Der Innenwiderstand am Ausgang ist relativ niederohmig mit ca. Z 22 re +
1 k/(0 + 1). Das Ergebnis der AC-Analyse in Abb. 8.4 besttigt die Abschtzungen.
A-Betrieb mit DC-Kopplung: Als nchste Variante wird dieselbe Schaltung betrachtet,
aber mit DC-Kopplung. Der Koppelkondensator ist im Beispiel in Abb. 8.5 gegenber der
Anordnung in Abb. 8.2 entfernt. In der betrachteten Schaltung ist der DC-Anteil der Ein-
gangsspannung so gewhlt, dass der Arbeitspunkt der Ausgangsspannung etwa bei 0 V liegt.
Die Ausgangsspannung ist nach oben begrenzt auf UB UCE, sat , weil bei positiver Aus-
steuerung der Transistor in die Sttigung ausgesteuert wird. Bei einer Ausgangsspannung
von:
R2
U2 UB ; (8.2)
R2 + R E
wird der Transistor gesperrt. Mit einer DC-Sweep-Analyse lassen sich das bertragungs-
verhalten und die Aussteuergrenzen ermitteln. Die Aussteuerung nach oben ist begrenzt
durch den bergang des Transistors in den Sttigungsbetrieb. Nach unten ergibt sich die
Aussteuergrenze gem Gl. (8.2).
Von besonderem Interesse bei Treiberstufen ist der Wirkungsgrad. Die Treiberstufe
gibt an den Verbraucher die Nutzleistung P2 ab. Bei entsprechender Leistungsverstrkung
kann die Eingangsleistung P1 in der Gesamtleistungsbilanz vernachlssigt werden. In einer
UB
0 7V + U 1 sin t
U 2 sin t
UB
Experiment 8.1-2: Emitterfolg_A_DC Simulation Profiles fr DCSweep- und

TR-Analyse.
Abb. 8.5 Emitterfolger im A-Betrieb mit DC-Kopplung
Detailuntersuchung soll der Wirkungsgrad der Schaltung nach Abb. 8.5 analysiert werden.
Der Mittelwert der Ausgangsleistung betrgt bei U2 = U1 :
U22
P2 = . (8.3)
2 R2
Die Leistungsaufnahme des Transistors erhlt man aus:
T T
1 1 U2 sin t UB + U2 sin t
PQ1 = uCE iC dt = (UB U2 sin t) + dt;
T T R2 RE
0 0

UB2 U22 U22
PQ1 = . (8.4)
RE 2 R2 2 RE
Bei Aussteuerung nimmt der Transistor weniger Leistung auf. Er gibt Leistung an R2 und
RE ab. Die Leistungsaufnahme des Widerstandes erhlt man aus:
UB2 U22
PRE = + . (8.5)
RE 2 RE
Schlielich bestimmt sich die Gesamtleistungsaufnahme mit:
UB2
PVersorg = 2 . (8.6)
RE
I0
U 2 sin t
Experiment 8.1-3: Emitterfolg_A_DC_Stromqu DCSweep- und TR-Analyse.
Abb. 8.6 Emitterfolger im A-Betrieb mit DC-Kopplung und Konstantstromquelle
Die maximale Ausgangsleistung ergibt sich fr die maximale unverzerrte Ausgangsampli-

tude. Demnach erhlt man den maximalen Wirkungsgrad fr grtmgliche unverzerrte
Aussteuerung (Gl. (8.2)):
UB2 R2
P2,max 2 (R2 +RE )2 1 R 2 RE 1
max = = = = . (8.7)
Pges U2
2 REB 4 (R2 + RE )2 16 R2 =RE
Der Wirkungsgrad wird maximal bei R2 = RE . Es muss also im gnstigsten Fall 16-mal
mehr Leistung seitens der Versorgung aufgewendet werden, als an den Verbraucher
abgegeben wird. Fr viele Leistungsstufen ist das nicht akzeptabel.
A-Betrieb mit Stromquelle im Emitterpfad: Ersetzt man den Widerstand RE durch

eine Stromquelle, so erhlt man eine weitere Variante der Treiberstufe im A-Betrieb.
Abbildung 8.6 zeigt die Schaltungsanordnung, deren DC-bertragungsfunktion und
deren Aussteuergrenzen im zugehrigen Experiment durch eine DCSweep-Analyse un-
tersucht wird.
Die Stromquelle wird durch eine basisgekoppelte Differenzstufe realisiert. Die maxi-
male negative Aussteuerung ergibt sich, wenn der Transistor Q1 sperrt. Es fliet dann der
Konstantstrom ber den Lastkreis:
U2, max = I0 R2 . (8.8)

Die Stromquelle wird so dimensioniert, dass sich eine Aussteuerbarkeit von nahezu
UB ergibt. Dazu muss der Konstantstrom im Beispiel ca. 100 mA betragen. Die Strom-
quelle hilft die Aussteuerbarkeit der Treiberstufe zu verbessern. Der Konstantstrom kann
unabhngig vom Lastwiderstand eingestellt werden. Wie man aus dem Experiment entneh-
men kann, ergibt sich wegen des nichtidealen Innenwiderstandes der Konstantstromquelle
ein aussteuerungsabhngiger Konstantstrom. Der Innenwiderstand liee sich wie schon
betrachtet durch Seriengegenkopplung hochohmiger machen.
Die Leistungsaufnahme der Konstantstromquelle ist nahezu konstant gleich:
T
1
PStromqu = ((UB + U2 sin t) I0 + UB I0 ) dt = 2 UB I0 . (8.9)
T
0
Fr die Leistungsaufnahme des Transistors erhlt man

1
1 U2 sin t U2
PQ1 = (UB U2 sin t) I0 + dt = UB I0 2 . (8.10)
T R2 2R2
0
Die Nutzleistung bestimmt sich bei sinusfrmiger Aussteuerung gem Gl. (8.3). Auch
hier wird deutlich, dass die Leistung, die der Verbraucher aufnimmt vom Transistor
kommt. Der Treibertransistor wirkt als Energiewandler. Er wandelt DC-Leistung von
der DC-Quelle in Wechselleistung um, die an den Verbraucher abgegeben wird. Ohne Aus-
steuerung wird der Transistor am heiesten. Der Wirkungsgrad der Treibervariante mit
Konstantstromquelle ist fr maximale Aussteuerung U2, max = I0 R2 UB :
(I0 R2 )2 /2R2 1
max = . (8.11)
3UB I0 6
Gegenber der zuletzt betrachteten Schaltungsvariante mit dem Widerstand RE erhlt
man bei Einfhrung einer Stromquelle anstelle von RE eine deutliche Verbesserung der
Aussteuerbarkeit und des Wirkungsgrades.
A-Betrieb mit gesteuerter Stromquelle und Parallelgegenkopplung: In der in Abb. 8.7

skizzierten Variante wird die basisgekoppelte Stromquelle (Q3, Q2) durch Q4 gesteuert. Der
Transistor Q4 weist von Knoten 3 nach Knoten 4 eine Verstrkung auf. Der Emitterfolger
Q1 gibt das Signal von Knoten 4 zum Ausgangsknoten 2 unverstrkt weiter. Von Knoten 2
nach Knoten 3 wirkt mit RF eine Parallelgegenkopplung. Bei hinreichender Wirkung der
Gegenkopplung betrgt die gegengekoppelte Verstrkung gleich 1 von Knoten 1 nach
Knoten 2.
Der Konstantstrom I0 wird nur fr negative Aussteuerungen am Ausgang bentigt. Bei
positiven Halbwellen verringert sich der Strom I0 , bei negativen Halbwellen erhht er
sich. Diese gegenphasige Wirkung des Stroms I0 verbessert den Wirkungsgrad. Ein groer
Strom I0 wird nur fr negative Aussteuerungen bentigt, um die negative Aussteuerbarkeit
zu verbessern. Bei positiver Aussteuerung wrde ein groer Strom I0 den Wirkungsgrad
verschlechtern. Eine genauere Untersuchung ermglicht das Experiment in Abb. 8.7.
3
I0
Experiment 8.1-4: Emitterfolg_A_DC_Stromqu_GekPar DCSweep- und TR-Analyse.

Abb. 8.7 Emitterfolger im A-Betrieb mit Parallelgegenkopplung
8.1.2 Komplementre Emitterfolger im AB-Betrieb
Treiberstufen im AB-Betrieb ziehen keinen signifikanten Ruhestrom. Damit lsst sich der
Wirkungsgrad entscheidend verbessern. Um Verzerrungen zu vermeiden bentigt man
geeignet vorgespannte sogenannte komplementre Emitterfolger als Treiberstufen.
Komplementre Emitterfolger im B-Betrieb: Eine durchschlagende Verbesserung des

Wirkungsgrads lsst sich nur mit komplementren Emitterfolgern erzielen. Abbildung 8.8
zeigt eine Treiberstufe mit Emitterfolgern im B-Betrieb ohne Vorspannung im Steuerkreis
der Transistoren. Beim berschreiten der Schwellspannung der Emitter-Basis Diode liefert
bei positiver Eingangsspannung der Transistor Q1 den Laststrom, bei negativer Eingangs-
spannung und berschreiten der Schwellspannung der Transistor Q2. Einer der beiden
Transistoren ist immer gesperrt. Ungnstig ist, dass im Bereich von 0,7 V < U1 < 0,7 V
der Ausgang nicht reagiert.
Das im Experiment nach Abb. 8.8 ermittelte Ergebnis der DC-bertragungskurve ist
in Abb. 8.9 dargestellt. Es zeigt auch die Stromverlufe von Q1 und Q2 in Abhngigkeit
der Aussteuerung. Im Bereich der Eingangsspannung 0,7 V < U1 < 0,7 V ist die Schwell-
spannung der Transistoren nicht erreicht. Demzufolge ist die Ausgangsspannung Null.
Die Transistoren Q1 und Q2 sind gesperrt. Bei U1 > 0,7 V liefert Q1 den Laststrom; bei
U1 < 0,7V ist Q2 aktiv.
Experiment 8.1-5: Emitterfolg_B_DC DCSweep- und TR-Analyse.
Abb. 8.8 Emitterfolger im B-Betrieb
100mA
I C Q1
0A
I C Q2
-100mA
10V
U2
0V
-10V
-8V 0V 8V U1
Abb. 8.9 DC-bertragungskurve des Emitterfolgers im B-Betrieb
Als nchstes werden die zeitlichen Momentanwerte der Kollektorstrme von Q1 und Q2,
sowie der zeitliche Momentanwert der Ausgangsspannung untersucht. Abbildung 8.10 zeigt
das Ergebnis. Wegen der Schaltschwellen der Transistoren ist die Ausgangsspannung um
den Nullpunkt verzerrt. Bei maximaler Aussteuerung bis UB erhlt man fr die Nutzleistung
am Verbraucher:
100mA
I C Q1
0A
-100mA
100mA
0A
I C Q2
-100mA
10V U 1 = 8V
u2
U 1 = 4V
0V
-10V
50 s 150 s 250 s
Abb. 8.10 Zur Aussteuerung des Emitterfolgers im B-Betrieb
UB2
P2, max = . (8.12)
2 R2
Die Verlustleistung am Transistor ergibt sich durch Integration des zeitlichen Momentan-
werts der Leistung ber die aktive Periode (T/2), da im gesperrten Zustand des Transistors
keine Leistungsaufnahme vorliegt:
T/2
1 U2 sin t
PQ = (UB U2 sin t) dt;
T R2
0 (8.13)
1 1 4
UB2 UB2
PQ,max = UB U2 U22 = 0,07 .
R2 4 R2 R2 4 R2
In der angestellten Betrachtung wird das Problem der Schwellspannung vernachlssigt. Der
Wirkungsgrad ist demnach:
P2, max P2, max
max = = 78 %. (8.14)
Pges 2PQ, max + P2, max
Bei maximaler Aussteuerung mit U2 = UB erhlt man eine signifikante Verbesserung des
Wirkungsgrads gegenber Emitterfolgern im A-Betrieb.
Komplementre Emitterfolger im AB-Betrieb: Ein Problem sind die Verzerrungen des

Ausgangssignals, die sich im Betrieb durch die Schwellspannung der Transistoren ergeben.
Diese Verzerrung lsst sich durch eine geeignete Vorspannung vermeiden. Man spricht
dann von Emitterfolgern im AB-Betrieb. Das Schaltungsprinzip eines komplementren
Emitterfolgers im AB-Betrieb ist im Abb. 8.11 skizziert.
a b
I0 +U B I0 +U B
Q1 Q1
D1 RE 700 RE
0.7V
1 2 1 2
Q3
0.7V D2 RE 700 RE
Q2 Q2
I0 I0
U B U B
Abb. 8.11 Komplementre Emitterfolgers im AB-Betrieb; a Realisierung mit Dioden als Spannungs-
quellen; b mgliche Realisierungsvariante
a I0 +U B b +U B
Q1 Q1
Q3 RE D1 RE
1 U B 2 1 2
+U B
Q4 RE D2 RE
Q2 Q2
I0 U B U B
Abb. 8.12 Weitere Schaltungsvarianten fr komplementre Emitterfolger im AB-Betrieb
Soll der Arbeitspunkt so liegen, dass sich ein AB-Betrieb einstellt, wird eine Spannungs-
quelle (z. B. Abschn. 6.3.4) zur Vorspannungserzeugung bentigt. Im Emitterpfad ist zudem
ein Seriengegenkopplungswiderstand eingefgt. Er vermindert zwar die Steilheit des Tran-
sistors Q1 bzw. Q2, hilft aber unzulssig hohe Querstrme zu begrenzen. Bei hheren
Signalfrequenzen kann es sein, dass der eine Transistor schon leitend ist und aufgrund
von inneren Verzgerungen der andere Transistor noch leitend ist. In diesem Fall wrde
ein hoher Querstrom flieen.
Es stellt sich nunmehr die Frage, wie lsst sich die erforderliche Spannungsquelle reali-
sieren. Abbildung 8.11 und 8.12 zeigen mgliche Schaltungsvarianten. Die Stromquelle in
den Varianten Abb. 8.11a, 8.11b und 8.12a wird bentigt, um die Dioden D1 und D2, den
parallel gegengekoppelten Transistor Q3 oder die Transistoren Q3 und Q4 in Abb. 8.12a mit
Experiment 8.1-6: Emitterfolg_AB_Strombegrenz_DC DCSweep

Analyse mittels des SimulationProfile DCSweep.
Abb. 8.13 Schaltungsbeispiel eines komplementren Emitterfolgers im AB-Betrieb mit elektroni-

scher Strombegrenzung
einem geeigneten Arbeitspunkt zu versorgen. Der parallel gegengekoppelte Transistor Q3 in

Abb. 8.12b arbeitet als Spannungsquelle mit 1,4 V Leerlaufspannung und einem niederoh-
migen Innenwiderstand (siehe Abschn. 6.3.4). Die Stromquelle (siehe Abschn. 6.3.5) muss
das Netzwerk zur Vorspannungserzeugung mit einem Vorstrom versorgen, aber auch den
Basisstrom der Transistoren Q1 und Q2 bereitstellen. Grundstzlich liee sich die Strom-
quelle vereinfacht durch einen Widerstand ersetzen. Um einen bestimmten Vorstrom zu
erreichen, muss bei hoher Aussteuerung der Widerstand entsprechend niederohmig sein.
Bei hohen Laststrmen kommt noch ein nicht zu vernachlssigender Basisstrom hinzu.
Eine Stromquelle vermeidet den aussteuerungsabhngigen Vorstrom.
Abschlieend wird ein Schaltungsbeispiel eines komplementren Emitterfolgers im AB-
Betrieb betrachtet (Abb. 8.13) und im folgenden Experiment untersucht. Das Ergebnis der
100mA
I R2
0A
-100mA
1,0V
U BE Q3
0V
U BE Q4
-1,0V
4,0V
U2
0V
-4,0V
-8V -4V 0V 4V U1 8V
Abb. 8.14 DC-bertragungskurve des komplementren Emitterfolgers im AB-Betrieb mit Strom-

begrenzung auf 70 mA
DC-Sweep-Analyse ist in Abb. 8.14 dargestellt. Im Beispiel in Abb. 8.13 ist eine elektronische
Strombegrenzung des Ausgangsstroms enthalten. Der Ausgangsstrom ist begrenzt auf:
0,7 V
I2, max = = 70 mA. (8.15)
RE
Wird bei positivem Eingangssignal die Schwellspannung an RE1 von Transistor Q3 erreicht,
so regelt Q3 die Ansteuerung von Q1 so aus, dass der Ausgangsstrom gem der obigen Be-
ziehung konstant bleibt. Gleiches gilt fr negative Eingangssignale fr den Spannungsabfall
an RE2, wenn die Schwellspannung von Q4 erreicht wird.
Die gewhlte Schaltung zur Strombegrenzung mit RE1 und Q3 bzw. RE2 und Q4 weist
ein Problem auf. Im Beispiel mit dem Lastwiderstand von 50 ist die Ausgangsspannung
aufgrund der Strombegrenzung begrenzt auf 3,5 V. Bei einer Eingangsspannung von 5 V
erhlt man fr das Potenzial an Knoten 6 den Wert 4,2 V. Knoten 4 weist das Potenzial von
3,5 V auf. Damit wrde Q4 in den inversen Zustand bergehen und einen unerwnsch-
ten Strom ber seine nunmehr leitende Kollektor-Basisstrecke fhren. Diesen parasitren
Strom verhindert die Diode D4. Gleiches gilt fr negative Eingangssignale. Hier vermeidet
die Diode D3 den unerwnschten parasitren Strom.
8.1.3 Klasse D Verstrker
Wie die Analyse von Klasse A und Klasse AB Verstrkern gezeigt hat, lsst sich der Wirkungs-
grad im Schaltbetrieb betrchtlich verbessern. In der modernen Audiotechnik verwendet
u1 u2
u1
Comp u PWM
u2
u PWM
Abb. 8.15 Analoge Erzeugung eines PWM-Signals mittels Dreiecks-Signalgenerator und Kompara-
tor
4V
0V
-4V
2ms 2.2ms 2.4ms 2.6ms 2.8ms
Abb. 8.16 PWM-Signal fr eine sinusfrmige Spannung
man digitale Methoden fr die Aufbereitung und Verarbeitung von Signalen. Demzufolge
werden zunehmend digitale Endstufen mit Schaltverstrkern verwendet. Mit Puls-Weiten-
Modulationsverfahren (PWM) lsst sich die Amplitudeninformation im Mittelwert eines
Pulssignals darstellen. Abbildung 8.16 zeigt beispielhaft ein digitalisiertes PWM-Signal
fr eine sinusfrmige Analogspannung. Mit steigender Amplitude verbreitert sich das
Tastverhltnis. Beim Mittelwert 0 V ist das Tastverhltnis 1:1.
Ausgehend von einem Analogsignal lsst sich mittels eines Sgezahngenerators und eines
Komparators ein PWM-Signal erzeugen (siehe Abb. 8.15 und 8.102). Der Timer-Baustein
NE555 kann sehr einfach u. a. als Sgezahngenerator konfiguriert werden.
Geht man von einer digitalen Signalaufbereitung vor der Endstufe aus, so liefert
beispielsweise die Signalaufbereitung mittels eines Delta-Sigma Wandlers direkt ein PWM-
Signal. Ansonsten ist das PWM-Signal mit einem PWM-Modulator zu erzeugen. In
Abb. 8.17 ist das Prinzip einer digitalen Endstufe dargestellt. Kernstck ist die geschal-
tete Endstufe aus komplementren Endstufentransistoren. Die Transistoren arbeiten als
8.2 Linearverstrker auf Transistorebene 445
Signalauf- PWM- geschaltete Tiefpass- Last

bereitung Modulator Endstufe filter
Abb. 8.17 Zum Prinzip einer digitalen Endstufe
Schalter. Den positiven Ausgangsstrom liefert der PMOS-Transistor, den negativen Strom
der NMOS-Transistor. Im ON-Zustand ist jeweils der Transistor niederohmig. Wegen ge-
ringer Spannung zwischen Drain und Source nimmt er trotz Stromfluss nur eine geringe
Verlustleitung auf. Der gesperrte Transistor nimmt ebenfalls quasi keine Verlustleistung
auf. Damit lsst sich der Wirkungsgrad signifikant auf bis zu 90 % verbessern. Mit dem
Tiefpassfilter werden unerwnschte Frequenzanteile unterdrckt. Oft weist die Last selbst
ein Tiefpassverhalten auf, so dass auf ein separates Tiefpassfilter verzichtet werden kann.
8.2 Linearverstrker auf Transistorebene
Nachfolgend werden einige ausgewhlte Beispiele von Funktionsschaltungen vorgestellt

und nher untersucht. Wie schon mehrfach erwhnt, geht es dabei u. a. auch darum
aufzuzeigen, wie komplexere Schaltungen sich in Funktionsprimitive zerlegen und durch
einfache Abschtzungen analysieren lassen.
8.2.1 OP-Verstrker A741 Abschtzanalyse
Der altbekannte OP-Verstrker A741 wurde beispielhaft in Abschn. 2.1.4 und 5.4.1
behandelt. Nachdem nunmehr die Charakteristika wichtiger Funktionsprimitive von
Schaltkreisen bekannt sind, soll eine Abschtzung der Eigenschaften der inneren Schal-
tungstechnik eines typischen OP-Verstrkers vorgenommen werden. Der Schaltplan der
inneren Schaltungstechnik des A741 zeigt Abb. 8.18.
Arbeitspunkteinstellung Beispiel Abb. 8.18: Die Versorgung der Transistoren mit ei-
nem geeigneten Arbeitspunkt erfolgt ber den Widerstand R5. An ihm fallen bei 10 V
Versorgungsspannung ca. 18,6 V ab. Somit betrgt der Arbeitspunktstrom IC(A) der
Transistoren Q11 und Q12 ca. 0,5 mA. Die Transistoren Q12 und Q13 weisen gleiche
Steuerspannung UBE auf. Ist bei gleichen Transistoren im Normalbetrieb die Steuerspan-
nung gleich, so sind die Kollektorstrme und damit auch die Arbeitspunktstrme identisch.
Schlielich ist der Arbeitspunktstrom von Q13 etwa gleich dem von Q17, da der Transi-
stor Q15 einen wesentlich kleineren Kollektorstrom (hier ca. 0,02 mA) zieht. Wegen der
Erste Stufe Arbeitspunkt- Zweite Stufe Treiberstufe

einstellung
+10V
4
1 1
0,5mA
CK Q16
20 A
Ix 2
3
-10V
Abb. 8.18 Innere Beschaltung eines OP-Verstrkers A741
Unsymmetrie im Steuerkreis von Q10 verursacht durch R4 ist der Arbeitspunktstrom von
Q10 sehr viel kleiner als der bereits bekannte Arbeitspunktstrom von Q11 (siehe Abb. 6.119
in Abschn. 6.6.2). Fr Q10 ergibt sich demnach ein Arbeitspunktstrom von ca. 20 A.
Bei gengend hoher Stromverstrkung der Transistoren Q3 und Q4 ist somit der Arbeits-
punktstrom von Q9 und Q8 auch jeweils ca. 20 A. Ist die Eingangsdifferenzspannung
U11 = 0, das heit ohne Eingangaussteuerung ergibt sich fr die Transistoren Q1, Q2,
Q3, Q4, Q5 und Q6 ein Arbeitspunktstrom von jeweils 10 A. Der Transistor Q7 stellt
einen aktiven Kurzschlussbgel dar (siehe Abb. 6.118 in Abschn. 6.6.2), er hat ansonsten
keinen Einfluss auf die brigen Arbeitspunktstrme. Aufgrund der Vorspannung erzeugt
durch die Spannungsquelle (siehe Abschn. 6.3.4) gebildet aus R7, R8 und Q16, arbeiten die
Transistoren Q14 und Q20 im AB-Betrieb (siehe Abschn. 8.1.2). Die Transistoren Q15 und
Q22 dienen zur Ausgangsstrom-Begrenzung. Bei nicht zu niederohmigen Lastverhltnissen
sind Q15 und Q22 gesperrt und damit unwirksam. Nur wenn z. B. der Spannungsabfall an
R9 aufgrund steigenden Ausgangsstroms etwa 0,7 V erreicht, wird Q15 aktiv und nimmt
dem Ausgangstransistor Q14 die Ansteuerung weg; die Ausgangsstrombegrenzung wird
damit wirksam.
Insgesamt lsst sich feststellen, dass alle Transistoren im Normalbetrieb arbeiten. Ledig-
lich die Transistoren Q15 und Q22 sind bei gengend hochohmigen Lastverhltnissen
gesperrt; die Transistoren Q14 und Q20 sind im AB-Betrieb. Der Arbeitspunktstrom
der Transistoren der ersten Verstrkerstufe Q1, Q2, Q3, Q4, Q5 und Q6 liegt bei ca. 10
A. Bei Annahme einer Stromverstrkung von B = 100 der Transistoren Q1 und Q2 er-
hlt man einen Eingangsruhestrom von 100 nA, was mit den Datenblattangaben sehr gut
bereinstimmt. Bei unterschiedlicher Stromverstrkung von Q1 und Q2 ergeben sich un-
gleiche Eingangsruhestrme an den beiden Eingngen 1 und 1 und damit ein Offsetstrom.
Unterschiedliche Transportsttigungssperrstrme IS der Transistoren Q1, Q2, Q3 und
Q4 begrnden ungleiche Spannungen UBE . Dieser Sachverhalt verursacht eine Eingangs-
Offsetspannung. Als Ergebnis der Betrachtungen bestimmen sich die Eingangsruhestrme
und die Eingangs-Offsetspannung aus den nachstehenden Beziehungen.
IIB+ = 10 A/BQ1 ;
IIB = 10 A/BQ2 ;
(8.16)

4
UIO = UBE, Qi .
1
AC-Verhalten der ersten Stufe des Beispiels in Abb. 8.18: Die erste Verstrkerstufe be-
stehend aus Q1Q6 ist eine Kaskode-Differenzstufe (Q1Q4) mit aktivem Lastkreis (Q5,
Q6) gem Abb. 6.101 in Abschn. 6.4.3. Der differenzielle Widerstand der Emitter-Basis-
Diode von Q1 bis Q6 liegt bei re = 2,6 k. Damit erhlt man fr die Steilheit von Q4 und
Q6 den Wert gm = 1/2,6 k. Der Eingangswiderstand der ersten Verstrkerstufe liegt bei
4 re (0 + 1) 1 M. Bei einer angenommenen Stromverstrkung von 0 = 100 ergibt
sich der angegebene Wert fr den Eingangswiderstand in Hhe von ca. 1 M.
Wie bereits bei den Differenzstufen ausgefhrt, kann der Ausgangsstrom Ix der ersten
Verstrkerstufe im Beispiel maximal den Wert 20 A annehmen, er ist bei U11 = 0
ebenfalls Null. Die Stromnderung Ix am Ausgang der ersten Verstrkerstufe ausgesteuert
durch U11 im Arbeitspunkt um U11 = 0 betrgt
U11
Ix = gm U11 = . (8.17)
2,6 k
AC-Verhalten der zweiten Stufe des Beispiels in Abb. 8.18: Die zweite Verstrkerstufe be-
steht aus der Darlingtonstufe mit Q15 und Q17. Wie bereits angenommen, sei Q22 gesperrt
und damit unwirksam. Der stromfhrende Transistor Q17 weist einen Arbeitspunktstrom
von ca. 0,5 mA auf, somit ist re, Q17 = 52 . Bei einer angenommenen Stromverstrkung
von 0,Q17 = 200 und 0,Q15 = 150 erhlt man fr den Eingangswiderstand Z3 der zweiten
Stufe (von Knoten 3 in Richtung Eingang Q15)
Z3 = ((re,Q17 + R11 ) (0,Q17 + 1) R12 + re,Q15 ) (0,Q15 + 1);

(8.18)
Z3 250 k.
Wegen des Arbeitspunktstromes von Q15 in Hhe von ca. 0,014 mA liegt der differenzielle
Widerstand etwa bei re, Q15 = 2 k. Somit ergibt sich fr die zweite Verstrkerstufe der
angegebene Eingangswiderstand von ca. 250 k. Bei bekanntem Eingangswiderstand kann
nunmehr mit Gl. (8.17) die Frage nach der Verstrkung v31 der ersten Stufe beantwortet
werden:

v gm 250 k 100. (8.19)
31
Am Ausgang der Darlingtonstufe befindet sich die Spannungsquelle mit R7, R8 und Q16.
Diese Funktionsgrundschaltung wurde in Abschn. 6.3.4 behandelt. Bei einem Arbeits-
punktstrom von ca. 0,4 mA liegt demnach der Innenwiderstand der Spannungsquelle in
der Grenordnung von ca. 130 . Gegenber dem Innenwiderstand ro, Q13 des als Kon-
stantstromquelle arbeitenden Transistors Q13 sind 130 vernachlssigbar. Bei gengend
hochohmiger Beschaltung am Ausgang der Treiberstufe ist der Earlywiderstand ro, Q13 zu-
sammen mit der Steilheit von Q17 mageblich fr die Verstrkung der zweiten Stufe. Der
Early-Widerstand ro, Q17 kann vernachlssigt werden, da bei Q17 eine Seriengegenkopplung
vorliegt. Nach Abschn. 5.2.4 wird der Innenwiderstand am Ausgang durch die Serienge-
genkopplung deutlich hochohmiger. Unter Annahme eines Earlywiderstandes von ro, Q13
(die Early-Spannung wird dabei mit ca. 26 V angenommen, siehe Tab. 3.5) erhlt man fr
die Verstrkung der zweiten Stufe:

v gm, Q17 ro, Q13 gm, Q17 50 k 1000. (8.20)
23
Die Verstrkung der Grenordnung von 1000 wird allerdings nicht ganz erreicht, da u. a.
die Steuerspannung von Q17 nicht die volle mgliche Eingangsspannung aufnimmt. Die
Steuerspannung von Q17 liegt bei ca. 85 % der mglichen Eingangsspannung.
Wegen des Miller-Effekts bzw. aufgrund der Transimpedanzbeziehung (siehe
Abb. 5.46 in Abschn. 5.2.5) wirkt am Eingang der zweiten Stufe die Kapazitt
CK 1000 30 nF. Zusammen mit dem Eingangswiderstand der zweiten Stufe in Hhe
von ca. 250 k ergibt sich nherungsweise folgende Eckfrequenz des Verstrkungsfre-
quenzgangs:
1
f1 20 Hz. (8.21)
2 30 nF 250 k
Damit wird die im Datenblatt angegebene niedrige erste Eckfrequenz des Verstrkungsfre-
quenzgangs bei einer Gesamtverstrkung von ca. 105 besttigt.
Treiberstufe des Beispiels in Abb. 8.18: Die Treiberstufe mit Q14 und Q20 ist ein
komplementrer Emitterfolger im AB-Betrieb (siehe Abschn. 8.1.2). Die erforderliche
Vorspannung wird ber die Spannungsquelle R7, R8 und Q16 eingestellt. Diese Teil-
schaltung wirkt als Spannungsquelle (siehe Abschn. 6.3.4) mit relativ niederohmigem
Innenwiderstand. Der Transistor Q15 wirkt zusammen mit R9 als elektronische Ausgangs-
strombegrenzung fr positive Aussteuerungen am Ausgang. Die Begrenzung negativer
Aussteuerungen erfolgt ber Q22 und R11.
Slew-Rate Verhalten des Beispiels in Abb. 8.18: Bei bersteuerung der ersten Verstr-
kerstufe mit einer Ansteuerung um U11 > 0,1 V erfolgt eine Strombegrenzung der
Stromquelle am Ausgang der ersten Stufe (siehe Abb. 6.73) auf Ix, max = 20 A. We-
gen der hohen Verstrkung der zweiten Stufe (ca. 1000) liegt die Ausgangsspannung mit
guter Nherung am Rckkopplungskondensator CK . Der Slew-Rate Parameter ergibt sich
somit aus (siehe auch Abschn. 5.4.5 und Abb. 5.89):
u2
20 A = CK = CK SR. (8.22)
t
Der im Datenblatt angegebene Slew-Rate Parameter (ca. 0,6 V/s) wird gut besttigt.
Mit der skizzierten Abschtzanalyse lassen sich im Wesentlichen die Datenblattangaben
verstehen und besttigen. Ein derartiges Verstndnis ist eine unverzichtbare Voraussetzung
fr die Entwicklung komplexerer Schaltung.
8.2.2 Zweistuger Linearverstrker mit BJTs
In Anlehnung an das behandelte Beispiel des OP-Verstrkers A741 soll nunmehr ein
zweistufiger Linearverstrker eingehend analysiert werden. Der zu betrachtende Linear-
verstrker mit seinen zwei Stufen wirkt am Ausgang als spannungsgesteuerte Stromquelle.
Es fehlt die Ausgangs-Treiberstufe, die ansonsten einen niederohmigen Innenwiderstand
am Ausgang bewirkt. Die verfgbare Versorgungsspannung mge 10 V betragen. Der
Verstrker soll hinsichtlich des Frequenzgangs und des Schnittstellenverhaltens mit den
beiden ersten Stufen eines Operationsverstrker vergleichbare Eigenschaften aufweisen.
Die innere Schnittstelle von der ersten zur zweiten und die am Ausgang der zweiten Stufe
sollte mglichst hochohmig sein. Die Beispielschaltung zeigt Abb. 8.19. Die erste Stufe ist
eine Differenzstufe mit aktivem Lastkreis, die zweite Stufe eine Darlington-Verstrkerstufe.
Der Ausgang an Knoten 2 wird mit R27 und R28 beschaltet, womit sich ein geeigneter
Arbeitspunkt bezglich der Ausgangsspannung einstellt.
Zunchst wird die erste Verstrkerstufe bestehend aus einer emittergekoppelten Diffe-
renzstufe mit Q1 und Q2 betrachtet. Die basisgekoppelte Stromquelle mit Q5 und Q6
stellt den Arbeitspunktstrom der Differenzstufe ein. Die basisgekoppelte Differenzstufe mit
Q3 und Q4 bildet einen aktiven Lastkreis fr die emittergekoppelte Differenzstufe aus Q1
und Q2. Im Arbeitspunkt ist Q2 und Q4 eine gesteuerte Stromquelle. Durch geeignete
Beschaltung mit der nachfolgenden Stufe oder durch Rckkopplung ist die Spannung am
Ausgangsknoten 3+ der ersten Stufe in einem geeigneten Arbeitspunkt einzustellen.
Aufgrund von Unsymmetrien der Transistoren Q1Q4 (u. a. verursacht durch die Early-
spannung) ergibt sich ein Offsetstrom am Ausgang. Durch eine geringe Offsetspannung am
Eingang lsst sich dem Ausgangsoffset entgegenwirken. Fr die AC-Analyse ist wichtig, dass
die Transistoren Q1Q4 als Stromquelle arbeiten. In Abb. 8.19 legt die nachfolgende Stufe
die Spannung am Ausgangsknoten 3+ der ersten Stufe fest. Bei geeigneter Beschaltung der
Verstrkerstufe mit einer Parallelgegenkopplung kann der Arbeitspunkt am Ausgang durch
die Gegenkopplungsmanahme so festgelegt werden, dass Q8 und Q9 als Stromquelle
arbeiten.
Z 11' U 33' Zx
I2
U1
Abb. 8.19 Erste und zweite Stufe des zu untersuchenden Linearverstrkers
Es folgt die Untersuchung der ersten Stufe von Knoten 1 nach Knoten 3+ mit C3 = 0.
Wenn die zweite Stufe abgekoppelt werden soll, ist die Ausgangsschnittstelle mit R27
und R28 geeignet abzuschlieen (Abb. 8.20). Die Eingangsimpedanz der zweiten Stufe
ist nherungsweise:
Zx ((Q8 + 1) 100 10 k) (Q7 + 1) 500 k. (8.23)
Der Abschluss der ersten Stufe an Knoten 3+ muss also hochohmig sein. Weiterhin ist
darauf zu achten, dass die Transistoren Q2 und Q4 im Stromquellenbetrieb arbeiten. Das
DC-Potenzial an Knoten 3+ sollte bei ca. 68 V liegen. Die Schaltungsanordnung fr den
Test der ersten Stufe zeigt Abb. 8.20.
Erste Stufe des Beispiels in Abb. 8.20: Die DC-Analyse ergibt, dass die Transistoren
Q1Q6 im Normalbetrieb arbeiten. Der Arbeitspunktstrom der Transistoren Q1, Q2, Q3,
Q4 betrgt laut Experiment ca. 60 A. Damit liegt deren Steilheit bei ca. 1/430 . Der
Lastwiderstand an Knoten 3+ betrgt ohne Bercksichtigung der Innenwiderstnde von
Q2 und Q4 ca. 500 k. Dazu parallel liegt der transformierte Early-Widerstand von Q2 und
Q4, der hier unbercksichtigt bleibt. Fr den Abschtzwert der Verstrkung vom Eingang
zum Ausgangsknoten 3+ erhlt man:
500 k
v31 1000. (8.24)
430
Zy
Z 11'
U2
U1
Experiment 8.2-1: BJT_Zweistufiger-Verstrker-ErsteStufe
Abb. 8.20 Erste Stufe des zu untersuchenden Linearverstrkers mit Abschluss
Der Abschtzwert fr den Eingangswiderstand ergibt mit einer Stromverstrkung von 200
nherungsweise:
Z11 ((Q1 + 1) 430 ) 2 + 2 k 170 k. (8.25)
Das Ergebnis der AC-Analyse der ersten Verstrkerstufe in Abb. 8.21 besttigt mit guter
Nherung die Abschtzwerte. Die Diffusionskapazitt schliet bei hheren Frequenzen
den differenziellen Eingangswiderstand von Q1 und Q2 zunehmend kurz, so dass fr den
Eingangswiderstand nur noch ca. 1 k brig bleibt. Eine Kapazitt von 10 pF an Knoten
3+ verursacht mit dem hochohmigen Lastwiderstand von ca. 500 k eine Eckfrequenz von
ca. 20 kHz. Da die Verstrkung vom Eingang zu Knoten 3 gering ist, wirkt sich erheblich
vermindert die Millerkapazitt am Eingang aus. Knoten 3 ist etwa mit 460 belastet.
Somit ist die Verstrkung von Knoten 1 nach Knoten 3 kleiner als 1.
Aussteuerbarkeit der ersten Stufe des Beispiels in Abb. 8.20: Die Aussteuergrenzen der
ersten Verstrkerstufe lassen sich durch DCSweep-Analyse bestimmen. Wegen der hohen
Verstrkung ist der Eingang nur in einem sehr begrenzten Bereich aussteuerbar, fr
das sich ein Linearverstrkerverhalten ergibt. Auerhalb der Aussteuergrenzen sind die
Ausgangstransistoren gesperrt bzw. gesttigt.
1M
Z 11'
10k
1k
1k
U2 U1
1
10m
Abb. 8.21 Eingangswiderstand Z11 und Verstrkung der ersten Verstrkerstufe
Innenwiderstand am Ausgang der ersten Stufe des Beispiels in Abb. 8.22: Bislang wurde
der Innenwiderstand der Transistoren Q2 und Q4 nicht bercksichtigt. In einem weiteren
Experiment soll der Innenwiderstand am Ausgang der ersten Stufe untersucht werden.
Dazu ist der Eingang abzuschlieen und die Signalquelle an Knoten 3+ anzuschlieen.
Um den Arbeitspunkt der Transistoren nicht zu verflschen ist die Signalquelle mit einem
DC-Wert von ca. 7 V zu beaufschlagen. Abbildung 8.22 zeigt die Testanordnung. Das
Ergebnis der AC-Analyse ist in Abb. 8.23 dargestellt. Es zeigt im unteren Frequenzbereich
einen sehr hochohmigen Wert. Somit wirkt der Ausgang der ersten Stufe am Knoten 3+
als Stromquelle. Der Transistor Q4 ist ber den Widerstand R4 seriengegengekoppelt, der
Transistor Q2 ber die Emitter-Basis Strecke von Q1. Aufgrund der Seriengegenkopplung
erhlt man einen hohen Innenwiderstand an Knoten 3+.
Zweite Stufe des Beispiels in Abb. 8.19: Als nchstes soll die zweite Stufe mit C2 = 0
untersucht werden. Die zweite Stufe besteht aus einer Darlington-Stufe (siehe Abschn.
6.3.6). Im Anwendungsfall darf der Darlington-Stufe kein Strom ber eine feste Span-
nungsquelle ber den Widerstand R21 eingeprgt werden. Vielmehr erhlt die zweite Stufe
ihren Arbeitspunktstrom ber den Stromquellentransistor Q9. Eine Ansteuerung mit einer
Spannungsquelle verbietet sich deshalb. Man knnte im Prinzip die zweite Stufe mit einer
spannungsgesteuerten Stromquelle (GVALUE) ansteuern, um die erste Stufe mit einem
Makromodell zu ersetzen. Die Steilheit der ersten Stufe ist mit 1/430 bekannt. Im Expe-
riment wird fr die Untersuchung der zweiten Stufe die Gesamtschaltung gem Abb. 8.19
zugrundegelegt.
Die zweite Stufe ist im Experiment mit einem Spannungsteiler R27 und R28 ab-
geschlossen. Da die Darlington-Stufe am Ausgang als Stromquelle arbeitet, muss der
Ausgangsknoten mit einem vom Abschluss her definierten Potenzial abgeschlossen werden.
Die Festlegung des Ausgangspotenzials wre auch ber eine Rckkopplungsmanahme
Z 22'
Experiment 8.2-2: BJT_BJT_Zweistufiger-Verstrker-ErsteStufe-Z22
Abb. 8.22 Testanordnung zur Bestimmung des Innenwiderstands Z22 am Ausgang der ersten Stufe
des zu untersuchenden Linearverstrkers
1M
Z 22'
100k
10k
1k
100
Abb. 8.23 Ausgangswiderstand Z22 der ersten Verstrkerstufe

1M
U2 U1
10k
U 3+ U 1
100
10m
Experiment 8.2-3: BJT_Zweistufiger-Verstrker-Gesamtsch

Abb. 8.24 Gesamtverstrkung U 2 /U 1 und Verstrkung der ersten Stufe U 3+ /U 1
Experiment 8.2-4: BJT_Zweistufiger-Verstrker-Spannungsfolg

Experiment 8.2-5: BJT_Zweistufiger-Verstrker-Differenziator
Abb. 8.25 Testanordnung zur Bestimmung der Eigenschaften eines Spannungsfolgers

mglich. Wegen der hohen Gesamtverstrkung der ersten und zweiten Stufe ist auf den
Ausgangsoffset zu achten. Aufgrund der Early-Spannung von Q2 und Q4 ergibt sich bei
unterschiedlichen Kollektor-Emitter Spannungen ein Offsetstrom am Ausgang der ersten
Stufe, der wiederum eine Offsetspannung am Ausgang der zweiten Stufe verursacht. Um
den Arbeitspunkt am Ausgang bei ca. Null Volt einzustellen, muss bei Festlegung der
Eingangssignalquelle ein geeigneter geringer DC-Offset vorgesehen werden. Dies entspricht
einer Eingangs-Offsetspannung.
Der Transistor Q9 zieht einen Arbeitspunktstrom von ca. 1,9 mA. Damit liegt der Ar-
beitspunkt des Strom fhrenden Transistors Q8 der Darlington-Stufe bei ca. 1,8 mA. Als
Folge davon betrgt die Steilheit von Q8 ca. 1/15 . Mit dem gegebenen Lastwiderstand
von 50 k (R27 R28) ergibt sich eine Verstrkung der zweiten Stufe von ca. 50 k/115
unter der Annahme, dass am stromfhrenden Transistor der Darlington-Stufe weitgehend
die Steuerspannung am Eingang anliegt. Die Gesamtverstrkung der ersten und zweiten
Stufe sollte gem der Grobabschtzung bei ca. 5 105 liegen. Das Simulationsergebnis ist
in Abb. 8.24 dargestellt. Es besttigt die hohe Gesamtverstrkung. Bei nherer Betrachtung
stellt man fest, dass der Verstrkungsfrequenzgang der Gesamtschaltung eine erste Eckfre-
quenz bei einigen 100 Hz und eine zweite Eckfrequenz im MHz-Bereich aufweist. Kritisch
ist, dass im Bereich der zweiten Eckfrequenz die Verstrkung noch grer als 1 ist, was auf
mgliche Stabilittsprobleme in Anwendungen hinweist.
Als konkrete Anwendung fr den zweistufigen Verstrker wird eine Spannungsfolger-
schaltung gewhlt. Abbildung 8.25 zeigt die Testanordnung bei Speisung am Knoten 1+
und Rckkopplung vom Ausgang zum Eingangsknoten 1. Im nachstehenden Experi-
ment wird die Testschaltung ohne und mit Kompensationsmanahme mit C2 und C3
untersucht. Ohne C2 und C3 zeigt sich im Ergebnis in Abb. 8.26 ein Verhalten am Stabi-
a
4V
u2
0V
-4V
b
4V
u1
2V u2
0V
-2V
0 s 10 s 20 s 30 s 40 s
Abb. 8.26 Ausgangsspannung u2 ; a ohne Kompensationsmanahme durch C2 und C3; b mit

Kompensationsmanahme mit C2 und C3
littsrand (berlagerte Schwingung). Mit der Kompensationsmanahme vermindert sich

die Flankensteilheit der Ausgangsspannung, aber die Schwingneigung ist beseitigt.
In einem weiteren Experiment (zweites Experiment in Abb. 8.25) wird der Linearverstr-
ker als Differenziator betrieben. Ohne den Kompensationswiderstand bei R10 = 0 schwingt
der Differenziator gem der Stabilittsanalyse in Kap. 5. Mit R10 = 100 erhlt man die
gewnschte Differenziatorfunktion.
8.2.3 Regelverstrker mit BJTs
In bestimmten Anwendungen wird ein Regelverstrker bentigt, um in Abhngigkeit von

einer sich ndernden Eingangsspannungsamplitude am Ausgang ein unverzerrtes Signal mit
weitgehend konstanter Ausgangsamplitude zu erhalten. Abbildung 8.27 zeigt ein Beispiel
einer mglichen Ausfhrung fr einen Regelverstrker; dazu das Simulationsergebnis in
Abb. 8.28.
Der Regelverstrker (AGC: Automatic Gain Control) besteht aus einer Verstrkerstufe,
einem Signaldetektor und einer Regelspannungsaufbereitung zur Verstrkungsregelung.
Fr die Verstrkerstufe wird ein Differenzverstrker mit gesteuerter Stromquelle zur Ver-
strkungseinstellung mit I0 verwendet. Fr den Signaldetektor eignet sich u. a. eine
Differenzstufe im C-Betrieb. Das Eingangssignal soll vom Verstrker um mindestens et-
wa den Faktor 300 verstrkt werden, bei grtmglichem Vorstrom I0 . Die Differenzstufe
im C-Betrieb ist mit ca. 0,3 V vorgespannt. Damit ergibt sich eine maximale Signal-
amplitude am Eingang des Signaldetektors von ca. 0,4 V. Erreicht die Signalamplitude
am Eingang des Signaldetektors 0,3 V, so setzt der Regelungsvorgang ein. Der Integrator
u2
I0
u1
UR
Experiment 8.2-6: BJT-Regelverstrker

Abb. 8.27 Testanordnung zur Bestimmung der Eigenschaften des Regelverstrkers
7,5mA
5mA i C Q9
2,5mA
0mA u2
10V u3 u4
5V
0V
0V u8
u9
-5V u6
-10V
Abb. 8.28 Spannungs- und Stromverlufe des Regelverstrkers bei U 1 = 20 mV
der Regelspannungsaufbereitung reduziert die Regelspannung UR so, dass der Vorstrom

I0 der Verstrkerstufe vermindert wird, um bei reduzierter Verstrkung die vorgegebene
Grenze der Signalamplitude am Eingang des Signaldetektors nicht zu berschreiten. Im
folgenden Experiment kann der Anwender eigene Untersuchungen bei u. a. vernderter
Eingangssignalamplitude anstellen.
Bei kleinen Eingangssignalamplituden unterhalb der Ansprechschwelle des Signaldetek-
tors (Differenzstufe im C-Betrieb mit Q5 und Q6) bernimmt der Transistor Q5 den vollen
Strom von 1 mA aufgrund der Vorspannung von Q5 und Q6. Dies fhrt dazu, dass Q6 und
Q7 gesperrt sind. Als Folge davon betrgt die Regelspannung UR ca. 9 V. Damit ergibt sich
an Q9 ein Strom I0 = 6,3 mA. Die Transistoren der Verstrkerstufe Q1, Q2, Q3 und Q4
ziehen somit einen Arbeitspunktstrom von ca. 3,15 mA.
Der Spannungsteiler mit den Widerstnden R3 und R4 bestimmt das DC-Potenzial an
Knoten 2. Die Festlegung der Ansprechschwelle des Regelvorgangs erfolgt ber den Span-
nungsteiler mit R7 und R8. Unterhalb der Ansprechschwelle des Signaldetektors weist die
Eingangsdifferenzstufe mit Q1 und Q2 maximale Verstrkung auf. Bei greren Eingangs-
signalamplituden oberhalb der Ansprechschwelle bernimmt abwechselnd Q5 und Q6 den
Strom von 1 mA. Der Kondensator C7 wird ber den Kollektorstrom von Q7 aufgeladen.
Dadurch reduziert sich die Regelspannung UR , was eine Verminderung des Stroms I0 zur
Folge hat. Der verminderte Konstantstrom I0 verursacht eine geringere Steilheit der Dif-
ferenzstufentransistoren Q1 und Q2. Dies reduziert die Verstrkung von Knoten 1 nach
Knoten 2.
Der maximale Strom I0 betrgt ca. 6,3 mA. Damit liegt die Steilheit der Transisto-
ren der Verstrkerstufe bei etwa gm = 1/(8,5 ). Knoten 2 wird im Wesentlichen belastet
durch den Eingangswiderstand des Transistors Q5, der unterhalb der Ansprechschwelle
des Signaldetektors einen Strom von 1 mA zieht. Bei einer Stromverstrkung von Q5 mit
etwa 200 ergibt sich ein Eingangswiderstand von ca. 5 k. Unter Bercksichtigung der
zustzlichen Lastwiderstnde an Knoten 2 erhlt man schlielich eine Verstrkung von
ca. 300 von Knoten 1 nach Knoten 2.
8.3 Beispielschaltungen der Kommunikationselektronik
Funkstrecken erfordern sendeseitig und empfangsseitig Funktionsmodule, die typisch

sind fr eine modulare Aufteilung eines Systems in analoge und gemischt analog/digitale
Funktionseinheiten.
Abbildung 8.29 zeigt das Prinzip eines Funkempfngers und Abb. 8.30 eines Funk-
senders. Beim Sender wird ein Quell-Signal geeignet moduliert und dann direkt ber
den Leistungsverstrker PA ausgesandt oder ber eine Aufwrts-Mischung von einer Zwi-
schenfrequenzlage zur Sendefrequenz umgesetzt. Beim Empfnger muss das schwache
Empfangssignal mittels eines rauscharmen Vorverstrkers LNA im Empfangspegel angeho-
ben werden. Das solchermaen aus dem Rauschen angehobene Signal wird entweder ber
eine Abwrts-Mischstufe auf eine Zwischenfrequenzebene umgesetzt oder direkt dem De-
modulator zur Wiedergewinnung des Quell-Signals zugefhrt. Allgemein ist anzumerken,
dass sich die Informationsbertragung sehr stark von analogen hin zu digitalen Verfahren
gewandelt hat.
Band- LNA Abwrts Band- IF Demo-

pass Amplifier Mischer pass Amplifier dulator
LO
Abb. 8.29 Funkempfnger mit Funktionsmodulen (u. a. LNA Low Noise Amplifier, IF Amplifier
Intermediate Frequency (Zwischenfrequenz) Amplifier, LO Local Oscillator)
Modulator Band- IF Aufwrts Band- PA

pass Amplifier Mischer pass Amplifier
LO
Abb. 8.30 Funksender, PA Power Amplifier

8.3 Beispielschaltungen der Kommunikationselektronik 459
8.3.1 Oszillatorschaltung AM/FM modulierbar
Es soll ein AM/FM-modulierbarer Oszillator fr f0 = 1 MHz (Mittelwelle) realisiert und ein-

gehend untersucht werden. Gegeben ist ein Schaltungsvorschlag. Der Schaltungsvorschlag
besteht aus vier Funktionsprimitiven:
Frequenzbestimmender Resonanzkreis, hier als LC-Resonator ausgefhrt;

Verstrker, hier als Spannungsfolger ausgefhrt;
Amplitudenbegrenzer, hier als Parallelbegrenzer mit steuerbarer Spannungsquelle
ausgefhrt;
Treiberstufe, hier als Emitterfolger im A-Betrieb ausgefhrt.
Neben den sogenannten Resonanzkreis-Oszillatoren gibt es die Laufzeit-Oszillatoren

und die Negativ-Impedanz-Oszillatoren (z. B. mit Tunneldiode). Resonanzkreis-
Oszillatoren weisen alle als frequenzbestimmendes Element einen Resonanzkreis auf. Dies
kann u. a. ein RC-Resonator, ein LC-Resonator, ein Quarz-Element, ein SAW-Resonator
(SAW: Surface Acoustic Wave) oder ein Leitungsresonator sein. Den hier gewhlten Schal-
tungsvorschlag zeigt Abb. 8.31. Die Schaltung enthlt links mit Q3 und D1 den steuerbaren
Amplitudenbegrenzer. Den eigentlichen Resonator bilden L1 parallel zu C1 und der Seri-
enschaltung aus C2, C3 und C4. Das Verstrkerelement besteht aus Q1 mit der Beschaltung
fr einen geeigneten Arbeitspunkt. Die Rckkopplungsschleife wirkt ber Knoten 4 nach
Knoten 6 hin zu Knoten 5. Mit R3 lsst sich die Schleifenverstrkung beeinflussen. Der
Transistor Q2 stellt als Emitterfolger eine Treiberstufe dar, der einen niederohmigen
Lastwiderstand treiben kann.
Resonator: Als erstes ist der frequenzbestimmende Resonator bestehend aus C1, L1, C2,
C3 und C4 geeignet zu dimensionieren und zu untersuchen. Die belastete Gte des Re-
sonators sollte mit R3 mglichst besser ca. 10 sein. Dabei ist darauf zu achten, dass der
Kennwiderstand des Resonators unter ca. 1 k liegt. Die Spule kann beispielsweise mit
einem Ringkern mit 9 mm Durchmesser und einem AL -Wert von 30 nH/N2 ausgefhrt wer-
den. Als Spulendraht ist zweckmigerweise ein Kupferlackdraht mit 0,3 mm Durchmesser
zu verwenden.
Abb. 8.31 Schaltungsvorschlag fr einen AM/FM-modulierbaren Oszillator

a b
3
4
2 Ux
C3 = C4 5
Ux
Experiment 8.3-1: BJT-Anwend_Osz-Resonator-tb1
Abb. 8.32 Zur Untersuchung des Resonators; a Testanordnung; b Ersatzschaltbild bei der
Resonanzfrequenz (Verhalten als Resonanztransformator)
100m
U3 U1
10m
U4 U1
1m
U5 U1
100
0 4MHz 0 6MHz 0 8MHz 1MHz 1,2MHz 1,4MHz
Abb. 8.33 LC-Resonator mit kapazitivem Spannungsteiler (Resonanztransformator)
In einem Experiment wird der Resonator bestehend aus C1, L1, C2, C3 und C4 inklusive
Belastung mit R3 bei Speisung mit einer Stromquelle an Knoten 3 analysiert. Abbildung
8.32a zeigt eine dafr geeignete Testanordnung. Es stellt sich die Frage: Wie wirkt der Reso-
nator bei der Resonanzfrequenz hinsichtlich der Abgriffe an Knoten 4 und Knoten 5? Der
Resonator mit den kapazitiven Abgriffen an Knoten 4 und Knoten 5 stellt einen Resonanz-
transformator dar. Der kapazitive Teiler aus C2, C3 und C4 wirkt bei der Resonanzfrequenz
wie ein ohmscher Spannungsteiler. In Abb. 8.33 ist das Ergebnis der AC-Analyse dargestellt.
Abb. 8.34 Testanordnung des

LC-Resonators bei Speisung am
Fupunkt
Experiment 8.3-2: BJT-Anwend_Osz-Resonator-tb2
3
U4 U1
2
0
180o
U4 U1
0o
0 4MHz 0 6MHz 0 8MHz 1MHz 1,2MHz 1,4MHz
Abb. 8.35 Ergebnis der Testanordnung des LC-Resonators bei Speisung am Fupunkt
Die Spannungsverhltnisse von Knoten 3 nach Knoten 4 bzw. Knoten 5 entsprechen dem
Verhltnis der kapazitiven Widerstnde bei der Resonanzfrequenz (Abb. 8.32b).
Im nchsten Experiment wird der Resonator mittels einer Spannungsquelle ber R3 am
Fupunkt gespeist. In Abb. 8.34 ist eine dafr geeignete Testschaltung dargestellt. Es soll
dabei der Spannungsverlauf an Knoten 4 nach Betrag und Phase ermittelt werden. Das
Ergebnis zeigt Abb. 8.35. An Knoten 4 ergibt sich eine Spannungsberhhung. Bei etwa
1,07 MHz ist die Spannung an Knoten 4 grer als am Fupunkt von Knoten 5, wobei die
Spannungen an beiden Knoten phasengleich sind. Das heit, bei Einspeisung eines Signals
an Knoten 5 erhlt man am Knoten 4 eine grere und phasengleiche Spannung. Dieses
Teilergebnis ist wichtig fr die Analyse der Schleifenverstrkung.
Uk
U5 U1 U2
Experiment 8.3-3: BJT-Anwend_Osz-Schleifenverst-tb1
Abb. 8.36 Testanordnung zur Untersuchung der Schleifenverstrkung
300mV
U4
200mV
100mV
U5
0
180o
U4
0o
0 8MHz 1MHz 1,2MHz 1,4MHz
Abb. 8.37 Ergebnis der Testanordnung zur Untersuchung der Schleifenverstrkung
Untersuchung der offenen Rckkopplungsschleife: Als nchstes ist die Schleifenver-

strkung des Oszillators mittels AC-Analyse in einem Experiment zu ermitteln und zu
untersuchen. Fr die gewnschte Schwingfrequenz des Oszillators muss die Schwingbe-
dingung (siehe Abschn. 5.2.1) erfllt sein. Abbildung 8.36 zeigt eine Testanordnung zur
Untersuchung der Schleifenverstrkung. Dazu wird an der offenen Schleife am Eingang des
Verstrkerelements eingespeist, wobei U1 = 100 mV ist. Das Ergebnis in Abb. 8.37 weist
aus, dass die Schwingbedingung nach Betrag und Phase bei ca. 1,07 MHz erfllt ist.
u1 u4 u2
Experiment 8.3-4: BJT-Anwend_Osz-Gesamtverh-tb1

Abb. 8.38 Testanordnung fr den Oszillator mit einem Festwertbegrenzer
Rckkopplungsgerade
U2
Verstrker
U2 = f U1
U 2 = 1--- Uk
k
U1
Abb. 8.39 Oszillator mit dem Verstrker als Begrenzer (ohne ueren Begrenzer)
Betriebsverhalten des Oszillators: Nach den Voruntersuchungen gilt es, das Betriebsver-
halten des Oszillators zu bestimmen. Zunchst wird die Oszillatorschaltung mit einem nicht
gesteuerten, idealisierten Amplitudenbegrenzer mittels TR-Analyse untersucht (Abb. 8.38).
Die Amplitude des Oszillators wird mit dem Begrenzer so eingestellt, dass der Spitzenwert an
Knoten 3 ca. 2,7 V betrgt. Damit der Oszillator anschwingt ist fr die Spule L1 ein Vorstrom
von 0,1 mA vorzusehen. Damit erzwingt man einen transienten Ausgleichsvorgang.
Ohne Amplitudenbegrenzer wrde das Verstrkerelement als Begrenzer wirken. Im Bei-
spiel erhlt man fr die Verstrkung des Verstrkerelements von Knoten 4 nach Knoten
5 ca. vu = 1. Die Schleifenverstrkung ist gem Abb. 8.37 bei der Frequenz, wo die
Schwingbedingung erfllt ist ca. k vu 2; d. h. k = 2.
Abbildung 8.39 verdeutlicht den Begrenzungsvorgang mit den Begrenzungseigenschaf-
ten des Verstrkerelements. Ist beispielsweise U1 = 10 mV am Verstrkereingang, so erhlt
4V u3
-4V
8V
u4
6V
4V
2V
0 s 20 s 40 s 60 s 80 s 100 s
Abb. 8.40 Ergebnis der Testanordnung in Abb. 8.38
man am Ausgang U2 = 10 mV. Das Rckkopplungsnetzwerk erzeugt dann eine phasenglei-

che Rckkopplungsspannung von 20 mV, die wiederum am Eingang des Verstrkers wirkt,
der dann am Ausgang U2 = 20 mV erzeugt. Die Amplitude steigt, bis sich aufgrund der
Begrenzerwirkung des Verstrkers ein stabiler Betriebspunkt einstellt. In diesem Fall wirkt
der Verstrker als amplitudenbegrenzendes Element.
Im Beispiel wird ber die Diode D1 ein mit V 1 steuerbares ueres Begrenzerelement
verwendet. Die Spannung an Knoten 3 kann nicht grer werden, als durch u1 + 0,7 V
gegeben. Gem Abb. 8.32 wird die Spannung von Knoten 3 nach Knoten 4 bzw. Knoten 5
herunter geteilt.
Das Ergebnis der Untersuchung der Testanordnung von Abb. 8.38 ist in Abb. 8.40
dargestellt. Es zeigt den transienten Einschwingvorgang. Nach dem Abklingen des
Einschwingvorgangs ergibt sich eine Schwingfrequenz mit konstanter Amplitude.
Als nchstes wird in einem Experiment (8.3-5 bzw. 8.3-6 in Abb. 8.38) der Amplituden-
begrenzer mit einem Modulationssignal u1 an Knoten 1 gesteuert. Damit erhlt man ein
amplitudenmoduliertes Signal am Ausgang des Oszillators. Das Ergebnis kann aus Abb. 8.41
entnommen werden. In einem weiteren Experiment ist die steuernde Spannungsquelle
durch einen Spannungsfolger mit Q3 ersetzt.
Um einen FM-modulierbaren Oszillator zu erhalten, muss die Kapazitt C1 durch
eine steuerbare Varaktordiode ersetzt werden. Damit lsst sich die Schwingfrequenz
spannungsgesteuert verndern.
Das Beispiel soll die Systematik der Untersuchung einer Schaltung aufzeigen. Die Vorge-
hensweise der Aufteilung einer Schaltung in Funktionsprimitive und deren Untersuchung
mit geeigneten Testanordnungen lsst sich auf andere Funktionsschaltungen bertragen.
6V u5
4V
2V u3
-2V
-4V
0 s 20 s 40 s 60 s 80 s 100 s
Abb. 8.41 Ergebnis der Testanordnung in Abb. 8.38
8.3.2 Spannungsgesteuerter Oszillator VCO
Es soll ein mgliches Realisierungsbeispiel fr einen spannungsgesteuerten Oszillator

(VCO) untersucht werden. Spannungsgesteuerte Oszillatoren bentigt man vielfach
u. a. zur Spannung/Frequenzwandlung, zur FM-Modulation und in phasengeregelten
Schaltkreisen (siehe PLL-Schaltkreise) zur Frequenzsynchronisation, zur Taktsynchroni-
sation oder zur FM-Demodulation. In Abb. 8.42 ist das zu untersuchende Realisierungs-
beispiel dargestellt. Der VCO besteht aus einer vorgeschalteten spannungsgesteuerten
Stromquelle I1 (hier sei nur die Stromquelle betrachtet), den MOS-Schaltern M1, M2,
M3 und M4, der Kapazitt C1, den Komparatoren E1 und E2 und einem Flip-Flop
(U 3A, U 3B). Das Grundprinzip des Oszillators beruht auf dem Laufzeit-Prinzip. Die
Zeitkonstante wird bestimmt durch die Kapazitt C1 und durch den Ladestrom I1.
ber die Gatter U 4A und U 4B steuern bei aktivem Enable-Eingang die Ausgnge des
Flip-Flops die MOS-Schalter so, dass bei S1 = 1 und S3 = 0 die Kapazitt C1 ber die
durchgeschalteten Transistoren M1 und M4 aufgeladen wird. Bei S1 = 0 und S3 = 1
erfolgt ein Entladen der Kapazitt C1. Beim Entladevorgang ist M2, M3 durchgeschaltet
und M1, M4 gesperrt. Erreicht beim Entladevorgang die Spannung u3 + die Komparator-
schwelle von E2, so entsteht ein Triggerimpuls u5 am Flip-Flop Eingang. Das Flip-Flop
wird zurckgesetzt, damit ist S1 = 1 und S3 = 0. Die Kapazitt C1 wird ber die durch-
geschalteten Transistoren M1 und M4 dann wieder aufgeladen. Es erfolgt ein stndiges
Auf- und Entladen der Kapazitt C1. Die Ladezeitkonstante bestimmt mit der Kompara-
torschwelle die Schwingfrequenz. Erhht man den Ladestrom mit I1, so ergibt sich eine
steilere Spannungsnderung an der Kapazitt, die Schwingfrequenz erhht sich. Damit
Experiment 8.3-7: VCO_Idealisierter-Komparator

Experiment 8.3-8: VCO_MOS-Schalter-Test
Abb. 8.42 Schaltung fr einen spannungsgesteuerten Oszillator (VCO)
kann ber die Stromquelle I1 die Oszillatorfrequenz gesteuert werden. Um aus dem strom-
gesteuerten Oszillator einen spannungsgesteuerten Oszillator zu machen, msste noch eine
spannungsgesteuerte Stromquelle vorgeschaltet werden, auf die hier im Experiment ver-
zichtet wird. Der hier zugrundegelegte idealisierte Komparator lsst sich beispielsweise
durch einen Schmitt-Trigger (z. B. Abschn. 5.5.9) mit geeigneter Ansprechschwelle erset-
zen. Im Experiment von Abb. 8.42 kann die Schaltung untersucht werden. Interessant dabei
ist u. a. die nderung der Schwingfrequenz bei gendertem Ladestrom I1. Im darauffol-
genden Experiment lsst sich das Schaltverhalten der MOS-Transistoren nher studieren.
Dabei knnen u. a. die Parameter der MOS-Transistoren verndert werden. Bei hherer
Stromergiebigkeit vermindert sich die Spannung UDS im durchgeschalteten Zustand.
Das Ergebnis des Experiments ist aus Abb. 8.43 zu entnehmen. Die Ausgangsspannung u2
ist ein Rechtecksignal. Deutlich zeigt sich das Laden und Entladen der Kapazitt dargestellt
durch die Spannungsverlufe an den Anschlssen des Kondensators C1.
4V
u2
0V
5V
u5
0V
1mA i D M1
0mA
-1mA
1mA i D M2
0mA
-1mA
2V u3 +
1V
0V
2V u3
1V
0V
0 s 2 s 4 s 6 s 8 s 10 s
Abb. 8.43 Ausgangsspannung des VCO u2 , Triggerimpuls u5 des Flip-Flop, Drainstrom iD, M1 des
NMOS-Transistors M1 und Drainstrom iD, M2 des PMOS-Transistors M2 und Spannung u3+ und
u3 an den Anschlssen des Kondensators C1
8.3.3 Phasenvergleicher
Phasenvergleicher bentigt man u. a. in Phasenregelkreisen. Eine beispielhafte Realisierung

zeigt Abb. 8.44. Die Eingangssignale an Knoten IN1 und IN2 werden ber die idealisier-
ten Komparatoren E1 und E2 digitalisiert auf die Clock-Eingnge der D-Flip-Flops U 1A
und U 2A gebracht. In der gegebenen Schaltungsanordnung setzt eine positive Flanke das
D-Flip-Flop. Eilt das Signal der Signalquelle V 1 gegenber dem Signal der Signalquelle V 2
vor, so wird zuerst das D-Flip-Flop U 1A gesetzt und dann um die Nacheilzeit des Signals
IN2 (im Beispiel ist TD = 20 s) verzgert das D-Flip-Flop U2A gesetzt. Sind beide Flip-
Flops gesetzt, so erzeugt das Gatter U 4A einen Rcksetzimpuls CLR = 0. Der 0-aktive
Rcksetzimpuls wird ber eine Inverterkette verzgert. Eine derartige Verzgerung des
Rcksetzimpulses CLR kann notwendig sein, um Setup-Hold-Time-Violations des Flip-
Flops zu vermeiden. Ein verzgerter Rcksetzimpuls fhrt jedoch zu einem systematischen
Fehler beim Phasenvergleich.
Bei Voreilung des Signals IN1 gegenber IN2 um 20 s ist das Signal UP fr die Zeit
des Phasenunterschieds (20 s) UP = 0. Damit wird der PMOS-Transistor M2 durchge-
schaltet. Bei durchgeschaltetem Transistor M2 liegt die Versorgungsspannung von 5 V am
Ausgang out. Die Gatter U 3 und U 5 verhindern, dass die Transistoren gleichzeitig leitend
werden. Es soll entweder M2 die Versorgungsspannung auf den Ausgang schalten, oder
M1 Masse auf den Ausgang schalten. Sind beide Transistoren gesperrt (TriState), liegt der
Ausgang bei fehlendem Ausgangstiefpass hochohmig auf 2,5 V. Der Tiefpass am Ausgang
Experiment 8.3-9: Digitaler-Phasenvergleicher mit TD2=20 s

Experiment 8.3-10: Digitaler-Phasenvergleicher mit TD1=20 s
Abb. 8.44 Digitaler Phasenvergleicher mit TriState-Buffer und Tiefpass am Ausgang
5V
u2
2,5V
0V
5V
2,5V
u out
0V
5V u G M2 u G M1
2,5V
0V
CLK1
CLK2
CLR
Q1
Q2
UP
DOWN
0ms 0,4ms 0,8ms 1,2ms 1,6ms
Abb. 8.45 Ergebnis Phasenvergleicher; Ausgangsspannung des Integrators u2 , Ausgangsspan-

nung am TriState-Ausgang uout , Steuerspannung der von M1 und M2, und Digitalsignale des
Phasenvergleichers bei um TD = 20 s nacheilendem Signal IN2 gegenber IN1
integriert die Spannungsimpulse, so dass der Mittelwert der Ausgangsspannung u2 bei

voreilendem Signal IN1 einen Wert ber 2,5 V annimmt.
In einem ersten Experiment ist das Eingangssignal IN2 um TD2 = 20 s gegenber
dem Signal IN1 nacheilend. Das Ergebnis dazu zeigt Abb. 8.45. Die Ausgangsspannung u2
erreicht dabei Werte ber 2,5 V. Im darauffolgenden Experiment wirkt das Eingangssignal
5V
2,5V u2
0V
5V
2,5V u out
0V
5V u G M2 u G M1
2,5V
0V
CLK1
CLK2
CLR
Q1
Q2
UP
DOWN
0ms 0,4ms 0,8ms 1,2ms 1,6ms
Abb. 8.46 Simulationsergebnis des Phasenvergleichers; Ausgangsspannung des Integrators u2 , Aus-

gangsspannung am TriState-Ausgang uout , Steuerspannung der Transistoren M1 und M2, und
Digitalsignale des Phasenvergleichers bei um TD = 20 s vorauseilendem Signal IN2 gegenber IN1
IN2 IN2
IN1 M2 Z M1 IN2
IN1 IN1
Abb. 8.47 Zustandsdiagramm des digitalen Phasendetektors
IN1 gegenber IN2 nacheilend. Aus dem Ergebnis in Abb. 8.46 lsst sich entnehmen, dass
in diesem Fall die Ausgangsspannung u2 unter 2,5 V liegt.
Das folgende Zustandsdiagramm (Abb. 8.47) zeigt die Wirkungsweise des betrachteten
digitalen Phasendetektors. Prinzipiell weist der Ausgang einen TriState-Ausgang auf. Je
nach Ansteuerung mit den Eingangssignalen IN1 und IN2 ist der Ausgang aufgrund des
leitenden Transistors M2 auf die Versorgungsspannung UB + geschaltet (Zustand M2),
bzw. bei leitendem Transistor M1 auf Ground geschaltet (Zustand M1). Im Zustand
Z sind beide Transistoren gesperrt.
Der Phasendetektor befinde sich zunchst im Zustand Z und die beiden Transistoren
M1 und M2 sind gesperrt. Das bedeutet, dass der Ausgang des Phasendetektors hochohmig
ist. Eine steigende Flanke am Eingang IN1 bewirkt einen bergang zum Zustand M2,
d. h. der Transistor M2 wird leitend, whrend der Transistor M1 weiterhin sperrt. Da-
durch wird der Kondensator des anschlieenden Tiefpasses aufgeladen. Weitere steigende
Flanken an IN1 bewirken keine Zustandsnderungen. Weist nun der Eingang IN2 eine
steigende Signalflanke auf, werden beide Flip-Flops ber das CLR Signal zurckgesetzt und
der Ausgang geht wieder in den Grundzustand Z (hochohmig) ber. Eine steigende Flan-
ke am Eingang IN2 bewirkt nun den bergang zu Zustand M1. Jetzt wird der Ausgang
auf Ground geschaltet. Es erfolgt ein Entladen des Tiefpass-Kondensators aufgrund des
gegen Masse durchgeschalteten Transistor M1; M2 bleibt gesperrt. Unmittelbar folgende,
steigende Flanken an IN2 bewirken keine Zustandsnderung. Es erfolgt ein weiteres Absin-
ken der Spannung am Tiefpass-Ausgang. Eine steigende Flanke an IN1 hat wiederum ein
Rcksetzen in den hochohmigen Zustand zur Folge.
8.3.4 Doppelgegentakt-Mischer
Ein Mischer setzt allgemein ein Eingangssignal bestimmter Frequenz f1 mittels eines
Trgersignals (Carrier) fC in eine andere Frequenzlage um. Prinzipiell lsst sich die Fre-
quenzumsetzung u. a. durch Analogmultiplikation oder an nichtlinearen Kennlinien
realisieren. Die Analogmultiplikation zweier sinusfrmiger Signale ergibt ein Mischprodukt
aus Summen- und Differenzfrequenzen:
u2 = u0 u1 = U0 sin (0 t + 0 ) U1 cos (1 t + 1 );
= (U0 U1 )/2 sin ((0 1 ) t + 0 1 ) (8.26)
+ (U0 U1 )/2 sin ((0 + 1 ) t + 0 + 1 ).
Beim Abwrtsmischvorgang wird die Summenfrequenz durch ein Filter unterdrckt, es

ergibt sich eine Zwischenfrequenzlage mit fz = f0 f1 .
Eine multiplikative Verknpfung zweier Eingangssignale entsteht beispielsweise in einer
Verstrkerstufe dadurch, dass allgemein die Ausgangsspannung
U 2 = gm RL U 1 ; (8.27)
proportional zum Produkt aus der Eingangsspannung und der Steilheit des Verstrker-
elements ist. Wird die Steilheit vom zweiten Eingangssignal gesteuert (Stromsteuerung),
so erhlt man die gewnschte multiplikative Verknpfung (Steilheitsmischer). Eine spezi-
elle Ausfhrung stellt der Doppelgegentaktmischer (Gilbert-Mischer) in Abb. 8.48 dar.
Der Mischer selbst besteht aus zwei im Gegentakt angesteuerten emittergekoppelten
Differenzstufen (Q3 und Q4, Q5 und Q6).
In einem Experiment wird der Doppelgegentaktmischer nher untersucht. Die Simula-
tionsergebnisse sind in Abb. 8.49 und 8.50 dargestellt. Bei positivem Signalverlauf von u0
sind die Transistoren Q3 und Q6 durchgeschaltet, bei negativem Signalverlauf Q4 und Q5.
Entsprechend wird der Kollektorstrom von Q7 bzw. Q8 durchgeschaltet. Die Steuerung des
Kollektorstroms von Q7 bzw. von Q8 erfolgt ber die Signalspannung u1 . Der Widerstand
u 22'
u1 I0
u0
Experiment 8.3-11: BJT_Doppelgegentaktmischer
Abb. 8.48 Testanordnung fr einen Doppelgegentaktmischer mit den Eingangssignalen u0 und u1 ,

sowie dem Ausgangssignal u2 mit zugehrigem Experiment
200mV u2
0mV
-200mV
50mV
u1
0mV
-50mV u0
100mV
0mV
-100mV
Abb. 8.49 Spannungsverlufe des Doppelgegentaktmischers; Ergebnis der TR-Analyse

200mV
u2
100mV
0mV
100mV
50mV
u1
0mV
200mV
u0
100mV
0mV
0MHz 0,2MHz 0,6MHz 1MHz 1,6MHz
Abb. 8.50 Spannungsverlufe des Doppelgegentaktmischers; Ergebnis der Fourier-Analyse
RE wirkt als Seriengegenkopplung, so dass der Kollektorstrom von Q7 sich nherungsweise

ergibt aus:
sin (1 t)
iC, Q7 = I0 + U1 . (8.28)
1 k
Damit steuert das Eingangssignal u1 den Konstantstrom I0 . Bei durchgeschaltetem Q3 und
Q6 betrgt die Ausgangsspannung u22 whrend dieser Ansteuerphase:
u22 = (U1 sin (1 t)) (2k/1k) 2. (8.29)
Sind die Transistoren Q4 und Q5 durchgeschaltet, so ergibt sich eine dazu negative Aus-
gangsspannung u22 . Die Spektraldarstellung der Eingangssignale und des Ausgangssignals
in Abb. 8.50 zeigt deutlich die Frequenzumsetzung. Der Vorteil der Schaltung besteht
in der Trgerunterdrckung am Ausgang, was Filtermanahmen in Systemanwendungen
erleichtert.
8.3.5 Schaltungen zur digitalen Modulation
Fr die Informationsbertragung ber einen Funkkanal wird ein Quell-Signal sQ (t) einem
sinusfrmigen Trger mit der Frequenz fC aufmoduliert (fC : Carrier Frequency) und
direkt dem Ausgangs-Leistungsverstrker zugefhrt oder ber eine Mischstufe auf die
Modulationsver-
fahren
Analog: Digital:
AM ASK
FM FSK, MSK, GMSK
PM BPSK, QPSK
...
Abb. 8.51 bersicht zu Modulationsverfahren; AM Amplitudenmodulation, FM Frequenzmodu-

lation, PM Phasenmodulation, ASK Amplitude-Shift-Keying, FSK Frequency-Shift-Keying, MSK
Minimum-Shift-Keying, GMSK Gaussian-Minimum-Shift-Keying, PSK Phase-Shift-Keying, QPSK
Quadrature-Phase-Shift-Keying
Sendefrequenz umgesetzt. Grundstzlich unterscheidet man analoge und digitale Modula-

tionsverfahren. Abbildung 8.51 vermittelt einen berblick wichtiger analoger und digitaler
Modulationsverfahren.
Mathematisch lsst sich die Modulation eines Trgers folgendermaen darstellen:
sT (t) = a(t) cos (C (t) t + (t)). (8.30)
Dabei ist sT (t) das modulierte Trgerfrequenzsignal mit der Amplitude a(t), der Trgerfre-
quenz fC (t) mit dem Phasenwinkel (t). Sowohl Amplitude, als auch Frequenz und Phase
knnen zeitlich vernderlich sein. Bei einer Amplitudenmodulation wird nur a(t) vern-
dert, bei einer Frequenzmodulation fC (t) und bei einer Phasenmodulation (t), wobei
wegen = d/dt Frequenz und Phase ineinander umrechenbar sind.
ASK-Modulation: Bei der Modulationsart Amplitude-Shift-Keying wird die Amplitude

des Trgersignals durch einen digitalen Datenstrom beeinflusst. Abbildung 8.52 zeigt die
Aufbereitung eines ASK-modulierten Trgers mittels eines Analog-Multiplizierers, der qua-
si die Amplitude a(t) tastet. Das Beispiel verwendet das Funktionsmodell MULT aus der
ABM-Library von PSpice. Die Spannungsquelle V 1 liefert den Trger in Form einer si-
nusfrmigen Spannung. Die Spannungsquelle V 2 ist eine Pulsquelle, sie entspricht dem
digitalen Modulationssignal.
Eine praktische Ausfhrung des Analog-Multiplizierers zeigt Abb. 8.53. Realisiert wird
der Analog-Multiplizierer durch eine emittergekoppelte Differenzstufe mit Q1 und Q2. Das
Eingangssignal der sinusfrmigen Spannungsquelle V 1 wird zum symmetrischen Ausgang
verstrkt. Die Pulsquelle V 2 steuert eine Stromquelle gebildet durch den Transistor Q3.
Der Strom der Stromquelle verndert die wirksame Steilheit der Verstrkerstufe mit Q1
und Q2. Im Beispiel fliet bei einer Ansteuerung von V 2 mit 2 V ein Strom von ca. 3 mA.
In diesem Fall ist dann die Verstrkung von Knoten 1 zum symmetrischen Ausgang ca. 40.
Wird die Pulsquelle V 2 mit 2 V angesteuert, so fliet an Q3 ein Strom von ca. 0,66 mA.
Die Verstrkung von Knoten 1 zum symmetrischen Ausgang reduziert sich dann auf den
Wert von ca. 20. Im Prinzip verndert V 2 die Steilheit der Verstrkerstufe von Knoten 1
zum symmetrischen Ausgang.
1V
-1V
0 s 5 s 10 s 15 s 20 s
Abb. 8.52 ASK-Modulator mit Analog-Multiplizierer; a Testanordnung; b Simulationsergebnis am

Ausgangsknoten 2
Experiment 8.3-12: ASK-Modulator (Makromodell)

Experiment 8.3-13: ASK-Modulator (Realierung mit Differenzstufe)
Abb. 8.53 Ausfhrungsbeispiel fr einen Analog-Multiplizierer mit Experimenten

b
5V
2.5V
0 s 40 s 80 s 120 s 160 s
Experiment 8.3-14: FSK-Modulator (Makromodell)
Abb. 8.54 FSK-Modulator mit einem spannungsgesteuerten Oszillator (VCO); a Testanordnung;

b Simulationsergebnis am Analogausgang VCO_A; mit zugehrigem Experiment
FSK-Modulation: Bei der Modulationsart Frequency-Shift-Keying wird die Frequenz des

Trgers getastet. Dies kann man mit einem spannungsgesteuerten Oszillator (VCO) rea-
lisieren (siehe Abschn. 8.3.2). Abbildung 8.54a zeigt die Testanordnung und Abb. 8.54b
das Testergebnis eines FSK-Modulators. Das Makromodell eines VCO ist in Abschn. 8.4.2
beschrieben. Im Beispiel wird die Frequenz des Ausgangssignals von 275 kHz auf 125 kHz
umgeschaltet.
Eine konkrete praktische Ausfhrung eines VCO ist aus Abb. 8.55 zu entnehmen. Die
Schaltung stellt einen astabilen Multivibrator dar. Das frequenzbestimmende Element ist
die Kapazitt C1. Die beiden Transistoren Q5 und Q6 bilden je eine Stromquelle, die
von V 1 steuerbar ist. Ist Q2 leitend und Q1 gesperrt, so wird die Kapazitt C1 geladen.
Der Knoten 3+ weist in diesem Fall ein Potenzial von 5 V minus zweimal 0,7 V auf.
Erreicht die Spannung an der Kapazitt C1 den Wert von ca. 0,6 V, so wird Q1 leitend
und Q2 gesperrt. Der Ladestrom der Kapazitt C1 kehrt sich um. Auf diese Weise erfolgt
ein periodisches Laden/Entladen der Kapazitt. Die Schwingfrequenz lsst sich durch den
Ladestrom beeinflussen. Im Beispiel betrgt der Ladestrom 1 mA bzw. 0,5 mA. Bei 1 V
Spannungshub an der Kapazitt erhlt man bei 1 mA Ladestrom ein t von 5 s fr
den Lade- bzw. Entladevorgang. Daraus ergibt sich eine Frequenz von ca. 100 kHz. Bei
Verringerung des Ladestroms reduziert sich t fr die Lade- bzw. Entladezeit, die Frequenz
Experiment 8.3-15: FSK-Modulator (Realisierung mit astabilem Multivibrator)
Abb. 8.55 Praktische Ausfhrung eines FSK-Modulators
1V
(V3+)-(V3-)
-1V
6V
V2+
5V
4V
0 s 40 s 80 s 120 s 160 s
Abb. 8.56 Simulationsergebnis der praktischen Ausfhrung eines FSK-Modulators am Analogaus-

gang 2+
vermindert sich entsprechend. Aus Abb. 8.56 lsst sich die Spannung an der Kapazitt
C1 und die Ausgangsspannung an Knoten 2+ entnehmen. Im gesperrten Zustand von
Q2 liegt die Ausgangsspannung an Knoten 2+ bei 5 V. Im leitenden Zustand vermindert
sich demgegenber die Spannung um 0,7 V.
Experiment 8.3-16: BPSK-Modulator mit OP-Verstrker
Abb. 8.57 BPSK-Modulator Testanordnung mit zugehrigem Experiment
5V
V3
0
0.5V
V2
-0.5V
0 s 100 s 200 s 300 s 400 s
Abb. 8.58 BPSK-Modulator Simulationsergebnis
BPSK-Modulator: Bei einem BPSK-Modulator erfolgt eine binre Phasenumtastung. Ab-

bildung 8.57 zeigt eine praktische Ausfhrung mit zugehrigem Simulationsergebnis in
Abb. 8.58. Der BPSK-Modulator besteht aus einem Verstrker, dessen Verstrkung von
1 auf + 1 ber die Steuerspannung V 2 umgeschaltet werden kann. Der Schalter ist in
der Testanordnung als spannungsgesteuerter Schalter ausgefhrt. In der Praxis liee sich
der Schalter z. B. als NMOS-Schalter oder auch als Schalter mit einem Bipolartransistor
realisieren.
Experiment 8.3-17: BPSK-Modulator mit Differenzverstrker
Abb. 8.59 BPSK-Modulator ausgefhrt mit Differenzstufe Testanordnung mit zugehrigem

Experiment
5V
V3
0V
4V
V2-
3V
2V
0 s 100 s 200 s 300 s 400
Abb. 8.60 BPSK-Modulator ausgefhrt mit Differenzstufe Simulationsergebnis
In einem weiteren Ausfhrungsbeispiel besteht der BPSK-Modulator aus einer Diffe-

renzstufe (siehe Abb. 8.59). Die Verstrkung der Differenzstufe betrgt 1 bzw. + 1, je
nach Schalterstellung des spannungsgesteuerten Schalters S1. Damit der Arbeitspunkt der
Differenzstufe nicht durch die Rckkopplung ber R2 beeinflusst wird, ist die Kapazitt
C2 erforderlich. Im Beispiel wird ein unsymmetrischer Ausgang gewhlt. Im geschlossenen
Zustand des Schalters S1 liegt der Basiseingang von Q2 auf Ground. Q2 wird demzufolge
nicht angesteuert. Der Transistor Q1 arbeitet dann mit seiner Rckkopplung ber R2 und
R1 als invertierender Verstrker mit der Verstrkung 1. Bei offenem Schalter S1 arbeitet
cos Ct
i t
Digitaler
sQ n sT t
Modulator
q t
sin Ct
Experiment 8.3-18: QPSK-Modulator
Abb. 8.61 I/Q-Modulator fr digitale Modulationsverfahren mit Experiment
Q1 als Spannungsfolger mit der Verstrkung + 1. Das Simulationsergebnis ist aus Abb. 8.60
zu entnehmen.
I/Q-Modulator: Bei allen modernen Modulationsverfahren erzeugt der Modulator aus

dem Nutzsignal oder Quellsignal zunchst die Quadratur-Komponenten i(t) und q(t).
Dabei ist i(t) das Inphase-Signal und q(t) das Quadratur-Signal. Die Quadratur-
Komponenten erhlt man, indem Gl. (8.30) in folgender Weise umformuliert wird:
sT (t) = a(t) cos (C (t) t + (t));

= a(t) cos (t) cos(C (t) t) a(t) sin(t) sin(C (t) t). (8.31)

i(t) q(t)
Bei digitalen Modulationsverfahren werden im Allgemeinen Amplitude und Phase modu-

liert. In einem ersten Schritt erzeugt ein digitaler Modulator aus dem binren Datenstrom
sQ (n) das Inphase-Signal i(t) und das Quadratur-Signal q(t). Im Weiteren entsteht durch
den I/Q-Mischer das modulierte Trgersignal sT (t). Abbildung 8.61 veranschaulicht den
Aufbau eines I/Q-Modulators. Die 90 Phasenverschiebung lsst sich durch eine einfache
Digitalschaltung realisieren. Ausgehend von der doppelten Frequenz kann man die 90
Phasenverschiebung ber zwei D-Flipflops (Triggerung mit der ansteigenden Flanke und
Triggerung mit der fallenden Flanke) erzeugen.
Es gibt eine Vielzahl mglicher digitaler Modulationsverfahren. Je nach Modulationsver-
fahren gilt es, aus der binren Signalfolge sQ (n) das entsprechende i(t) und q(t) abzuleiten.
Abbildung 8.63 zeigt fr ein gegebenes Quellsignal sQ (n) die zu erzeugenden Inphase-
und Quadratur-Signale i(t) und q(t) in Abhngigkeit vom Modulationsverfahren. Die
Aufbereitung der Inphase- und Quadratur-Signale geschieht zumeist mit einem digitalen
Modulator, der in Form eines Zustandsautomaten realisierbar ist. Ein praktisches Beispiel
hierfr ist in Abb. 8.62 dargestellt. Das Beispiel veranschaulicht i(t) und q(t) fr einen
QPSK-Modulator gem Abb. 8.63b.
1V
0
i(t)
-1V
1V
q(t)
0
-1V
0.5V
s(t)
0
-0.5V
Abb. 8.62 QPSK-Modulator mit i(t), q(t) und dem Modulationssignal sT (t)
a q q q
000 100
01 11
001 101
0 1
i i i
011 111
00 10
010 110
b
0 1 0 0 11 1 0 0 1 1 0 0 1 0 0 1 11 0 0 1 1 0 0 1 0 0 1 11 0 0 11 0
sQ(n) sQ(n) sQ(n)
i(t) i(t) i(t)
t t t
q(t) q(t) q(t)
t t t
Abb. 8.63 Beispiele fr digitale Modulationsverfahren mit Konstellationsdiagramm, binren Quell-

daten sQ (n), dem Inphase-Signal i(t) und dem Quadratur-Signal q(t); a BPSK (2-PSK); b QPSK
(4-PSK); c 8-PSK
cos Ct
i t A
D
DSP
oder
sT t
FPGA
q t A
D
sin Ct
Abb. 8.64 I/Q-Demodulator fr digitale Modulationsverfahren
I/Q-Demodulator: Das Pendant zum I/Q-Modulator ist der I/Q-Demodulator

(Abb. 8.64). Das Signal sT (t) wird mit zwei, um 90 phasenverschobenen Signalen ins Ba-
sisband gemischt. Dort erfolgt die Abtastung, Digitalisierung und Weiterverarbeitung. Bei
Direct Conversion ist sT (t) das Empfangssignal, ansonsten ist sT (t) der Zwischenfre-
quenzlage zuzuordnen.
Die Digitalisierung erfolgt nach Abtastung mit einem A/D-Wandler. Zur digitalen
Weiterverarbeitung verwendet man entweder einen Prozessor fr Digitale Signalverarbei-
tung oder einen programmierbaren Baustein (FPGA) bzw. ein ASIC (Application Specific
Integrated Circuit).
8.3.6 Bestandteile eines Funkempfngers
Ein Funkempfnger erhlt ber den Antennenfupunkt ein im Allgemeinen sehr schwaches
Signal (typisch einige V bis einige 100 V bzw. mV). Die Aufgabe des Funkempfngers ist
es, dieses Signal mit mglichst wenig Zusatzrauschen aus dem Rauschpegel herauszuheben,
zu verstrken und durch weitere Signalverarbeitung schlielich das Quellsignal wieder zu
gewinnen. In den Anfngen der Funktechnik wurden ausschlielich Geradeausempfn-
ger (Tuned Radio Frequency Receiver) verwendet. Ein Geradeausempfnger besteht aus
einer Reihenschaltung von selektiven Verstrkerstufen, einer der Modulation entsprechen-
den Detektorstufe (Demodulator) und einem nachgeschaltetem Niederfrequenzverstrker.
Die Auswahl des gewnschten Empfangssignals beruht dabei einzig auf der Frequenzse-
lektivitt der Verstrkerstufen. In den 30er Jahren des vorigen Jahrhunderts wurde das
Superheterodyn-Prinzip (berlagerungsempfang) erfunden, das auch heute noch in der
Mehrzahl der Funkempfnger angewandt wird. Abbildung 8.65 zeigt die Module eines
Funkempfngers nach dem berlagerungsprinzip.
Systemkonzept FM-Funkempfnger
FM - Tuner ZF - Verstrker Demodulator

Funktionsschaltungen
Antennenanpassungsschaltung
Selektionskreise
Vorverstrker mit Verstrkungsregelung
Oszillator
Mischer
ZF Filter
Abb. 8.65 Systemmodule eines Empfngers mit den Funktionsschaltungen des FM-Tuners
Tab. 8.1 Standardisierte

Zwischenfrequenz Anwendung
Zwischenfrequenzen
455 kHz AM-Rundfiunkempfnger
10,7 MHz FM-Rundfunkempfnger
38,9 MHz TV-Empfnger
70 MHz, 140 MHz Funkempfnger
9502150 MHz Satellitenempfnger (LNBs)
Bei UKW-Rundfunk liegen die Funkfrequenzen im Bereich um 100 MHz. Dabei erfolgt
nach dem berlagerungsprinzip eine Frequenzumsetzung auf eine Zwischenfrequenzebene
(10,7 MHz). Allgemein sind folgende Zwischenfrequenzen eingefhrt (Tab. 8.1).
Hierarchische Vorgehensweise: Abbildung 8.65 soll am Beispiel eines Funkempfngers

fr frequenzmodulierte Signale (FM) die Systematik des hierarchischen Aufbaus von
Systemmodulen bestehend aus Funktionsschaltungen verdeutlichen. Der betrachtete FM-
Tuner dient zur Verstrkung, Vorselektion und Umsetzung eines Empfangssignals auf eine
Zwischenfrequenzlage. Derartige berlagerungsempfnger finden Anwendung u. a. in
Funkempfngern und in Messempfngern. Neuere Schaltungskonzepte verwenden in-
tegrierte Funktionsschaltkreise, die hier nicht betrachtet werden sollen. Zum besseren
Verstndnis wird auf ein Schaltungskonzept realisiert durch diskrete Schaltkreiselemente
zurckgegriffen. Das Blockschaltbild ist aus Abb. 8.66 zu entnehmen.
Der FM-Tuner gliedert sich in die in Abb. 8.65 aufgelisteten Funktionsschaltungen.
Neuere Empfngerkonzepte bestehen aus einem Eingangsverstrker und einem direkt nach-
geschalteten Analog/Digital-Wandler. Die Demodulation und Signalaufbereitung erfolgt
Detektor -
Schaltung
fs
Antennen- Vorver- ZF -
anpassung Selektion Selektion Mischer
strker Filter fs f0 = f
f0
Oszillator
Abstimmspannung
Abb. 8.66 Blockschaltbild eines konventionellen FM-Tuners
Abb. 8.67 Blockschaltbild Verstrker ZF-Filter ZF-Verstrker

und Funktionsdarstellung eines Mischer
berlagerungsempfngers;
us ist das Eingangssignal,
uz die Schnittstelle zum us uz
ZF-Verstrker, LO: Local
Oscillator f0
LO
Spektraldarstellung
Empfangs-
signal
LO
fz = fs f0 f0 fs f
auf der digitalen Seite mittels digitaler Signalverarbeitung. Allerdings werden dafr ent-
sprechend schnelle Analog/Digital-Wandler bentigt. Sind geeignet schnelle A/D-Wandler
nicht verfgbar, so muss das Eingangssignal von einer hheren Frequenzlage in eine tiefere
Frequenzlage umgesetzt werden. Aus Abb. 8.66 ist das Blockschaltbild eines FM-Tuners
zu entnehmen, der das Eingangssignal am Fupunkt der Antenne aufnimmt, selektiert,
vorverstrkt und auf eine Zwischenfrequenzlage umsetzt. Eine konkrete konventionelle
Ausfhrung zeigt beispielhaft Abb. 8.68.
Die Funktionseinheit eines berlagerungsempfngers ist in Abb. 8.67 dargestellt. We-
sentlich dabei ist die Umsetzung des Empfangssignals mit der Frequenz fs mittels einer
Oszillatorfrequenz f0 auf eine konstante Zwischenfrequenz fz . Bei Abwrtsmischung

werden die Seitenbnder des Empfangssignals nicht invertiert, wenn die LO-Frequenz
unterhalb der Empfangsfrequenz liegt. Ist die LO-Frequenz oberhalb der Empfangsfre-
quenz, so ergibt sich eine Umkehrung der Seitenbnder.
Die Hauptverstrkung und Selektion erfolgt auf der Zwischenfrequenzebene. Das
Empfangssignal ist einem bestimmten Empfangskanal zugeordnet. Soll ein anderer
Empfangskanal empfangen werden, so muss die Oszillatorfrequenz so verndert und ab-
gestimmt werden, dass wiederum die feste, konstante Zwischenfrequenz entsteht. Mit
dem Oszillator sind auch die Selektionskreise auf den neuen Empfangskanal abzustim-
men. Problematisch dabei ist der Gleichlauf zwischen der Abstimmung des Oszillators und
der Abstimmung der Selektionskreise. In verbesserten Schaltungskonzepten knnen hier
geeignete Regelschaltungen (siehe PLL-Schaltkreise) helfen.
8.4 PLL-Schaltkreise
Ein PLL-Schaltkreis ist ein Phasenregelkreis (PLL: Phased-Locked-Loop) in dem

ein zunchst freilaufender spannungsgesteuerter Oszillator (VCO: Voltage-Controlled-
Oscillator) mit dem Ausgangssignal u2 der Frequenz f2 mittels eines Phasen-Regelkreises
mit einem gegebenen Eingangssignal u1 mit der Frequenz f1 synchronisiert wird. Der Re-
gelkreis besteht aus einem Phasendetektor (PD: Phase-Detector) bzw. Phasenvergleicher
an dessen Eingang das Referenzsignal u1 und der VCO-Ausgang u2 anliegt, einem Tiefpass
(LF: Loop-Filter) mit der Ausgangsspannung uf und dem VCO. Abbildung 8.68 zeigt das
Grundprinzip eines PLL-Schaltkreises.
Anwendungen von PLL-Schaltkreisen ergeben sich vielfltig u. a. fr die Taktrck-
gewinnung aus digitalen Signalfolgen, fr die Taktsignalsynchronisation, fr die FM-
Demodulation und allgemein fr die Synchronisation von Signalquellen (PLL-Synthesizer).
Ein Schaltungsentwickler sollte das Grundprinzip von PLL-Schaltkreisen beherrschen.
u1 ; 1 ud uf u2
PD LF VCO
u2 ; 2
Abb. 8.68 Phasenregelkreis mit spannungsgesteuertem Oszillator (VCO), Phasendetektor (PD) und
Loop-Filter (LF)
8.4 PLL-Schaltkreise 485
8.4.1 Aufbau und Wirkungsprinzip
Gem dem prinzipiellen Aufbau eines PLL-Schaltkreises wird als erstes eine Testanord-
nung betrachtet (Abb. 8.69). Die hierarchisch gegliederte Testanordnung verwendet den
VCO HS1 zur Aufbereitung eines Testsignals. Das sinusfrmige Testsignal u1 soll einen
Frequenzsprung aufweisen. Der zunchst freischwingende VCO der Phasenregelschleife
HS2 mit u2 als Ausgangssignal muss dann durch eine Regelspannung uf so nachgefhrt
werden, dass u2 synchron zu u1 ist. Der Phasenvergleicher ist im Block HS4 enthalten.
Fr den Phasenvergleicher gibt es verschiedene Realisierungsmglichkeiten. Zur Glttung
bzw. Integration des Ausgangssignals vom Phasenvergleicher dient ein Tiefpassfilter, das
im Block HS3 enthalten ist. Das Tiefpassfilter kann durch eine passive Variante oder durch
ein aktives Tiefpassfilter ausgefhrt sein.
Die Versorgungsspannung des Schaltkreises mge UB = 5 V betragen. Bei digitalen Pha-
senvergleichern (z. B. Exon- oder PFD-Phasenvergleicher, siehe auch Abschn. 8.3.3) liegt
der Arbeitspunkt dann bei 2,5 V. Der Arbeitspunkt des VCO-Steuereingangs ist demzufolge
ebenfalls bei 2,5 V einzustellen. Die VCO-Konstante K0 der verwendeten spannungsgesteu-
erten Oszillatoren liegt bei K0 = 250 kHz/V. Bei nderung der Steuerspannung um 0,5 V
von 2,5 V auf 3 V ndert sich die Frequenz also von 250 kHz auf 375 kHz. Dazu muss
die Regelspannung des VCO entsprechend gendert werden. In einem Experiment soll die
Wirkungsweise des PLL-Schaltkreises aufgezeigt werden.
Fr den Phasendetektor wird im Experiment die in Abschn. 8.3.3 betrachtete Schaltung
verwendet. Dieser Phasenvergleicher wird auch als Phasen-Frequenzsensitiver Phasende-
tektor (PFD) bezeichnet. Ein praktisches Ausfhrungsbeispiel eines spannungsgesteuerten
Oszillators ist in Abschn. 8.3.2 beschrieben. Im Experiment wird ein Makromodell fr den
VCO verwendet, das es noch nher zu erlutern gilt. Das Ergebnis der Testanordnung in
VCO u1
PD LF
VCO u2
ud uf
u InC
Experiment 8.4-1: PLL-Testanordnung-250kHz-Frequenzsprung

Experiment 8.4-2: PLL-Testanordnung-250kHz-Sinus-Eingang
Abb. 8.69 Phasenregelkreis mit spannungsgesteuertem Oszillator (VCO), Phasendetektor (PD) und
Loop-Filter (LF); Testsignal am Eingang aufbereitet mit einem weiteren VCO; InSig ist das digitale Ein-
gangssignal fr den digitalen Phasendetektor, u1 bzw. A-InSig das zugehrige Analogsignal; InComp
ist das digitale Ausgangssignal des VCO, mit u2 bzw. A-InComp als dem zugehrigen Analogsignal
InSig
InComp
NUP
DOWN
5V
u1
2,5V
0V
5V
u2
2,5V
0V
u InC
3V
u LPOut
2,5V u NF
0 s 40 s 80 s 120 s 160 s 200 s
Abb. 8.70 Simulationsergebnis der betrachteten PLL-Testanordnung mit sprunghafter Frequenzn-

derung des Eingangssignals; Ausgnge des Test-VCO u1 bzw. uInSig (Eingangssignal des PFD) und des
Regel-VCO u2 bzw. uInComp (zweites Eingangssignal des PFD), uLPOut entspricht der Sprungantwort der
Steuerspannung uInC des VCO zur Nachsteuerung des Regel-VCO (demoduliertes Ausgangssignal),
so dass u1 und u2 synchron sind; Schleifenfilter: R3 = 10 k, R4 = 4 k, C2 = 10 nF, C3 = 1 nF
Abb. 8.69 zeigt Abb. 8.70. Die Frequenz des Testsignals u1 bzw. InSig wird mit einem Span-
nungssprung der Steuerspannung uInC am Eingang des eingangsseitigen Test-VCO von 2,5 V
auf 3,0 V von 250 kHz auf 375 kHz sprungartig verndert. Durch Nachregelung des Regel-
VCO erhht sich die Frequenz von dessem Ausgangssignal u2 bzw. InComp ebenfalls von 250
kHz auf 375 kHz. Fr die Steuerspannung uLPOut des Regel-VCO ergibt sich dabei ein Ein-
schwingvorgang. Die Nachregelung bentigt eine gewisse Zeitdauer, bis die Synchronisation
zwischen Regel-VCO und Eingangs-VCO gegeben ist. Das digitale Eingangssignal InSig des
PFD ist das durch einen Komparator digitalisierte Ausgangssignal u1 des Test-VCO. InComp
ist das digitale Ausgangssignal des Regel-VCO. Das zugehrige analoge Ausgangssignal ist
u2 . Deutlich erkennt man aus dem Testergebnis, dass die Regelspannung uLPOut dem ein-
gangsseitigen Steuersignal uInC folgt. Das Regelverhalten lsst sich mit den Parametern des
Schleifenfilters LF einstellen. Darauf wird spter noch eingegangen.
Der zunchst freischwingende PLL-Oszillator mit der Kreisfrequenz 2 = 0 soll an die
Eingangskreisfrequenz 1 phasenstarr angebunden werden. Ab t = 20 s ndert sich 1 um
. Aufgrund der grer werdenden Phasendifferenz der beiden Eingangssignale gibt der
Phasenvergleicher ein Signal ud (t) ab, dessen Mittelwert ansteigt. Mit einer Verzgerung
entsteht am Ausgang des Loop-Filters ein Korrektursignal uf (t), das den PLL-Oszillator
veranlasst, die Schwingfrequenz zu erhhen. Auf diese Weise kann der Phasenfehler
allmhlich wieder abgebaut werden. Nach einiger Zeit schwingt der Oszillator wieder auf
InSig
InComp
NUP
DOWN
5V
u1
2,5V
0V
5V
u2
2,5V
0V
u InC u NF u LPOut
3V
2V
0 s 40 s 80 s 120 s 160 s 200 s
Abb. 8.71 Simulationsergebnis bei sinusfrmiger Ansteuerung des Test-VCO (FM-Modulation),

Phasenvergleicher mit PFD; Ausgnge des Test-VCO u1 bzw. uInSig (Eingangssignal des PFD)und des
Regel-VCO u2 bzw. uInComp (zweiter Eingang des PFD), uLPOut entspricht der Steuerspannung uInC des
VCO zur Nachsteuerung des Regel-VCO (demoduliertes Ausgangssignal), so dass u1 und u2 synchron
sind; R3 = 10 k, R4 = 4 k, C2 = 10 nF, C3 = 1 nF
der gleichen Frequenz wie das Eingangssignal. Der Restphasenfehler entspricht der
bleibenden Regelabweichung, die je nach Loop-Filter-Typ gegen Null gehen kann. Ist
das Eingangssignal ein frequenzmoduliertes Signal, so ist uf (t) das demodulierte Signal.
Abbildung 8.71 zeigt das Ergebnis der Testanordnung in Abb. 8.69 bei sinusfrmiger
Ansteuerung des Eingangs-VCO; uNF ist dann das demodulierte Signal.
Eine wichtige Eigenschaft des PLL-Schaltkreises ist die Rauschunterdrckung. Wenn ein
dem Eingangssignal u1 (t) berlagertes Rauschsignal mit dem Oszillatorsignal u2 (t) nicht
korreliert ist, verschwindet der zeitliche Mittelwert am Ausgang des Loop-Filters. Bei ge-
eigneter Auslegung ist ein PLL-Schaltkreis in der Lage, ein Signal aus einer verrauschten
Umgebung herauszufiltern. Im gezeigten Beispiel kann der PLL die Kreisfrequenznderung
des Eingangssignals ausregeln. Dies muss nicht immer der Fall sein. Ist die Eingangs-
strung (Frequenzsprung oder Phasensprung) zu gro, dann ist der PLL nicht mehr in der
Lage, zu synchronisieren oder einzurasten; der PLL-Schaltkreis ist dann ausgerastet.
8.4.2 Funktionsbausteine einer PLL
Zum besseren Verstndnis sollen die Funktionsbausteine einer PLL nher betrachtet wer-
den. Fr Systemuntersuchungen gilt es Makromodelle einzufhren, die das funktionale
Verhalten beschreiben.
Spannungsgesteuerter Oszillator (VCO): In Abb. 8.68 weist der Regel-VCO die Aus-
gangsspannung u2 mit der Frequenz f2 auf. Die Spannung uf steuert die Frequenz des VCO.
Damit erhlt man die Systemgleichung des VCO:
f2 = f0 + K0 uf (t). (8.32)
Die Frequenz f2 des Regel-VCO ist innerhalb der Aussteuergrenzen idealerweise pro-
portional zur Steuerspannung uf mit K0 als Proportionalittskonstante und f0 als der
Freilauffrequenz im Arbeitspunkt. Die VCO-Konstante K0 ergibt sich durch die Aus-
wahl und Dimensionierung des VCO. In der einfachen Systembetrachtung des VCO ist
das Phasenrauschen (Jitter) nicht enthalten. Das Phasenrauschen, sowie die Kurz- und
Langzeitstabilitt sind wichtige Kenngren fr die Gte eines Oszillators. Gleichung
(8.32) soll durch ein Makromodell fr die Simulation nachgebildet werden. Fr die
Ausgangsspannung des Oszillators gilt:
u2 (t)|f2 =f0 = U2(A) + U2 cos (0 t + 0 ). (8.33)
Im Arbeitspunkt ist f2 = f0 und = 0, U2(A) ist die DC-Spannung im Arbeitspunkt. Der

zeitliche Momentanwert der Kreisfrequenz (t) des VCO unterliegt bei cosinusfrmiger
Steuerspannung uf folgender zeitlicher Vernderung:
(t) = 0 + 0 cos (f t + f ) = 0 + 2 K0 Uf cos (f t + f ). (8.34)
Umgerechnet in den zeitlichen Momentanwert der Phase des Oszillator-Ausgangssignals

ergibt sich:

0
(t) = (t) dt = 0 t + sin (f t + f ) = 0 t + (t) + 0 . (8.35)
f
Damit gilt fr den Phasenhub des Oszillator-Ausgangssignals bei gegebener Steuerspan-

nung uf :

(t) = 0 (t) dt = 2 K0 uf (t)dt. (8.36)
Abbildung 8.72 zeigt das Makromodell des spannungsgesteuerten Oszillators mit Integra-
tion der Steuerspannung uf . Mit U2(A) = V0 = 2,5 V liegt der Arbeitspunkt des VCO mittig
zwischen dem Bezugspotenzial und der Versorgungsspannung UB = 5 V. Das Ausgangs-
signal erzeugt im Beispiel die Spannungsquelle E2, deren Phase vom Ausgang des
Integrators INT gesteuert wird.
Im Experiment gem Abb. 8.72 wird der VCOmit einem Spannungssprung von 2,5 V
auf 3,5 V beaufschlagt. Damit ndert sich die Frequenz des Ausgangssignals u2 von 250 kHz
uf u2
Experiment 8.4-3: VCO-Testanordnung-250kHz
Abb. 8.72 Makromodell des spannungsgesteuerten Oszillators (VCO)
3,5V uf
3V
2,5V
5V
u2
2,5V
0V
0 s 20 s 40 s 60 s 80 s 100 s
Abb. 8.73 Simulationsergebnis der Testanordnung fr den VCO mit uf als Steuerspannungund u2
als Ausgangssignal des VCO
auf 500 kHz bei einer VCO-Konstante von K0 = 250 kHz/V, was im Ergebnis in Abb. 8.73
besttigt wird. Selbstverstndlich sind bei einem realen VCO die Aussteuergrenzen der
Steuerspannung uf zu bercksichtigen.
Zur Vervollstndigung wird eine VHDL-AMS Modellbeschreibung fr den VCO
vorgestellt:
Grundlegendes zu Phasenvergleichern (PD): Allgemein lautet die Systemgleichung des

PD innerhalb seiner Aussteuergrenzen:
Ud = Kd ; (8.37)
Ud ist der Mittelwert der Ausgangsspannung des Phasenvergleichers, ist der Pha-
senunterschied der beiden Eingangsspannungen u1 und u2 des Phasenvergleichers. Die
Mittelwertbildung erfolgt durch einen nachgeschalteten Tiefpass. Abbildung 8.74 zeigt die
Testanordnung fr einen Phasenvergleicher mit einem nachgeordneten Tiefpass.
Analog-Multiplizierer als Phasenvergleicher: Analog-Multiplizierer bzw. Mischer (siehe

Abschn. 8.3.4) bilden folgendes Mischprodukt:
ud = u1 u2 = U1 sin (1 t + 1 ) U2 cos (2 t + 2 );
U1 U2
= sin ((1 2 t) + 1 2 ) (8.38)
2
U1 U2
+ sin ((1 + 2 ) t + 1 + 2 ).
2
u1
u PDOut u LPOut
u2
Abb. 8.74 Testanordnung fr Phasenvergleicher; mit VOFF lsst sich ein DC-Wert fr die jeweilige
Eingangsspannung einstellen, mit PHASE eine Phasendifferenz
a
u1
u PDOut
u2
Experiment 8.4-4: Phasendetektor mit Analog-Multiplizierer

b
1V
u1 u2
0V
-1V
1V
u PDOut
0V
-1V
0,4V
u LPOut
0V
-0,4V
0 s 10 s 20 s 30 s
Abb. 8.75 Test des Analog-Multiplizierers; a Funktionsmodell; b Testergebnis mit u1 und u2 als
Eingangssignal, mit 1 = 0 , 2 = 135
Die beiden Eingangssignale u1 und u2 befinden sich in Phasenquadratur, d. h. sie sind

um 90 phasenverschoben. Den Term mit der Summenfrequenz unterdrckt der nachfol-
gende Tiefpass. Im gerasteten Zustand ist f1 = f2 , damit ergibt sich ein Ausdruck gem
Gl. (8.37). Das Testergebnis der Testschaltung (Abb. 8.75a) eines Analog-Multiplizierers
zeigt Abb. 8.75b. Im Beispiel liegt die Phasenverschiebung zwischen u1 und u2 bei 135
bzw. bei + 45 gegenber Phasenquadratur. Damit eilt u2 gegenber u1 um 135 bzw. bei
+ 45 vor. Um die voreilende Phase zu verringern, bentigt die Regelschleife eine negative
Regelspannung, die sich in der Tat mit uLPOut so ergibt.
Beispielhaft ist nachfolgend eine VHDL-AMS Modellbeschreibung fr einen Phasenver-
gleicher, realisiert als Analogmultiplizierer, aufgefhrt.
Nun zur konkreten Realisierung eines Analog-Multiplizierers. Wie im Abschn. 8.3.4 darge-
legt, lsst sich die Analog-Multiplikation u. a. mit einer Differenzstufe realisieren. Der eine
Eingang ist der normale Differenzeingang, der zweite Eingang steuert ber die Stromquelle
die Steilheit der Differenzstufe. Eine weitere Realisierungsvariante ist der Schaltmischer, der
mit Dioden oder mit einem Schaltverstrker ausgefhrt werden kann. Abbildung 8.76 zeigt
Abb. 8.76 Realisierungs-

a
varianten eines
Analog-Mischers mit analogen
Schaltfunktionen; u1 u2
a Dioden-Mischer;
b Schaltverstrker u PDOut
b
u2
u PDOut
u1
u PDOut
u1
u2
Experiment 8.4-5: Phasendetektor mit Schaltmischer
Abb. 8.77 Realisierungsvarianten eines Analog-Mischers mit analogen Schaltfunktionen; a Dioden-

Mischer; b Schaltverstrker; c Funktionsmodell mit Analogschaltern
mgliche Realisierungsvarianten. Beim Schaltverstrker ergibt sich eine Multiplikation des

Eingangssignals mit +1 oder mit 1, gesteuert durch den zweiten Eingang. Wenn u2 positiv
ist, wird die Eingangsspannung u1 mit +1 multipliziert. Bei negativem u2 erfolgt eine Mul-
tiplikation mit 1. Eine mgliche Realisierung als Testschaltung zeigt Abb. 8.77a in Form
eines Ringmischers. Beim Gegentaktmischer (Abb. 8.49) wird ebenfalls die Multiplikation
mit + 1 bzw. 1 deutlich. Abbildung 8.78 zeigt das Ergebnis der Testschaltung.
Exor-Phasenvergleicher: Prinzipiell lsst sich ein Phasenvergleicher mit einem Exor-

Gatter verwirklichen. In Abb. 8.79 ist das Verhalten des Exor-Phasenvergleichers dar-
gestellt. Aus Abb. 8.79c ist die bertragungsfunktion zu entnehmen. Abbildung 8.79a
und 8.79b veranschaulichen zwei Fallbeispiele. Beim Exor-Phasenvergleicher mssen die
Eingangssignale ein 1:1 Tastverhltnis aufweisen. Zur Digitalisierung der Eingangssignale
1V
u1 u2
0V
-1V
1V
u PDOut
0V
-1V
0,5V
u LPOut
0V
-0,5V
0 s 10 s 20 s 30 s
Abb. 8.78 Testergebnis eines Analog-Mischers mit analogen Schaltfunktionen mit u1 und u2 als
Eingangssignal, mit 1 = 0 , 2 = 135
a u
1
u2
ud 5V
0V
b
u1
u2
ud
c Ud
DC t
5V
5V
K d = -------
2,5V
0V
0o 90o 180o
Experiment 8.4-6: Phasendetektor mit Exor und MOS-Buffer
Abb. 8.79 Zur Funktionsweise des Exor-Phasenvergleichers; a Phasenunterschied 90 ; b Phasenun-

terschied annhernd 180 ; c Ud als Funktion des Phasenunterschieds
wird ein Komparator verwendet. Bei einer Amplitude von 5 V ergibt sich fr den
EXOR-Phasenvergleicher als Phasenvergleicherkonstante Kd = 5 V/. Am Ausgang des di-
gitalen Exor-Phasenvergleichers befindet sich ein CMOS-Buffer (siehe beispielsweise auch
Abb. 8.80).
u PDOut
* PFD fr DFF Phasendetektor-Modell

*-----------------------------------------------------------------
.subckt PFDff in1 in2 up ndown
+ optional: DPWR=$G_DPWR DGND=$G_DGND
+ params: MNTYMXDLY=0 IO_LEVEL=0
U7 STIM(1,1)
+ DPWR DGND
+ NR0
+ IO_STM IO_LEVEL=0
+ 0.0ns 0
+ 10ns 1
U3 nand(2) DPWR DGND
+ up down NR1
+ T_pd2_gate IO_USR MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
U4 inv DPWR DGND
+ NR0 NR3
U5 inv DPWR DGND
+ NR1 NR2
U6 nor(2) DPWR DGND
+ NR2 NR3 NR
U1 dff(1) DPWR DGND
* NSet NReset Clock D Q NQ
+ $D_HI NR in1 NR0 up nup
+ T_pd2_DFF IO_USR MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
U2 dff(1) DPWR DGND
* NSet NReset Clock D Q NQ
+ $D_HI NR in2 NR0 down ndown
+ T_pd2_DFF IO_USR MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
.ends PFDff
Experiment 8.4-7: PFD-Phasendetektor mit D-Subcircuit und MOS-Buffer
Abb. 8.80 Phasenvergleicher vom Typ PFD mit Digitalteil U 4 und Tri-State-Buffer mit zugehrigem
Experiment
a
u1
u2
5V
ud 2 5V
0V
b
u1
u2
5V
ud 2 5V
0V
c u1
u2
5V
ud 2 5V
0V
t
d DC
Ud
5V 5V
K d = -------
4
2,5V
0V
-360o 0o 360o
Abb. 8.81 Phasenvergleicher nach Abb. 8.43a ohne integrierende Kapazitt mit ud als Ausgangs-
spannung; a Phasenunterschied 0 ; b u2 nacheilend; c u1 nacheilend; d Ud (Mittelwert) als Funktion
des Phasenunterschieds
PFD-Phasenvergleicher: Bei dem in Abschn. 8.3.3 bereits vorgestellten Phasenvergleicher

(PFD Phasen-Frequenzsensitiver-Phasendetektor) erhlt man bei 0 Phasenunterschied am
Ausgang 2,5 V, bei 360 werden 5 V erreicht und bei 360 ist der Ausgang bei 0 V. Dem-
zufolge betrgt die Phasenvergleicherkonstante in diesem Fall Kd = 5 V/4. Aus Abb. 8.80
ist die Modellbeschreibung fr einen Phasenvergleicher vom Typ PFD zu entnehmen. Der
Tri-Strate-Buffer besteht aus den MOS-Transistoren M1 und M2. C2 ist eine parasitre
Kapazitt.
Der Digitalteil U 4 (Abb. 8.80) ist nachfolgend als Subcircuit-Modell beschrieben. Kern-
stck sind die D-FlipFlops U 1 und U 2. Sind beide Eingnge 1, so werden die D-FlipFlops
ber U 3, U 5 und U 6 zurckgesetzt; U 7 erzeugt einen einmaligen Rcksetzimpuls bei t = 0,
der 10 ns andauert.
u1
u2 u PDOut
Experiment 8.4-8: PFD-Phasendetektor mit Dig.-Schematic-Modell und MOS-Buffer
b
In1
In2
UP
DOWN
CLR
4V
u PDOut
3V
u LPOut
2V
0 s 20 s 40 s
Abb. 8.82 Test des Phasenvergleichers vom Typ PFD; a Funktionsmodell mit zugehrigem
Experiment; b Testergebnis mit IN1 und IN2 als Eingangssignal, mit 1 = 0 , 2 = 90
Der PFD ist flankengetriggert und demzufolge unempfindlich betreffs des Tastverhlt-
nisses. Im Gegensatz dazu erfordert der Exor-Phasenvergleicher ein 50 %-Tastverhltnis,
ansonsten wird die PD-Kennlinie an den Spitzen abgeflacht (siehe gestrichelter Bereich der
Kennlinie in Abb. 8.79). Ein weiterer wesentlicher Vorteil des Phasenvergleichers vom Typ
PFD besteht darin, dass bei groen Frequenzabweichungen der Regel-VCO in die richtige
Richtung korrigiert wird. Nachteilig ist allerdings, dass der PFD empfindlich auf Str-
spannungen reagiert. Der Ausgang des PFDist ein Tri-State-Ausgang, der entweder auf die
Versorgungsspannung (5 V) oder auf Masse (0 V) oder hochohmig auf 2,5 V geschaltet ist.
Das wiederum bedeutet, dass die Arbeitspunkte der Ein- und Ausgnge auf 2,5 V liegen
mssen (Abb. 8.81).
In Abb. 8.82b ist das Testergebnis fr einen Phasenvergleicher vom Typ PFD mit CMOS-
Buffer dargestellt. Aus Abb. 8.82a kann die Modellbeschreibung entnommen werden. In
diesem Fall ist der Digitalteil und der Tri-State-Buffer als Schematic-Modell ausgefhrt.
up I pump
I pump I PDOut = 1 2 --------------
-
2
M2 I PDOut I pump 1
Kd F j = --------------
- R 2 + -------------
2 j C2
M1 C2
down
I pump
R2
Experiment 8.4-9: PFD-Phasendetektor mit Dig.-Subcircuit-Modell und Buffer

mit Ladungspumpe
Abb. 8.83 Phasenvergleicher vom Typ PFD mit Ladungspumpe
Die Ansteuerung des Tri-State-Buffers enthlt ergnzend eine Verriegelungsschaltung, die

verhindert, dass beide Transistoren gleichzeitig leitend werden. Nachdem u2 gegenber
u1 nacheilt, ergibt sich eine positive Regelspannung am Ausgang des Tiefpasses, um den
Regel-VCO nachfhren zu knnen.
PFD mit Ladungspumpe: Eine weitere Variante stellt der Phasenvergleicher vom Typ PFD
dar, dessen Tri-State-Buffer eine geschaltete Stromquelle beinhaltet. Die Anordnung zeigt
Abb. 8.83 mit Angabe der Phasenvergleicher-Konstante und zugehrigem Experiment.
Grundstzlich sind die MOS-Transistoren des Buffers in Abb. 8.82a ebenfalls geschaltete
Stromquellen, wenn deren UDS bzw. USD hinreichend gro ist.
Loop-Filter: Man unterscheidet aktive und passive Loop-Filter. Abbildung 8.84 zeigt ein
passives Loop-Filter. Mit den Parametern des Loop-Filters knnen ganz wesentlich die
Eigenschaften der gesamten PLL beeinflusst werden. Die brigen Parameter einer PLL in
Form der Konstanten des Phasenvergleichers Kd und des spannungsgesteuerten Oszillators
K0 liegen im wesentlichen nach Auswahl der Schaltung fest. Fr die bertragungsfunktion
fr das Loop-Filter mit vTP,0 als Verstrkung bei tiefen Frequenzen gilt:
Uf 1 + j 2
F(j) = = vTP, 0 . (8.39)
Ud 1 + j (1 +2 )
a R3
2 = R4 C 2
R4
Ud Uf 1 + 2 = R3 + R4 C2
C2
Experiment 8.4-10: Passiver Tiefpass
b 1
R
-----4- = 0,1
R3
0,01
10Hz 100Hz 1kHz 10kHz 100kHz 1MHz
1 1 + 2 ; 1 2;
Abb. 8.84 Passiver Tiefpass mit den Zeitkonstanten 1 und 2 ; a Schaltung; b Frequenzgang mit
Eckfrequenzen
Ein Tiefpass weist Integrator-Eigenschaften auf. Bei tiefen Frequenzen wird das Eingangs-
signal bei der passiven Anordnung ungedmpft und bei der aktiven Anordnung verstrkt
auf den Ausgang bertragen. Die Phasendrehung dabei ist Null. Frequenzen oberhalb
der ersten Eckfrequenz, gegeben durch die Bedingung (R3 + R4 ) = 1/C2 , werden abge-
schwcht. Es ergibt sich ein Phasenunterschied von 90 . Bei Frequenzen oberhalb der
zweiten Eckfrequenz, gegeben durch die Bedingung R4 = 1/C2 , erhlt man wieder einen
konstanten Abschwchungsfaktor R4 /R3 . Die Phasendrehung ist dann wieder Null. Ein
hnliches Verhalten liegt beim aktiven Tiefpass (Abb. 8.85) vor, allerdings ist dort bei tiefen
Frequenzen mit R2 /R3 eine Verstrkung gegeben.
Ud
Uf
Experiment 8.4-11: Phasendetektor mit Analog-Multiplizierer

b 1 1 1
----------- = R 2 + R 4 ; ---------- = R 4 ----------- = R4 ;
C2 C2 C3
R
-----2- =10
R3
R
-----4- = 1
R3
0,01
10Hz 100Hz 1kHz 10kHz 100kHz
1 1 + 2 1 2
Abb. 8.85 Aktiver Tiefpass mit bertragungsverhalten und den Zeitkonstanten 1 und 2 ;
a Schaltung; b Frequenzgang mit Eckfrequenzen
8.4.3 Systemverhalten
Grundstzlich unterscheidet man zwischen dem gerasteten Zustand und dem nicht gera-
steten Zustand eines PLL-Schaltkreises. Ist die zu synchronisierende Frequenz f1 gleich der
Frequenz f2 des Regel-VCO, so bleibt der PLL innerhalb des Haltebereichs fH auch bei n-
derung der Eingangsfrequenz f1 gerastet, d. h. phasenstarr angebunden. Im ungesattelten
Zustand kann der PLL innerhalb fL in einer Schwebungsperiode zwischen Eingangssignals
und VCO-Signal einrasten. Der Ziehbereich fP ist dadurch gekennzeichnet, dass der Ein-
rastvorgang mehrere Perioden Zeitdauer bentigen kann. Abbildung 8.86 veranschaulicht

die verschiedenen Bereiche um die Mittenfrequenz f0 des Regel-VCO.
Statisches Verhalten im gerasteten Zustand: Wird die Frequenz 1 des Eingangssignals

u1 nur sehr langsam im gerasteten Zustand gendert, so bleibt der PLL-Schaltkreis ein-
gerastet, sofern die Frequenzabweichung nicht zu gro ist. Der maximale Haltebereich
H ergibt sich bei Ud = Ud, max . Beim Exor-Phasenvergleicher ist dann der Phasenfehler
/2, beim Phasenvergleicher nach Abb. 8.80 wird der Phasenfehler 2Aufgrund der stati-
schen Betrachtung gilt fr einen passiven Tiefpass F(0) = 1. Allgemein bestimmt sich der
Haltebereich des PLL mit einem Exor-Phasenvergleicher:
fH = K0 Kd F(0) /2. (8.40)
Ein PLL-Schaltkreis mit Phasenvergleicher nach Abb. 8.80 (PFD) weist wegen seines fre-
quenzsensitiven Charakters einen theoretisch unendlich groen Haltebereich auf. Der
Regel-VCO wird stets von einer Seite her in einen stabilen Zustand gezogen. In der Praxis
kann der Haltebereich natrlich nicht grer als der Aussteuerbereich des VCO sein.
Im gerasteten Zustand lsst sich der PLL-Schaltkreis im Frequenzbereich gem
Abb. 8.87 beschreiben. Wie schon der Name ausdrckt, handelt es sich um einen Phasenre-
gelkreis. Lineare Verhltnisse im eingerasteten Zustand vorausgesetzt, kann eine einfache,
grundlegende Analyse der PLL im Frequenzbereich vorgenommen werden. Dabei bedeu-
tet die Laplace-Transformierte von . Wegen des Integratorverhaltens des VCO ist die
bertragungsfunktion des VCO: 2K0 /j. Der Faktor 2 ist wegen Gl. (8.36) erforderlich.
Mit der komplexen Frequenz s gilt im Frequenzbereich fr den Phasenvergleicher:
U d = Kd ( 1 2 ). (8.41)
und fr den spannungsgesteuerten Oszillator gilt:

2K0
2 = Uf . (8.42)
s
Abb. 8.86 Haltebereich fH , f0

Fangbereich (Lock-In-Range) f
fL und Ziehbereich - fL + fL
(Pull-In-Range) fP eines
PLL-Schaltkreises, f0
- fP + fP
Mittenfrequenz des Regel-VCO - fH + fH
1 + U d = Kd U f = Ud F
Kd F s
2
_
2 K0 2 K0
2= -------------- U f --------------
s s
Abb. 8.87 Der eingerastete PLL-Schaltkreis im Frequenzbereich
wegen des Integratorverhaltens vom VCO

t t
2 = 2 (t)dt + 0 = 0 t + 2K0 uf (t)dt + 0 . (8.43)
0 0
Schlielich erhlt man aus den obigen Gleichungen die Phasenbertragungsfunktion des
Phasenregelkreises:
2 (s) 2 K0 Kd F
= . (8.44)
1 (s) s + 2 K0 Kd F
Mit der Tiefpasscharakteristik nach Gl. (8.39) ergibt sich die Phasenbertragungsfunktion
in der normierten Form.
2 (s) 2 K0 Kd vTP,0 (1 + s 2 )/(1 + 2 )
= . (8.45)
1 (s) 1 + 2 K0 Kd vTP,0 2 2 K0 Kd vTP,0
s2 + s +
1 + 2 (1 + 2 )

2 n n2
Dabei ist die Dmpfungskonstante und n die Kreisfrequenz der normierten Form einer
bertragungsfunktion 2. Ordnung, n entspricht der Eigenfrequenz. Die Eigenfrequenz
und die Dmpfungskonstante macht sich im Einschwingvorgang betreffs uNF in Abb. 8.34
bemerkbar. Fr diese beiden Kenngren gilt:
2 K0 Kd vTP,0
n2 = ;
(1 + 2 )
(8.46)
1 2 K0 Kd vTP,0
= (1/(2 K0 Kd vTP,0 ) + 2 ).
2 (1 + 2 )
In normierter Form ist (bei gengend groer Schleifenverstrkung):
2 (s) s 2 n + 2 n
= 2 . (8.47)
1 (s) s + s 2 n + 2 n
Die Fehlerbertragungsfunktion erhlt man aus Gl. (8.44) bzw. aus Gl. (8.47) in der
normierten Form:
2 1 s2
= 2 . (8.48)
1 s + s 2 n + 2 n
Langsame Phasennderungen des Eingangssignals kann der PLL-Schaltkreis ausregeln.

Das Ausgangssignal der PLL am VCO-Ausgang folgt dem Eingangssignal synchron, wenn
der Phasenfehler nicht zu gro wird. Schnelle Phasennderungen (Phasenjitter) werden
unterdrckt.
Fangbereich: Nimmt man eine Abweichung der Eingangskreisfrequenz in der Form 1 =

0 + 1 an, so ergibt sich fr die Strfunktion des Phasenwinkels:
1 (t) = 1 t. (8.49)
Die Laplace-Transformierte 1 der Strfunktion ist damit gem der Bildfunktion einer
Rampenfunktion:

1
1 = 2 . (8.50)
s
Mit der Eingangsstrung gem Gl. (8.50) wird mit Gl. (8.48):
e 1 1
= 2 = 2 . (8.51)
1 1 s + s 2 n + 2 n
Nach Rcktransformation ergibt sich fr die Phasenabweichung im Zeitbereich nherungs-

weise:
e 1 t e ( n t) . (8.52)
Die gefundene Funktion hat einen Extremwert, der gleichzeitig der maximale Phasenfehler
ist. Ansonsten verliert der Regelkreis seine Synchronisation.
1
e |max 1 . (8.53)
(2 n )
InSig
InComp
PDOut
4,5V
u InC
3,75V
u IN 2
Ausrasten
2,5V
Ausrasten Einrasten
u LPOut
1,25V
0 s 100 s 200 s 300 s 400 s
Experiment 8.4-12: PLL-Testanordnung-250 kHz-Rampenfunktion
Abb. 8.88 Simulationsergebnis bei des Test-VCO mit einer Rampenfunktion; Eingnge des Exor-PD
u1 (vom Test-VCO kommend) und u2 (vom Regel-VCO kommend), uLPOut ist die Steuerspannung
des VCO zur Nachsteuerung des Regel-VCO, uNF ist die geglttete Regelspannung; R3 = 10 k, R4 = 1
k, C2 = 10 nF, C3 = 500 p
Damit ergibt sich fr den Fangbereich:
L e |max 2 n . (8.54)
Der maximale Phasenfehler ist abhngig vom Typ des Phasendetektors. So ist beim
digitalen Multiplizierer (EXOR) der maximale Phasenfehler /2; beim PFD ist der ma-
ximale Phasenfehler 2 . Damit erhlt man einen vom Phasenvergleichertyp abhngigen
Fangbereich.
Ein weiterer wichtiger Gesichtspunkt ist die Einstellzeit bzw. Fangzeit, die der PLL
bentigt, um einzurasten. Fr die Fangzeit gilt:
2 1
TL = . (8.55)
n fn
Ziehbereich: Grundstzlich ist neben dem Haltebereich H und dem Fangbe-

reich L der Ziehbereich P von Interesse. Im Experimentergebnis von Abb. 8.88 ist
eine sich rampenfrmig linear ndernde Steuerspannung uInC des Test-VCO gegeben. Die
Frequenz des Eingangssignals wird dabei von 180450 kHz durchgestimmt. Die Spannung
uf am Ausgang des Loop-Filters ndert sich demzufolge im eingerasteten Zustand linear
um 0 mit , um die Oszillatorfrequenz nachfhren zu knnen. Bei 1 = 0 + H
rastet der PLL-Schaltkreis aus; uf (t) entspricht dann einem asynchronen Schwebungssi-
gnal. Wird nun langsam erniedrigt, so rastet der PLL bei 1 = 0 + P wieder
ein. Als Phasenvergleicher liegt dem Experiment ein Exor-PD mit den digitalen Eingngen
InSig und InComp, sowie dem Ausgang PDOut, zugrunde. In Abb. 8.88 ist das zugehrige
Testergebnis dargestellt. Deutlich zeigt sich der Einrastvorgang. Ausgehend vom gerasteten
Zustand bleibt der PLL bis ca. 3,7 V der Steuerspannung des Test-VCO gerastet. Das ent-
spricht einer Frequenz von 350 kHz. Darber hinaus geht die Synchronisation verloren. Ein
erneutes Einrasten erfolgt dann bei abnehmender Frequenz des Eingangs-VCO bei ca. 3,2 V,
was einer Frequenz von 320 kHz entspricht, um dann wieder bei ca. 1,5 V auszurasten.
Der Ziehvorgang bentigt Zeit. Die Ziehzeit ist deutlich grer als die Fangzeit gem
Gl. (8.55). In vielen Anwendungen ist allerdings ein schnelles Einrasten erwnscht.
Zum Regelverhalten: Die Schleifenverstrkung 2 K0 Kd vTP,0 bestimmt die blei-

bende Regelabweichung bzw. den statischen Phasenfehler. Die Schleifenverstrkung muss
gro genug sein, damit der statische Phasenfehler hinreichend klein ist. Andererseits soll-
te aufgrund von Systemberlegungen oft die Dmpfungskonstante typischerweise 0,7
sein, da sonst die Phasenbertragungsfunktion (Gl. (8.47)) eine unzulssig groe berh-
hung aufweist. Abbildung 8.88 zeigt fr eine beispielhafte Testanordnung gem Abb. 8.69
das Einschwingverhalten der Regelspannung uf (t) bezogen auf den Spannungssprung bei
sprunghafter nderung der Frequenz des Test-VCO (Abb. 8.89).
Entscheidend fr das Regelverhalten des PLL-Schaltkreises ist die Auslegung und Di-
mensionierung des Schleifenfilters. Als Startwert zur Dimensionierung des Schleifenfilters
sollte betreffs der Dmpfungskonstante 0,7 und betreffs der Eigenfrequenz fn = f1 /20
erreicht werden. Selbstverstndlich gibt es Anwendungen, bei denen man von diesen Vor-
gaben erheblich abweicht. So kann u. a. bei PLL-Schaltkreisen fr die Taktrckgewinnung
als Systemvorgabe 5 gegeben sein.
Stabilitt des Regelkreises: Ein PLL-Schaltkreis stellt ein rckgekoppeltes System dar, mit
der potenziellen Mglichkeit eines instabilen Verhaltens. Die Stabilitt eines rckgekoppel-
ten Systems ist an der Schleifenverstrkung (Open-Loop-Gain), wie bei rckgekoppelten
Verstrkern (Kap. 5) zu beurteilen. Dazu wird die Schleifenverstrkung im Bodediagramm
dargestellt. Der VCO weist wegen des Integratorverhaltens eine Phasendrehung von 90
auf. Ein Tiefpass erster Ordnung verursacht oberhalb der Eckfrequenz eine Phasendrehung
von 90 . Damit geht die Phasenreserve der Schleifenverstrkung gegen Null (Abb. 8.90).
Eine zu geringe Phasenreserve verursacht ein ungnstiges Einschwingverhalten. Mit
R4 des Tiefpasses in Abb. 8.84 kann die Phasenreserve verbessert werden. Als Richtwert gilt,
dass R4 in etwa R3 /5 sein sollte. Eine Abschtzung des Frequenzgangs der Schleifenverstr-
kung des Phasenregelkreises ist in Abb. 8.90 und 8.91 dargestellt. Wegen R4 = 0 erhlt man
uf t
---------------------
-
u InC t
n t
Abb. 8.89 Einschwingverhalten des PLL-Schaltkreises bei sprunghafter nderung der Frequenz des
Eingangssignals normierte bertragungsfunktion der Regelspannung uf (t) des Regel-VCO bezogen
auf die sprunghafte Spannungsnderung des Test-VCO
in Abb. 8.90 bei der Frequenz, bei der die Schleifenverstrkung 1 ist eine geringe Phasen-
reserve. Mit einem geeignet dimensionierten Widerstand R4 erhht sich die Phasenreserve
signifikant (Abb. 8.91).
Nachfolgend stehen verschiedene Varianten fr PLL-Schaltkreise fr weitergehende Un-
tersuchungen zur Verfgung. Der VCO wird dabei stets mit einem Makromodell beschrie-
ben. Interessant ist vor allem das Verhalten von PLL-Schaltkreisen fr unterschiedliche
Phasendetektoren.
Experiment 8.4-13: PLL mit Analog-Multiplizierer und passivem Tiefpass

Experiment 8.4-14: PLL mit Analog-Multiplizierer und aktivem Tiefpass
Experiment 8.4-15: PLL mit Schaltmischer und passivem Tiefpass
Experiment 8.4-16: PLL mit Exor-PD und passivem Tiefpass
2
---------
- 100k
2 K0 Kd F K 0 = 250kHz V
1
Open
10k K d = 5V 4
R3 = 10k ; C2 = 10n;
1k
100
10
1
1 10 102 103 104 106
0
-90o
Phasenreserve
-180o
Abb. 8.90 Frequenzgang nach Betrag und Phase der Schleifenverstrkung des Phasenregelkreises
mit den angegebenen Parametern ohne Frequenzgangkompensation mit R4
2
---------
- 100k
2 K0 Kd F K 0 = 250kHz V
1
Open
10k K d = 5V 4
R3 = 10k ; C2 = 10n ;
1k
R4 = 2k
100
10
1
1 10 102 103 104 106
0
-90o
Phasenreserve
-180o
Abb. 8.91 Frequenzgang nach Betrag und Phase der Schleifenverstrkung des Phasenregelkreises
mit den angegebenen Parametern mit Frequenzgangkompensation durch R4
Abb. 8.92 PLL mit VCO, ud uf

u1, f1
Phasendetektor (PD),
PD LF
Loop-Filter (LF) und
Frequenzteiler 1/N
u2
1/N VCO
Abb. 8.93 Zum a Ps,1 Pr 1

Rauschverhalten; Pr,1 SN R 1 = ----------
a Leistungsdichtespektrum Ps 1
des Eingangssignals und des
f1 f
berlagerten Rauschens;
b Leistungsdichtespektrum
B1
des Eingangsphasenrauschens
2
b r j
2
r 1
f
B1/2
Experiment 8.4-17: PLL mit PFD (Digitalteil mit Subcircuit, Schematic fr MOS-Buffer)
und passivem Tiefpass
Experiment 8.4-18: PLL mit PFD (Digitalteil mit Subcircuit, Schematic fr MOS-Buffer
mit Ladungspumpe) und passivem Tiefpass
Experiment 8.4-19: PLL mit PFD (Schematic-Modell fr Digitalteil und MOS-Buffer)
und passivem Tiefpass
Frequenzteiler in der Rckkopplungsschleife: In verschiedenen Anwendungen erfolgt

der Phasenvergleich bei einer anderen Frequenz als der des Regel-VCO. Ein digitaler Fre-
quenzteiler reduziert die Frequenz um den Faktor 1/N, wobei N das Teilerverhltnis ist.
Das Teilerverhltnis verndert die VCO Konstante, so dass anstelle von K0 der Wert von
K0 1/N einzusetzen ist. Abbildung 8.92 zeigt einen PLL-Schaltkreis mit Frequenzteiler
nach dem VCO. Der Phasenvergleich erfolgt also bei einer tieferen Frequenz.
Rauschverhalten: Grundstzlich ist einem Eingangssignal u1 (t) stets auch Rauschen

berlagert. Die Nutzsignalleistung am Eingang ist Ps,1 = U1,eff /R1 , wobei R1 der Ein-
gangswiderstand des PLL-Schaltkreises ist. Das dem Eingangssignal berlagerte Rauschen
mge ber die Bandbreite B1 gleich verteilt sein.
Abbildung 8.93 veranschaulicht die spektralen Rauschleistungsdichtespektren. Der
Strabstand SNR1 (SNR: Signal-to-Noise-Ratio) am Eingang ist SNR1 = Ps,1 /Pr,1 . Der
Phasendetektor ist im Prinzip ein Mischer, der eine Umsetzung des Eingangssignals in
das Basisband vornimmt (siehe Abb. 8.93b). Daraus folgt, dass man den quadratischen
Mittelwert des Phasenjitters erhlt aus:
Pr, 1 1
r, 1 2 = = . (8.56)
2 Ps, 1 2 SNR1
Der Faktor 2 ergibt sich aufgrund der halben Bandbreite nach Umsetzung ins Basisband.
Als nchstes interessiert der Phasenjitter am Ausgang des Regel-VCO. Der Phasenjitter am
Ausgang des Regel-VCO wird beeinflusst durch die Phasenbertragungsfunktion gem
Gl. (8.45). Die Phasenbertragungsfunktion bewirkt eine Multiplikation der ein-
gangsseitigen spektralen Phasenrauschdichte (Klammerausdruck in Gl. (8.57)) mit der
Rauschbandbreite BL des PLL-Schaltkreises:

r,1 2
r,2 =
2 BL . (8.57)
B1 /2
Die Rauschbandbreite erhlt man aus der Phasenbertragungsfunktion mit:

2

2(j) n 1
BL = df = + . (8.58)
1(j) 2 4
0
Interessant dabei ist, dass die Bandbreite BL minimal wird bei = 0,5. Der Minimalwert
fr die Rauschbandbreite der PLL liegt bei BL = n /2. Fr das Verhltnis der Strabstnde
von Ausgang zum Eingang der PLL ergibt sich somit:
SNR2 r, 1 2 B1
= = . (8.59)
SNR1 r, 2 2 (2 BL )
Kernaussage dieser Beziehung ist: Je kleiner die Rauschbandbreite BL des PLL-Schaltkreises
ist, um so besser wird der Strabstand SNR2 gegenber SNR1 . Die Rauschbandbreite ist
direkt proportional zur Eigenfrequenz der Phasenregelschleife. Je trger die Phasenregel-
schleife ist, um so niedriger liegt die Eigenfrequenz. Eine niedrige Eigenfrequenz verbessert
die Rauschunterdrckung der PLL, gleichzeitig wird aber u. a. die Fangzeit bzw. Einrastzeit
grer. Bei der Auslegung des Regelkreises gilt es einen vernnftigen Kompromiss zwischen
widerstrebenden Forderungen zu finden. Die Rauschunterdrckung gilt allerdings nur fr
das Rauschen des Eingangssignals. Das Phasenrauschen des Regel-VCO wirkt direkt auf
den VCO-Ausgang.
8.4.4 Anwendungen
PLL-Schaltkreise finden vielfltige Anwendungen. Ein VCO kann zur Frequenzmodu-

lation (FM) eines Trgers verwendet werden. Mit dem PLL-Schaltkreis lsst sich eine
u1 u3
optischer
Entscheider
Empfnger
u2
Signal- PLL - Taktauf-

aufbereitg. Schaltung bereitung
Abb. 8.94 Optischer Empfnger mit Taktrckgewinnung und Entscheider zur Signalregenerierung
FM-Demodulation durchfhren. In dem Experiment mit dem Ergebnis in Abb. 8.71 wurde
das Grundprinzip beispielhaft dargestellt. Ein weiteres wichtiges Anwendungsgebiet ist die
Taktsignalaufbereitung bzw. die Taktrckgewinnung. Abbildung 8.94 zeigt das Prinzip eines
optischen Empfngers mit Taktrckgewinnung und Entscheider zur Signalregenerierung.
Der Entscheider zur Signalregenerierung ist ein Komparator, bei dem die Entscheider-
schwelle geeignet eingestellt werden muss. Vor der eigentlichen Taktrckgewinnung mit
einem PLL gilt es, aus dem Eingangssignal ein Signal abzuleiten, das einen signifikanten
Spektralanteil bei der Taktfrequenz aufweist (u. a. durch Differenzierung der Flanken).
Die Aufgabe der Taktrckgewinnung ist es, ein mglichst jitterfreies Taktsignal (gerin-
ges Phasenrauschen) aus der statistisch verteilten Empfangssignalfolge (. . . 010111010. . .)
des Ausgangssignals des optischen Empfngers abzuleiten. In der Regel wird hierzu ein
PLL-Schaltkreis verwendet. Der PLL-Schaltkreis wirkt in dieser Anwendung als adaptives
Bandfilter mit hoher Gte (z. B. Q 1000). Innerhalb eines bestimmten Haltebereichs fH
kann einer Taktfrequenzschwankung gefolgt werden. Grundstzlich knnte man auch mit
passiven Resonatoren die Taktrckgewinnung realisieren. Zum einen ist es relativ aufwen-
dig, die Frequenzkonstanz bei hoher Gte im Betrieb einzuhalten (Temperatur, Alterung).
Zum anderen fehlt bei passiven Resonatoren die Nachfhrung der Filterkurve bei Schwan-
kungen der Taktfrequenz. Es ergibt sich vielmehr eine Phasenverschiebung und damit eine
Verschiebung des optimalen Entscheiderzeitpunktes, was zu einer Erhhung der Fehlerrate
des Empfangssystems fhrt.
Die typischen Signalverlufe eines optischen Empfngers mit Taktrckgewinnung und
Entscheider zur Signalregenerierung zeigt Abb. 8.95. Wichtig dabei ist die Rckgewinnung
eines mglichst jitterfreien Signals, d. h. die Taktrckgewinnung muss hochfrequenten
Phasenjitter unterdrcken.
u1
Empfangs-
signal
u2
Takt
u3
Regeneriertes
Signal t
Abb. 8.95 Typische Signalverlufe eines optischen Empfngers mit Taktrckgewinnung und
Entscheider
Frequenzteiler PLL-Schaltkreis
f1 f f2
-----1-
Referenz- M
M:1 Phasen- Tief- Ausgangs-
frequenz vergleicher VCO
pass frequenz
f N
-----2- f 1 -----
N M
N:1
Frequenzteiler
Abb. 8.96 Frequenzsynthese mit einem PLL-Schaltkreis
Ein weiteres Anwendungsbeispiel fr PLL-Schaltkreise stellt die Frequenzsynthese

dar. Dabei wird aus einer hochgenauen Referenzfrequenz f1 ein Signal mit bestimmter
gewnschter Frequenz abgeleitet, wobei f2 /N = f1 /M ist. Abbildung 8.96 zeigt die Prinzip-
schaltung. Will man ganzzahlige Vielfache der Referenzfrequenz erzeugen, so ist nur der
Frequenzteiler im Rckkopplungszweig zwischen VCO und Phasenvergleicher notwendig.
Am Ausgang entsteht dann die Frequenz f2 = N f1 . Durch einen zweiten Frequenzteiler
am Eingang des Phasenvergleichers knnen auch gebrochen rationale Ausgangsfrequenzen
f2 = f1 N/M erzeugt werden.
8.5 Beispiele von Sensorschaltungen
8.5.1 Optischer Empfnger als Photodetektor
Gem dem in Kap. 2 vorgestellten optischen Empfnger soll nunmehr eine konkrete
Schaltung dimensioniert und analysiert werden. Eine Variante eines optischen Empfngers
besteht aus einem Transimpedanzverstrker. Die Schaltungsanordnung wurde bereits bei
der Arbeitspunkteinstellung im Abschn. 6.2 behandelt (Abb. 6.20). Nach der dort durchge-
fhrten DC-Analyse soll nun eine AC-Analyse der Schaltung vorgenommen werden. Der
Schaltung liegt das in Abb. 8.97 skizzierte AC-Ersatzschaltbild zugrunde. Die Photodiode
arbeitet als eine von der einfallenden Lichtleistung gesteuerte Stromquelle. Der Strom der
Stromquelle sei proportional der einfallenden Lichtleistung. Im ermittelten Arbeitspunkt
ergibt sich die skizzierte Ersatzanordnung mit der angegebenen Steilheit der Einzeltransi-
storen. Die Kapazitt C am ueren Emitterwiderstand von Q1 mge den Widerstand von
500 im betrachteten Frequenzbereich kurzschlieen. Die innere Verstrkung von Knoten
1 nach Knoten 3 erhlt man aus:

v = gm, Q1 RC1 = 330; v34 = 1; v = 330. (8.60)
41 31
Wegen der Transimpedanzbeziehung (siehe Abb. 5.46) ist der Eingangswiderstand von RF
an Knoten 1, wirksam gegen Masse:
RF
= 12 . (8.61)
(1 + v31 )
PL RC1 RC2 1
D1 70k gm Q1 = -------------
2.2k 1.6k 6 7
IF Q2 2 1
4 gm Q2 = -------------
1k 7 5
Q1
1
800 4k = 670
12 RF
3
4k
C 1 RE1 RE2
500 800
Experiment 8.5-1: OptischerEmpf_AC
Abb. 8.97 AC-Ersatzschaltbild des optischen Empfngers

8.5 Beispiele von Sensorschaltungen 513
IF
RF 1 + v 31 RF
1
IF 3
U 3 = I F RF
Abb. 8.98 Makromodell des optischen Empfngers
1,0k
100 gm Q1 2 2k 300
U2 U1
U3 U1
1,0
1,0k
U 1 I RF
100
4k 1 + v 31 15
10
Abb. 8.99 Simulationsergebnis des optischen Empfngers

Die niederohmige Impedanz von RF/(1 + v 31 ) fhrt dazu, dass der Photostrom I F ber
RF fliet und dort die Ausgangsspannung bei gengend groer Verstrkung des Gerade-
ausverstrkers bildet. Fr den optischen Empfnger erhlt man demnach das in Abb. 8.98
skizzierte Makromodell mit dem Verstrker vom Eingang (Knoten 1) zum Ausgangsknoten
3, der Rckkopplung mit RF und der Ansteuerung mit der als Stromquelle arbeitenden
Photodiode.
Bei gengend groer innerer Verstrkung des Geradeausverstrkers ist die Ausgangs-
spannung an Knoten 3:
U 3 = I F RF. (8.62)
Die Ausgangsspannung an Knoten 2 ist etwa doppelt so gro wie die an Knoten 3, da durch
RC2 und durch RE2 in etwa derselbe Strom fliet. Somit ist die Spannung an RC2 doppelt
so gro wie an RE2. Allerdings sind die beiden Spannungen um 180 phasenverschoben.
Mit guter Nherung werden die Abschtzwerte durch das Simulationsergebnis in
Abb. 8.99 besttigt. Bei tiefen Frequenzen wirkt RE1 als Gegenkopplung, die Verstrkung
von Knoten 1 nach Knoten 3 reduziert sich dann dementsprechend; die Transimpedanzbe-
ziehung geht bei tiefen Frequenzen verloren. Damit funktioniert der diskutierte optische
Empfnger erst ab einer unteren Eckfrequenz gegeben durch die Abblockkapazitten.
8.5.2 Induktiver Abstandssensor
Gem der Patentschrift1 soll ein induktiver Abstandssensor untersucht werden. Die er-
findungsgeme Schaltung ist im nachstehenden Abb. 8.100 skizziert. Sie enthlt einen
Parallelresonanzkreis mit der Sensorspule L1 und der parallel liegenden Kapazitt C1. Bei
Annherung eines metallischen Gegenstands wird dieser vom Magnetfeld der Spule erfasst.
Es ergeben sich Wirbelstromverluste auf der Oberflche des metallischen Gegenstands. Die-
se Wirbelstromverluste machen sich als zustzliche Bedmpfung des Parallelresonanzkreises
bemerkbar. Bei strkerer Annherung erhht sich die Bedmpfung, der virtuelle Verlustwi-
derstand R1 wird niederohmiger. Es gibt einen Zusammenhang zwischen dem virtuellen
Verlustwiderstand und der Entfernung eines metallischen Gegenstands von der Spule des
Parallelresonanzkreises. Eine Sensorelektronik hat die Aufgabe, den virtuellen Verlustwider-
stand des Parallelresonanzkreises in einem mglichst weiten Variationsbereich zu messen.
Die in der Patentschrift verffentlichte Schaltung ist nachstehend fr die Simulation mit
PSpice aufbereitet.
Experiment 8.5-2: Induktiver Abstandssensor
Abb. 8.100 Schaltung zur induktiven Distanzerfassung eines Metallteils mit Experiment
1
Patentschrift DE 4232426C2; Hofbeck, M., Kodl, G.: Schaltung zur induktiven Distanzerfassung
eines Metallteils; 8. September 1994.
8.5 Beispiele von Sensorschaltungen 515
Der Parallelresonanzkreis mit L1, C1 und dem virtuellen Verlustwiderstand R1 bildet

mit den beiden Verstrkern LV 1 und LV 2 einen Oszillator, der bei der gegebenen Dimensio-
nierung bei ca. 1 kHz schwingt. Der Rckkopplungspfad des Oszillators wirkt ausgehend
vom () Eingang des Verstrkers LV 1 ber dessen Ausgang zum () Eingang des Ver-
strkers LV 2 zurck zum () Eingang von LV 1. Die Schalter S11S24 knnen paarweise
durch CMOS-Schalter ersetzt werden. Dafr bietet sich u. a. der Baustein LTC1043 Du-
al Precision Instrumentation Switched Capacitor Buildung Block von Linear Technology
an. Der Widerstand RA muss grer sein, als der grtmgliche zu messende virtuelle
Verlustwiderstand R1.
Der Verstrker LV 1 arbeitet als Transimpedanzverstrker mit dem Parallelresonanzkreis
im Rckkopplungspfad, der Verstrker LV 2 als Komparator. Die Versorgungsspannung
der Verstrker liegt unsymmetrisch bei 10 V, der Arbeitspunkt bei 5 V. Somit schaltet der
Ausgang des Komparators LV 2 zwischen 10 V und 0 V. Bei 0 V an Knoten 3 sind die Schalter
S11, S13, S21 und S23 offen und S12, S14, S22 und S24 geschlossen; bei 10 V sind S12, S14,
S22 und S24 offen und S11, S13, S21, S23 geschlossen. Ist S11, S13, S21 und S23 offen und
S12, S14, S22, S24 geschlossen, so wird die Kapazitt CD1 auf den Ausgang 22 geschaltet
und die Kapazitt CD2 an RD1 bzw. RD2, d. h. CD2 liegt dann an Knoten 6 und 7. Bei der
darauf folgenden Halbwelle liegt umgekehrt CD2 am Ausgang 22 und CD1 an RD1 bzw.
RD2.
Das etwas vereinfachte Schaltungsprinzip zeigt Abb. 8.101. Bei unsymmetrischer Versor-
gungsspannung mit UB = 10 V gegen Masse bentigt man eine Hilfsspannung von 5 V an
Knoten 1. Bei hinreichend hoher Verstrkung von LV 1 ist Knoten 4 damit stets auf 5 V. Der
Komparatorausgang an Knoten 3 schaltet zwischen 0 V und 10 V. Ist die Knotenspannung
an Knoten 5 geringfgig grer als 5 V geht der Ausgang des Komparators LV 2 auf 0 V, ist sie
geringfgig kleiner geht der Ausgang auf 10 V. Bei 10 V an Knoten 3 wird dem Resonanzkreis
mit L1, C1, R1 ber dem Widerstand RA ein Anregungsstrom eingeprgt. Der Ausgang an
Knoten 5 reagiert mit einer sinusfrmigen Spannung mit negativer Amplitude bezglich
der Referenzspannung von 5 V. Damit bleibt der Ausgang des Komparators auf 10 V. Sobald
die sinusfrmige Spannung an Knoten 5 geringfgig ber 5 V liegt schaltet der Ausgang
des Komparators auf 0 V. Jetzt dreht sich die Phase des Anregungsstroms fr den Resonator
um 180 . Damit entsteht bezglich der 5 V Referenzspannung eine positive Amplitude,
was den Komparatorausgang auf 0 V hlt (siehe Abb. 8.101). Die Schwingbedingung wird
erfllt durch phasenrichtiges Umschalten des Komparators.
Das Simulationsergebnis in Abb. 8.102 zeigt die Ausgangsspannung u22 des Ab-
standssensors bei R1 = 10 k. Verndert sich der Widerstand R1 aufgrund von Wir-
belstromverlusten bei Annherung eines metallischen Gegenstandes, so ndert sich die
Ausgangsamplitude U22 . Damit ergibt sich ein Zusammenhang zwischen dem Abstand
zu einem metallischen Gegenstand und der Ausgangsamplitude. Ein Vorteil der Schaltung
ist, dass auch bei starker Bedmpfung die Schwingung nicht abreit. Man erzielt damit
einen relativ groen Auswertebereich. Der Leser mge am Experiment eigene ergnzende
Untersuchungen anstellen, z. B. durch Vernderung des Sensorwiderstandes R1.
L1
C1
R1
5
10V
4 LV 1 R D1
V 6 2+
V
RA 10k
20k
1 C D1 U 22'
10V
R D2 7 2
5V LV 2
3 V
10k
V
C D2
Abb. 8.101 Prinzipschaltung des induktiven Abstandssensors
10V u5
5V
0V
10V u3
5V
0V
-0,8V
u CD1
-1V
-1,2V
1,2V
1V
u CD2
0,8V
Abb. 8.102 Ausgangsspannung des Komparators u3 , Knotenspannung u5 am Ausgang des

Resonators und Spannungsverlufe an den Kondensatoren CD1 und CD2
8.6 Sekundr getaktetes Schaltnetzteil 517
10V
u3
5V
0V
2V
u 22'
0V
-2V
2V
u CD2
0V
u CD1
-2V
Abb. 8.103 Sensorsignal am Ausgang bei R1 = 10 k; u3 steuert die Schalter
Anmerkung zum Patentwesen: Die beschriebene Schaltungsanordnung ist offengelegt

und patentrechtlich geschtzt. Der Inhaber der Schutzrechte besitzt mit dem Pa-
tent ein Verbietungsinstrument. Er kann einem Anwender die Nutzung untersagen
oder gegen eine Lizenzgebhr ein Nutzungsrecht einrumen. Die Lizenzgebhr richtet
sich nach Umsatzerfolg und Wertschpfungsbeitrag der Schaltungsanordnung zu einem
Anwendungssystem.
Zum Thema Sensorschaltungen gbe es eine Vielzahl interessanter Schaltungsbeispiele,
bei denen physikalische Effekte von Komponenten ausgenutzt werden, um physikalische
Gren (z. B. Kraft, Druck, Abstand, Weg, Winkel, Geschwindigkeit, Beschleunigung,
Feuchtigkeit, Fllstand) in elektrische Signale zu wandeln (Abb. 8.103).
8.6 Sekundr getaktetes Schaltnetzteil
Das Grundprinzip von Schaltnetzteilen wurde in Abschn. 4.2.5 erlutert. Hier geht es
darum in einem konkreten Ausfhrungsbeispiel einer Variante eines sekundr getakte-
ten Schaltnetzteils zu behandeln. Abbildung 8.104 zeigt das Grundprinzip eines sekundr
getakteten Schaltnetzteils als Abwrtswandler. Der Schalter S wird durch einen PMOS-
Schalter realisiert und ber einen Regelkreis angesteuert. Mit dem Regelkreis soll die
Versorgungsspannung u2 lastunabhngig konstant gehalten werden.
Abbildung 8.105 zeigt den Schaltplan fr eine konkrete Ausfhrung, wobei VCC die
ungeregelte Eingangsspannung (Sekundrspannung) und u2 = 5 V die geregelte Aus-
gangsspannung ist. Kernstck des Schaltnetzteils ist L1, C1 und D1 mit M1 als dem
elektronischen Schalter (siehe Abb. 4.50).
Ansteuer
Gleichrichtung Siebung Schaltkreis
und Regler
D3 D1 iS iL I2
L
u1
D4 uL C
D2 + D
CS 1 US U2
iD
Abb. 8.104 Grundprinzip eines sekundr getakteten Schaltnetzteils
Sgezahn
Generator
Verstrker Soll/Ist- Vergleich
iS i L1 i2
Komparator
iD iC 1
u Gate u2
Experiment 8.6-1: Sekundr getaktetes Schaltnetzteil
Abb. 8.105 Sekundr getaktetes Schaltnetzteil mit uOut als der zu erzeugenden geregelten Versor-
gungsspannung; M1 Anreicherungstyp; mit zugehrigem Experiment
Die Regelung der Ausgangsspannung u2 erfolgt durch Vernderung der Pulsweite des
Ansteuersignals uGate vom elektronischen Schalter M1. Das pulsweitenmodulierte Signal
wird ber einen als Sgezahngenerator arbeitenden Timer-baustein 555D und dem nach-
folgenden Komparator erzeugt. Bei Vernderung der Referenzspannung uReference verndert
sich die Pulsweite des Signals uCompOut am Ausgang des Komparators. Im Beispiel ist der
Lastwiderstand RL mit 20 gegeben. Diesem konstanten Laststrom ist ein vernderlicher
Laststrom nachgebildet durch die Stromquelle I1 berlagert.
Das Testergebnis in Abb. 8.106 zeigt deutlich die konstante geregelte Ausgangsspannung
u2 = 5 V. Nach 20 ms erfolgt in der Testanordnung eine Laststromschwankung um 100 mA.
8.6 Sekundr getaktetes Schaltnetzteil 519
400mA
i L1
200mA
iS
0
15V
u Gate
10V
u2
5V
0V
30ms 31ms 32ms
Abb. 8.106 Ausgewhlte Strme und Spannungen eines Testlaufs der Testschaltung gem
Abb. 8.105
u2
5,00V
4,98V
4,96V
500mA
i L1
200mA
i RL + i I 1
0
20ms 21ms 22ms 23ms 24ms 25ms 26ms
Abb. 8.107 Ausregelung einer Laststromschwankung von iLast = 100 mA (Laststrom im Bild: iRL +
iI1 ), geregelte Ausgangsspannung u2 bei konstantem Laststrom; Testschaltung gem Abb. 8.105
Aus Abb. 8.107 lsst sich entnehmen, wie diese Laststromschwankung ausgeregelt wird.
Das Regelverhalten kann insbesondere durch den Frequenzgang des Verstrkers in der
Regelstrecke eingestellt werden. Darauf soll aber hier im Rahmen dieses Buches nicht
weiter eingegangen werden.
Analog/Digitale Schnittstelle
9
Wie bereits in den ersten beiden Kapiteln erwhnt, ist die Schnittstelle zwischen analogen
und digitalen Signalen im Allgemeinen ein wichtiger Bestandteil von Elektroniksystemen.
Analoge Signale werden oft nach geeigneter Aufbereitung einer digitalen Schnittstelle zuge-
fhrt, um sie dann auf digitaler Ebene weiter zu verarbeiten. Es geht darum, die wichtigsten
Funktionsmodule zur Realisierung der analog/digitalen (A/D) bzw. digital/analogen (D/A)
Schnittstelle nher zu betrachten. Darber hinaus wird auf die innere analog/digitale
Schnittstelle bei der gemischt analog/digitalen Schaltkreissimulation eingegangen.
9.1 Zur Charakterisierung einer Logikfunktion
Vor Behandlung der analog/digitalen Schnittstelle gilt es, in einer bersicht auf die Be-
sonderheiten bei der Beschreibung einer Logikfunktion einzugehen. Logikfunktionen
werden u. a. mit Standard-Bausteinen, mit programmierbaren Bausteinen oder in anwen-
dungsspezifisch integrierten Bausteinen realisiert. Standard-Bausteine einer bestimmten
Logikfamilie bieten u. a. Gatterfunktionen, Buffer- und Treiberbausteine, FlipFlops, Regi-
ster, Zhler, Decoder und Encoder. Die wichtigsten Logikfamilien und deren Eigenschaften
sind der Tab. 9.1 zu entnehmen.
Vorherrschend ist heute die Realisierung von Logikfunktionen mit programmierbaren
Bausteinen (z. B. FPGAs Field Programmable Gate Arrays). Eine gewisse Bedeutung haben
noch die CMOS-Logikfamilien (HC/HCT oder AC/ACT). Die ECL-Technik wird nur in
sehr sehr speziellen Anwendungsfllen eingesetzt. Die TTL-Logik war in der Vergangenheit
weit verbreitet. Wegen der gnstigeren Eigenschaften, insbesondere was die Leistungsauf-
nahme anbetrifft, sind CMOS-Logikfamilien vorteilhaft. Allerdings steigt die in Tab. 9.1
angegebene geringe Leistungsaufnahme bei CMOS mit zunehmender Schaltfrequenz.

522 9 Analog/Digitale Schnittstelle
Tab. 9.1 bersicht gngiger Logikfamilien mit typischen Eigenschaften

Logikfamilie/Eigenschaften TTL Transistor- LS-TTL HC(T) ECL Emitter-
Transistor- Low-Power- HighSpeed Coupled
Logic Schottky-TTL CMOS Logic
Verzgerungszeit (ns) 10 8 8 1
Typ. FlipFlop-Taktfrequenz 15 30 50 500
(MHz)
Typ. Leistungsaufnahme 10 mW 2 mW 10 W 50 mW
9.1.1 Modellbeschreibung einer Logikfunktion
Nach Erluterung wichtiger Begriffe werden beispielhaft fr einige Schaltungsfunktionen

Modellbeschreibungen vorgestellt. In Abschn. 2.5 wurde im Rahmen der Vorstellung der
Hardwarebeschreibungssprache VHDL auf den digitalen Modellteil eingegangen. Das in
Abb. 2.73 dargestellte Grundprinzip der Modellbeschreibung eines digitalen Funktions-
blocks soll nunmehr nher betrachtet werden. Fr die Schaltkreissimulation muss fr jeden
Logikblock ein Logikmodell existieren. Im Allgemeinen besteht die Modellbeschreibung
fr eine Logikfunktion aus dem eigentlichen Funktionsmodell und dem Timing-Modell.
Abbildung 9.1 zeigt die Bestandteile der Modellbeschreibung einer Logikfunktion fr die
Logiksimulation.
Logiksignal und Logikzustnde: Grundstzlich hat ein Logiksignal einen Ursprung

(Quelle bzw. Treiber) mit einer bestimmten Treiberstrke. Ein Logiksignal ist kein zeit-
kontinuierliches Signal. Es gelten diskrete Logikzustnde. Abbildung 9.2 zeigt die in
PSpice verwendeten Logikzustnde eines Logiksignals. Der Zustand Z wird bei einem
Tristate-Anschluss verwendet.
In anderen Systemen zur Logiksimulation wird hinsichtlich der Treiberstrke anders
und gegebenenfalls feiner unterschieden. Die Treiberstrke eines Signals ist von Bedeu-
tung, wenn beispielsweise zwei Signale an einem Netz zusammengefhrt sind, um den
resultierenden Logikzustand auflsen zu knnen. In der Hardwarebeschreibungssprache
VHDL werden Logiksignalen (std_logic) typischerweise 9 Zustnde zugeordnet. Dazu ist
das Logiksignal geeignet zu deklarieren. Gem der Standardisierung nach IEEE-1164 kann
ein Logiksignal folgende Zustnde annehmen:
U Uninitialized
X Forcing Unknown
0 Forcing 0
1 Forcing 1
Z High Impedance
W Weak Unknown
L Weak 0
H Weak 1
- Dont Care
9.1 Zur Charakterisierung einer Logikfunktion 523
OUT1
IN1 Funktions-
modell OUT2
IN2
OUT3
t
t0
Timing-Modell
Abb. 9.1 Zur Modellierung einer Logikfunktion mit Funktionsmodell und Timingmodell
0 R 1 F 0 0 Low
1 High
X Undefined
Z High-Impedance
R Rise
F Fall
Abb. 9.2 Zustnde eines Logiksignals in PSpice
Abb. 9.3 Ein Logiksignal en_a

getrieben von zwei
Signalquellen
a sa
en_b y
b sb
Abbildung 9.3 zeigt ein Logiksignal y, das von zwei Signalen a und b getrieben wird.
Mittels einer Auflsungsfunktion kann aufgrund der Treiberstrke des treibenden Signals
der resultierende Zustand ermittelt werden. Ist das Signal a = Forcing_0 und das Signal
b = Forcing_1, so nimmt y den Zustand Forcing_Unknown an, wenn beide Treiber enabled
sind. Bei der Kombination a = Forcing_0 und b = Weak_1 wird y = Forcing_0.
Funktionsmodell: Das eigentliche Funktionsmodell kann durch ein VHDL-Modell, ein

Schematic-Modell oder Subcircuit-Modell bestehend aus der Zusammenschaltung bekann-
ter Funktionsprimitive oder durch eine Funktionsdarstellung in Form einer Logiktabelle
beschrieben werden. Bei der Schematic-Modellbeschreibung wird auf Funktionsprimitive
oder bekannte Funktionsblcke zurckgegriffen, die in einer Library abgelegt sind. Durch
bestimmte Attribute an der Designinstanz wird auf die Modellbeschreibung, abgelegt in
D-to-A
Digitaler Analoger
Modellteil Modellteil
A-to-D
Abb. 9.4 Datenaustausch zwischen analogen und digitalen Modellteilen ber I/O-Modelle
einer Model Library, referenziert. Die in PSpice bekannten Funktionsprimitive bein-

halten u. a. Standard-Gatter (z. B. Inverter, Buffer, And, Or, Nand, Nor, Exor) mit
unterschiedlicher Anzahl mglicher Eingnge, FlipFlops (z. B. RS-, JK-, oder D-FlipFlops)
und weitere wichtige Logikgrundfunktionen. Darber hinaus lassen sich Register (z. B.
Latches, Shift-Register), Zhler (z. B. Binrzhler, BCD-Zhler, Dezimalzhler), Datense-
lektoren (z. B. Multiplexer, Demultiplexer) oder Decoder/Encoder darstellen und somit alle
typischen Funktionsbausteine einer Logikfamilie durch ein Funktionsmodell beschreiben.
Timing-Modell: Das Timing-Modell beschreibt das Pin-to-Pin Timingverhalten der Lo-

gikfunktion. Es enthlt keine Funktionsbeschreibung. Vielmehr sind nur Parameter
enthalten, die das Timingverhalten festlegen. Timing-Parameter sind u. a. Propagation-
Delays (TP), Set-Up-Zeiten (TSU), Hold-Zeiten (TH), Pulsweiten (TW), Schaltzeiten
(TSW). Die in Klammern angegebenen Abkrzungen fr die Timing-Parameter werden
so in PSpice verwendet. Die Zeitangaben sind abhngig von der Logikfunktion in einer
verwendeten Schaltkreistechnologie. Sie unterliegen Streuungen und sind darber hinaus
von Versorgungsspannungsschwankungen und von den Lastverhltnissen abhngig. Fr
die Timing-Modelle gibt es in PSpice Grundmodelle u. a. fr Gatter (UGATE), FlipFlops
(UGFF: Gated FlipFlops) bzw. getriggerte FlipFlops (UEFF: Edge Triggered FlipFlops).
I/O-Modell: Innerhalb des Logiksystems ist kein I/O-Modell erforderlich. Sobald ein Pin
einer Logikfunktion auf eine analoge Schnittstelle trifft, wird ein I/O-Modell (D-to-A)
bentigt und eingefhrt, um das Logiksignal auf die analoge Schnittstelle zu bringen. Das-
selbe gilt fr die Wirkungsrichtung vom analogen System zum digitalen System (A-to-D).
Das Einfgen eines geeigneten I/O-Modells wird im Allgemeinen vom System zur De-
signverifikation gemischt analog/digitaler Schaltkreise selbstttig gesteuert. Abbildung 9.4
verdeutlicht den Datenaustausch zwischen dem Logiksystem und dem Analogsystem ber
I/O-Modelle an den Schnittstellen. Das I/O-Modell beschreibt das Schnittstellenverhalten
am Ausgang bzw. am Eingang einer Logikfunktion in Form eines Subcircuits. Innerhalb
einer Schaltkreisfamilie ist somit das I/O-Modell einheitlich. Besonderheiten ergeben sich
u. a. bei Open-Collector-Ausgngen oder Schmitt-Trigger-Ausgngen. In PSpice kann
man mit dem Parameter IO_Level verschiedene Genauigkeitsstufen vordefinierter I/O-
Modelle fr eine Schaltkreisfamilie auswhlen. Bei Bercksichtigung des nichtlinearen
bertragungsverhaltens der Eingnge bzw. der Ausgnge einer Logikfunktion kann sich
der Aufwand bei Einfhrung von I/O-Modellen betrchtlich erhhen.
* 7400 Quadruple 2-input Positive-Nand Gates

*
* --- Funktionsmodell ------
.subckt 7400 A B Y
+ params: MNTYMXDLY=0 IO_LEVEL=0 A
U1 nand(2) DPWR DGND & Y
B
+ A B Y
+ D_00 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
.ends
* --- Timing-Modell -------
.model D_00 ugate (
+ tplhty=11ns tplhmx=22ns
+ tphlty=7ns tphlmx=15ns
+ )
*---------
Abb. 9.5 Beispiel fr ein PSpice-Funktionsmodell mit Timing-Modell fr eine Nand-Funktion mit
zwei Eingngen
Beispiele fr die Modellbeschreibung von Logikfunktionen in PSpice: Im Beispiel in

Abb. 9.5 ist das in PSpice verwendete Logikmodell fr ein NAND-Gatter mit zwei Ein-
gngen dargestellt. Grundstzlich unterscheidet man zwischen Digital-Ground (DGND)
und Analog-Ground; (DPWR) steht fr Digital-Power. In der Subcircuit-Beschreibung
liee sich im Prinzip auch ein komplexeres Funktionsmodell mit verschiedenen zusammen-
geschalteten Funktionsprimitiven (hier nur: nand(2)) beschreiben. Im Parameterteil
der Subcircuit-Definition wird mit dem Parameter MNTYMXDLY = 0 festgelegt, wel-
che Einstellung der Timing-Parameter (minimal, typisch, maximal) beispielsweise fr die
Verzgerungszeiten gelten sollen. Der Parameter IO_Level definiert, welches Schnittstel-
lenmodell zugrundegelegt werden soll, wenn ein Eingang bzw. ein Ausgang auf ein analoges
Schaltkreiselement trifft.
Die eigentliche Subcircuit-Definition enthlt bekannte Logikinstanzen. Alle Logik-
instanzen beginnen in PSpice mit U als erstem Buchstaben. Das hier verwendete
Nand-Gatter weist die Instanzbezeichnung U1 auf. Einer Logikinstanz ist ein Funktions-
grundmodell zuzuordnen. Im Beispiel ist dies nand(2) mit zwei Eingngen. Sodann folgt
die Angabe der Versorgungsknoten DPWR und DGND. In der Fortsetzungszeile wer-
den die Pinnamen der Eingnge A, B und des Ausgangs Y des Funktionsgrundmodells
gekennzeichnet. Es folgt der Name des zu verwendenden Timing-Modells D_00 und des
I/O-Modells IO_STD. Im Timing-Modell fr ein Gatter sind die fr das Funktionsmodell
geltenden Timing-Parameter angegeben; TPLHTY bedeutet: typische Propagation Delay
(Verzgerungszeit) beim bergang von Low nach High.
Ein weiteres Beispiel zeigt das PSpice-Logikmodell fr ein D-FlipFlop in Abb. 9.6. In
der Subcircuit-Modellbeschreibung wird der Logikinstanz U1 das Funktionsgrundmo-
dell dff(1) zugeordnet. Das Timing-Modell D_74 fr getriggerte FlipFlops enthlt die
entsprechenden Timing-Parameter. Der Parameter TWPCLMN steht beispielsweise fr
* 7474 Dual D-Type Positive-Edge-Triggered Flip-Flops with Preset

PR
.subckt 7474 CLRBAR D CLK PREBAR Q QBAR D Q
+ params: MNTYMXDLY=0 IO_LEVEL=0 CLK NQ
UFF1 dff(1) DPWR DGND
+ PREBAR CLRBAR CLK D Q QBAR CL
+ D_74 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
.ends
.model D_74 ueff (

+ twpclmn=30ns twclklmn=37ns
+ twclkhmn=30ns tsudclkmn=20ns
+ thdclkmn=5ns tppcqlhmx=25ns
+ tppcqhlmx=40ns tpclkqlhty=14ns
+ tpclkqlhmx=25ns tpclkqhlty=20ns
+ tpclkqhlmx=40ns
+ )
*---------
Abb. 9.6 Beispiel fr ein PSpice-Funktionsmodell mit Timing-Modell fr ein D-FlipFlop mit Preset
und Clear Eingngen
die minimale Pulsweite der Preset- und Clear-Eingnge im Low-Zustand. Die Zeitanga-
ben fr die Timing-Parameter knnen fr Standard-Bausteine aus dem Datenblatt eines
konkreten Bausteins entnommen werden. Das Timing-Modell vom Typ ueff ist in der Form
fr alle getriggerten FlipFlops so gltig.
Beispiel fr ein VHDL-Modell mit Testanordnung: Als nchstes soll ein Funktions-
modell des D-FlipFlops in der Hardwarebeschreibungssprache VHDL betrachtet werden.
Prinzipiell knnte man ein Strukturmodell durch Zusammenschaltung von bekannten
Funktionsprimitiven (Gatter) verwenden. Das Beispiel wird in Form eines Verhaltensmo-
dells mit dem Process-Konstrukt formuliert. Die Entity-Beschreibung entspricht dem
Symbol, sie legt u. a. die nach auen gehenden Schnittstellen der Funktion mittels der
Port-Deklaration fest. Mit der Typangabe std_logic werden im Beispiel die Schnittstel-
lensignale als 9-wertige Logiksignale festgelegt. Desweiteren ist in der Port-Deklaration
die Wirkungsrichtung (Mode-Type) z. B. mit in oder out zu definieren. Die eigentli-
che Modellbeschreibung der Logikfunktion erfolgt in der einer Entity zugeordneten Ar-
chitecture-Beschreibung. Ein vertieftes Eingehen auf die Mglichkeiten der Modellierung
von Logikfunktionen mit der Hardwarebeschreibungssprache wrde den Rahmen des Bu-
ches sprengen. Das gewhlte Beispiel soll lediglich einen Eindruck vermitteln, wie sich
prinzipiell Logikfunktionen mit einer Hardwarebeschreibungssprache beschreiben lassen.
Die Timing-Parameter knnen in VHDL ber Generic-Attribute innerhalb der Entity-
Deklaration eingebracht werden. Zur Bercksichtigung der Timing-Parameter und zur
Verifikation des Timingverhaltens (z. B. Set-Up Zeit oder Hold Zeit) msste die Mo-
dellbeschreibung fr das D-FlipFlop in Abb. 9.7 ergnzt und erweitert werden. Es lassen
sich in VHDL u. a. Check-Funktionen formulieren und gegebenenfalls Warnungen und
Fehlerhinweise ausgeben.
library IEEE;
use IEEE.std_logic_1164.all;
entity dff_1 is
PR
port (PR: in std_logic;
D: in std_logic; D Q
CLK: in std_logic;
CL: in std_logic; CLK NQ
Q: out std_logic;
NQ: out std_logic); CL
end dff_1;
architecture dff_1_arch of dff_1 is
Begin
DFF1: process (CLK,CL,PR)
constant Low : std_ulogic := '0';
constant High : std_ulogic := '1';
begin
if CL = '0' then Q< = Low;
NQ <= High;
end if;
if (CL = '1') and (PR = '0') then Q <= High;
NQ <= Low;
end if;
if (CL = '1') and (PR = '1') then
if (CLK'event and CLK='1') then Q <= D;
NQ <= not D;
end if;
end if;
end process DFF1;
end dff_1_arch;
Abb. 9.7 Beispiel fr ein VHDL-Funktionsmodell fr ein D-FlipFlop mit Preset und Clear Eingngen
Ein wesentliches Kennzeichen bei der Logiksimulation ist die Ereignissteuerung. Jedes
Signal wird entweder in der Entity oder als inneres Signal im Deklarationsteil der Ar-
chitecture erklrt. Ein Signal hat einen Namen und einen Typ (z. B.: std_logic). In der
Entity kommt noch die Wirkungsrichtung hinzu. Der Logiksimulator verwaltet die Signa-
le in einer Ereignistabelle (Event-Queue). Innerhalb der Architecture zwischen begin und
end knnen u. a. Signalzuweisungen mit Concurrent Signal Assignment (CSA) erfolgen,
lassen sich Process Konstrukte definieren oder Komponenten-Modelle mit Compo-
nent Instantiation einbringen. Bei einer Signalzuweisung wird nur dann dem Signal ein
neuer Wert zugewiesen, wenn der CSA-Ausdruck auf der rechten Seite durch ein Ereignis
getriggert wird. Die Rangfolge der CSA-Anweisungen spielt dabei keine Rolle. Auf die
Ereignissteuerung wird noch gesondert eingegangen.
In der Architecture fr das D-FlipFlop in Abb. 9.7 erfolgt mit dem Process-Konstrukt
ein Verhaltensmodellbeschreibung. Der process wird von den Ereignissen der Signale CLK,
PR, CL getriggert. Nur wenn die genannten Signale sich ndern, luft der Process se-
quentiell durch und geht dann in Warteposition bis zum nchsten eintreffenden Ereignis
der den Process triggernden Signale. Unmittelbar nach bergang in die Warteposition
werden die ermittelten Werte nach auen wirksam.
library IEEE;
use IEEE.std_logic_1164.all;
entity DFF_tb is
end DFF_tb;
architecture DFF_tb_arch of DFF_tb is
signal PR : std_logic := '0';
signal CL : std_logic := '1';
signal CLK: std_logic := '1';
signal D : std_logic := '0';
signal Q : std_logic;
signal NQ : std_logic;
signal tdef: time :=50ns;
signal tper: time :=200ns;
component dff_1
Port (PR : IN std_logic;
CL : IN std_logic;
CLK: IN std_logic;
D : IN std_logic;
Q : OUT std_logic;
NQ: OUT std_logic);
end Component;
begin
U_DFF : dff_1
port map (PR => PR,
CL => CL,
CLK => CLK,
D => D,
Q => Q,
NQ => NQ);
clock_mod: process
begin
CLK <= '0' , '1' after tdef, '0' after 2*tdef;
wait for tper;
end process clock_mod;
stimuli_mod: process
begin
PR <= '0', '1' after 2*tper;
D <= '0', '1' after 4*tper, '0' after 8*tper, '1' after 12*tper;
CL <= '1', '0' after 14*tper;
wait for 20*tper;
end process stimuli_mod;
end DFF_tb_arch;
Abb. 9.8 Beispiel fr eine VHDL-Testbenchbeschreibung fr den Test des D-FlipFlops
Fr die berprfung einer Logikfunktion bentigt man eine Testschaltung bzw. eine
Testbench. Es mssen u. a. die Eingangssignale (Stimuli) definiert werden. In PSpice
wird die Stimuli-Beschreibung in einem File (.stm) abgelegt, das fr die Durchfhrung
der Simulation entsprechend einzubinden (mit Include im Simulation Profile) ist. Fr
die Erstellung des Stimuli steht in PSpice ein Stimuli-Editor zur Verfgung. In VHDL
kann mittels der Hardwarebeschreibungssprache auch die Testbench beschrieben werden.
Abbildung 9.8 zeigt beispielhaft eine Testbench fr das D-FlipFlop.
PR
CL
CLK
D
Q
NQ
Abb. 9.9 Testergebnis des VHDL-Modells fr das D-FlipFlop mit der angegebenen Testbench
Die Entity der Testbench ist leer, da keine Signale von auen kommen oder nach auen
gehen. Die in der Testbench verwendeten Signale mssen also im Deklarationsteil der
Architecture definiert werden. Mit dem Konstrukt Component-Instantiation wird das
VHDL-Modell des D-FlipFlops in die Testbench eingebracht bzw. instanziiert. Dazu ist die
zu verwendende Komponente im Deklarationsteil der Architecture mit deren Schnittstellen
zustzlich zu deklarieren. Die Instanziierung der Komponente erfolgt zwischen begin und
end ber den Aufruf der Komponente (dff_1) nach einem Label (U_DFF:). ber port map
werden die Schnittstellenanschlsse der Komponente an Signale im Modell verbunden.
Dieser Vorgang entspricht der Instanziierung einer Komponente im Schaltplan. ber ein
nicht von auen getriggertes Process Konstrukt knnen periodische Signale erzeugt
werden. Mit wait for <Zeitbedingung> erfolgt ein periodisches Antriggern des Prozesses.
Das Ergebnis der Logiksimulation des D-FlipFlops mit der Modellbeschreibung in Abb. 9.7
unter Verwendung der Testbenchbeschreibung in Abb. 9.8 zeigt Abb. 9.9.
Der Modellbeschreibung des D-FlipFlops sind keine Timing-Parameter zugeordnet,
insofern gilt das idealisierte Verhalten.
9.1.2 Ereignissteuerung
Die Ereignissteuerung ist ein wichtiger Bestandteil fr die Simulation von Logiksystemen.
Eine Signalnderung stellt ein Ereignis dar. Jede Logikfunktion reagiert bei Signalnde-
rungen am Eingang gem dem Funktionsmodell und den Timing-Parametern verzgert
durch Signalnderungen am Ausgang. Dies gilt auch fr den Einschaltvorgang eines Lo-
giksystems, bei dem ebenfalls Signalnderungen vorliegen. Sind keine Verzgerungszeiten
durch entsprechende Timing-Parameter angegeben, so setzt das System zur Logiksimula-
tion eine virtuelle (nicht messbare) Verzgerungszeit ein. Ansonsten wrde beispielsweise
ein Eingangsereignis bei einem verzgerungsfreien asynchronen Zhler sofort am Ausgang
wirksam sein. Die Ereignissteuerung selbst erfolgt vom Logiksimulator. Die compilierte
VHDL-Modellbeschreibung stellt kein ausfhrbares exe dar, so wie bei einer Pro-
grammiersprache. Die VHDL-Modellbeschreibung ist nur im Zusammenhang mit einer

Testbench mit einem Logiksimulator verifizierbar.
Ereignissteuerung dargestellt an einem Beispiel: Allgemein wird ein Signal durch einen
Namen gekennzeichnet. Jedem Signal ist ein zeitabhngiger diskreter Wert zugeordnet.
Wirken Wertnderungen eines Signals (Ereignisse) auf eine Logikfunktion, so ergeben
sich unter Bercksichtigung der Modellbeschreibung (Funktionsmodell und Timing-
Parameter) der Logikfunktion Folgeereignisse, die wiederum auf eine nachgeordnete
Logikfunktion wirken knnen und somit weitere Folgeereignisse erzeugen. Der Logiksi-
mulator erfasst, verwaltet und bearbeitet Ereignisse in einer Ereignistabelle (Event-Queue).
Ausgangspunkt sind die Anfangsereignisse, definiert im Stimuli der Testbench (Initial
Events). Abbildung 9.10 zeigt ein Beispiel fr eine Logikschaltung mit beaufschlagten Ein-
gangssignalen. Bei der einfachen Schaltung lsst sich eine hndische Logiksimulation
durch konsequente Verfolgung von Ereignissen durchfhren. Ein Ausschnitt aus der Ereig-
nistabelle ist in Abb. 9.11 dargestellt. Dort eingetragen sind die Anfangsereignisse aus der
Stimulidefinition und die sich daraus ergebenden Folgeereignisse.
Die VHDL-Modellbeschreibung des Beispiels in Abb. 9.10 ist aus Abb. 9.13 zu entneh-
men. In der Entity-Deklaration wird die Verzgerungszeit tpd als Generic-Attribut mit
1 ns festgelegt. In der port-Deklaration sind die Schnittstellensignale am Eingang und
am Ausgang als Signale vom Typ std_logic definiert. Die Erklrung der innen liegenden
Signale s1, s2, s3, s4, s5 erfolgt im Deklarationsteil der Architecture-Beschreibung. Fr
die eigentliche Modellbeschreibung wird das Concurrent-Signal-Assignment Konstrukt
(CSA) verwendet. Einem Signal wird ber einen Booleschen Ausdruck das Logikverhalten
zugeordnet. Auf der rechten Seite der CSA-Zuweisung findet sich eine Boolesche Verknp-
fung von Signalen, die nur wirksam ist, wenn auf eines der Signale auf der rechten Seite
ein Ereignis einwirkt. Die Wirkung des Ereignisses erfolgt unter Auswertung des logischen
Ausdrucks um die angegebene Zeit tpd verzgert. Das Ergebnis der Logiksimulation ist
in Abb. 9.12 dargestellt. Selbstverstndlich wird fr die Durchfhrung der Logiksimula-
tion wiederum eine Testbench bentigt. Abbildung 9.14 zeigt die zugehrige Testbench.
Die wenigen Beispiele mgen die Systematik der Charakterisierung von Logikfunktionen
verdeutlichen.
a
a
0 2 4 6 8 10 12 14 16 18 20 22 24 26 (ns)
b a s4
b
s1
c &
s2 x
d >=1 s3 &
s5 &
Gatterlaufzeit: 1ns
Abb. 9.10 Logikschaltung (Schaltnetz) zur Erluterung der Ereignissteuerung; a eingangssignale

definiert im Stimuli der Testschaltung; b Logikschaltung
Ereignistabelle:
0ns a = 1,b = 0,c = 1,d = 0;
1ns s1:U->1; s4:U->0;
2ns s2:U->0; s5:U->1;
3ns s3:U->1;
4ns
5ns b: 0->1;
6ns s1:1->0;
7ns s2:0->1;
8ns s3:1->0;
9ns
Abb. 9.11 Zum Aufbau der 10ns a: 1->0;
11ns s4:0->1;
Ereignistabelle gem Beispiel
12ns ...
Abb. 9.10
a
b
c
d
s1
s2
s3
s4
s5
X
Abb. 9.12 Simulationsergebnis des Beispiels in Abb. 9.10

Abb. 9.13 VHDL- library IEEE;

Modellbeschreibung fr das use IEEE.std_logic_1164.all;
Beispiel in Abb. 9.10 entity simex1 is
generic (tpd: time:= 1ns);
port (a: in STD_LOGIC;
b: in STD_LOGIC;
c: in STD_LOGIC;
d: in STD_LOGIC;
X: out STD_LOGIC);
end simex1;
architecture simex1_arch of simex1 is
signal s1, s2, s3, s4, s5: STD_LOGIC;
begin
X <= s5;
s4 <= not a after tpd;
s1 <=(b nand c) after tpd;
s2 <=(s1 nor d) after tpd;
s3 <=(s2 nand s5) after tpd;
s5 <=(s4 nand s3) after tpd;
end simex1_arch;
Abb. 9.14 Testbench fr das library IEEE; use IEEE.std_logic_1164.all;

Beispiel in Abb. 9.10 entity simex1_tb is
end simex1_tb;
architecture simex1_tb_arch of simex1_tb is
signal a : std_logic := '1';
signal b : std_logic := '0';
signal c : std_logic := '1';
signal d : std_logic := '0';
signal X : std_logic;
component simex1
port (a: in STD_LOGIC;
b: in STD_LOGIC;
c: in std_logic;
d: in std_logic;
X : out std_logic);
end component;
begin
U_simex1: simex1
port map (a => a,
b => b,
c => c,
d => d,
X => X);
a <= '1', '0' after 10ns;
b <= '0', '1' after 5ns;
c <= '1', '0' after 22ns;
d <= '0', '1' after 15ns;
end simex1_tb_arch;
9.2 Digital/Analog Wandlung 533
Tab. 9.2 Analogien zwischen

Schematicdarstellung VHDL-Beschreibung
der Schematicdarstellung und
der VHDL-Beschreibung einer Entity mit Port-Deklaration Symbol
Schaltkreisfunktion Entity mit Generic-Attributen Symbol mit Instanz-Attributen
Netz Signal
Instanziierung Component-Instantiation
9.1.3 Entsprechungen zwischen Schematic- und VHDL-Beschreibung
Die fr die Beschreibung von analogen und gemischt analog/digitalen Schaltkreisen bli-
che Schematicdarstellung kann so auch durch die analoge Erweiterung von VHDL ersetzt
werden. Die symbolische Darstellung in einem Schaltplan frdert das Verstndnis fr die
Schaltungsanordnung. Bei einer systematischen Strukturierung der textuellen Beschrei-
bung mittels einer Hardwarebeschreibungssprache wird ebenfalls das Verstndnis gefrdert.
Die neutrale, standardisierte, textuelle VHDL-Beschreibung hat den wesentlichen Vor-
teil der Austauschbarkeit und Systemunabhngigkeit. In der folgenden Tabelle sind die
wichtigsten Analogien zwischen der Schaltplanbeschreibung und der VHDL-Beschreibung
aufgefhrt (Tab. 9.2).
9.2 Digital/Analog Wandlung
Ein D/A-Umsetzer weist digitale (binre) Eingnge und einen analogen Ausgang auf. Vorge-
stellt werden die wichtigsten Schaltungsprinzipien zur Digital/Analog-Wandlung und deren
Vor- und Nachteile. Die analoge Ausgangsspannung entspricht in ihrem Wert dem binren
Wert des am Eingang anliegenden digitalen Wortes. Abbildung 9.15 zeigt am Eingang eine
Analogspannung, die durch einen 8-Bit A/D-Wandler in ein digitales Wort umgesetzt und
durch einen 8-Bit D/A-Wandler wieder in eine analoge Spannung zurckgefhrt wird.
Zur A/D-Wandlung werden noch Steuersignale, sowie eine Referenzspannung bentigt.
Im nachstehenden Experiment ist das analoge Eingangssignal eine sinusfrmige Spannung,
die mit einem 8-Bit Wandler in 256 Amplitudenstufen aufgelst wird. In Abb. 9.16 ist
das Ergebnis der A/D- und D/A-Wandlung der Sinusspannung dargestellt. Das Ausgangs-
signal weist einen treppenfrmigen Verlauf auf, das einen Quantisierungsfehler enthlt.
Der Quantisierungsfehler wird um so kleiner, je hher die Auflsung gewhlt wird. Dem
Experiment liegt eine, mit einem Makromodell beschriebene idealisierte A/D- und D/A-
Wandlung zugrunde. Im Weiteren geht es darum die A/D- und D/A-Umsetzer durch
konkrete Schaltungen zu realisieren.
Bei der D/A-Wandlung betrgt die kleinste Spannungsstufe bezogen auf den Spannungs-
endwert URef /2n . Diese kleinste Spannungsstufe wird durch das Bit mit dem niedrigsten
Stellenwert bestimmt (LSB: Least Significant Bit). Das Bit mit dem hchsten Stellenwert
(MSB: Most Significant Bit) legt die grte Spannungsstufe URef /2 fest. Allgemein wird
Abb. 9.15 Analog/Digital- und Digital/Analog-Wandlung
DB0
DB1
DB2
DB3
DB4
DB5
DB6
DB7
CNVRT
STAT
1,0V
u2
0V
-1,0V
0ms 0,4ms 0,8ms 1,2ms 1,6ms 2,0ms
Abb. 9.16 Ergebnis der A/D- und D/A-Wandlung einer sinusfrmigen Eingangsspannung
ein Digitalwort D = (bn 1 , bn 2 ,. . . , b1 , b0 ) mittels folgender Vorschrift in eine dazu

proportionale Ausgangsspannung U2 gewandelt:
URef
n1
U2 = bi 2 i . (9.1)
2n i=0
wobei bi den Wert 0 oder 1 annimmt.

Das grundlegende Schaltungsprinzip zur D/A-Umsetzung ist in Abb. 9.17 dargestellt.
ber eine Referenzspannung URef wird an gestuften Widerstnden je ein gewichteter Strom
9.2 Digital/Analog Wandlung 535
+
U Ref
1k 2k 4k 8k
R GK = 1k
I D3 I D2 I D1 I D0 I LV 1
+ U2
D3 D2 D1 D0
Abb. 9.17 Prinzip der D/A-Umsetzung mit gestuften Stromquellen
Experiment 9.2-2: CMOS_D/A-Wandler
Abb. 9.18 D/A-Umsetzung mit gestuften Stromquellen, gesteuert ber MOS-Schalter
eingeprgt, wenn das entsprechende binre Signal 1 ist. Die Strme addieren sich am
Summenpunkt des Linearverstrkers. ber den Rckkopplungswiderstand des Verstrkers
entsteht schlielich eine dazu proportionale Ausgangsspannung U2 . Bei gengend groer
Verstrkung ist die Eingangsspannung des Verstrkers vernachlssigbar. Fr die Genauigkeit
entscheidend sind Widerstnde mit entsprechend geringer Toleranz. Ein weiteres Problem
stellt sich durch eine mgliche Offsetspannung des Verstrkers, die eine Verschiebung der
Ausgangsspannung verursacht.
Die Schalter des Ausfhrungsbeispiels in Abb. 9.17 lassen sich durch MOS-Schalter
realisieren. In Abb. 9.18 ist ein Ausfhrungsbeispiel dargestellt.
Fr die Ausgangsspannung erhlt man im Beispiel:
U2 = URef (D3 20 + D2 21 + D1 22 + D0 23 ). (9.2)
wobei D3, D2, D1 und D0 den Wert 0 oder 1 annehmen. Das Ergebnis zeigt Abb. 9.19.
Ein Problem stellt sich bei zeitversetzten Umschaltvorgngen, wenn der eine Schalter schon
0V
u2
-2,5V
-5V
4mA
iR1
0mA
-4mA
2mA
iR2
0mA
-2mA
1mA
iR3
0mA
-1mA
0,4mA
iR4
0mA
-0,4mA
0s 2s 4s 6s 8s 10s
Abb. 9.19 Ergebnis der D/A-Umsetzung mittels der Beispielschaltung gem Abb. 9.18
1U Ref 1 1 1
--- U Ref --- U Ref --- U
2 4 8 Ref
+ R R R
U Ref
2R 2R 2R 2R 2R
R GK = 1k
A B C D
I D3 I D2 I D1 I D0 I
LV 1
+ U2
Abb. 9.20 Prinzip der D/A-Umsetzung mit gestuften Spannungen
schaltet und andere Schalter noch nicht abgeschaltet haben. Dadurch knnen Strimpulse
(Glitches) am Ausgang entstehen. Ein Kondensator mit leicht integrierender Wirkung im
Rckkopplungspfad des Verstrkers vermindert die Auswirkung mglicher Strimpulse.
Nachteilig bei der bisher betrachten Schaltung zur D/A-Umsetzung ist, dass an den
Schaltern im offenen Zustand URef anliegt und im geschlossenen Zustand nahezu Null-
potenzial. Beim Umschaltvorgang mssen parasitre Kapazitten umgeladen werden, was
Verzgerungszeiten verursacht. Mit der Schaltungsanordnung gem Abb. 9.20 lsst sich
dieser Nachteil vermeiden. Die Schaltung verwendet ein Kettenleiternetzwerk mit ge-
stuften Spannungen. An den Knoten des Kettenleiternetzwerks liegen die gewichteten
Spannungen URef , URef /2, URef /4, URef /8 an. Der Spannungsunterschied beim Umschalt-
9.3 Abtastung analoger Signale 537
LV 1
+ U2
U Ref
S0 S1 S2 Sn 1 Sn
n2 n1
C 2C 4C 2 C 2 C
Abb. 9.21 Prinzip der D/A-Umsetzung mit gewichteten Kapazitten
vorgang zwischen dem Masseknoten und dem Summenpunktknoten ist vernachlssigbar.

Dadurch werden Umladevorgnge vermieden. Darber hinaus ist die Belastung der Refe-
renzspannungsquelle konstant, was geringere Anforderungen an den Innenwiderstand der
Referenzspannungsquelle stellt.
In integrierten CMOS-Technologien stellt die Realisierung genauer Widerstnde ein Pro-
blem dar. Genaue Kapazitten lassen sich erheblich einfacher realisieren. Im Prinzip kann
auch mit gewichteten Kapazitten ein D/A-Wandler verwirklicht werden. Das Verfahren
beruht auf der Ladungsumverteilung auf binr gewichteten Kapazitten. Abbildung 9.21
zeigt das Schaltungsprinzip. Entsprechend dem aktuellen Digitalwort werden in einer er-
sten Taktphase die Kapazitten auf UREF bzw. 0 V aufgeladen. In der zweiten Taktphase
sind alle Kapazitten miteinander verbunden. Es ergibt sich dabei ein Ladungsausgleich. In
diesem Fall verteilt sich die Ladung Q der ersten Taktphase auf alle Kapazitten.
ber die Summe der parallelgeschalteten Kapazitten stellt sich folgende Spannung U2
ein:

n1
Q = U2 (2 1) C = URef C
n
bi 2i ;
i=0
URef C
n1
U2 = bi 2i . (9.3)
(2n 1) C i=0
was Gl. (9.1) entspricht. Der Spannungsfolger mit LV 1 bertrgt diese Spannung auf den
Ausgang.
9.3 Abtastung analoger Signale
Zur Digitalisierung eines Analogsignals ist es erforderlich, das analoge Signal in regelmi-
gen Zeitabstnden zu messen bzw. abzutasten und den Messwert sequenziell zu speichern.
Es entsteht so aus einem zeit- und wertkontinuierlichen Signal ein zeit- und wertdiskretes
Signal (siehe Abb. 9.22).
a b
t t
Abb. 9.22 Abtastung eines Analogsignals und Entstehung eines zeit- und wertdiskreten Signals.
a Analogsignal. b Zeit- und wertdiskretes Signal
9.3.1 Abtasttheorem
Die Abtastzeiten zur Bildung der Samples fr ein zeit- und wertdiskretes Signal ausgehend
von einem zeit- und wertkontinuierlichen Analogsignal werden durch die Abtastfrequenz fS
bestimmt. Nach dem Shannonschen Abtasttheorem muss die Abtastfrequenz mindestens
doppelt so hoch sein, wie die maximale Bandbreite fB des abzutastenden Signals. In
Abb. 9.23 ist das abzutastende Signal mit der Bandbreite fB im Frequenzbereich dargestellt.
Im Beispiel mge das ein Audiosignal mit 20 kHz Bandbreite sein. Nach der Abtastung mit
fS = 2fB sieht das Frequenzspektrum gem Abb. 9.23b) aus. Es ergibt sich eine Faltung um
die Abtastfrequenz und deren Harmonischen. Bei berabtastung (OSR: Oversampling)
ist fS > 2fB . Das zugehrige Frequenzspektrum zeigt Abb. 9.23c). Der Faktor OSR = fS /2fB
a
H f
f
24k 48k 72k 96k (Hz)
b fB
H f
f
24k 48k 72k 96k (Hz)
fS
c
H f
f
24k 48k 72k 96k (Hz)
fS
Abb. 9.23 Abtastung eines Analogsignals und Entstehung eines zeit- und wertdiskreten Signals;
a Signalbandbreite fB ; b Nyquist-Abtastung mit fS = 2 fB ; c berabtastung
charakterisiert den Grad der berabtastung. Ein Audiosignal wird typisch mit 48 kHz bzw.
mit 96 kHz abgetastet.
Damit sich die Faltungsprodukte mit dem Frequenzbereich des abzutastenden Signals
nicht berdecken, muss die Bandbreite des Signals vor Abtastung definiert begrenzt werden.
Dazu verwendet man in der Regel ein Antialiasing-Filter vor der Sample&Hold-Stufe.
9.3.2 Quantisierungsrauschen
Beim Abtasten des Analogsignals und bei der Bildung diskreter Werte entsteht ein Quanti-
sierungsfehler. Unter Quantisierungsrauschen versteht man die Quantisierungs-Strungen
bei der Digitalisierung von Analogsignalen. Abbildung 9.24 zeigt das Eingangssignal eines
A/D-Wandlers mit 2N Quantisierungsstufen; DOUT ist das digitalisierte Ausgangssignal;
ULSB ist die kleinste Quantisierungsstufe. In Abb. 9.24b) ist der Quantisierungsfehler darge-
stellt. Der Quantisierungsfehler stellt die Differenz vom Originalsignal zum digitalisierten
a
DOUT U REF
U LSB = --------------
-
N
111 2
110
101
100
011
010 U IN
--------------
-
001 U REF
000
0 1/8 2/8 3/8 4/8 5/8 6/8 7/8 8/8
U LSB
b uQ
U LSB 2 t
U LSB 2
T
c DOUT
u IN
AD DA
uQ
Abb. 9.24 Quantisierungsrauschen; a Ein-/Ausgangstransferkurve eines A/D-Wandlers; b Quanti-

sierungsfehler; c Messanordnung zur Ermittlung des Quantisierungsrauschens
Signal dar. Eine mgliche Messanordnung zur Bestimmung des Quantisierungsfehlers ist
aus Abb. 9.24c) zu entnehmen.
Zur theoretischen Ermittlung des Quantisierungsrauschens bentigt man den effektiven
Mittelwert UQ, rms des Quantisierungsfehlers:
T/2 T/2 2
1 1 t
2
UQ,rms = 2
uQ dt = 2
ULSB dt;
T T T
T/2 T/2
(9.4)
T/2
2
ULSB t 3 U2
= = LSB .
T3 3 T/2 12
Damit ist das Quantisierungsrauschen gleichverteilt ber das Zeitintervall T/2 bis T/2.
Die Signalleistung PIN ist bei einer sinusfrmigen Eingangsspannung proportional zu
2
UIN /2. Das Signal-zu-Rauschleistungsverhltnis SNR erhlt man aus dem Quotienten
von Nutzleistung zu Strleistung. Das logarithmische Ma von SNR ergibt sich somit bei
sinusfrmigem Signalspannungsverlauf mit Vollpegelaussteuerung aus:
2
UIN /2 3 22N
SNR = 10 log 2
= 10 log ;
ULSB /12 2
SNR = N 6,02 dB + 1,76 dB.
9.3.3 Abtasthalteschaltungen
Der Umsetzvorgang einer Analogspannung in ein digitales Wort bentigt eine bestimm-
te Zeit. Whrend der Wandlungszeit sollte die Eingangsspannung des A/D-Wandlers
mglichst konstant bleiben. Um den Spannungswert festzuhalten, werden getaktete Abt
asthalteschaltungen (Sample&Hold-Schaltungen) bentigt. Abtasthalteschaltungen stellen
Analogspeicher dar, die ein analoges Signal fr eine bestimmte Zeit festhalten. Das Schal-
tungsprinzip zeigt Abb. 9.25. Die Schaltung enthlt die Kapazitt C1 als Speicherelement
und den gesteuerten MOS-Schalter M1. Es ist darauf zu achten, dass die Kapazitt hinrei-
chend hochohmig abgeschlossen wird, um eine Entladung des Analogspeichers whrend
des geffneten Schalterzustandes zu vermeiden.
Abb. 9.25 Prinzip der Abtast-

halteschaltung mit einem
gesteuerten MOS-Schalter
Experiment 9.3-1: S-H_Schaltung ohne Impedanzwandler
Experiment 9.3-2: S-H_Schaltung mit Impedanzwandler
Abb. 9.26 Abtasthalteschaltung mit eingangs- und ausgangsseitigem Impedanzwandler
5V
u St
2,5V
0V
1V u1
u2
0V
-1V
0 s 0,2 s 0,4 s 0,6 s 0,8 s 1 s
Abb. 9.27 Ergebnis der Abtasthalteschaltung mit einem gesteuerten MOS-Schalter
In den Experimenten nach Abb. 9.26 wird die Schaltung ohne und mit Impedanzwandler
untersucht. Das Ergebnis der TR-Analyse der beiden Schaltungen ist in Abb. 9.27 dargestellt.
Es zeigt deutlich den Speichereffekt whrend des offenen MOS-Schalters. Ist der Schalter
geschlossen, so folgt die Ausgangsspannung der Eingangsspannung.
Eine mgliche Offsetspannung des ausgangsseitigen Verstrkers in Abb. 9.26 kann durch
eine Gegenkopplungsmanahme (siehe Abb. 9.28) unterdrckt werden. Bei geschlossenem
MOS-Schalter ist U2 = U1 . Dadurch wird ein Offsetfehler ausgeglichen. Die Dioden D1
Experiment 9.3-3: S-H_Schaltung mit Impedanzwandlern und einer

Gegenkopplung zum Ausgleich einer Offsetspannung
Abb. 9.28 Abtasthalteschaltung mit eingangs-und ausgangsseitigem Impedanzwandler und Gegen-

kopplung vom Ausgang zum Eingang
D5 I0
UB +
U St
D1 D2
U1 U2
D4 D3 R
U St
1 UB
D6 I0
Abb. 9.29 Analogschalter mit Diodenbrcke
und D2 sperren in diesem Zustand. Mit den Dioden D1 und D2 wird eine bersteuerung
des eingangsseitigen Verstrkers bei offenem Schalter vermieden.
Fr schnelle Abtastvorgnge verwendet man anstelle von MOS-Schaltern oder FET-
Schaltern Diodenbrcken. Mit schnellen Schaltdioden (Schottky-Dioden) lassen sich
Schaltzeiten im Sub-ns-Bereich erzielen. Abbildung 9.29 zeigt eine schaltungstechnische
Ausfhrung. Ist die Steuerspannung USt positiv, so sind die Dioden D5 und D6 gesperrt,
die Diodenbrcke mit D1, D2, D3 und D4 ist leitend, die Ausgangsspannung U2 ist dann
gleich der Eingangsspannung U1 . Bei negativer Steuerspannung leiten die Dioden D5 und
D6, die Diodenbrcke ist gesperrt. Der bertragungsweg von U1 nach U2 ist dann mit
hoher Sperrdmpfung gesperrt.
9.4 Analog/Digital Wandlung 543
9.4 Analog/Digital Wandlung
Wie bereits in Kap. 2 erwhnt, erfolgt die Verarbeitung von Signalen in den allermeisten
Fllen in digitalisierter Form. Ein analoges Sensorsignal muss nach geeigneter analoger
Aufbereitung mittels eines A/D-Wandlers auf eine digitale Schnittstelle gebracht werden,
um es dann mit digitaler Signalverarbeitung weiter bearbeiten zu knnen. Die Software-
Bearbeitung auf Basis eines Prozessors und die Speicherung digitaler Signale ist erheblich
leistungsfhiger und flexibler. Ein A/D-Wandler (siehe U 1 in Abb. 9.15) weist einen
analogen Eingang und digitale Ausgnge auf. Zur Steuerung des Wandlungsprozes-
ses sind Steuersignale erforderlich. Im Folgenden sollen die wichtigsten Prinzipien zur
A/D-Wandlung aufgezeigt werden. Die Prinzipien lassen sich einteilen in
Zhlverfahren,
Sukzessive Approximation,
Parallelverfahren.
Die Zhlverfahren bentigen den geringsten schaltungstechnischen Aufwand, allerdings ist

dafr eine bestimmte Wandlungszeit erforderlich. Am aufwndigsten und am schnellsten
sind die Parallelverfahren.
9.4.1 Zhlverfahren
Single-Slope-Verfahren: Als erstes wird das Ein-Rampenverfahren (Single-Slope) be-

trachtet. Beim Ein-Rampenverfahren erfolgt die Umsetzung der Eingangsspannung in eine
dazu proportionale Zeit. Abbildung 9.30 zeigt das Schaltungsprinzip und Abb. 9.31 das
Zeitdiagramm. Ein Sgezahngenerator (Integrator) erzeugt eine ansteigende Spannung.
Der Komparator LV 2 geht beim berschreiten der Komparator-Schwelle US in die positive
Begrenzung und liefert eine positive Ausgangsspannung. Bis zum berschreiten der durch
U1 +
U1
LV 1 U2
TM
=1
& Zhler
US
+
LV 2
T Anzeige
Sgezahn- Takt-
generator generator
Abb. 9.30 Schaltungsprinzip fr das Ein-Rampenverfahren zur A/D-Umsetzung

Abb. 9.31 Zeitdiagramm zum

Schaltungsprinzip fr das U 1max
Ein-Rampenverfahren U1
US
t
LV1
LV2
TM
T
Z
die Eingangsspannung U1 vorgegebenen Schwelle ist der Komparator LV 1 ebenfalls in der

positiven Begrenzung und liefert eine positive Ausgangsspannung. Whrend der Torzeit,
wo beide Verstrker am Ausgang positive Ausgangsspannung aufweisen, liefert das Exor-
Gatter U 1 am Ausgang 1. Ein Zhler Z ermittelt whrend der Torzeit TM die Anzahl der
Impulse. Die Anzahl der Impulse ist proportional zum Betrag der anliegenden Eingangs-
spannung. Zu Beginn der Messung und am Ende des Messintervalls muss der Zhler auf
Null gesetzt werden. Das Zhlergebnis eines Messintervalls wird dann solange gespeichert
bis ein neues Zhlergebnis vorliegt.
Der Sgezahn ist so auszulegen, dass beim hchsten Spannungswert die grtmgliche
zu wandelnde Eingangsspannung U1,max erreicht wird. Kritisch ist die Genauigkeit der
Sgezahn-Zeitkonstante, die aufgrund von Temperatureinflssen und von Langzeitdriften
Schwankungen unterliegt.
Dual-Slope-Verfahren: Als nchstes wird das Zwei-Rampenverfahren (Dual-Slope) be-

trachtet. In Abb. 9.32 ist das Schaltungsprinzip und in Abb. 9.33 das zugehrige
Zeitdiagramm dargestellt. Beim Zwei-Rampenverfahren wird zunchst die Eingangsspan-
nung und dann die negative Referenzspannung integriert. Nach Rcksetzung des Umsetzers
sind in der Ausgangslage die Schalter S1, S2 offen und der Schalter S3 ist geschlossen. Die
Ausgangsspannung des Integrator-Verstrkers LV 1 liegt bei 0 V, der Zhler steht auf Null.
Zu Beginn der Umsetzung wird der Schalter S3 geffnet und der Schalter S1 mit der Steuer-
spannung USt1 geschlossen. Der Integrator (LV 1 mit C1) integriert die Eingangsspannung
U1 . Das Ende der ersten Integrationsphase ist erreicht, wenn der Zhler nach (Zmax + 1)
Takten berluft und dann wiederum auf Null gesetzt wird. In Abb. 9.33 ist beispielhaft
Zmax = 15. Mit T als Taktperiode und = R1 C1 als Integrationszeitkonstante erhlt man
am Ausgang des Integrators nach der Zeit t1 die Spannung:
U1 t1 U1 (Zmax + 1) T
UInt = = . (9.5)

u St2 Wandlungs-
beginn
Integrator Komparator
R1 C1 u Int
U Ref u Komp
S2 Steuer
Takt
+ Logik
S3 LV 2
S1 +
LV 1 Status
U1 Zhler
u St1
...
Anzeige
Abb. 9.32 Schaltungsprinzip zum Zwei-Rampenverfahren zur A/D-Umsetzung
Abb. 9.33 Zeitdiagramm zum 0 15 0 8

Schaltungsprinzip zum
Zwei-Rampenverfahren zur Takt
A/D-Umsetzung
berlauf
u Int
Signal- Referenz-
integration integration
u Komp t1 t2
Rcksetzen
u St1
u St2
Nachdem am Ende der ersten Integrationsphase der Zhler den berlauf erreicht hat und
wieder auf Null steht, beginnt die zweite Integrationsphase bei der die Referenzspannung
URef integriert wird. Dazu wird der Schalter S1 geffnet und der Schalter S2 muss mit der
Steuerspannung USt2 geschlossen werden. Das Vorzeichen der Referenzspannung ist entge-
gengesetzt zum Vorzeichen der Eingangsspannung. Somit verringert sich die Spannung am
Ausgang des Integrators. Der Zhler zhlt bei der Abwrtsintegration mit und ermittelt das
Zhlergebnis Z beim Nulldurchgang am Ausgang des Integrators; der Zhler wird gestoppt.
Beim Erreichen des Nulldurchgangs am Ende der zweiten Integrationsphase ist:
U1 (Zmax + 1) T + URef Z T = 0. (9.6)

Damit erhlt man fr das Zhlergebnis:

U1
Z= (Zmax + 1). (9.7)
URef
Das Zhlergebnis ist unabhngig von der Taktfrequenz und von der Integrationszeitkon-
stante. Bei hinreichend konstanter Taktfrequenz whrend der Integrationsphase knnen
Genauigkeiten von ca. 0,01 % erzielt werden, was einer Auflsung eines 14-Bit-A/D-
Wandlers entspricht. Angewandt wird das Zwei-Rampenverfahren vielfach u. a. bei
digitalen Voltmetern. Zhlverfahren lassen sich bis zu einigen 100 kHz Taktfrequenzen
anwenden bei Auflsungen typischer Weise bis ca. 18-Bit.
9.4.2 Sukzessive Approximationsverfahren
Bei diesem Verfahren wird ein dem analogen Eingangswert entsprechender Digitalwert
Z iterativ ermittelt. Abbildung 9.34 zeigt das Schaltungsprinzip fr das Iterations- bzw.
Wgeverfahren zur A/D-Umsetzung. Dazu bentigt man einen D/A-Umsetzer, einen
Komparator, ein Iterationsregister und ein Ausgaberegister. Um eine konstante Ein-
gangsspannung whrend der Wandlungszeit zu erhalten, wird eine Abtasthalteschaltung
am Eingang verwendet. Der Komparator vergleicht die im Analogspeicher gespeicher-
te Eingangsspannung mit der Ausgangsspannung des D/A-Umsetzers. Beim Start der
Wandlungsphase wird das Iterationsregister rckgesetzt. Anschlieend setzt die Steuer-
logik das hchstwertige Bit (MSB) des Iterationsregisters. Der D/A-Wandler erzeugt eine
dem hchstwertigen Bit entsprechende Ausgangsspannung. Der Komparator vergleicht die
Eingangsspannung mit der Ausgangsspannung des D/A-Wandlers (grtes Gewicht). Ist
die Eingangsspannung grer als die Ausgangsspannung des Komparators, so bleibt das
D/A-Wandler Referenz
Ausgabe- Anzeige
register
......
Komparator
UD
Iterations- Takt
U1 SH- Register
+
Verstrker
Abb. 9.34 Schaltungsprinzip fr das Iterationsverfahren zur A/D-Umsetzung

D/A-Wandler
Komparator
Steuersignale
Eingangsspannung
Iterationsregister
Experiment 9.4-1: 4-Bit-A/D-Wandler nach dem Iterationsverfahren
Abb. 9.35 4-Bit-A/D-Umsetzer nach dem Iterationsverfahren Funktionsmodell
MSB-Bit gesetzt. Als nchstes setzt die Steuerlogik das nchstniedrige Bit des Iterations-
registers (nchstniedriges Gewicht). Der D/A-Wandler erzeugt eine entsprechend grere
Ausgangsspannung. Ist die Eingangsspannung wiederum grer als der Vergleichswert, so
bleibt das Bit gesetzt. Wre die Eingangsspannung kleiner, so wrde das Bit zurckgesetzt.
Damit ist das zweithchste Bit gewogen. In gleicher Weise wird mit den nchstfolgenden
Bits bis zum niedrigstwertigen Bit (LSB) verfahren. Am Ende des Wandlungsprozesses steht
im Iterationsregister eine digitale Zahl Z, die nach der Umsetzung durch den D/A-Wandler
bis auf den Quantisierungsfehler der Eingangsspannung entspricht.
Eine konkrete schaltungstechnische Ausfhrung fr das Iterationsverfahren mit einem
4-Bit-D/A-Wandler und einem 4-Bit Iterationsregister zeigt Abb. 9.35. Die im Beispiel
nicht praktisch ausgefhrte Steuerlogik erzeugt die Steuersignale X0, X1, X2, X3, X4 fr
das Wgeverfahren. Im folgenden Experiment kann der Anwender das Iterationsverfahren
selbst ausfhren.
Im Beispiel betrgt die zu wandelnde Eingangsspannung U1 = 3,3 V. Der D/A-Wandler
ist so eingestellt, dass seine Gewichte beim MSB-Bit 2 V, dann 1 V, 0,5 V und schlielich
beim LSB-Bit 0,25 V betragen. Das digitale Wort nach dem Wandlungsprozess betrgt somit
CLK
X0
X1
X2
X3
X4
D1
D2
D3
D4
5V u2
0V
u3
u4
-5V
0 s 2 s 4 s 6 s 8 s 10 s
Abb. 9.36 Ergebnis des 4-Bit-A/D-Umsetzers nach dem Iterationsverfahren
1101. Das entspricht einer Spannung von 3,25 V. Das Simulationsergebnis des Beispiels
ist in Abb. 9.36 dargestellt.
Sukzessive Approximationsverfahren finden vielfltige Anwendung fr Abtastraten bis
ca. MHz und fr Auflsungen bis zu ca. 16Bit. Nach Betrachtung einer mglichen Rea-
lisierung eines A/D-Wandlers gem dem iterativen Wgeverfahren ist im Folgenden ein
VHDL-AMS Modell aufgefhrt, das ebenfalls auf dem Iterationsverfahren beruht. Als
digitale Eingangssignale werden bentigt: Start fr den Start der Wandlung und das
Clock-Signal. Daneben stehen die analogen Eingangssignale: vin ist das zu konvertierende
Eingangssignal, vdda und vssa sind die analogen Versorgungs spannungen., vrp und vrn
sind analoge Referenzspannungen. Als Ergebnis erhlt man das Digitalwort data mit dem
Wandlungsergebnis und eoc als Steuersignal nach Abschluss der Wandlung. Die eigentliche
Modellbeschreibung erfolgt durch den Iterationsalgorithmus definiert in dem Prozess mit
dem Label conversion. Dazu werden im Prozess die Variablen th und v eingefhrt. Dabei ist
th das Gewicht und v die zu wgende Gre.
library ieee;
use ieee.std_logic_1164.ALL;
use ieee.math_real.ALL;
entity adc is
generic (g_vdda : real := 5.0); -- max. voltage at VIN
port (signal Start : in std_logic; -- start conversion
signal Clock : in std_logic; -- clock
signal eoc : out std_logic; -- end of conversion
signal data : out std_logic_vector(0 to 7); -- data out
terminal
vdda, -- positive supply
vssa, -- negative supply
vrn, -- negative reference
vrp, -- positive reference
vrn, -- negative reference
vin : electrical); -- input signal
end entity adc;
architecture behave of adc is
quantity q_conv across c_in through VIN to VRN; --input-signal
quantity q_vrp across c_vrp through VRP to vssa;
begin -- behave
c_vrp == 0.0;
c_in == 0.0;
conversion : process
variable th : real;
variable v : real;
begin
eoc <= '0';
wait until clock'event and clock = '1' and start = '1';
assert q_conv < g_vdda and q_conv >= 0.0;
th := g_vdda;
v := q_conv;
for i in 0 to 7 loop
th := th / 2.0;
if v > th then
data(i) <= '1';
v := v - th;
else data(i) <= '0';
end if;
end loop;
eoc <= '1';
wait until clock'event and clock = '1';
eoc <= '0';
end process;
end behave;
9.4.3 Parallelverfahren
Beim Parallelverfahren erfolgt der Wandlungsprozess in einem Umsetzschritt, d. h. in 1

Taktzyklus. Dazu bentigt der D/A-Wandler 2N Komparatoren bei N-Bit Auflsung. Eine
Logikschaltung setzt den an den Komparatorausgngen vorliegenden Thermometerco-
de um in ein geeignet codiertes Digitalwort. Im Allgemeinen wird mit D-FlipFlops das
Komparatorergebnis whrend der Umsetzung gespeichert. Die Taktflanke der D-FlipFlops
bestimmt den bernahmezeitpunkt des digitaliserten Wertes. A/D-Wandler nach dem Pa-
rallelverfahren sind sehr schnell, sie knnen bei 8-Bit Auflsung fr Abtastraten bis in den
GHz-Bereich angewandt werden Abb. 9.37.
Pipeline-Umsetzer: Pipeline-Wandler bestehen im Allgemeinen aus mehreren Parallel-

Umsetzern. Eine Pipelinestufe nimmt eine Quantisierung vor, dessen Wert vom Eingangs-
signal abgezogen wird. Den Restwert bergibt man der nchsten Pipelinestufe. Die Werte
der Quantisierungsstufen werden dann unter Bercksichtigung ihrer Gewichte addiert. Pro
Approximationsschritt erfolgt damit eine Annherung an den Zielwert um m Bits.
7U LSB
U Ref R
---
2
U1 +
13
------ U LSB -
LV 7
2
R +
Bit 3
11
------ U LSB - LV 6
2
R +
9 LV 5
--- U LSB -
2 Speicherung
R +
und Bit 2
7 LV 4
--- U LSB -
Decodierung
2
R +
5 LV 3
--- U LSB -
2
R +
3 Bit 1
--- U LSB - LV 2
2
R +
1
--- U LSB - LV 1
2
R
---
2
Abb. 9.37 Prinzipschaltung zum Parallelverfahren fr die A/D-Umsetzung

U in Stufe 1 Stufe 2 Stufe n

m Bit m Bit m Bit
Digital
Digital Logik Out
Einzelne Stufe
U in 1 U Res i
S&H v
ADC DAC
m Bit
Abb. 9.38 Blockschaltbild eines n-stufigen Pipeline Wandlers mit m Bit pro Stufe
U Res i U Res i
+URef +URef
U in i U in i
U Ref +URef U Ref +URef
U Ref U Ref
0 1 00 01 10
Abb. 9.39 bertragungsfunktion einer einzelnen Wandler-Stufe; a 1-Bit mit 0 oder 1 am

Ausgang; b 1,5-Bit mit 00, 01 oder 10 am Ausgang
Abbildung 9.38 zeigt das Grundprinzip eines Pipeline-Wandlers mit n Stufen und m Bit Auf-
lsung pro Stufe. Eine einzelne Wandlerstufe besteht aus einem m Bit AD-Wandler, einem
entsprechenden DA-Wandler, einem Summenpunkt und einem Verstrker mit dem Ver-
strkungsfaktor v. Die bertragungsfunktion eines 1-Bit und eines 1,5-Bit AD-Wandlers
ist in Abb. 9.39 dargestellt. Die bertragungsfunktion einer einzelnen Wandlerstufe mit
3-Bit ist aus Abb. 9.40 zu entnehmen.
U Res i
+URef
U in i
U Ref +URef
U Ref
000 001 010 011 100 101 110 111
Abb. 9.40 bertragungsfunktion einer einzelnen Wandler-Stufe mit 3-Bit
Bits 1. Stufe 2. Stufe 3. Stufe

+URef
10
Uin,1 Uin,2 Uin,3
U Ref
-------------
4 t
01 0
U Ref
----------------
4
00
U Ref
+ 0 2 + U Ref 2 2 U Ref 2 2
01 00 10
Abb. 9.41 Zum Ablauf eines Pipeline-Wandlers mit 3 Wandler-Stufen mit je 1,5-Bit
Die Wandlerstufe mit 1,5-Bit hat gegenber der 1-Bit Stufe den Vorteil, dass eine Unsi-
cherheit um Null besser aufgelst werden kann, da der Zustand um Null gesondert behan-
delt wird. Den Ablauf eines Pipeline-Wandlers mit 3 Stufen mit je einer 1,5-Bit Einzelstufe
zeigt Abb. 9.41. Die Eingangsspannung ist im Beispiel gegeben mit Uin = 0,15 URef .
Die Eingangsspannung von Uin,1 = 0,15URef erreicht zunchst die 1. Stufe. Da der
Wert der Eingangsspannung im Intervall URef /4 < Uin < URef /4 liegt, ergibt sich 01
als Digitalwert fr die erste Stufe. Der DA-Wandler erzeugt in Abhngigkeit von dem ermit-
telten Digitalwert die in Abb. 9.42 angegebenen Ausgangswerte. Bei einem Digitalwert von
01 bleibt der Eingangswert Uin,1 = 0,15URef unverndert. Der Ausgangswert der ersten
UIN i U Res i
S&H v=2
Bit DAC-Ausg
ADC DAC
00 + U Ref 2
01 + 0
1,5 Bit
10 U Ref 2
Abb. 9.42 Einzelstufe eines Pipeline Wandlers mit 1,5-Bit
Abb. 9.43 Ergebnis des Bits

Beispiels fr einen Pipeline
1. Stufe 01
Wandlers mit 1,5-Bit und 3
Stufen 2. Stufe 00
3. Stufe 10
0110
Stufe ergibt sich durch Multiplikation mit 2. Demzufolge erhlt man fr den Ausgangs-
wert der ersten Stufe URes,1 = 0,30URef . Mit URes,1 = 0,30URef liegt der Ausgangswert
nunmehr im Intervall URef < Uin < URef /4. Somit ist der Eingangswert der zweiten
Stufe Uin,2 = 0,30URef , es ergibt sich als Digitalwert 00. In diesem Fall wird am Ausgang
des DA-Wandlers URef /2 zu Uin,2 addiert. Anschlieend erfolgt die Multiplikation mit 2.
Der Ausgangswert der zweiten Stufe ist demnach dann URes,2 = + 0,40URef . Dieser Aus-
gangswert wirkt wiederum als Eingangswert fr die 3. Stufe. Bei Uin,3 = 0,40URef ermittelt
der AD-Wandler den Digitalwert 10. Bei diesem Digitalwert ist die Ausgangsspannung
des DA-Wandlers URef /2. Nach Addition des Ausgangs vom DA-Wandler mit Uin,3 und
Multiplikation mit 2 ergibt sich als Ausgangswert fr die dritte Stufe: URes,3 = 0,20URef .
Das Ergebnis fr das gewhlte Beispiel eines Pipeline-Wandlers mit einer Einzelstufe
mit 1,5-Bit Auflsung lsst sich aus Abb. 9.43 entnehmen. Die Auflsung erhht sich durch
mehr Stufen bzw. durch mehr Ausgangs-Bits der Einzelstufe. Bei einer Einzelstufe mit 3-Bit
wrde man als Teilergebnis einer Stufe 3-Bit erhalten. Die Verstrkung in Abb. 9.38 msste
auf v = 8 gesetzt werden.
Aus Abb. 9.44 ist zu entnehmen, wie sich das Beispiel darstellt, wenn 6 Stufen des
skizzierten Pipeline-Wandlers gegeben sind. Aus Abb. 9.45 ergibt sich fr die ersten
6-Bit ein Dezimalwert von 26 (entspricht 011010). Demzufolge entspricht die gewandelte
Bitfolge einem Wert von ((26 + 1)/64 2URef ) URef = 0,1562URef . Die Genauigkeit
erhht sich bei noch mehr Stufen.
Die Auswertung lsst sich parallelisieren. Whrend die Stufe n den Ausgangswert
der Stufe n 1 verarbeitet, knnen die davor liegenden Stufen schon den nchstfolgen-
den Wert bearbeiten. Durch diese berlappende Pipeline-Bearbeitung ist es mglich, die
Wandlungszeit deutlich zu reduzieren.
Bits 4. Stufe 5. Stufe 6. Stufe

+URef
10
Uin,4 Uin,5 Uin,6
U Ref
-------------
4 t
01 0
U Ref
----------------
4
00
U Ref
+ 0 2 + U Ref 2 2 + 0 2
01 00 01
Abb. 9.44 Pipeline-Wandler mit 6 Wandler-Stufen mit je 1,5-Bit, Fortsetzung des Beispiels von
Abb. 9.41
Abb. 9.45 Ergebnis des Bits

Beispiels fr einen Pipeline
1. Stufe 01
Wandlers mit 1,5-Bit und 6
Stufen (26 = 64) 2. Stufe 00
3. Stufe 10 6
2 = 64
4. Stufe 01
5. Stufe 00
6. Stufe 01
0110 101
9.5 Delta-Sigma Wandler
Delta-Sigma Wandler sind spezielle A/D-Wandler mit bestimmten Vorteilen. Der Ein-
satzbereich liegt fr Signalfrequenzen bis zu einigen 100 kHz und Auflsungen bis
zu 20. . . 24-Bit. Vielfltige Anwendung finden Delta-Sigma Wandler u. a. fr die
Audiosignalverarbeitung.
9.5.1 Zum Aufbau von Delta-Sigma Wandlern
Ein Delta-Sigma Wandler (Abb. 9.46) besteht aus einem Delta-Sigma Modulator und einer
nachgeordneten digitalen Signalaufbereitung. Am Ausgang uOUT des Delta-Sigma Modula-
9.5 Delta-Sigma Wandler 555
a
u IN u OUT Digitales DOUT
-Modulator Tiefpass Dezimator
Filter
b
4V
0V
-4V
0 s 0,4ms 0,8ms 1,2ms
Abb. 9.46 Prinzipaufbau eines Delta-Sigma Wandlers; a Anordnung mit Delta-Sigma Modulator,
Tiefpass und Dezimator; b Sinusfrmiges Eingangssignal uIN und zugehriges Ausgangssignal uOUT
des Delta-Sigma Modulators
tors steht ein serieller Bitstrom zur Verfgung, der einem Signal mit Pulsweiten-Modulation
(PWM) entspricht. Der Analogwert steckt im Mittelwert des PWM-Signals. Mit einer Tief-
passfilterung lsst sich der Mittelwert zurckgewinnen. Mittels eines Dezimators werden
dann ber eine geeignete mathematische Funktion entsprechende parallel ausgebbare Di-
gitalwerte DOUT gebildet. Abbildung 9.46a zeigt den Prinzipaufbau eines Delta-Sigma
Wandlers. Aus Abb. 9.46b ist beispielhaft fr ein sinusfrmiges Eingangssignal uIN der vom
Delta-Sigma Modulator gebildete Bitstrom uOUT zu entnehmen. Aus dem Bitstrom wird
deutlich, dass mit zunehmender positiver Eingangsamplitude der 1-Gehalt steigt und mit
zunehmender negativer Amplitude der 1-Gehalt zunimmt. Bei Null Eingangsspannung
ist der 1-Gehalt und der 1-Gehalt gleich verteilt.
Beim Delta-Sigma-Modulator wird das analoge Eingangssignal ber einen analogen
Subtrahierer einem Integrator zugefhrt wird. Ein Komparator bewertet den Ausgang des
Integrators mit einer positiven oder negativen Spannung, die ber den Subtrahierer den
Integratoreingang auf den Mittelwert Null ausregelt (siehe Abb. 9.47). Eine konkrete Aus-
fhrung des Delta-Sigma Modulators zeigt Abb. 9.47a mit getaktetem Komparator COMP1.
Ein Komparator COMP2 ist im Prinzip ein 1-Bit A/D-Wandler. Der getaktete Komparator
lsst sich u. a. mit einem herkmmlichen Komparator und einem getaktetem D-FlipFlop
ausfhren (Abb. 9.47b). Im Beispiel ist der analoge Subtrahierer der Differenzeingang des
Integrators.
Will man den Delta-Sigma Modulator in PSpice darstellen und simulieren, so muss man
auf die in PSpice verfgbaren Funktionsprimitive zurckgreifen. Abbildung 9.48 zeigt eine
beispielhafte PSpice-Ausfhrung eines Delta-Sigma Modulators. Der Komparator wird in
diesem Fall durch spannungsgesteuerte Schalter realisiert. Die Taktung des D-FlipFlops
erfolgt asynchron zu den Umschaltvorgngen am Komparatorausgang gebildet durch die
Schalter S1 und S2. Als Folge davon knnen Setup-Hold-Time Verletzungen entstehen.
VR+
a
VR-
C DAC
COMP1
u in
u out
CLK
COMP2
b
COMP1
D Q
u in
CLK u out
/Q
Abb. 9.47 Delta-Sigma Modulator mit analogem Subtrahierer, Integrator und Komparator;
a Ausfhrung mit getaktetem Komparator; b Ausfhrung des getakteten Komparators mit D-FlipFlop
Die wichtigsten Signalverlufe des Delta-Sigma Modulators gem Abb. 9.48 sind in
Abb. 9.49 dargestellt. Die Eingangsspannung UIN = V (1+) betrgt im Beispiel 2 V. Zunchst
ist die Spannung an der Integratorkapazitt Null. Die erste positive Taktflanke des Taktes
Clk setzt das D-FlipFlop. Der Ausgang des Komparators COMP2 wird auf V (1) = 2,5 V
gesetzt. Damit wird die Integratorkapazitt mit dem Strom I(C20) = (UIN + 2,5 V)/10 k
geladen. Die Ausgangsspannung V (4) des Integrators erreicht innerhalb eines Taktes T
den Wert V (4) = I(C20) T/C20. In weiteren M Takten erfolgt eine Entladung der
Integratorkapazitt C20 mit dem Strom I(C20) = (UIN 2,5 V)/10 k. Allgemein betrgt
das Verhltnis zwischen Ladezeit t1 und Entladezeit t2 :
t2 2,5V + UIN
= . (9.8)
t1 2,5V UIN
Im Beispiel werden 9 Takte fr das Entladen bentigt, bei 1 Takt fr den Ladevorgang. Wre
die Eingangsspannung Null, so wrde in einem Takt geladen und in einem Takt entladen.
Das Tastverhltnis wre demzufolge gleich 1:1.
C20 S
VON = 0.01V VDC5+ HI1
VOFF = 0V
10n S1 S1
+ + 5Vdc
U1A
4
R10 LV1
- - u out
PRE
1+ 3 5 2 5
u in -
out
4
COMP1 Clk D Q
V1 10k 3 6
+ S1 CLK Q
CLR
VOFF = 0V S2
VAMPL = 2V 0 VUD0 = 100k + +
FREQ = 500 RID = 1G 7474
R11 - -
CID = 1p HI2
1
F1 = 10
S1
0 F2 = 1Meg S 0
10k RA = 1 0 VON = -0.01V
HI = 5V VOFF = 0V
LO = -5V 0
VDC+ S
1- +2.5Vdc VON = 2.5V
S3 VOFF = 2.0V
+ +
- -
COMP2 2
S
VON = 2.0V
S4 VOFF = 2.5V
+ +
- -
VDC-
-2.5Vdc 0
Experiment 9.5-1: Delta-Sigma Modulator mit zeitkontinuierlichem Integrator

Abb. 9.48 Delta-Sigma Modulator dargestellt mit in PSpice verfgbaren Funktionsprimitiven
Clk
0,5mA
t1 I(C20)
0mA
t2
-0,5mA
0,4V
0V
V(4)
-0,4V
2V V(1+)
0V
V(1-)
-2V
0 s 40 s 80 s 120 s 160 s
Abb. 9.49 Signalverlufe des Delta-Sigma Modulators bei uin = 2 V mit Abtasttakt Clk, Strom durch
die Kapazitt des Integrators I(C20), Eingangsspannungen V (1 +) und V (1 )
Grundstzlich geschieht das Schalten des Komparators COMP1 asynchron zum Takt
Clk. Es knnen sich somit Setup-Hold-Time Verletzungen beim Takten des D-FlipFlop
einstellen. Das Problem lst ein getakteter Integrator (siehe Abb. 9.50). Allerdings ist darauf
VR+
COMP2
VR-
1-
C2 DAC
Ph2
1+ Ph1 C1 4 Ph2 5
COMP1
6
3 2
u in Ph1
u out
Clk
Ph1
Ph2
Abb. 9.50 Delta-Sigma Modulator dargestellt mit getaktetem Integrator
zu achten, dass die steigende Flanke des Taktes Clk verzgert ist gegenber dem Schalttakt
Phi1 bzw. Phi2. Der Integrator in Abb. 9.50 wird getaktet mit Phi1 und Phi2. Bei aktivem
Takt Phi1 erfolgt die bernahme des Eingangssignals auf die Kapazitt C1. Phi2 bewirkt
die bernahme durch den Integrator. In Abb. 9.51 ist der getaktete Integrator mit den zu
verschiedenen Zeitpunkten anliegenden Spannungen dargestellt.
Zunchst ist mit Phi1 die Spannung an C1 gleich der Eingangsspannung (Abb. 9.51a).
Hier im Beispiel betrgt die Eingangsspannung 2 V und die Ausgangsspannung V (1) von
COMP2 liegt bei 2,5 V. Mit Phi2 ndert sich die Spannung an C1 von 2 V auf 2,5 V.
Die Ladungsnderung (4,5VC1 ) wird an C2 weiter gegeben. Die Spannung an der Kapazitt
C2 des Integrators ergibt sich somit aus Abb. 9.51b:
UC2 C2 = (UC1 + 2,5V) C1;

C1
UC2 = (UC1 + 2,5V) .
C2
Bei C1 = 5 nF und C2 = 20 nF wird UC2 = 1,125 V (Abb. 9.51b). Mit der nchstfolgenden
positiven Taktflanke schaltet der Komparatorausgang COMP2 auf + 2,5 V. Die im Beispiel
konstante Eingangsspannung von 2 V wird mit dem nchsten Takt Phi1 erneut von C1
bernommen (Abb. 9.51c). Der darauf folgende Takt Phi2 bewirkt eine Ladungsnderung
an C1. Die Ladungsnderung wird wieder an C2 weiter gereicht:
UC2 C2 = (2,5 V UC1 ) C1. (9.9)
Im Beispiel ergibt sich eine Spannungsnderung an C2 mit U C2 = 125 mV. Um diesen

Betrag vermindert sich die Spannung an C2 (Abb. 9.51d). Die Anfangsspannung an C2
wird in M Schritten um jeweils 125 mV reduziert bis der Integratorausgang den Wert Null
erreicht. Die Anzahl der Schritte hngt von der Gre der Eingangsspannung ab. Allgemein
a V(1-) b V(1-)
2 5V 2 5V
C2 C2
Ph2 Ph2
Ph1 C1 Ph2 0V Ph1 C1 Ph2 1 125V
0 0
2V 2V Ph1 2V 2V Ph1
0V 1 125V
c V(1-) d V(1-)
2 5V C2 2 5V C2
Ph2 Ph2
Ph1 C1 Ph2 1 125V Ph1 C1 Ph2 1 0V
0 0
2V 2V Ph1 2V 2V Ph1
1 125V 1 0V
e V(1-) f V(1-)
2 5V 2 5V
C2 C2
Ph2 Ph2
Ph1 C1 Ph2 1 0V Ph1 C1 Ph2 0 875V
0 0
2V 2V Ph1 2V 2V Ph1
1 0V 0 875V
Abb. 9.51 Getakteter Integrator des Delta-Sigma Modulators; a Anfangszustand mit bernah-
me der Eingangsspannung auf C1; b Ladungstransfer von C1 nach C2 Anfangswert von C2;
c Eingangsspannung auf C1; d Ladungsverminderung an C2; e Eingangsspannung auf C1;
f Ladungsverminderung an C2
ergibt sich fr die Anzahl der Schritte M bis C2 wieder entladen wird:
2,5 V + UIN
M= . (9.10)
2,5V UIN
Demzufolge sind fr die Eingangsspannung von 2 V insgesamt 9 Schritte erforderlich um
C2 zu entladen. Bei UIN = 0 V wre M = 1.
Erreicht der Integratorausgang Null, so ist C2 entladen, der Komparator COMP1 schaltet
um. Demzufolge liegt die Spannung von 2,5 V am Ausgang von COMP2 an. Mit Phi1
ergibt sich an C1 eine Ladungsnderung nach Gl. (9.10), die an C2 weiter gereicht wird.
Die Kapazitt C2 des Integrators ldt sich auf den Anfangswert UC2 = 1,125 V und in
M Schritten erfolgt dann wiederum die Entladung der Kapazitt C2 bis am Ausgang des
Abb. 9.52 Delta-Sigma Modulator mit getaktetem Integrator

U1A_Q
Clk
5V
u Phi1
0V
u C 20
1,0V
0V
-0,5V
2,0V
0V V 1- u C 10
-2,0V
0 s 100 s 200 s
Abb. 9.53 Simulationsergebnis des Delta-Sigma Modulators mit getaktetem Integrator

Integrators der Wert Null erreicht wird. Abbildung 9.52 zeigt eine Testanordnung zur
Simulation mit PSpice.
Der Takt Phi2 ndert den Wert am Ausgang des Integrators. Um Setup-Hold-Time
Verletzungen zu vermeiden, muss die steigende Clock-Flanke des D-FlipFlop gegenber der
steigenden Flanke des Taktes Phi1 verzgert werden. Aus Abb. 9.53 knnen die wichtigsten
Signalverlufe des Delta-Sigma-Modulators mit getaktetem Integrator entnommen werden.
Die Eingangsspannung uin ist konstant gleich 2 V, wie im zuletzt betrachteten Beispiel
Abb. 9.48. Es werden auch hier 9 Takte bentigt, um die Kapazitt C20 wieder zu entladen.
Im Gegensatz zu Abb. 9.49 geschieht die Entladung treppenfrmig.
9.5.2 Rauschverhalten und Rauschformung
Als nchstes soll auf das Rauschverhalten des Delta-Sigma Modulators eingegangen wer-
den. Obwohl insgesamt ein nichtlinearer Schaltkreis vorliegt, kann nherungsweise im
Frequenzbereich fr den Delta-Sigma Modulator das in Abb. 9.54 skizzierte Modell
angenommen werden.
Der Integrator weist die bertragungsfunktion 1/j auf. Fr ein Signal X(j) erhlt man
eine Tiefpass-bertragungsfunktion mit Y (j)/X(j) = 1/(1 + j), wenn N(j) = 0 ist.
Die Rauschbertragungsfunktion ergibt sich, wenn X(j) = 0 gesetzt wird, konkret ist dann
Y (j)/X(j) = j/(1 + j). Die Rauschbertragungsfunktion weist demnach ein Hoch-
passverhalten auf, whrend sich fr die Signalbertragungsfunktion ein Tiefpassverhalten
ergibt.
Rauschformung des Delta-Sigma Wandlers: Das Quantisierungsrauschen lsst sich bei A/

D-Wandlern durch Rauschformung (Noise-Shaping) vermindern. Abbildung 9.55a zeigt
die Anordnung eines Delta-Sigma Wandlers mit berabtastung. Der eigentliche Wandler
wird mit fS = OSR 2fB abgetastet, so wie auch das nachfolgende Filter. Der Dezimator
hinegegen ist mit 2fB zu takten, er liefert parallele Digitalworte fr die digitalisierten Werte.
Aus Abb. 9.55b ist das Rauschverhalten eines herkmmlichen A/D-Wandlers mit
Nyquist-Abtastung fS = 2fB zu entnehmen. Das Quantisierungsrauschen (UQ, rms )2 verteilt
sich in diesem Fall auf die gesamte Bandbreite fB . Bei berabtastung eines herkmmli-
chen A/D-Wandlers (Abb. 9.55c) verteilt sich das Quantisierungsrauschen (UQ, rms )2 auf
die grere Bandbreite OSRfB . Ein nachgeschaltetes Tiefpassfilter mit der Bandbreite
2fB reduziert das Quantisierungsrauschen erheblich. Abbildung 9.55c veranschaulicht die
Rauschunterdrckung eines herkmmlichen A/D-Wandlers mit berabtastung.
Abb. 9.54 Signalbertra- N j

gungsfunktion und
Rauschbertragungsfunktion
X j Y j
des Delta-Sigma Modulators
1 j
Signal-bertragungsfunktion: Y j 1
----------------- = ----------------
(N j = 0) X j 1+ j
Rausch-bertragungsfunktion: Y j j
----------------- = ----------------
( X j = 0) N j 1+ j
fS fS 2fB
a
u IN u OUT Digitales
DOUT
-Modulator Tiefpass Decimator
Filter
b 2
UQ rms fB
fB fS = 2fB
c
2
UQ rms OSR f B
f
fB -----S- = OSR f B fS
2
d
f
fB -----S- = OSR f B fS
2
Abb. 9.55 Zum Rauschverhalten von A/D-Wandlern; a Delta-Sigma Modulator mit Tiefpassfilter
und Dezimator; b Herkmmlicher A/D-Wandler mit der Abtastrate fS = 2fB ; c Herkmmlicher
A/D-Wandler mit der Abtastrate fS = OSR 2fB ; d Delta-Sigma Wandler mit der Abtastrate fS =
OSR 2fB
Beim Delta-Sigma Wandler kann zustzlich der Effekt der Rauschformung genutzt wer-
den. Aufgrund des Hochpassverhaltens der Rauschbertragungsfunktion wird Rauschlei-
stung zu hheren Frequenzen gedrngt. Abbildung 9.55d verdeutlicht die Rauschformung
mit der Verdrngung der Rauschanteile zu hheren Frequenzen hin. Bei Nachschaltung
eines Tiefpass-Filters mit der Bandbreite 2fB lsst sich das Quantisierungsrauschen noch-
mal deutlich gegenber Abb. 9.55c vermindern. Das Verdrngen von Rauschleistung hin zu
hheren Frequenzen ist bei Delta-Sigma Wandlern hherer Ordnung noch ausgeprgter.
COMP2
COMP1
D Q
u IN
CLK u OUT
/Q
Abb. 9.56 Delta-Sigma Wandler zweiter Ordnung mit einem zustzlichen Integrator
Delta-Sigma Wandler hherer Ordnung: Das bertragungsverhalten des Delta-Sigma

Modulators kann durch einen zustzlichen Integrator beeinflusst werden. Man spricht
dann von einem Delta-Sigma Wandler zweiter Ordnung. Werden weitere Integratoren
hinzugefgt, so ergibt sich ein Delta-Sigma Modulator hherer Ordnung (Abb. 9.56).
Insgesamt lsst sich feststellen, dass man mit Delta-Sigma Wandlern eine hohe
Auflsung (bis zu 24-Bit) erreicht. Der besondere Vorteil des Delta-Sigma Wandlers
liegt in seinem gnstigen Rauschverhalten bei einer exzellenten Linearitt. Realisiert in
CMOS-Technologie liegt die Leistungsaufnahme typisch unter 1 mW.
Schaltungsintegration
10
Die nachfolgenden Darstellungen sollen eine Einfhrung in den physikalischen Entwurf

integrierter Schaltungen liefern. Oft findet man auch Begriffe wie Integrated Circuit Design
(IC-Design) oder ASIC-Design (Application Specific Integrated Circuit Design). Ebenso
wird in der Literatur die Bezeichnung Full-Custom Design oder eingedeutscht Vollkun-
den Entwurf verwendet. Von kleinen Unterschieden abgesehen, knnen wir diese Begriffe
als synonym betrachten und werden sie auch in der Folge als synonyme Bezeichnungen
verwenden.
Grundstzlich kann man den physikalischen Entwurf als optimierten Entwurf auf
Bauelement-Ebene (Circuit-Level) definieren. Es ist also eine integrierte Schaltung zu
entwerfen, die die Kundenanforderungen (Spezifikationen) optimal erfllt. Die Schal-
tungsstruktur wird aus den zur Verfgung stehenden integrierten Bauelementen, die jeweils
optimal zu dimensionieren sind, gebildet. Keine Schaltungskomponente ist berdimensio-
niert, was dann bei kompaktester Platzierung und Verdrahtung zu einem flchenoptimalen
Entwurf fhrt, d. h. die Chip-Flche wird minimal sein. Diese Eigenschaften spiegeln sich
in der Bezeichnung Full-Custom Design am besten wieder. Die Kundenanforderungen
werden im Hinblick auf Funktionalitt (Spezifikation), Struktur und Geometrie (Flchen-
optimalitt) optimal umgesetzt. In diesem Zusammenhang ist auch der oft verwendete
Begriff Handlayout zu sehen, der fr ein flchenoptimales Layout steht.
Nachfolgend wird das notwendige Basiswissen zusammengestellt, um den Einstieg in
den professionellen Vollkundenentwurf integrierter Schaltungen zu erleichtern. Kennt-
nisse ber das physikalische Verhalten von diskreten elektronischen Bauelementen und
deren Modell-Beschreibungen (SPICE-Modelle) werden vorausgesetzt, ebenso die prinzi-
pielle Funktionsweise eines Circuit-Simulators mit SPICE-Kern. Fr die Simulation der
Schaltungsbeispiele wird vorzugsweise PSPICE verwendet.
Die Ausfhrungen sind fr Elektronikschaltkreis- und Elektroniksystementwickler
zugeschnitten, die einen ASIC- oder IC-Entwurf planen und/oder auch ausfhren wollen.
Als unterste Designebene wird das physikalische Layout behandelt. Es stellt in der Praxis
die klassische Schnittstelle zur Halbleitertechnologie dar. Ausgehend von der Schaltungs-

566 10 Schaltungsintegration
dimensionierung gem Spezifikation, ber die Layout-Erstellung und die anschlieende

Postlayout-Simulation sollen die wesentlichen Schritte des Entwurfsablaufs vermittelt wer-
den. Als Entwurfswerkzeuge werden MICROWIND1 und PSPICE2 verwendet. Beide Tools
zeichnen sich dadurch aus, dass sie einerseits sehr leistungsfhig, aber trotzdem relativ leicht
zu bedienen sind. Auerdem stehen zu beiden Werkzeugen kostenlose (light) Versionen
zur Verfgung, die ein selbststndiges ben sehr erleichtern.
Zunchst wird kurz allgemein die mikroelektronische Prozesstechnologie vorgestellt,
wobei wir uns auf die CMOS-Technologie beschrnken, wie sie heute hauptschlich
zur Implementierung von integrierten Schaltungen verwendet wird. Grundkenntnisse
sind hier fr den Schaltungsentwickler sehr wichtig, um eine Vorstellung ber die im
CMOS-Prozessquerschnitt auftretenden elektronischen Wirkelemente, die sowohl plan-
mig (integrierte Bauelemente) als auch parasitr sein knnen, zu bekommen und sie
richtig einschtzen zu knnen. Das Verstndnis ber wirksame parasitre Elemente (Para-
siten) ist gerade beim physikalischen Entwurf essentiell, da nur Schaltungsstrukturen, die
unempfindlich gegenber Parasiten reagieren, fr die Integration geeignet sind.
Dann wird auf die Integration der wichtigsten passiven und aktiven Bauelemente nher
eingegangen. Zur Beschreibung der MOS-Transistoren wird vom einfachen MOS-Modell
(Shichman-Hodges Modell, SPICE-Modell Level 1, vgl. Kap. vor), wie es spter zur von
Hand Dimensionierung der Schaltungen verwendet wird, ausgegangen. Dann werden
Modell-Erweiterungen zur Beschreibung der Kurzkanal-Effekte, wie sie bei den aktuellen
Kurzkanal-MOS-Transistoren auftreten, diskutiert. Zur Schaltungssimulation dient das
BSIM MOS-Modell, welches diese Effekte sehr realistisch beschreibt. Den Abschluss bilden
exemplarische Schaltkreisentwrfe.
10.1 Mikroelektronische Prozesstechnologie
Wie bereits erwhnt, beschrnken wir uns auf die heute hauptschlich eingesetzte
CMOS-Technologie. Von CMOS (Complementary Metal Oxide Semiconductor) spricht
man, wenn sowohl P-Kanal MOS-Feldeffekttransistoren (PMOS-FET) als auch N-Kanal
Transistoren (NMOS-FET) im Schaltkreis Verwendung finden. Nachfolgend wird in aller
Krze auf diese Technologie eingegangen, da im Full-Custom-Design die Verkopplung zwi-
schen Technologie und Schaltungsverhalten meist nicht zu vernachlssigen ist und es fr
den Schaltungsentwickler praktisch unabdingbar ist, ein technologisches Grundverstndnis
zu haben.
Die nachfolgenden Darstellungen sind meist prinzipieller Art, oft stark vereinfacht, aber
fr die meisten CMOS-Technologien trotzdem hinreichend realistisch, zumindest aus Sicht
des Schaltungsentwicklers.
1
www.microwind.net/
2
www.cadence.com/products/orcad/pspice_simulation
10.1 Mikroelektronische Prozesstechnologie 567
Die Miniaturisierung schreitet immer weiter voran. Als Ma hierfr dient die
sogenannte minimale Strukturgre, auch Linienbreite Lmin des Prozesses genannt, die
den Nominalwert fr die minimale Kanallnge festlegt. Aktuell sind Strukturgren Lmin
kleiner als 45 nm mglich.
Auf Lmin basiert auch die bliche Klassifizierung, die nachfolgend fter verwendet wird.
Wir unterscheiden zwischen Micron- (Lmin 1 m), Submicron- (Lmin < 1 m) und
Deep-Submicron-Prozesstechnologien (Lmin < 0,25 m). Bei Technologien mit Lmin < 1
m spricht man auch von Kurzkanal-Technologien.
Durch Reduzierung von Lmin wird das dynamische Schaltungsverhalten tendenzi-
ell verbessert, allerdings werden die Leckstrme grer, auerdem muss strker auf
mgliche unerwnschte kapazitive Signalkopplungen geachtet werden. Man spricht von
Skalierungseffekten. Das hat bei den modernen Kurzkanal-, insbesondere bei den Deep-
Submicron-Technologien diverse prozesstechnische Erweiterungen notwendig gemacht,
die Nachteile aus den Skalierungseffekten kompensieren. Insbesondere kommen neue Ma-
terialien fr die dielektrischen Isolationsschichten, fr die Metallisierungen, fr die Gate-
und Kanal-Gebiete der Transistoren ergnzend hinzu. Zum grundstzlichen physikalischen
Verstndnis aus Sicht des Schaltungsdesigners ist in den meisten Fllen das Modell des
Standard CMOS-Querschnitts ausreichend.
Besonderheiten, die eine genauere Betrachtung erfordern, werden gegebenenfalls
ausfhrlicher behandelt.
Das am hufigsten eingesetzte Substratmaterial ist kristallines Silizium (Si) in Schei-
benform (Wafer) mit einem Durchmesser bis aktuell ca. 18 (45 cm) und einer Dicke von
ca. 0,8 mm. Da es auf der Erde in gebundener Form (Silikate, Quarzsand (SiO2 )) sehr
hufig vorkommt und industriell recht einfach durch Reduktion von SiO2 hergestellt wer-
den kann, ist es recht preisgnstig. Neben dem einkristallinen (monokristallinen) Silizium,
das eine regulre Tetraeder Kristallstruktur (Diamant-Struktur) ausbildet, wird bei den
spteren Prozess-Schritten oft auch polykristallines Si (Poly-Si) verwendet. Es besteht aus
einer unregelmigen Anordnung einkristalliner Silizium-Kristallite von ca. 30 . . . 500 nm
Korngre. Das Abscheiden von Poly-Si-Schichten ist relativ gnstig zu realisieren, wobei
das elektrische Verhalten gegenber monokristallinem Si etwas undefinierter ist.
Amorphes Silizium (Korngren < 30 nm) wird in der CMOS-Prozess-Technologie
kaum eingesetzt.
Eine implementierte integrierte Schaltung wird als Chip oder Die bezeichnet. Auf
dem Wafer sind die Chips so packungsdicht wie mglich, meist matrixfrmig angeord-
net. Die Ein- und Ausgnge (Inputs/Outputs, I/O) werden auf sogenannte Pad-Zellen
gefhrt, die als Sttzpunkte fr die Anschlussbonddrhte dienen, die die Verbindung zu
den I/O-Pins des Gehuses herstellen (Bondung). Das eigentliche Pad besteht aus einer
meist quadratischen Metallschicht, deren Gre von der CMOS-Technologie und vor al-
lem von der Przision des Bonders abhngen (typische Kantenlngen: 40 . . . 100 m). Die
Pad-Zellen werden blicherweise um den Kern der eigentlichen funktionalen Schaltung in
Form eines Rahmens angeordnet. Jede Pad-Zelle beinhaltet auch eine Treiber- und Schutz-
beschaltung, die die Signalpegel geeignet konditioniert, vor falscher uerer Beschaltung
und ESD (Electrostatic Discharge) schtzt.
Nach der Herstellung und einem Chip-Vortest auf dem Wafer (Wafertest) werden die
als funktionsfhig gekennzeichneten einzelnen Chips aus dem Wafer herausgetrennt. Im
letzten Produktionsschritt erfolgt das sogenannte Packaging (Chip-Einbau ins IC-Gehuse,
Bondung und Gehuseversiegelung) und abschlieend der Endtest.
Aktuell gibt es eine Vielzahl von Prozessen mit typischen Linienbreiten im m-Bereich
bis zu Deep-Submicron-Technologien im zwei-stelligen nm-Bereich. Die Reduzierung der
Strukturgre geht nicht kontinuierlich, sondern schrittweise mit einem Verkleinerungs-
faktor von ca. 0,7 voran. Die Halbleiterhersteller bezeichnen diese Skalierungsschritte als
Technologieknoten. Nachfolgend sind CMOS-Technologieknoten ( Startjahr) im Verlauf
der letzten 20 Jahre aufgelistet: 1,2 m (1988), 0,8 m (1990), 0,5 m (1992), 0,35 m
(1994), 0,25 m (1996), 0,18 m (1998), 0,12 m (2001), 90 nm (2003), 65 nm (2005),
45 nm (2008), 22 nm (2011).
Der aktuellste Technologieknoten wird meist nur fr digitale Hochvolumen-Produkte,
wie Standardprozessoren oder DRAM-Speicher genutzt. Die Wahl wird von der Anwen-
dung bestimmt, wobei tendenziell im Analog-/Mixed-Signal-, Industrie-, KFZ-Bereich
und berall dort, wo Strsicherheit, Spannungsfestigkeit und Robustheit vorrangig sind,
Technologien mit eher greren Linienbreiten eingesetzt werden. Auerdem spielen wirt-
schaftliche Grnde eine dominante Rolle. Tendenziell gilt: Je kleiner die Strukturgre
umso hher sind die Wafer-Produktionskosten. Allerdings fhrt die Verkleinerung der
Linienbreite zu einer nahezu quadratischen Reduzierung der Chipflche (= quadratische
Erhhung der Integrationsdichte) und damit zu einer quadratischen Erhhung der Anzahl
der Chips pro Wafer, so dass insbesondere bei hohen Chip-Jahresstckzahlen der Ein-
satz des nchsten Technologieknotens meist wirtschaftlich sein wird. Zumal zustzlich als
vorteilhaft anzusehen ist, dass die nominale Verlustleistung pro Chip sinkt und sich die
Schaltgeschwindigkeit erhht.
10.1.1 Planartechnik
Das Standardverfahren bei der Herstellung von integrierten Schaltungen ist die Planar-
technik, die es erlaubt, integrierte Bauelemente in einer Ebene (planar) auf dem Wafer
anzuordnen. Ein bereinanderschichten von Bauelementen ist hier nicht mglich. Dabei
werden im Wesentlichen nur folgende Strukturierungsmglichkeiten verwendet:
1. Realisierung von lokalen p- und n-dotierten Bereichen (Schichten)

2. Aufbringen von leitfhigen Schichten (Metallisierung, Poly-Silizium)
3. Isolationsschichten (Dielektrika, Oxidationsschichten)
4. Einbau von Kontakten, bzw. elektrischen Verbindungen zwischen den Schichten
Prinzipiell kommen zwei unterschiedliche Mechanismen zur elektrischen Isolation zum

Einsatz. Zum einen werden Sperrschichten, also gesperrte pn-bergnge verwendet, zum
anderen werden nichtleitende Schichten (Isolatoren, Dielektrika) eingebaut. Siliziumdioxid
(SiO2 ) kann als Standard-Dielektrikum angesehen werden, welches bei modernen Pro-
zessen durch weitere Materialien, die ein verbessertes dielektrisches Verhalten aufweisen,
ergnzt wird. In der Folge werden wir ein Dielektrikum meist vereinfacht mit Oxid (OX) be-
zeichnen. Ein wichtiger Parameter fr die Leistungsfhigkeit einer CMOS-Technologie ist
die spezifische MOS-Kapazitt C OX , die sich aus dem Quotient von Dielektrizittskonstan-
te und Schichtdicke des Gate-Isolators ergibt (C OX = OX /tOX ). Sie bestimmt bekanntlich
dominant die Kanalleitfhigkeit und folglich die Treiberfhigkeit eines MOS-Transistors.
Durch die fortschreitende Strukturverkleinerung erreicht man SiO2 -Schichtdicken tOX klei-
ner als 2 nm. Die Verkleinerung der Oxid-Schichtdicke fhrt jedoch zu einer Vergrerung
der Feldstrke im Gate-Oxid, was einerseits zu einer Reduzierung der Durchbruchsicherheit
fhrt und andererseits zu einer Erhhung des Gate-Leckstroms beitrgt. Ab Strukturgr-
en Lmin kleiner als 100 nm werden zur Realisierung des Gate-Oxids und des Dielektrikums
integrierter Kapazitten vermehrt sogenannte High-k-Dielektrika3 (r > rSiO2 ), die eine
hhere Permittivittszahl als SiO2 (rSiO2 = 3,9) aufweisen, eingesetzt. Dadurch knnen
bei grerer Oxiddicke angemessene Kapazittswerte, hhere Durchbruchspannungen und
kleinere Leckstrme (Gate-, Drain-Leckstrme (ID, OFF )) realisiert werden.
Bei Verwendung von High-k-Dielektrika wird das seit Jahrzehnten verwendete
Poly-Silizium zur Realisierung der Gate-Elektrode zum Teil von Metall-Legierungen
(Nickelsilizid (NiSi), Titannitrid (TiN)) abgelst, die auch verstrkt als Kontakt- (Via-)
Material Verwendung finden. Man kehrt also tendenziell zum historischen Metall-Gate zu-
rck. Dadurch wird eine durchaus signifikante Verbesserung bezglich Leckstromverhalten
und Schaltgeschwindigkeit erreicht.
Des Weiteren kann durch Einbau eines dnnen Silizium-Germanium-Gitters im
Kanalgebiet das Si-Gitter kristallin gestreckt werden, man spricht von gestrecktem Sili-
zium (Strained Silicon) im MOS-Kanal, welches die Ladungstrgerbeweglichkeit erhht.
Man erreicht eine Erhhung der Transistor-Schaltgeschwindigkeit (High-Speed Transi-
storen). Technologisch werden oft drei typische Transistorvarianten angeboten, die fr
die entsprechenden schaltungstechnischen Anforderungen optimiert sind. Zum ersten
der High-Speed-Transistor, zum zweiten der Low-Leackage-Transistor, der klein-
ste Leckstrme aufweist und zum dritten der High-Voltage-Transistor, der fr hhere
Spannungen ausgelegt ist.
Die Verdrahtung integrierter Bauelemente wird durch die sogenannte Metallisierung
hergestellt, die meist durch eine Abscheidung (Dnnfilm) von Aluminium und bei
hochwertigen Technologien zum Teil von Kupfer realisiert wird.
3
k steht hier fr Dielektrizittskonstante (Permittivittszahl), da in der angelschsischen Literatur
oft (= kappa, bzw. k) statt verwendet wird.
10.1.2 Prinzipieller Herstellungsablauf
Nachfolgend werden die Haupt-Prozessschritte einer typischen Deep-Submicron-CMOS-

Prozesstechnologie in vereinfachter Form dargestellt. Bei realen Prozessfolgen wird oft noch
eine Vielzahl weiterer Zwischenschichten eingefgt, die einerseits prozesstechnisch notwen-
dig sind, um einzelne Schichten gegeneinander abzugrenzen (zu maskieren), anderseits
das elektrische Verhalten verbessern sollen.
Grundstzlich sollte man sich bewusst machen, dass nicht alles, was technisch mglich
ist, auch in der Praxis Anwendung findet, da eine Vielzahl von Randbedingungen zu erfllen
ist:
1. Gute Reproduzierbarkeit der Prozessschritte

2. Hohe Ausbeute
3. Gute thermische und auch mechanische Stabilitt (Der Chip besteht aus einer Vielzahl
relativ dnner Einzelschichten, aus mechanischer Sicht ein sogenannter Sandwichauf-
bau mit inneren mechanischen Schub- und Zugspannungen, die sich insbesondere
infolge der thermischen Belastung, die meist noch inhomogen ist, einstellen)
4. Lange Lebensdauer (Migration und chemische Zersetzung mssen minimal sein)
5. Wirtschaftlichkeit (angemessene Herstellungskosten).
10.1.3 Strukturierung mit Lithograe
Da die Fotolithografie, auch optische Lithografie genannt, eine ganz fundamentale Bedeu-
tung bei der Strukturierung hat und fr das Verstndnis der Prozessfolge essentiell ist, wird
sie vorab etwas nher erlutert.
Auf der zu strukturierenden Flche wird groflchig Fotolack (Photoresist), meist soge-
nannter Positivlack, aufgebracht. Der ausgehrtete Lack wird durch eine Belichtungsmaske
(Fotomaske) gezielt mit kurzwelliger Strahlung (UV-Strahlen) belichtet. Dann nutzt man
die fotochemische Reaktion des Positivlacks aus: Belichteter Fotolack lst sich unter Einwir-
kung der Entwicklerflssigkeit (spezielles Lsungsmittel), whrend unbelichteter Fotolack
lsungsmittelresistent ist.
Nach Entfernen des belichteten und gelsten Fotolacks sind selektiv freie Bereiche
(Lithografie-Fenster) entstanden, die sich gezielt weiterbearbeiten lassen. So lassen sich
freigelegte Schichten beispielsweise mit einem geeigneten tzverfahren gezielt entfernen.
Der verbliebene resistente (unbelichtete) Fotolack wirkt hier als Schutzschicht (Maskie-
rungsschicht) fr die abgedeckten Schichten. Oft werden unter dem Fotolack weitere
Schichten, oft ganze Schichtstapel eingebaut, die bei den folgenden Prozess-Schritten als
Maskierungsschichten wirken. Dabei knnen vielfltige Mechanismen wirksam werden.
So kann die Maskierungsschicht resistent gegen eine chemische Einwirkung, beispielsweise
einen chemischen tzvorgang, oder als Barriere bei einem Diffusionsprozess dienen. Auch
knnen geeignete Maskierungsschichten zur Abschirmung gegen Teilchenbeschuss, z. B.

bei der Ionenimplantation, genutzt werden.
Zum Abschluss des Lithografie-Schrittes wird der verbliebene resistente Fotolack und
eventuell zustzliche nicht mehr bentigte Maskierungsschichten mit einem geeigneten
tzverfahren entfernt.
Die Strukturierung mit Lithografie ist weitgehend durch die (Belichtungs-) Maske
definiert.
Mit der klassischen Fotolithografie bei extrem kurzwelliger Bestrahlung (EUV-Technik)
sind Auflsungen unter 10 nm realistisch. Aktuell ist im grotechnischen Mastab eine
Strukturierung bis 22 nm mglich (22 nm-Technologieknoten).
Neben der Fotolithografie werden zur Herstellung geringer Waferstckzahlen auch
direktschreibende Elektronenstrahl-Lithografieverfahren verwendet. Das Verfahren ist
gegenber der Fotolithografie relativ zeitaufwendig, da die Strukturierung mittels Elek-
tronenstrahl sequentiell erfolgt, allerdings entfllt die teure Maskenherstellung, was das
Verfahren fr kleine Stckzahlen konkurrenzfhig macht.
10.1.4 CMOS-Prozessfolge
Nachfolgend stellen wir die Prozessfolge fr einen typischen CMOS-Standardprozess vor,

der aufgrund seiner implementierten n- und p-Wannen, die jeweils die Bulk-Gebiete der
NMOS- und PMOS-Transistoren bilden, Zwei-Wannen-Prozess (Twin-Well) genannt wird.
Wafer, p -Substrat Auf einem p-dotierten Si-Wafer, der mglicherweise zustzlich mit
einer dnnen Epitaxieschicht (EPI) als Trennschicht (Sperrschicht, Diffusionsbarriere) ab-
gedeckt ist, ist eine leicht p-dotierte Silizium Schicht (p -Substrat) mit einer Schichtdicke
von ca. 1 . . . 2 m aufgebracht. Das p -Substrat ist die Basisschicht fr die weiteren
Prozessschritte.
Realisierung der n- und p-Wannen Das p-Substrat wird ganzflchig dnn oxidiert (SiO2 )
(Abb. 10.1).
Dann wird mit einem chemischen Abscheideverfahren (CVD, Chemical Vapor De-
position) Siliziumnitrid (Si3 N4 ) und schlielich Fotolack aufgetragen und belichtet
(Abb. 10.2).
Danach wird der Dreifach-Schichtstapel (Fotolack, Si3 N4 , SiO2 ) bis zur Substrat-
Oberflche weggetzt (Abb. 10.3).
Das Fenster fr die n-Wanne ist festgelegt. Es folgt eine relativ dnnschichtige n-
Implantation (hier mit Phosphor (P) als Donator), bei der der Dreifach-Schichtstapel als
Maskierung wirkt (Abb. 10.4). Der nichtbelichtete Fotolack wird chemisch entfernt und
bei einer Temperatur von rund 1000 C wird die Wanne eindiffundiert, wobei gleichzeitig
der Wafer an den Stellen dick oxidiert (OX), wo keine Nitridschicht vorhanden ist, da
Abb. 10.1 Oxidation
Abb. 10.2 Si3 N4 und Fotolack

aufbringen und belichten
(Lithografie)
Abb. 10.3 Entwickeln des

Fotolacks und bis zum Substrat
wegtzen
Abb. 10.4 n-Dotierung durch

Implantation mit Phosphor
(P), Definition der n-Wannen
Si3 O4 weitgehend das Eindringen von Sauerstoff verhindert und hier wiederum als Mas-
kierung wirkt. Der Eindiffusionsvorgang bewirkt eine weitere Ausdehnung der Wanne ins
p-Substrat, wodurch die Tiefe der Wanne festgelegt wird, aber auch eine Ausdehnung in
die Horizontale unterhalb der Nitridschicht (Unterdiffusion). Ebenso findet auch eine
keilfrmige Unteroxidation der Nitridschicht statt (Abb. 10.5).
Die Form der Unteroxidation erinnert an einen Vogelschnabel, deshalb bezeichnet man
das Phnomen als Birds Beak, das hier in keinster Weise strend ist, da im nchsten
Prozessschritt das Oxid vollstndig entfernt wird. Das vorgenannte Oxidationsprinzip wird
Abb. 10.5 Eindiffusion des

n-Gebietes bei hoher
Temperatur, dabei oxidiert die
Oberflche der Wanne (OX);
Si3 N4 (= Maskierung)
Abb. 10.6 p-Dotierung mit

Bor (B), Definition der
p-Wanne
Abb. 10.7 Wegtzen des Oxids

und Oberflchenpolierung
(CMP)
auch als LOCOS (Local Oxidation of Silicon) Schritt bezeichnet, bei dem das Birds Beak
Phnomen typisch ist.
Das Nitrid wird anschlieend vollstndig entfernt (tzen). Danach erfolgt eine
p-Implantation mit Bor (B) durch die Dnnoxidschicht (SiO2 ) mit anschlieender Eindif-
fusion. Dabei wirkt die Dick-Oxidschicht (OX) als Maskierung. Also berall dort, wo keine
OX-Schicht vorhanden ist, entstehen p-Wannen (Abb. 10.6).
Zum Schluss wird durch chemisches und mechanisches Polieren (CMP (Chemical
Mechanical Polishing)) eine ebene Oberflche fr den nchsten Lithografie-Schritt
hergestellt (Abb. 10.7).
Shallow Trench Isolation (STI) Die TrenchOX-Maske definiert die Nicht-Aktiv-Gebiete,

auch Feldgebiete genannt. Das sind die Gebiete des Wafers, wo keine Transistoren oder
sonstige Diffusionszonen realisiert werden sollen. Alle Feldgebiete werden zu Isolationsbe-
reichen, die die aktiven Elemente (Transistoren) voneinander trennen. Das Isolationsoxid,
auch Feldoxid (FOX) genannt, wird hier in Grabenform (Trench) eingebaut. Die Gra-
bentiefe ist typischerweise kleiner als die Tiefe der Wanne. Man spricht somit von einer
flachen Graben Isolation (Shallow Trench Isolation (STI)). Man erreicht mit dieser Me-
thode einen sehr kleinen Transistorabstand, was die Integrationsdichte deutlich erhht.
Deshalb wird diese Methode hier praktisch ausschlielich eingesetzt. Zur Realisierung des
Abb. 10.8 Lithografie zur

Definition der Trenchgebiete
Abb. 10.9 Anisotropes tzen

(Grabentzung), Abscheiden
des Trench-Oxids (CVD),
Nitrid- und SiO2 -Entfernung,
Oberflchenpolierung (CMP)
Feldoxids wre auch grundstzlich das bereits erwhnte LOCOS-Verfahren mglich, das
allerdings aufgrund seines Birds-Beak-Phnomens grere Abstnde der Aktiv-Gebiete
erfordert und deshalb nur bei Nicht-Kurzkanal-Prozessen (typisch Lmin > 300 nm) zur
Anwendung kommt.
Bei der Herstellung der Shallow Trench Isolation findet zunchst ein Lithografie-Schritt
statt, wobei ganzflchig Dnnoxid (SiO2 ), Siliziumnitrid (Si3 N4 ) und Fotolack aufgebracht
wird. Dann wird durch die TrenchOX-Maske belichtet (Abb. 10.8).
In den belichteten Feldgebieten wird die Dreifach-Schicht (Fotolack, Si3 N4 , SiO2 ) zu-
nchst bis zur Substrat-Oberflche weggetzt. Damit sind die Trenchgebiete definiert. Die
Grben mit einer Tiefe von ca. 200 . . . 400 nm Tiefe werden durch anisotrope tzung
(Grabentzung) ausgebildet und danach mit Oxid gefllt (CVD). Zum Schluss werden Ni-
trid und Dnnoxid entfernt. Eine abschlieende Polierung (CMP) stellt fr den nchsten
Lithografie-Schritt eine glatte Oberflche her (Abb. 10.9).
Gate-, Poly-Si-Strukturierung Die POLY-Maske definiert die Poly-Silizium-Gebiete, d. h.

die Poly-Gate-Bereiche und sonstigen Poly-Strukturen. Zunchst findet wiederum ein
Lithografie-Schritt statt, wobei zunchst ganzflchig Gateoxid, Poly-Silizium und Foto-
lack aufgebracht und dann belichtet wird. SiO2 ist das klassische Gateoxid. Aktuell werden
vermehrt auch High-k-Dielektrika eingesetzt, wie beispielsweise Hafniumdioxid (HfO2 )
(Abb. 10.10).
In den belichteten Bereichen wird die Dreifach-Schicht (Fotolack, Poly-Si, Oxid) in
mehreren chemischen Prozess-Schritten bis zur Wannen-Oberflche entfernt. Dabei wirkt
das Poly-Si fr die darunterliegenden Kanalbereiche als Maskierung. Dadurch wird ei-
ne selbstjustierende (Self Alignment) Anordnung der Gate-Gebiete exakt zwischen den
spteren Drain- und Source-Gebieten sichergestellt.
Abb. 10.10 Lithografie-

Schritt zur Definition der Gate-
und Poly-Bereiche
Abb. 10.11 Selbstjustierende

Anordnung der Gate-Gebiete
Abb. 10.12 Definition der

n-Diffusionsgebiete,
LD-n-Implantation
Das Prinzip der Selbstjustierung ist eine wichtige Eigenschaft bei der Gate-
Strukturierung und wird in hnlicher Form auch bei spteren Prozess-Schritten verwendet.
Zuletzt wird der Fotolack ber dem strukturierten Poly-Si entfernt. Damit ist das Poly-Si
strukturiert (Abb. 10.11).
Diffusionsgebiete Zunchst wird das n-Diffusionsgebiet mit einem Lithografie-Schritt

(DIFFN-Maske) definiert. Dann wird eine leichte n-Implantation (LD (Lightly Doped))
typischerweise mit Phosphor durch die noch verbliebene Dnnoxidschicht (Gate-Oxid)
durchgefhrt. Das Poly-Si und der resistente Fotolack bilden die Maskierung. Es bilden sich
die leicht dotierten n -Zonen, die spter die n-Diffusionsgebiete (Drain-, Source-Gebiete
(NMOS-FET) und n-Wannen-Kontakte) bilden (Abb. 10.12).
Der sinngem gleiche Vorgang wird zur Definition der p-Diffusionsgebiete durch-
gefhrt (DIFFP-Maske). Damit liegen die schwachdotierten p -Zonen fest, die spter
die p-Diffusionsgebiete (Drain-, Source-Gebiete (PMOS-FET) und p-Substrat-Kontakte)
bilden (Abb. 10.13).
Dann wird groflchig Dnnoxid (SiO2 ) abgeschieden (CVD). Durch anisotropes
(selektives) tzen wird das Oxid auf den horizontalen Flchen vollstndig entfernt. Es
bleibt aber an den Poly-Si- (Gate-) Flanken bestehen und bildet die sogenannten Spacer
(Flanken-Isolation der Gate-Gebiete) (Abb. 10.14).
Abb. 10.13 Definition der

p-Diffusionsgebiete,
LD-p-Implantation
Abb. 10.14 Spacer-Oxidation
Abb. 10.15 n+ -Implantation

und Eindiffusion
Die endgltige Realisierung der n-Diffusionsgebiete beginnt mit einem Lithografie-

Schritt der wiederum die n-Diffusions-Maske (DIFFN-Maske) benutzt. Dann wird eine
starke n-Implantation typischerweise mit Arsen durchgefhrt und danach eindiffundiert.
Die Spacer maskieren die darunterliegenden n -Zonen, die die LDD-Gebiete (Lightly Do-
ped Drain) bilden. Damit sind die Drain- und Source-Gebiete des NMOS-FET fertiggestellt.
Auerdem ist auch das n+ -Gebiet des n-Wannen-Kontaktes definiert. Das Poly-Si-Gate
wird durch die n+ -Dotierung niederohmiger (Abb. 10.15).
LDD begrenzt die Ausbreitung der Drain/Kanal-Raumladungszone und stellt damit eine
hinreichende Spannungsfestigkeit des Kanals sicher. Auch andere Kurzkanaleffekte werden
mit LDD gnstig beeinflusst, worauf wir spter noch eingehen werden.
Sinngem zum vorangegangenen Prozess-Schritt wird die endgltige Realisierung
der p-Diffusionsgebiete vorgenommen. Dabei wird beim Lithografie-Schritt die p-
Diffusionsmaske (DIFFP) benutzt und mit Bor p-dotiert. Es entstehen wiederum die
hochdotierten Drain-, Source-Zonen, an die sich die p -Zonen (LDD) kanalseitig an-
schlieen. Das p+ -Gebiet des Substrat-Kontaktes ist ebenso definiert. Das Gate-Gebiet
wird durch die p+ -Dotierung niederohmiger (Abb. 10.16).
Abschlieend wird ein Titanfilm (Ti) abgeschieden, der sich im Oberflchenbereich der
Diffusionszonen und der Poly-Si-Zonen mit Si chemisch zu Titansilizid (TiSi2 ) verbin-
det. An den anderen Bereichen des Wafers wirkt das Oxid als Maskierung, so dass der
Titanfilm praktisch unverndert bleibt. berall dort, wo keine Silizierung stattgefunden
Abb. 10.16 p+ -Implantation

und Eindiffusion
Abb. 10.17 Salicidation
hat, wird der Titanfilm mit einem tzvorgang entfernt. Als Ergebnis bleiben alle Drain-,
Source-, Gate-Gebiete und sonstige Diffusionszonen mit dem niederohmigen TiSi2 , das
dann mit dem Kunstwort Salicide bezeichnet wird (Self aligned silicide). Dieses Verfahren,
das auch als Salicidation bezeichnet wird, bringt viele Vorteile mit sich: Ein einziger relativ
einfacher Prozess-Schritt, der keine Maske erfordert, realisiert deutlich niederohmigere
Drain-, Source-, Gate-, Substrat- und Wannen-Anschlsse. Man erreicht Schichtwider-
stnde, die um eine Grenordnung kleiner geworden sind. Eine sptere Kontaktierung
(Metall-Halbleiter-Kontakt) dieser Gebiete bildet keine Schottky-Diode aus, sondern einen
ohmschen Kontakt, der noch dazu sehr niederohmig ist. Auerdem ist das Verfahren
selbstjustierend (Abb. 10.17).
Front-end-of-line des Prozesses Die Transistoren sind realisiert und die erste Phase des
Herstellungsprozesses ist abgeschlossen (Front-end-of-line") (Abb. 10.18).
Die Transistoren sind um die Gate- (G) Anschlsse symmetrisch aufgebaut, Drain-
(D) und Source- (S) Anschlsse sind hier willkrlich eingezeichnet. Sie sind bekanntlich
erst durch die elektrischen Verhltnisse in der Schaltung (Stromrichtung, bzw. Potenziale)
eindeutig festgelegt. Die n-Wanne (NWELL) und das p-Substrat (PSUB) bilden die Bulk-
(B) Anschlsse des PMOS- und NMOS-FET. Die nominale Kanallnge (L) ist durch die
Lnge des Gate-Gebietes festgelegt. Die effektive Kanallnge (Leff ) ist aufgrund der leichten
Unterdiffusion der LDD-Zonen etwas kleiner.
Metallisierungsebenen Zunchst wird ganzflchig SiO2 abgeschieden und poliert (CMP).

Dieses 1. Dielektrikum dient als Isolator zur 1. Metall-Lage (MET1). Dann folgt ein
Lithografie-Schritt, der die Kontaktloch-Bereiche (CO-Maske) strukturiert. Nach anisotro-
per tzung werden die Kontaktlcher mit Metall, meist Wolfram (W) aufgefllt. Danach
wird durch Polieren die Oberflche geglttet (Abb. 10.19).
Dann wird ganzflchig Metall abgeschieden, wobei Aluminium (Al) bei aktuellen Tech-
nologien fast immer durch Kupfer (Cu) abgelst wurde. Mit einem Lithografie-Schritt
Abb. 10.18 CMOS Transistoren (Front-end-of-line)
Abb. 10.19 Isolation (SiO2 ),

Lithografie-Schritt
(CO-Maske), Strukturierung
der Kontakte
Abb. 10.20 1. Metallisierung

(MET1-Maske), Abscheiden
des 1. Intermetall-
Dielektrikums (IMD1),
Strukturierung der 1.
Via-Ebene (VIA1-Maske)
(MET1-Maske) wird die 1. Metallisierungsebene strukturiert. Die Kontakte bilden nun die
elektrische Verbindung zwischen den Poly-Si- und Diffusions-Zonen zur 1. Metall-Lage.
Es folgt wiederum eine ganzflchige Abscheidung des 1. Intermetall-Dielektrikums
(IMD1). Oft wird ein Low-k-Dielektrikum verwendet. Im darauffolgenden Lithografie-
Schritt (VIA1-Maske) tzt man anisotrop Grben in die IMD1-Schicht, die dann mit
Wolfram gefllt werden. Damit ist der Via1-Bereich strukturiert, der spter die elektri-
schen Verbindungen zwischen 1. und 2. Metall-Lage realisiert. Ein Kontakt zwischen zwei
Metallebenen wird Via genannt. Abschlieend erfolgt eine Oberflchenpolierung (CMP)
(Abb. 10.20).
Die nchsten Schritte sind sehr hnlich. Zunchst wird der 2. Metallisierungs-Horizont
(MET2) mit dem 2. Intermetall-Dielektrikum (IMD2) und der 2. Via-Ebene (VIA2) reali-
siert. In unserem Fall drfen die Via2 direkt ber den Via1 liegen. Man spricht dann von
Stacked Vias (Abb. 10.21).
Es folgen die weiteren Metallisierungs- und Verbindungs-Ebenen. In unserem Beispiel
sind exemplarisch 3 Metall-Ebenen dargestellt (MET3, IMD3). Bei aktuellen Prozessen
knnen 6 oder mehr Verdrahtungsebenen vorhanden sein. Den oberen Abschluss bildet

des 2. Intermetall-
Dielektrikums (IMD2),
Strukturierung der 2.
Via-Ebene (VIA2-Maske)

des 3. Intermetall-
Dielektrikums (IMD3)
die Passivierungs-Schicht (typisch: Siliziumoxid oder Nitridglas (Si3 N4 )), die Schutz gegen
mechanische, chemische und elektrische Umwelteinwirkungen gewhrleistet (Abb. 10.22).
Nicht dargestellt ist die Pad-Strukturierung, die die Pad-Anschlussflchen fr eine
sptere Bondung frei legt.
Zur Realisierung der Kontakte und Vias sind je nach verwendeten Materialien diverse
Zwischenschritte (Einbau von Diffusionsbarrieren, . . . ) erforderlich, die den Kontakt-
(Via-) Metall-Anschluss metallurgisch stabil herstellen.
Damit ist die zweite und abschlieende Phase des Herstellungsprozesses abgeschlossen
(Back-end-of-line).
10.1.5 Realisierung von Dielektrika, Oxid-Schichten
Nach wie vor wird bei vielen CMOS-Technologien Siliziumdioxid (SiO2 ) als Isolator (Di-
elektrikum) eingesetzt, insbesondere als Dickoxid. SiO2 weist zudem die Eigenschaft auf,
dass eine Diffusion von Dotierstoffen in die SiO2 Schicht wesentlich geringer ist als in
Silizium (Si) und wirkt damit als Maskierung bei der Diffusion und auch in etwas ein-
geschrnkter Form bei der Ionenimplantation. Zur Herstellung von SiO2 wird bei der
chemischen Reaktion Silizium unter einer Sauerstoff- (O2 , trockene Oxidation) oder einer
Wasserdampfatmosphre (H2 O, feuchte Oxidation) bei ca. 8001150 C zu SiO2 oxidiert.
Trockene Oxidation Damit lassen sich relativ dnne Schichten (Dnn-Oxid) hoher Qua-
litt realisieren. Sie wird u. a. zur Erzeugung des Gate-Oxids (fr Prozesse, die kein
High-k-Oxid verwenden) verwendet:
Si + O2 SiO2
mit typischen Aufwachsraten von ca. 1 nm/min bei 1000 C.
Feuchte Oxidation Sie bildet wesentlich grere Schichtdicken (Dick-Oxid) und wird
bei klassischen CMOS-Prozessen als Isolation zwischen Transistoren (Feld-Oxid (FOX))
verwendet, wobei meist das sogenannte LOCOS (Local oxidation of Silicon) -Verfahren
verwendet wird.
Der Name Feld-Oxid rhrt daher, dass die Chipflche (Die) in Aktiv-Gebiete
(Transistoren) und Feldgebiete (= Nicht Aktiv-Gebiete) unterteilt wird (Chipflche =
Aktivgebiete + Feldgebiete).
Si + 2H2 O SiO2 + 2H2
mit typischen Aufwachsraten von ca. 10 nm/min bei 1000 C.
Ist die Si-Oberflche des Wafers bereits durch andere Schichten belegt, muss das Oxid
durch ein Abscheide-Verfahren (siehe Kap. Abscheidung) aufgebracht werden. Das ist das
Standard-Verfahren fr kleine Strukturgren (Lmin < 0,2 m), wobei hier das LOCOS-
Verfahren zur Realisierung des Feldoxids (FOX) durch eine sogenannte Flach-Graben-
Isolation (Shallow Trench Isolation, STI) abgelst wird.
Die wesentlichen Parameter einer Oxidschicht sind die Schichtdicke tOX und die relative
Dielektrizittskonstante r (r ,SiO2 = 3.9).
Ab Strukturgren kleiner als 90 nm kommen verstrkt sogenannte High-k-
Dielektrika4 , wie zum Beispiel Hafniumdioxid HfO2 (r = 12), Zyrconiumdioxid ZrO2
(r = 20), Tantaloxid Ta2 O5 (r = 25) oder Titandioxid TiO2 (r = 40), als Gate-Oxid zur
Anwendung. Der Oxidationsprozess ist dem von SiO2 sinngem vergleichbar.
Als weiteren Parameter gibt man hier oft die quivalente SiO2 -Schichtdicke tOXE an:
r ,SiO 2
tOXE = tOX, Highk (10.1)
r ,Highk
4
r > r,SiO2 (= 3,9).
Beispiel
3,9
HfO2 (r = 12) mit tOX = 4 nm tOXE = 4 nm = 1,3 nm.
12
Eine 4 nm dicke Hafniumoxidschicht ist dielektrisch (kapazitiv) quivalent zu einer
SiO2 -Schicht mit einer Schichtdicke von 1,3 nm. Als Isolator in den Metallisierungsebe-
nen (Intermetall-Dielektrikum (IMD)) ist ein Low-k-Dielektrikum zur Reduzierung
der Koppelkapazitten sinnvoll, z. B. organisches Siliziumoxid SiO(CH3 )2 ( r = 2,7).
Als oberer Abschluss des Chips wird eine glasartige Oxidschicht als Passivierung
(Quarzschutzabdeckung des Chips) abgeschieden.
10.1.6 Dotierverfahren, Diffusion, Ionenimplantation
Die oxidmaskierten Scheiben werden in einen Diffusionsofen gebracht und dort vom
Dotierstoff in gasfrmiger Phase (z. B. Borwasserstoff (B2 H6 ) fr die p-Dotierung und
Phosphorwasserstoff (PH3 ) fr die n-Dotierung) umgeben. Die Dotierung erfolgt in zwei
Schritten: Belegung und Anreicherung der Siliziumoberflche mit dem gewhlten Dotier-
stoff sowie anschlieende Diffusion auf die gewnschte Eindringtiefe xj (Abb. 10.18) bei
Temperaturen zwischen 900 und 1200 C. Diffusion kann sehr vorteilhaft zur Realisierung
relativ dicker dotierter Schichten verwendet werden, bei denen eine sehr genau definierte
Eindringtiefe nicht gefordert wird. Im Anschluss an eine Implantation wird oft ergn-
zend eine Diffusion durchgefhrt. Das Diffusionsverfahren ist relativ unkompliziert und
preisgnstig.
Die Ionenimplantation, oft nur mit Implantation bezeichnet, ist heute das Standard-
Dotierverfahren und ist wesentlich prziser als der Diffusionsprozess. Mit einem Teil-
chenbeschleuniger werden die Dotieratome in die zu dotierende Schicht geschossen,
wobei sich ber die Dosis und die Beschleunigungsspannung (150350 kV) die Do-
tierungskonzentration und die Eindringtiefe recht exakt einstellen lassen. Nach dem
Implantationsvorgang erfolgt bei etwa 900 C ein Ausheilen des Kristallgefges. Dadurch
werden die implantierten Ionen elektrisch aktiviert.
Sehr vorteilhaft ist, dass auch durch dnne Oxidschichten, wie z. B. das Gate-Oxid,
implantiert werden kann. Diese Eigenschaft lsst sich zur gezielten Einstellung der
MOSFET-Schwellspannung nutzen (Kanaldotierung). In modernen CMOS-Prozessen wird
meist zur Realisierung der Drain-, Source- und Wannengebiete zunchst eine Implantation
durchgefhrt, die eine relativ przise Dotierungskonzentration sicherstellt. Dann folgt ein
Diffusionsschritt, der einerseits das Ausheilen und andererseits eine grere definierte
Eindringtiefe xj bewirkt. Die Drain- und Source-Gebiete (n+ , p+ ) werden blicherweise
als Diffusionsgebiete bezeichnet, obwohl sowohl die Diffusion, als auch die Implantation
zur Anwendung kommt.
10.1.7 Abtragen von Schichten, tzen, Polieren
Es gibt diverse Verfahren, um gezielt Materialschichten auf dem Wafer abzulagern. Das
Aufbringen zustzlicher Schichten wird u. a. bentigt fr:
1. Metallisierung
2. Isolation und Passivierung
3. Epitaxie
4. Gate-Oxid (High-k-Dielektrika).
Die Schichterzeugung kann beispielsweise durch chemische Dampfabscheidung (CVD

(Chemical Vapor Deposition)) erfolgen. Findet die Abscheidung im Vakuum statt, be-
zeichnet man das Verfahren oft mit LPCVD (Low Pressure CVD) oder mit UHVCVD
(Ultrahigh Vacuum CVD).
Weitere Mglichkeiten sind das Aufdampfen, z. B. von Aluminium. Es entsteht eine
polykristalline Al-Schicht.
Beim Sputter-Verfahren werden Teilchen des zu beschichtenden Materials in einem
elektrischen Feld in Richtung Wafer beschleunigt und dort aufgebracht. Es knnen da-
mit z. B. gleichmige metallische Schichten mit recht genau zu kontrollierender Dicke
abgelagert werden.
Die Epitaxie (griechisch: obenauf, zugeordnet) ist ein CVD-Verfahren und wird zur
Aufbringung einer ganzflchigen einkristallinen Si-Schicht angewendet.
SiCl4 + 2H2 Si + 4HCl bei typisch 1200 C
SiCl4 : Siliziumtetrachlorid
HCl: Salzsure
Die Dotierung, die Schichtdicke xj und eventuell der spezifische Widerstand werden
whrend des Prozesses genau kontrolliert.
10.1.8 Polykristallines Silizium (Poly-Si)
Polykristallines Silizium wchst aus der Gasphase (vergleichbar mit der Epitaxie) auf
amorphe Bereiche (z. B. SiO2 ) des Si-Wafers.
4SiHCl3 + 2H2 3Si + 8HCl + SiCl4 bei typisch 1100 . . . 1200 C.
SiCl4 : Siliziumtetrachlorid
SiHCl3 : Trichlorsilan (Silan)
HCl: Salzsure
Poly-Si wird meist zustzlich n+ -dotiert und hat dann metallhnliches Verhalten, wobei
allerdings die typische Leitfhigkeit gegenber blich eingesetzten Metallen (Al, Cu) um
etwa 3 Grenordnungen kleiner ist. Mit Hilfe von Silizidschichten (Salicide (Self Aligned
Silicide), z. B. TaSi2 , MoSi2 , TiSi2 ) kann die Leitfhigkeit um etwa eine Grenordnung
erhht werden.
Einsatzbereiche:
1. MOS-Gate
2. Poly-Kapazitten
3. Poly-Widerstnde
4. Kurze Signalleitungen bei eingeschrnkter Leitfhigkeit (z. B. Poly-Si mit Salicide).
10.1.9 Metallisierung
Leiterbahnen Bei modernen Technologien werden mehrere Leitungshorizonte verwen-

det, die durch Isolationsschichten voneinander getrennt sind. Das klassische, recht einfach
handhabbare und im Herstellungsprozess gnstige Verdrahtungsmetall Aluminium (Al) ist
bei Deep-Submicron-Technologien durch Kupfer (Cu) abgelst worden. Bei High-Speed
Schaltungen nimmt die Signallaufzeit der Leitung einen meist nicht zu vernachlssigenden
Anteil an der gesamten Signalverzgerung der Schaltung ein. Hier ist die Kupfer-Leitung
aufgrund ihrer besseren Leitfhigkeit gegenber Aluminium im Vorteil. Deshalb wird
fr die Metallisierung bei modernen Prozesstechnologien heute fast ausschlielich Kup-
fer eingesetzt. Oft sind sechs oder mehr Metalllagen mglich. Dabei sind die einzelnen
Lagen (Layer) typischerweise fr die Versorgungsverdrahtung (niederohmig, hohe zu-
lssige Strombelastung) oder die Signalleitungsverdrahtung (niedrige lngenspezifische
Kapazitt, geringe kapazitive Kopplung zu Nachbarleitungen zur Reduzierung des Signal-
bersprechens) optimiert. Zur Reduzierung der spezifischen Kapazitten werden zur
Isolation immer hufiger sogenannte Low-k-Dielektrika (r < rSiO 2 ) verwendet.
Spezielle Metalllayer knnen auch fr die Implementierung von niederohmigen
Widerstnden zur Verfgung stehen.
Leitungskontaktierungen Auf hochdotierte Zonen (typ. n+ -Diffusionsgebiete) wird Me-

tall (Kontakt) aufgedampft oder aufgesputtert. Es entsteht ein Metallhalbleiterkontakt. Die
Raumladungszone im n+ -Gebiet ist jedoch aufgrund der hohen Dotierung so dnn, dass die
Elektronen durchtunneln knnen. Es entsteht ein ohmscher-Kontakt ohne Diodencha-
rakteristik, bzw. ein quasi sperrschichtfreier Metall-Halbleiter-Kontakt, dessen Verhalten
von der Stromrichtung unabhngig ist.
Bei hochwertigen Kontakten bringt man zwischen der n+ - und der Al-Schicht eine
Barriere-Schicht ein (Wolfram, Titan, . . . ), um eine Diffusion von Siliziums in Aluminium
zu verhindern (unerwnschte Spike-Bildung).
Der typische Kontaktwiderstand liegt zwischen 5 und 50 .
Schottkydiode Auf niedrigdotierte Zonen (n -Gebiete) wird Metall aufgebracht. Der

Metallhalbleiterkontakt bildet eine Schottky-Diode. Es bildet sich nur eine (positive)
Raumladungszone im n -Gebiet aus. Metall = Anode, n -Gebiet = Kathode. Nur
Majorittsladungstrger (Elektronen) tragen zum Stromfluss bei.
10.2 CMOS-Varianten
Bei einem Standard CMOS-Prozess (Bulk-CMOS-Technologie) bilden die n- und

p-dotierten Gebiete (Wannen- und Substrat-Gebiete) die Basis-, bzw. die Bulk-Zonen
der Transistoren, deren Isolation von den Sperrschichten (gesperrte Wannen/Substrat-,
bzw. Wannen/Wannen-pn-bergnge) sichergestellt werden mssen, was im folgenden
Bild nochmal verdeutlicht werden soll. Prinzipiell gilt: Alle pn-bergnge sind eindeutig
in Sperrrichtung zu polen, floatende Bulk-Gebiete sind nicht zulssig (Abb. 10.23).
Nachfolgend ist in den schematischen Prozess-Querschnitten nur eine vereinfachte Me-
tallisierung dargestellt, auerdem ist der bersichtlichkeit wegen meist auf unwesentliche,
nicht zum Verstndnis beitragende Details verzichtet worden.
Historisch gesehen ist der p-Wannen Prozess auf n-Substrat (Abb. 10.24) die lteste
CMOS-Prozessvariante. Er hat aktuell keine groe Bedeutung mehr.
Der n-Wannen Prozess ist ein typischer CMOS-Standardprozess (Abb. 10.25).
Heute wird meist der sehr hnliche Zwei-Wannen Prozess auf p-Substrat favorisiert
(Abb. 10.26). In die n-Wanne wird bekanntlich der P-Kanal Transistor (PMOS-FET) im-
plementiert, dessen Verhalten sich durch gezielte Dotierung der Wanne optimieren lsst. Bei
der Zwei-Wannen Technologie knnen beide Transistortypen getrennt optimiert werden.
Mit einer zustzlichen Graben-Isolation (Trench) lassen sich der Abstand zwischen
PMOS- und NMOS-Bereich verkleinern, die Spannungsfestigkeit erhhen, die Latchup-
Empfindlichkeit (Latchup-Effekt, siehe folgendes Kap.) deutlich reduzieren und die
Abb. 10.23 Bulk-CMOS-Technologie (n-Wannen CMOS Prozess mit STI)

10.2 CMOS-Varianten 585
Abb. 10.24 p-Wannen (n-Well) Querschnitt mit LOCOS (FOX)
Abb. 10.25 n-Wannen (n-Well) Querschnitt mit LOCOS (FOX)
Abb. 10.26 Zwei-Wannen Querschnitt mit LOCOS (FOX)
externe und interne Strbeeinflussung mindern, also allgemein die parasitren Effekte
der Sperrschicht-Isolation minimieren. Zur Realisierung eines kompakten Designs wird
bei Deep-Submicron-Technologien eine flache Trench-Isolation (Shallow Trench Isolation
(STI)) zur Trennung der Aktiv-Gebiete verwendet. Eine tiefe Grabenisolation wird vor al-
lem dann verwendet, wenn eine starke elektrische Trennung notwendig ist, um eine hohe
Strfestigkeit zu gewhrleisten, z. B. bei KFZ-Anwendungen (Abb. 10.27).
Abb. 10.27 Zwei Wannen

(Twin-Well) Querschnitt mit
Trenchisolation (tief)
Zur Isolation der Aktiv-Gebiete wird bei Submicron-Technologien (Lmin > 0,25 m)
anstelle von STI oft die gnstigere LOCOS-Technik (Local Oxidation of Silicon) zur
Realisierung des Feldoxids (FOX) verwendet. Die Feldgebiete mssen allerdings wegen
des Bird-Beak Phnomen grer gewhlt werden, was die Kompaktheit des Layouts
verschlechtert.
Der Bipolartransistor (lateraler BJT) im nachfolgend dargestellten BiCMOS Querschnitt
(Abb. 10.28) ist in einer CMOS kompatiblen Prozessfolge als Zwei-Wannen Standard
CMOS-Prozess mit einer zustzlichen vergrabenen n+ -Schicht realisiert und stellt kei-
nen optimalen BJT dar. Er dient hauptschlich der Treiberrealisierung. Optimierte BJTs
fr Analog- und HF-Anwendungen erhlt man durch Einbau zustzlicher Prozesslayer
(Epitaxie-, Vergrabene Schichten (Buried Layer)).
Man erkennt, dass aufgrund der Schichtwiderstnde: a) vom Basiskontakt bis zur
inneren Basis und b) vom Kollektorkontakt bis zum inneren Kollektor ein parasitrer
Basiswiderstand RB (= rbb ) und ein parasitrer Kollektorwiderstand RC wirksam wird. Der
parasitre Emitterwiderstand RE ist aufgrund der relativ direkten Kontaktierung sehr viel
kleiner. Typisch: RB , RC = 10 . . . 1 k, RE = 0,2 . . . 10 .
Abb. 10.28 BiCMOS (Twin-Well) Querschnitt mit Trenchisolation (STI)

Abb. 10.29 SOI (Silicon on Insulator) Querschnitt
Bislang bildeten bei der Bulk-CMOS-Prozesstechnologie die n- und p-dotierten Ge-

biete (Wannen- und Substrat-Gebiete) die Basis-, bzw. die Bulk-Zonen der Transistoren.
Die Vielzahl von pn-bergngen (Sperrschichten), die im Querschnitt wirksam sind,
knnen wesentliche parasitre Effekte ausbilden. Zum einen haben die Raumladungs-
zonen, die bis in den Kanalbereich der Transistoren reichen, negative Einflsse auf
das Strom-/Spannungsverhalten besonders bei Kurzkanaltransistoren, zum anderen bil-
den sie Sperrschichtkapazitten aus, die die Schaltungsdynamik negativ beeinflussen.
Die pnpn-Schichtenfolge zwischen PMOS- und NMOS-Source stellt einen parasitr-
en Thyristor dar, der zum Latchup-Effekt (siehe folgendes Kap.) fhren kann. Des
Weiteren treten ber die Sperrschichten unerwnschte Reststrme auf, die gerade bei
Deep-Submicron-Prozesstechnologien dominant werden knnen.
Bei der SOI-CMOS-Prozesstechnologie (Silicon on Insulator) sind die Transistoren
durch SiO2 isoliert. Es sind keine Bulk-Zonen und -Kontakte vorhanden, was ein kom-
pakteres Layout ermglicht. Auerdem sind die o. g. parasitren Effekte nicht vorhanden.
Nachteil ist der grere Herstellungsaufwand, der dem breiten Einsatz von SOI in der
aktuellen Massenproduktion noch entgegensteht (Abb. 10.29).
10.2.1 Latchup-Effekt
Der Latchup-Effekt stellt einen ungewnschten und damit parasitren Effekt dar. Ausgangs-
situation ist die p+ npn+ -Zonenfolge im CMOS-Bulk-Querschnitt, die einen parasitren
Thyristor (siehe 2-BJT-Modell) darstellt (Abb. 10.30).
Wird durch Streinkopplung ein hinreichend groer Basisstrom in den npn- oder pnp-
BJT injiziert, kann der parasitre Thyristor znden, was als Latchup bezeichnet wird.
Der parasitre Thyristor zndet, wenn sich eine Strom-Mitkopplung eingestellt hat und fr
die wirksame Stromverstrkung gilt: npn pnp > 1 (Abb. 10.31).
Abb. 10.30 Querschnitt eines Bulk-CMOS-Prozesses mit parasitrem Thyristor
Abb. 10.31 2-BJT-Modell des G2 RpW

UDD USS
parasitren Latchup-Thyristors p+ p n+ G2
UDD USS
n
RnW G1 G1
Die Folge ist in den meisten Fllen eine Zerstrung der Schaltung aufgrund des hohen
Stromflusses.
Je hochohmiger die Bulkwiderstnde (RnW , RpW ), umso hher ist die Zndempfindlich-
keit. Im Idealfall: RnW , RpW = 0 |U BE | = 0 wrde der Thyristor stets gesperrt bleiben,
der Latchup-Effekt wrde sich nicht ausbilden knnen.
Einige mgliche Ursachen, die zum Znden des Thyristors (Latchup) fhren knnen:
1. Strspannungsspitzen auf der Versorgungsspannung

2. Ungleichmige Betriebsspannungsversorgung
3. Steile Signal- Anstiegs-, Abfallflanken, Signalkopplungen, . . .
Manahmen zur Reduzierung der Latchup-Empfindlichkeit:
1. npn pnp < 1! Prozesstechnologie: Trenchisolation, Dotierungsprofile, Geometrie

(Transistorabstnde, Wannengeometrie, . . . ), . . .
2. RnW , RpW 0! Realisierung niederohmiger Bulkanschlsse Layout: hinreichend
viele (parallele) Wannenkontakte (Substratkontakte) vorsehen
3. SOI (Silicon on Insulator) keine pnpn-Zonenfolge kein Latchup
Abb. 10.32 Wirkelemente im CMOS-Bulk-Querschnitt (ohne Latchup-Thyristor)
Abb. 10.33 Diskretisiertes

CMOS-Bulk-Schaltungsmodell
(Ersatzschaltung)
10.2.2 Wirkelemente im CMOS-Querschnitt
In der Realitt sind alle physikalischen Phnomene, wie z. B. Ladungs-, Potential- und
Stromdichteverteilungen im Querschnitt rumlich verschmiert und lassen sich beispiels-
weise mit Device-Simulatoren, die blicherweise auf der Methode der Finiten Elemente
beruhen, berechnen. Die Effekte lassen sich aber zusammenfassen und durch diskrete Ele-
mente sehr anschaulich nachbilden. Zur Modellierung von elektronischen Schaltungen ist
das in den allermeisten Fllen hinreichend realistisch (Abb. 10.32).
Im nachfolgend dargestellten Bild ist das diskretisierte physikalische Modell eines
typischen CMOS-Bulk-Querschnitts dargestellt. Neben den zwei MOS-Transistoren als
planmige Elemente wirken eine Vielzahl von parasitren Elementen, insbesondere die
pn-bergnge, als Dioden modelliert und die Wannenwiderstnde RnW und RpW , die
den elektrischen Widerstand zwischen den Wannenkontakten (nW-Co, pW-Co) und den
Bulk-Zonen (B) nachbilden (RnW , RpW liegen typ. im Bereich: 10 . . . 1 k). Hinter
den Element-Symbolen sind jeweils die dynamischen Grosignalmodelle zu sehen. Der
Latchup-Thyristor, der zwischen den Source-Anschlssen der Transistoren anzuordnen
wre, ist weggelassen (Abb. 10.33).
Im planmigen Betrieb sind alle pn-bergnge gesperrt zu betreiben, dann reduzieren
sich die Dioden-Modelle in erster Ordnung auf ihre Sperrschichtkapazitten. Fr viele
Anwendungen sind auch die Wannenwiderstnde vernachlssigbar. Wannenkontakte (nW-
Co, pW-Co) und Bulk-Zonen (B) sind dann identisch. Es ergibt sich die nachfolgende
Abb. 10.34 Vereinfachtes

CMOS-Bulk-Modell fr den
planmigen Betrieb
vereinfachte Ersatzschaltung, die den typischen, planmigen CMOS-Betrieb nachbildet.

Alle Kondensatoren sind Sperrschichtkapazitten (Cj = Cj (Usperr ) mit Usperr 0 V, z. B.
CjSB,n = CjSB,n (USB,n ) mit USB,n 0 V) (Abb. 10.34).
10.2.3 CMOS-Standardprozess
Um konkrete quantitative Untersuchungen und Analysen durchfhren zu knnen, fhren

wir einen hypothetischen CMOS-Prozess ein, der in der Folge als CMOS-STD bezeichnet
wird. Die Prozess-Parameter von CMOS-STD knnen als durchaus realistisch angese-
hen werden. hnlichkeiten zu aktuell verwendeten Prozessen sind prinzipieller oder rein
zuflliger Art. Als Entwurfswerkzeug werden wir vorzugsweise MICROWINDTM ver-
wenden. Unser CMOS-Standardprozess wird durch das Technologie-File CMOS_STD.rul
beschrieben.
Eckdaten des Prozesses CMOS-STD 100 nm n-Wannen-CMOS-Prozess mit Trench-

Isolation (STI), LDD (Lightly Doped Drain), Lmin = 100 nm, (-Gridma)5 = Lmin /2 =
50 nm
NMOS-, PMOS-Transistoren
1. Low-Leakage: UDD = 1,2 V, Uth = 0,4 V, r, Gate = 3,9, tOX = 2 nm (tOXE = 2 nm)
(W /L)min = 200 nm/100 nm (= 4 /2 )
2. High-Speed: UDD = 1,2 V, Uth = 0,3 V, r, Gate = 3,9, tOX = 2 nm (tOXE = 2 nm)
(W /L)min = 200 nm/100 nm (= 4 /2 )
3. High-Voltage: UDD = 2,5 V, Uth = 0,7 V, r, Gate = 3,9, tOX = 3 nm (tOXE = 3 nm)
(W /L)min = 200 nm/200 nm (= 4 /4 )
Dielektrika
1. Gate-Oxid: r,Gate ( = r,SiO2 ) = 3,9, tOX = 2 nm

2. Inter-Metall-Dielektrikum (Low-k): r,IMD = 2,7
3. Sonstige Dielektrika: r,OX = r,SiO2 = 3,9
5
-Gridma = Layout-Basisraster, alle Geometrie-Mae sind Vielfache von .
10.3 Layout 591
Metallisierung 6 Metall-Layer (Kupfer): MET1, . . ., MET6, Wmin = 150 nm (= 3 )
Polysilizium Zwei Poly-Si-Lagen: POLY (Gate-, Widerstands-Layer), POLY2 (POLY-

POLY2-Kapazitten), Wmin = 100 nm (= 2 )
Kontakte, Vias, Stacked Vias Wmin Lmin = 100 nm 100 nm (= 2 2 )
Die grundlegenden Transistor-Parameter sind im Kap. 3 (Modelle von Halbleiterbau-

elementen) erlutert. Im spteren Kap. Modellerweiterungen werden wir noch speziell
auf Kurzkanal-Effekte eingehen, wie sie bei unserem CMOS-Standardprozess (Deep-
Submicron-Technologie) auftreten knnen.
10.3 Layout
Das Layout einer Schaltung entspricht dem mastblichen Grundriss der physikalisch rea-
lisierten Schaltung (Chipflche). Es besteht aus den einzelnen Ebenen, die die jeweiligen
Prozess-Layer darstellen. Die jeweiligen Layer sind das geometrische Abbild der Lithografie-
Masken, deshalb kann man sie auch als Maskenebenen verstehen. Jedes Bauelement ist
durch eine definierte Folge von oft rechteckigen Layern festgelegt. Die Gre und Anord-
nung (Min./Max. Geometrie, Abstand, berlappungen, . . . ) sind durch die Layout-, auch
geometrische Design-Regeln genannt, bestimmt. Sie sind fr den jeweiligen CMOS-Prozess
durch die Herstellungstechnologie festgelegt und werden im sogenannten Technologie-File
( .rul) abgelegt. Nachfolgend sind auszugsweise einige wichtige Layout- (Design-) Re-
geln unseres Standard Prozesses (CMOS-STD: 100 nm n-Wannen CMOS, 6 Metall-Layer)
dargestellt.
Im Layout-Plot werden aus Grnden der bersichtlichkeit oft nicht alle, sondern nur
die wesentlichen Ebenen dargestellt.
10.3.1 Layout-Regeln
Maangaben werden entweder in absoluten Gren (m, nm) oder in Relation zum
sogenannten -Gridma (typisch: = Lmin /2) angegeben. Bei einem Technologieber-
gang zu einer kleineren Strukturgre Lmin reduzieren sich im Idealfall die meisten Mae
proportional (lineare Prozess-Skalierung). Ein Layout, das im -Gridma entworfen ist,
lsst sich unter diesen Voraussetzungen leicht umskalieren. In der Praxis skaliert ein Pro-
zess jedoch meist nicht ideal linear, so dass die Portierung eines Layouts eine mehr oder
weniger aufwendige Nachbearbeitung erfordert. Nachfolgend sind schematisch anhand
unseres virtuellen Beispiel-Prozesses (CMOS-STD: 0,1 m n-Wannen CMOS, 6 Metall-
Layer, -Gridma = 50 nm) einige wichtige Layoutregeln aufgezeigt. Es sind jeweils die
Minimalgeometrie (min. Breite, Lnge, . . . ), die minimal erforderlichen Abstnde und ggf.
Abb. 10.35 Exemplarisches

Layout von Metall- und
Polysilizium-Layern
Abb. 10.36 Schnitt durch

die oben dargestellten Layer
die minimalen berlappungen im -Gridma angegeben. Die jeweiligen Regeln fr unse-

ren Standardprozess sind mit r bezeichnet und im Technologie-File: CMOS_STD.rul zu
finden.
Zum besseren Verstndnis wird zum jeweiligen Layout auch der entsprechende
Querschnitt dargestellt.
Die Dielektrika sind mit OX bezeichnet. In den Metallisierungsebenen ist ein Inter-
metalldielektrikum mit niedriger Permittivitt (speziell r = 2,7, Low-k) eingesetzt. Das
Gate-Oxid weist eine hohe Dielektrizittskonstante auf (speziell r = 6, High-k). Die
brigen Oxid-Schichten, einschlielich des Trench-Oxids, sind SiO2 ( r = 3,9).
Nachfolgend sind fr unseren CMOS-Standardprozess CMOS-STD exemplarisch die
wichtigsten Layout-Regeln dargestellt.
Metall- und Poly-Si-Strukturen Von den sechs mglichen Metallisierungs-Layern (MET1,

MET2, . . . , MET6) sind hier nur zwei exemplarisch dargestellt. Es stehen zwei Polysilizium-
Layer zur Verfgung (POLY und POLY2) (Abb. 10.35, 10.36).
10.3 Layout 593
Abb. 10.37 PMOS-, NMOS-FET-Layout mit Drain- und Source-Kontakten (CO)
Abb. 10.38 Schnitt durch PMOS- und NMOS-FET
Die Minimal-Geometrie bei den Metall-Layern ist jeweils 3 (r501, r701) und bei den
Poly-Si-Layern 2 (r301, r311). Die Minimal-Abstnde sind entsprechend 4 (r502) und
3 (r304). In Klammern stehen die entsprechenden Layout-Regeln.
PMOS-, NMOS-Transistoren Low-Leakage Minimaltransistoren: W /L = 4/2

PMOS-FET mit Gate- (POLY), Drain- und Source-Gebieten (p+ (DIFFP)) und
Kontakten (CO) (Abb. 10.37, 10.38).
NMOS-FET mit Gate- (POLY), Drain- und Source-Gebiete (n+ (DIFFN)) und
Kontakten (CO) (Abb. 10.37, 10.38).
Abb. 10.39 Kontakte und Vias, n-Wanne, n+ - und p+ -Gebiete
Abb. 10.40 Schnitt durch Kontakte und Vias, n-Wanne, n+ - und p+ -Gebiete
n-Wanne, n+ - und p+ -Gebiete, Kontakte und Vias (Abb. 10.39, 10.40)

Bemerkung: Eine berkreuzung von n+ -Layer (n-Diffusionsgebiet) mit dem Gate-
Layer (POLY) bildet einen NMOS-FET und eine berkreuzung von p+ -Layer (p-
Diffusionsgebiet) mit dem Gate-Layer (POLY) bildet einen PMOS-FET. Das berkreu-
zungsgebiet definiert den Kanal des FET (Selbstjustierung (Self Alignment)).
Die Layout-Regeln werden im Technologie-File spezifiziert, was nachfolgend auszugs-
weise am Beispiel des MICROWIND-Technologie-Files CMOS_STD.rul veranschaulicht
ist (Abb. 10.41).
10.4 Integrierte Widerstnde 595
Abb. 10.41 Auszug aus dem * Well

Technologie-File: r101 = 10 (well width)
r102 = 10 (well spacing)
CMOS_STD.rul *
* Diffusion
r201 = 4 (diffusion width)
r202 = 4 (diffusion spacing)
r203 = 6 (border of nwell on diffp)
r204 = 6 (nwell to next diffn)
r205 = 0 (diffn to diffp)
r206 = 6 (nwell to next diffp)
r207 = 2 (border of nwell on diffn)
r210 = 16 (Minimum diffusion surface lambda2)
*
* Poly
r301 = 2 (poly width)
...
r304 = 3 (poly spacing)
...
* Poly 2
r311 = 2 (poly2 width)
r312 = 3 (poly2 spacing)
...
* Contact
r401 = 2 (contact width)
r402 = 4 (contact spacing)
r403 = 1 (metal border for contact)
r404 = 1 (poly border for contact)
r405 = 1 (diff border for contact)
r406 = 2 (contact to gate)
r407 = 1 (poly2 border for contact)
*
* Metal
r501 = 3 (metal width)
r502 = 4 (metal spacing)
...
* Metal 2
r701 = 3 (metal 2 width)
r702 = 4 (metal 2 spacing)
10.4 Integrierte Widerstnde
10.4.1 Widerstnde, Elektrische Eigenschaften
Prinzipiell kann jede leitfhige Schicht als Widerstands-Layer benutzt werden. blicher-
weise knnen die n-, p-Diffusionszonen, n-, p-Wannen, das Polysilizium und Metall zur
Realisierung von Bahnwiderstnden benutzt werden, wobei die Wahl des Layers vom Wi-
derstandswert, der geforderten Toleranz und dem gewnschten Temperaturkoeffizienten
abhngt (Abb. 10.42).
Fr den Widerstand der dargestellten Schicht gilt allgemein:
L
R= (10.2)
tsh W
Abb. 10.42 Widerstand einer regulren homogenen Schicht
R = R 3 (= Rsh 3)
Abb. 10.43 Beispiele zur approximativen Berechnung nicht regulrer Layer
Mit dem spezifischen Widerstand der Schicht ([.] = m) und der Schichtdicke t sh
([.] = m), die blicherweise durch die Technologie festgelegt und damit fr den jeweiligen
Widerstands-Layer als konstant angenommen wird. Der regulre streifenfrmige Layer hat
die Lnge L und die Breite W , die im Rahmen der Layoutregeln frei gewhlt werden knnen.
Man definiert den fr die jeweilig verwendete Widerstandsschicht spezifischen Schicht-
widerstand (sheet resistance):

Rsh = (10.3)
tsh
Der Wert des Schichtwiderstands R lsst sich dann wie folgt ermitteln:
L
R = Rsh (10.4)
W
Ein quadratisch layouteter Widerstand (L = W ) hat gerade den Widerstandswert Rsh . Des-
halb wird der Schichtwiderstand oft auch als (quadratischer) Flchenwiderstand R2 (= Rsh )
in der Einheit /2 (Ohm per Square) bezeichnet. Die formale Einheit 2 (Quadrat, Square)
ist dimensionslos.
Der Widerstand R lsst sich somit auch als Reihenschaltung von n Quadraten
veranschaulichen: R = R2 n2 (= Rsh L/W ) (Abb. 10.43).
Der wirksame Widerstand fr streifenfrmige Strukturen ergibt sich aus dem Schicht-
widerstand Rsh (= R2 ) multipliziert mit der Anzahl der jeweiligen Quadrate lngs der
Stromrichtung. Bei unstetigen Verlufen (Ecken, Breitenvariation etc.) muss die Be-
stimmung ber feldtheoretische Berechnungen (Poisson-Gleichung etc.) fhren. Nhe-
rungsweise gelten fr elementare nicht regulre Layer-Strukturen die oben angegebenen
Formeln.
Bemerkung: Wird der Widerstand ber Kontakte angeschlossen, sind die wirksamen
Kontaktwiderstnde hinzu zurechnen: Rges = R + RCO .
10.4.2 Ausfhrungsvarianten, Widerstandstypen
Je nach Wahl des Layers sind folgende Realisierungen fr integrierte Widerstnde blich:
1. Poly-Widerstnde (poly resistor, thin film resistor)

2. Metall-Widerstnde (metal resistor), sehr niederohmig
3. Diffusionswiderstnde (Diffusionsgebiete) p- oder n-dotiert (diffused resistor)
4. Wannenwiderstnde (well resistor (n-, p-well)).
Diffusions- und Wannenwiderstnde nutzen jeweils ein n- oder p-dotiertes Gebiet als
Widerstandslayer und sind von der Umgebung durch eine Sperrschicht (gesperrter
pn-bergang, Raumladungszone) elektrisch isoliert. Die Weite der Raumladungszone be-
einflusst direkt die wirksame Schichtdicke des Layers und damit den Schichtwiderstand
Rsh . Da die Weite der Raumladungszone von der entsprechenden Sperrspannung USperr
(> 0 V) abhngt, ist der Widerstand spannungsabhngig. Die Temperaturabhngigkeit
(NTC) verringert sich mit der Dotierungskonzentration.
Poly- als auch Diffusionswiderstnde sind mit oder ohne Salicide herstellbar. Ohne
Salicide (Self aligned silicide) erreicht man einen Schichtwiderstand Rsh , der rund eine
Grenordnung hher ist. Die Salidation wird mit der Unsalicide-Maske ausgeblendet,
wenn der Widerstand ohne Salicide realisiert werden soll.
Sowohl Metall- als auch Poly-Widerstnde sind vollstndig durch ein sie umgebendes
Dielektrikum (OX) elektrisch isoliert. Dadurch sind sie spannungsunabhngig und weisen
einen nur sehr kleinen Temperaturkoeffizienten auf.
Die Polysiliziumschicht mit Salicide weist einen typischen Schichtwiderstand von
weniger als 10 , ohne Salicide von weniger als 100 auf (Abb. 10.44).
Speziell fr den dargestellten Poly-Widerstand (CMOS-STD: R ohne Salicide: Rsh =
50 ) ergibt sich folgender Nominalwert:
2,4 m
Rnom = 50 = 1,2 k
0,1 m
Die parasitre Kapazitt C ist beim Poly- (Metall-) Widerstand geringer als bei den brigen
Widerstandstypen und auerdem spannungsunabhngig.
Abb. 10.44 Poly-Widerstand ohne Salicide: Layout, Querschnitt und Ersatzschaltung
Abb. 10.45 Poly-Widerstand mit Anschlssen (MET1): Mander-Layout, 3D Darstellung
Die klassische Realisierungsform eines linearen Widerstandes ist der Poly-Widerstand

fr typische Widerstandswerte, die kleiner als ca. 10 k sind. Bei greren Wider-
standswerten wird die Layoutflche meist unakzeptabel gro und man tendiert zum
Diffusionswiderstand.
Das manderfrmige Layout (Abb. 10.45) stellt in vielen Fllen eine flchenopti-
male Lsung dar. Speziell fr den oben dargestellten Poly-Widerstand (CMOS-STD:
Tab. 10.1 Typ. Kenndaten verschiedener Widerstandstypen

Typ Schichtwiderstand Rsh / Absolute Matching Spannungs Tempera-
Toleranz Toleranz Koeffizient tur
nom /% matched /% VCR (%/V) Koeffizient
TCR/(%/ C)
Mit Salicide Ohne Salicide
(Un-salicide)
Poly 2 . . . 10 (5) 20 . . . 100 10 1 0 + 0,02. . .
(50) + 0,2
(+ 0,1)
Metall 0,02 . . . 0,08 (0,06) 10 1 0 + 103
. . . 102
(+ 0,01)
Al 0,09 bei tsh = 0,3 m
Cu 0,06 bei tsh = 0,3 m
p+ /n+ - 5 . . . 50 (20) 50 . . . 500 20 2 + 0,02. . . + 0,1 + 0,05. . .
Diffusion (200) (+ 0,06) + 0,3
(+ 0,15)
n-/p- 100 . . . 4 k (120) 30 3 + 2. . . + 5 + 0,5. . .
Well (+ 3) + 1,2 (0,8)
R mit Salicide: Rsh = 5 ) ergibt sich:
2,5 m
Rnom = 50 = 125
0,1 m
10.4.3 Zusammenfassung
Nachfolgend sind die typischen Widerstands-Kenndaten zusammengefasst (CMOS-STD):

Unter absoluter Toleranz versteht man die maximal mgliche Abweichung nom vom
Nominalwert (R = Rnom nom ).
Matched-Bauelemente unterliegen den ideal gleichen physikalischen, geometrischen
und thermischen Bedingungen. Zwei nominal identische Widerstnde R1 und R2 (R1,nom =
R2,nom ) sind matched, wenn sie das gleiche Layout haben, am gleichen Ort platziert sind
und der gleichen Temperatureinwirkung unterliegen. Im folgenden Kapitel wird auf diese
wichtige Design-Eigenschaft noch nher eingegangen. Die Matching-Toleranz matched
(Toleranzverhltnis, relative Toleranz) ist folglich die maximal mgliche Abweichung zwi-
schen R1 und R2 , d. h. der tatschliche Widerstandswert von R2 lsst sich in Abhngigkeit
von R1 wie folgt angeben: R2,tats. = R1,tats. matched (Tab. 10.1).
Tab. 10.2 Typische

Kontaktwiderstnde Kontaktwiderstand Einzelkontakt Min./ Typ./ Max./
(2 2)
Metall n+ /p+ Aktivgebiet 4 10 30
Metall-Poly 4 10 30
Metall1 (n) Metall2 (n + 1) 0,5 2 4
(VIA)
Mit dem Temperaturkoeffizienten TCR in %:

1 R
TCR/% = 100 (10.5)
Rnom T
und dem Spannungskoeffizienten VCR in %:
1 R
VCR/% = 100 (10.6)
Rnom U
gilt:

TCR/% VCR/%
R(T, U )
= Rnom 1+ T + U (10.7)
100 100
Rnom ist der Nominalwert des Widerstands bei 27 C (= Tnom ) und bei der nominalen
Sperrschichtspannung 0 V.
T = T Tnom ( 0 oder < 0) und U = U (= USperr ) (stets 0)
Fr T und USperr knnen in guter Nherung jeweils die Mittelwerte verwendet werden.
10.4.4 Kontaktwiderstnde
Die Kontaktwiderstnde, die als bergangswiderstand vom Kontakt zum planmigen

Bahnwiderstand auftreten mssen bei der Schaltungsdimensionierung unter Umstnden
bercksichtigt werden. Typische Werte sind der Tabelle zu entnehmen (Tab. 10.2).
10.5 Entwurfszentrierung, Toleranzverhalten, Matching
10.5.1 Entwurfszentrierung
Das spezifizierte Verhalten einer Schaltung, das nachfolgend Entwurfsziel Q genannt

wird, wird blicherweise von einer Vielzahl von Designparametern Pi beeinflusst: Q =
Q(P1 , . . . , P n ). Als Designparameter versteht man alle n signifikanten Einflussgren
10.5 Entwurfszentrierung, Toleranzverhalten, Matching 601
einer Schaltung, beispielsweise die Bauelementparameter, die aufgrund der Prozess-

Schwankungen toleranzbehaftet sind und die Temperatureinwirkung.
Idealerweise sollte das Entwurfsziel Q nicht oder nur minimal von Schwankungen der
Entwurfsparameter Pi abhngen. Man spricht dann von einem optimal entwurfszentrier-
ten Design.
Die Gte der Entwurfszentrierung (Design Centering) lsst sich mit Hilfe der Empfind-
lichkeiten Si , die als nderung von Q in Relation zur Parametervariation von Pi definiert
sind, angeben:

Q Q
Si = = (10.8)
Pi nom Pi nom
oder in relativer Darstellung, d. h. bezogen auf die Nominalwerte:

Q/Qnom Si

Si,rel = = (10.9)
Pi /Pi,nom nom Qnom /Pi,nom nom
Sind die Betrge aller Empfindlichkeiten |Si | minimal, dann reagiert die Schaltung un-
empfindlich gegenber Parameterschwankungen. Es liegt ein zentrierter Entwurf, der gut
reproduzierbar ist und damit eine hohe Ausbeute bei der Herstellung sicherstellt, vor. Die
Entwurfszentrierung ist in der Regel von der Wahl der Schaltungsstruktur abhngig. Da es
meist viele Schaltungsvarianten gibt, die die gleiche Aufgabe, d. h. das gleiche Entwurfsziel
realisieren, liefert erst eine Empfindlichkeits-Analyse die Gte der Entwurfszentrierung.
Auf Basis der Empfindlichkeiten lsst sich auch eine Toleranz-Analyse durchfhren,
die die Toleranz (maximale absolute Abweichung) des Entwurfsziels und damit das
ungnstigste Schaltungsverhalten (worst case, wc) liefert:

Qwc ( = Qmax ) = Si i,nom (10.10)
i
mit den symmetrischen absoluten Toleranzen i, nom der Schaltungs-Parameter

Pi , i = 1 . . . n.
In der meist benutzten relativen, bzw. prozentualen Form dargestellt:

Qwc
Qwc,rel = = Si,rel i,nom , bzw.
Qnom Pi,nom
i

Qwc /% = Si,rel i,nom /% (10.11)
i
Die prozentualen Gren sind bekanntlich folgendermaen definiert:

i,nom
i,nom /% = 100,
Pi,nom
Qwc
Qwc /% = 100 (10.12)
Qnom
10.5.2 Toleranzverhalten, Matching
Aufgrund der Ungenauigkeiten des Herstellungsprozesses wird jede hergestellte Charge,

jeder Wafer der Charge und jede Komponente (Bauelement) auf dem Wafer eine eigene
relativ groe Varianz aufweisen. Integrierte Bauelemente haben somit eine entsprechend
groe absolute Parametertoleranz nom /%, die typischerweise deutlich grer als 10 %
sein kann.
Wir betrachten nun ein Bauelement i mit dem Parameter Pi , welches auf einem Chip
(Die) im Punkt (xi , yi ) implementiert ist. Pi wird von seinem Nominalwert Pi, nom im
Rahmen der Toleranz abweichen, wobei die Abweichung i, nom ortsabhngig sein wird:
Pi (xi , yi ) = Pi,nom + i,nom (xi , yi ) (10.13)
Zwei nominal gleiche Bauelemente 1 und 2 (Pnom , nom ), die lokal im Abstand x, y eng
benachbart angeordnet sind (gepaarte Bauelemente), werden sich bezglich ihrer Parame-
terwerte nur relativ wenig unterscheiden. Die Abweichung, die als Matching-Abweichung
(relative Abweichung) matched bezeichnet wird, ist betragsmig viel kleiner als die jeweili-
ge absolute Parameter-Abweichung |1,nom |, bzw. |2,nom |. Das gilt dann auch entsprechend
fr die Matching-Toleranz matched /%, die typischerweise kleiner als 1 % sein kann:
matched = P1 (x1 , y1 ) P2 (x2 , y2 ) = nom (x1 , y1 ) nom (x2 , y2 )

|matched | 1,nom , 2,nom und matched /% nom /% (10.14)
Zusammenfassung Man bezeichnet zwei Bauelemente des gleichen Typs als ideal mat-
ched6 (bereinstimmend (angepasst) bezglich ihres Toleranzverhaltens) oder als ideal
gepaart, wenn sie den ideal gleichen physikalischen, geometrischen und thermischen
Bedingungen unterliegen.
Ihre Parameter variieren dann nur maximal mit der Matching-Toleranz (Toleranz-
verhltnis, relative Toleranz) matched die sehr viel kleiner als die absolute Toleranz
ist.
Zwei eng benachbarte Komponenten, die noch dazu eine gleiche Orientierung und
Gre (Layout-Flche) aufweisen, erfllen die Matching-Bedingungen meist bereits recht
gut, da sie praktisch den gleichen Fertigungs-Bedingungen und -Abweichungen bezglich
Dotierung, Salicidation, Schichtdicke, tzen, Lithografie etc. unterliegen.
Aufgrund der lokalen Nhe ist auch die Temperatureinwirkung auf beide Komponenten
nahe ideal gleich.
Entwurfszentrierung und Matching sind zwei Manahmen, um das Worst-Case-
Verhalten zu optimieren.
Anhand eines einfachen Beispiels sollen die Zusammenhnge veranschaulicht wer-
den: Als Schaltungsstruktur betrachten wir einen invertierenden OPV-Verstrker: R1 im
Eingangspfad, R2 in der Rckkopplung
6
Gebruchlich sind auch die Begriffe matchend, bzw. matchende Bauelemente.
Entwurfsziel Q: Spannungsverstrkung VU = R2 /R1

3 signifikante Design-Parameter (n = 3): R1 , R2 (matched) und T (der Temperaturein-
fluss sei auf alle Bauelemente gleich)
Design-Randbedingungen: Poly-Widerstnde (TCR1 = TCR2 = TCR, VCR = 0)
$ % $ % $ %
(nom /%) (matched /%) (TCR/%)
R2,nom 1 + (100)
1+ (100)
1+ (100)
T
VU (R1 , R2 , T) = $ % $ %
(nom /%) (TCR/%)
R1,nom 1 + (100)
1+ (100)
T

R2,nom matched /%
VU (R1 , R2 , T) = 1 (10.15)
R1,nom 100
Man erkennt, dass die Spannungsverstrkung unabhngig von T ist. Die Matching-Toleranz
bestimmt die Gesamt-Toleranz. Die Schaltung ist optimal entwurfszentriert.
Fr den Entwurf von Komponenten, die in einem weiten Temperaturbereich einge-
setzt werden sollen und die mglichst unempfindlich gegenber Prozessschwankungen
sein mssen, ist eine detaillierte Toleranz-Analyse sehr wichtig.
10.5.3 Common-Centroid-Layout
Da zwei matched Bauelemente nicht ideal am gleichen Ort, sondern nur eng benachbart
platziert werden knnen, stellen wir ein Layout Verfahren vor, dass weitgehend ideales
Matching gewhrleistet.
Wir betrachten auf einem Chip ein rtlich eng begrenztes Gebiet, in dem die mat-
ched Bauelemente platziert werden. Man spricht auch von geometrischer Lokalitt. In
diesem Fall kann man davon ausgehen, dass die Prozessparameter (Dotierung, Lithografie,
tzung, . . .) und folglich auch die entsprechend beeinflussten Entwurfs-, bzw. Bauele-
mentparameter Pi einen jeweils rtlich konstanten Gradienten (grad(Pi (x, y) = konst.)
aufweisen. Die Designparameter Pi = Pi (x, y) sind damit durch ein lineares Skalarfeld
darstellbar.
Im folgenden Bild ist die Situation exemplarisch fr einen Poly-Widerstand RPoly darge-
stellt. Der Widerstandswert von RPoly (= Pi (x, y) = R (x, y)) habe im Punkt (x0 , y0 ) = (3, 3)
den Nominalwert Rnom (= R (3, 3) = 100 ) und variiert im Bereich von 82 . . . 118
( nom /% = 18).
Unter den genannten Voraussetzungen kann man den Wert eines beliebigen Parameters
Pi im Punkt (x, y) um das Zentrum (x0 , y0 ) des lokalen Gebiets folgendermaen angeben:

x x0
Pi (x, y) = Pi (x0 , y0 ) + grad(Pi (x0 , y0 ))
T
(10.16)
y y0

Pi /x
mit grad(Pi (x, y)) = = Pi (= konst) (10.17)
Pi /y
Abb. 10.46 Konstanter Gradient grad (R) fr Pi (x, y) in einem begrenzten (x, y)- Gebiet, hier
speziell fr den Widerstandswert von Rpoly = R(x, y) = Pi (x, y)

Rx /x = 12/6 2
fur Pi = R ist grad(R(x, y)) = = = R (= konst) (10.18)
Ry /y = 24/6 4
Wir layouten nun zwei matched Widerstnde R1 und R2 auf Basis der RPoly -Struktur
(R0 in Bild mit dem Widerstandswert R(x, y) (Abb. 10.46)), die uns als Einheitsstruk-
tur dient. Dazu werden m1 und m2 gleiche RPoly -Strukturen jeweils als Reihenschaltung
zusammengesetzt:

m1
m2
R1 = R(x1,j , y1,j ), R2 = R(x2,l , y2,l )
j=1 l=1
Beide Layouts werden so konstruiert, dass sie den gleichen Flchenschwerpunkt (xs , ys )
haben:
m2
,
m1
,
x1,j x2,l
xs 1 j=1 1
= m1 = l=1
ys m1 , m2 , m2
y1,j y2,l
j=1 l=1

,
m1
,
m2
(x1,j xs ) (x2,l xs )
j=1 l=1 = 0
, = , (10.19)
m1 m2
0
(y1,j ys ) (y2,l ys )
j=1 l=1
dann gilt fr die Widerstandswerte (Parameterwerte):

m2
x2,l xs
R2 = (R(xs , ys ) + grad(R(xs , ys )))
T
= m2 R(xs , ys )
y2,l ys
l=1

m1
x xs
R1 = (R(xs , ys ) + grad(R(xs , ys )))T 1,j = m1 R(xs , ys ) (10.20)
y1,j ys
j=1
R1 und R2 sind jetzt ideal matched.
Das Prinzip lsst sich folgendermaen verallgemeinern: Zwei oder mehr Bauelemente, die
von den gleichen Designparametern Pi abhngen, d. h. auf den gleichen Grundstrukturen
basieren, sind ideal matched ( matched /% = 0), wenn ihr Layout-Flchenschwerpunkt
jeweils gleich ist (Common-Centroid-Layout). Die ideal rtlich matched Bauelemente
verhalten sich dann so, als wren sie beide am gleichen Ort (xs , y s ) platziert.
Da in der Realitt unser rtliches Abweichungsmodell (lineares Skalarfeld) nur in guter
Nherung gilt (je kleiner das (x, y)-Gebiet, umso realistischer ist der konstante Gra-
dient) und zustzliche, zumindest geringe zufllige Prozessschwankungen auftreten, ist
matched /% nicht = 0, allerdings sehr klein.
Zusammenfassend gilt fr die tatschlichen Parameter P1 , P2 von zwei (oder mehr)
Bauelementen, die ein Common-Centroid-Layout aufweisen und aus Vielfachen (m1 , m2 )
einer regulren Einheitsstruktur (P0 (x, y)) bestehen:
P1 = m1 P0 (xs , ys ), P2 = m2 (P0 (xs , ys ) matched /%

P2 m2
= matched /% (10.21)
P1 m1
Im ungnstigsten Fall (worst case):
P1,2,wc = P1,2,nom nom /% = m1,2 (P0,nom nom /%)
R1 besteht aus m1 = 4 und R2 aus m2 = 2 Poly-Widerstnden RPoly (Abb. 10.47) mit den
jeweiligen Widerstandswerten:

x x
R(x, y) = R(0,0) + (grad(R(x, y)))T = 82 + (2 4) = 82 + 2x + 4y
y y
daraus ergeben sich:

4
R1 = R(x1,j , y1,j ) = R(1,3) + R(3,3) + R(4,3) + R(6,3)
j=1
= 96 + 100 + 102 + 106 = 404

2
R2 = R(x2,l , y2,l ) = R(2,3) + R(5,3) = 98 + 104 = 202
l=1
Abb. 10.47 Common-Centroid-Layout von 2 Widerstnden (R1 , R2 ) basierend auf RPOLY
R1 , R2 sind ideal matched, da R1 /R2 = m1 /m2 = 4/2.

Andererseits gilt mit (xs , ys ) = (3,5, 3) (Common-Centroid):
R1 = 4 R(xs , ys ) = 4 R(3,5, 3) = 4 101 = 404

R2 = 2 R(xs , ys ) = 2 101 = 202
10.5.4 Layout-Strukturen
Einheitsstrukturen (Basislayouts) mit symmetrischer Geometrie (R0 im nach stehenden

Bild) lassen sich sehr flexibel zu greren Strukturen (R1 mit R1,nom = 3 R0,nom ) zusam-
mensetzen. Die wirksamen spezifischen parasitren Effekte (Rand-, Flchenkapazitten,
Kontaktwiderstnde, . . .) verhalten sich jeweils gleichartig (Abb. 10.48).
Mit Schutzringen (Schutzgittern) (Abb. 10.49) knnen elektrische Streinkopplungen
reduziert werden. Das p+ -Schutzgitter, das mit Bulk und ber B-CO mit den begrenzenden
U SS -MET1-Schienen verbunden ist, wirkt hnlich wie ein Schirm-Kfig (siehe Schnittbilder
AA und BB) (Abb. 10.50, 10.51).
10.5.5 Design-Empfehlungen
Entwurfsregeln und Empfehlungen fr ein gutes Toleranzverhalten und fr einen ro-

bust strsicheren Betrieb, die nicht auf integrierte Widerstnde beschrnkt sind, sondern
Abb. 10.48 Layout von R1 basierend auf der symmetrischen Einheitsstruktur R0
Abb. 10.49 Poly-Widerstand

R1 mit p+ -Schutzgitter
Abb. 10.50 Schnitt AA,

Poly-Widerstand mit
p+ -Schutzgitter
sinngem fr alle integrierten Bauelemente und Schaltkreise gelten, lassen sich wie folgt
zusammenfassen:
1. Die absolute Toleranz integrierter Komponenten ist typischerweise sehr hoch. Eine
niedrige absolute Bauelement-Toleranz erfordert einen sehr hohen Aufwand.
Abb. 10.51 Schnitt BB,

seitliche Schirmung mit MET1,
B-CO, p+ und Bulk
2. Eine niedrige relative Toleranz (Matching-Toleranz) kann erreicht werden, wenn die
folgenden Matching-Regeln beachtet werden:
a. Gleiche Temperatureinwirkung T auf die einzelnen Komponenten.
b. Gleiche rtliche Verhltnisse (geometrische Lokalitt). Eng benachbarte Platzie-
rung, gleiche Orientierung und gleiche Nachbarstrukturen, damit sie den gleichen
Prozessbedingungen unterliegen, wie z. B. Dotierung, Lithografie (Maskenversatz),
. . . Am Waferrand sind die absoluten und relativen Prozessabweichungen tendenziell
am grten.
c. Gleichartige Layout-Strukturen (Einheitsstrukturen, Regularitt) verwenden. Bei
Vervielfltigung von Einheitsstrukturen sind die layoutabhngigen Toleranzen, die
auf Flchen- und Randeffekten beruhen, gleich. Ansonsten mglichst Geometrien
mit gleichen Flchen/Rand-Verhltnis whlen.
d. Groe Strukturen verwenden. Die absoluten geometrischen Abweichungen skalie-
ren sich auf die Geometriegre.
e. Mglichst gleiche elektrische Bedingungen einstellen, z. B. gleiche Sperrspannung
USperr bei spannungsabhngigen Komponenten.
f. Common-Centroid-Geometrie verwenden
3. Gegebenenfalls einen Schutzring (guard ring) gegen elektrische Streinkopplungen
vorsehen.
10.6 Kapazitten
In einem typischen CMOS-Bulk-Querschnitt treten eine Vielzahl von wirksamen Ka-

pazitten auf (Abb. 10.52), die meist parasitr wirken. Grundstzlich ist zwischen
spannungsabhngigen (Sperrschichtkapazitten) und spannungsunabhngigen Kapa-
zitten (Oxid als Dielektrikum, typ. Poly- und Metall-Kapazitten) zu unterscheiden. Die
Parameterwerte sind im Technologie-File abgelegt.
10.6 Kapazitten 609
Abb. 10.52 Kapazitten im CMOS Querschnitt
Fr planmige Anwendungen, also zur Realisierung von Kondensatoren, werden

vorzugsweise spannungsunabhngige Kapazitten verwendet.
Die Darstellung beschrnkt sich auf zwei Metallisierungs-Ebenen. Sie lsst sich jedoch
sinngem auf beliebig viele Metall-Lagen erweitern. Die Kapazittswerte werden prinzipi-
ell aus einem Flchen- (Area) und einem Randanteil (Side Wall) gebildet. Der Flchenanteil
wird vom elektrischen Feld, welches senkrecht zwischen den flchenartigen Elektroden
wirkt (vgl. Plattenkondensator), verursacht. Er stellt meist den dominanten Anteil dar.
Streufelder an den Strukturrndern verursachen den Randanteil. Je nach Querschnitt und
Geometrie knnen die Randanteile gegenber den Flchenanteilen mehr oder weniger
dominant sein. Bei dicken schmalen Leitern sind die Randanteile meist nicht zu ver-
nachlssigen, whrend bei breiten relativ dnnen Strukturen die Flchenanteile dominant
sind.
Als Bezeichnungen fr die Breite und Lnge der Strukturen wird wie blich W und L
verwendet.
Spannungsunabhngige Kapazitten Es gilt das folgende Berechnungsprinzip (Flchen-

+ Randanteil):
C = CA W L + CSW

P (10.22)
Mit dem Umfang P (Perimeter, Randlnge) einer rechteckigen Kapazitt:
P = 2 (W + L) (10.23)
Die Parameter werden meist durch eine Feldsimulation ermittelt und dann mit geeigneten
Teststrukturen messtechnisch berprft und ggf. angepasst.
Nachfolgend sind einige durchaus realistische Nherungsformeln angegeben, die gut als
Grundlage fr eine Schaltungsdimensionierung und -optimierung dienen knnen und die
oft auch bei der Layoutextraktion verwendet werden.
Fr den flchenspezifischen Kapazittsanteil (aF/m2 ) gilt:
OX r,OX 0 r,OX 8,854 aF/m

CA = = (10.24)
tOX tOX tOX /m
Fr den randspezifischen Kapazittsanteil7 (aF/m) gilt approximativ:

CSW OX 1,12 = r,OX 0 1,12 = r,OX 10 aF/m (10.25)
In einem CMOS-Bulk-Querschnitt lassen sich 3 Varianten unterscheiden:
1. Vertikal wirkende Kapazitten zwischen Layer und Body (Bulk, Aktivgebiete). Hier sind
die Flchen- und Randparameter signifikant, was typisch bei Kapazittsbelgen von
Leitungsstrukturen gegen Masse ist.
2. Vertikal wirkende Koppel-Kapazitten zwischen zwei unterschiedlichen Layern (MET1-
MET2, . . . ). Hier sind typischerweise die Flcheneffekte dominant, die Randparameter
werden meist nicht spezifiziert; typisch bei planmigen Kapazitten (integrierte
Kondensatoren).
3. Horizontal wirkende Kapazitten (laterale Koppelkapazitten): Zwischen zwei benach-
barten Layern einer Ebene wird eine kapazitive Kopplung (kapazitives bersprechen)
wirksam. Diese laterale Kopplung kann durch eine Koppelkapazitt (CXX ) modelliert
werden. In erster Linie betrifft das Leiterbahnen (METX -METX Strukturen). Ausge-
hend von der Sakurai-Formel8 fr Koppelkapazitten von Streifenleitern knnen wir
speziell fr die typischen Verhltnisse von integrierten Leiterstrukturen die einfache,
aber fr Abschtzungen durchaus brauchbare Nherung (laterale Flchenkapazitt)
angeben:
xtk,X (= Crosstalk Perm.)

CXX = tsh,X (= Schichtdicke) L(= Lange) (10.26)
dXX (= Abstand)
Mit der schichtspezifischen bersprechkapazitt (Crosstalk-Kapazitt) Cxtk, XX :
Cxtk,XX = xtk,X tsh,X (10.27)
7
Basiert auf einer Abschtzung der Randkapazitt nach N. v.d. Meijs and J.T. Fokkema, VLSI Circuit
Reconstruction from Mask Topology, IEEE Integration, 1984.
8
T. Sakurai and T. Kamaru, Simple Formulas for Two- and Three-Dimensional Capacitanceset, IEEE
Trans. Electron Devices, Feb. 1983.
10.6 Kapazitten 611
lsst sich die laterale Koppelkapazitt wie folgt schreiben:
L(= Lange)
CXX = Cxtk,XX (10.28)
dXX (= Abstand)
Beispiel
Zwei MET1-Leiter (m1) der Schichtdicke tsh = 0,3 m sind im Abstand d = 0,5 m ber
eine Lnge L = 10 m parallel gefhrt. Das Intermetall-Dielektrikum (IMD1) hat eine
effektive Permittivitt r, OX = 2,7 (OX = 2, 7 8, 854 aF/m = 23,9 aF/m). Dann
ergibt sich:
Cxtk, m1m1 = OX tsh = 23,9 aF/m 0,3 m = 7,2 aF und fr die wirksame Koppel-
kapazitt:
L 10 m
Cm1m1 = Cxtk,m1m1 = 7,2 aF = 144 aF
d 0,5 m
Spannungsabhngige Kapazitten Es gilt wiederum das folgende Berechnungsprinzip

(Flchen- + Randanteil):
Cj (U ) = Cj (U ) W L + CjSW

(U ) Pj (10.29)
Mit dem Umfang Pj (Perimeter, Randlnge) einer rechteckigen Sperrschicht:
Pj = 2 (W + L) (10.30)
Bei abrupten pn-bergngen mit U = USperr gilt in hinreichender Nherung fr die

spezifischen Sperrschichtkapazitten:
Cj0
Cj0SW
Cj (U ) =
CjSW (U ) = (10.31)
1 + USperr /D 1 + USperr /D
C j , C j0 sind flchenspezifisch (F/m2 )

CjSW , Cj0SW sind lngenspezifisch (F/m)
D Diffusionsspannung (typ. 0,6 V . . . 0,8 V).
In Tab. 10.3 sind die typ. Kap.-Parameter aufgelistet.
10.6.1 POLY-POLY Kondensator
Wenn in der Prozesstechnologie zwei Poly-Layer (POLY, POLY2) zur Verfgung stehen,
dann ist der POLY-POLY Kondensator eine der blichen Realisierungsvarianten fr lineare
Kapazitten. Aufgrund des typ. relativ kleinen Schichtabstandes zwischen POLY und POLY2
Tab. 10.3 Kapazittsparameter des 0,1 m CMOS-STD Prozesses

Kapazittstyp Parameter Typ. Wert (CMOS-STD)
Gate-Kanal (MOS-Kapazitt) COX 17,250 aF/m2
1. Body-Kapazitten
MET1-Bulk (Wanne/Substrat) C m1b 30 aF/m2
MET1-Bulk-Rand C m1bSW 39 aF/m
MET2-Bulk C m2b 18 aF/m2
MET2-Bulk-Rand C m2bSW 38 aF/m
MET1-Diffusion C m1d 44 aF/m2
MET1-Diffusion-Rand C m1dSW 39 aF/m
MET2-Diffusion C m2d 23 aF/m2
MET2-Diffusion-Rand C m2dSW 38 aF/m
POLY-Bulk C pb 86 aF/m2
POLY-Bulk-Rand C pbSW 30 aF/m
POLY2-Bulk C pb 52 aF/m2
POLY2-Bulk-Rand C pbSW 27 aF/m
2. Vertikale Koppel-Kapazitten (CSW
= 0)
MET1-POLY C m1p 60 aF/m2
MET1-POLY2 C m1p2 70 aF/m2
MET1-MET2 C m1m2 90 aF/m2
MET2-POLY C m2p 30 aF/m2
MET2-POLY2 C m2p2 33 aF/mm2
POLY2-POLY C p2p 4000 aF/m2
3. Laterale Koppel-Kapazitten
MET1-MET1-Koppelkapazitt Cxtk, m1m1 7 aF m/m
MET2-MET2-Koppelkapazitt Cxtk, m2m2 7 aF m/m
Sperrschicht-Kapazitten
n-Diffusion Cj0N 350 aF/m2
n-Diffusion-Rand Cj0NSW 100 aF/m
p-Diffusion Cj0P 300 aF/m2
p-Diffusion-Rand Cj0PSW 100 aF/m
n-/p-Wanne (Substrat) Cj0npWell 250 aF/m2
n-/p-Wanne-Rand Cj0npWellSW 100 aF/m2
ist die spezifische Flchenkapazitt C p2p recht hoch. Es lassen sich dadurch relativ groe
Kapazittswerte flchenoptimal realisieren (Abb. 10.53, 10.54).
Zur besseren bersichtlichkeit wird das Intermetall-Dielektrikum IMD (OX) nicht
dargestellt. Das gilt auch fr die folgenden 3D Darstellungen.
10.6 Kapazitten 613
Fr den nebenstehenden
POLY-POLY-Kondensator
C12 ergibt sich mit:
Cp2p = 4000 aF/m2,
Cp2pSW 0 :
C12 =
410-15 aF/m25m5m
= 0.1pF
Abb. 10.53 POLY-POLY Kondensator C12 , Layout und Querschnitt
Abb. 10.54 POLY-POLY Kondensator C12 , 3D Ansicht (ohne OX (IMD))
10.6.2 Multi Metall Kondensator
Der Metall-Metall, bzw. der Multi Metall Kondensator ist die Standard Realisierungs-
form fr lineare Kapazitten, ist allerdings nicht so flchenminimal wie der POLY-POLY
Kondensator (Abb. 10.55, 10.56).
Fr den nebenstehenden
Multi Metall Kondensa-
tor C12 mit drei Dielek-
trizittslagen ergibt sich:
Cm1m2 = Cm2m3 =
Cm3m4 = 90 aF/m2,
CSW 0
C12 = 3 90 (1010) aF
= 27 fF
Abb. 10.55 Multi Metall Kondensator C12 , Layout und Querschnitt
Abb. 10.56 Multi Metall Kondensator C12 , 3D Ansicht (ohne OX (IMD))

10.7 Integrierte Induktivitten 615
Tab. 10.4 Kondensator Kenndaten

Flchen- Rand- typ. typ. Temp.-
Typ spezifische spezifische Absolute Matching Koeff.
Kapazitt Kapazitt Toleranz Toleranz TCC/
CA / CSW / % / C
aF/m 2 fF/m /% /% (typ.)
(typ.) (typ.)
Poly- 1000 0 10 0.1 +0.003
Poly 6000 +0.005
(4000) (+0.004)
Metall- 20 150 0 10 0.1 +0.003
Metall (90) +0.005
(+0.004)
In Tab. 10.4 sind die wichtigsten Kenndaten zusammengefasst (typ. 0,1 m CMOS-STD).
Mit dem Temperaturkoeffizienten TCC in %:
1 C
TCC/% = 100 (10.32)
Cnom T
gilt fr den Wert des Kondensators:

TCC/%
C(T)
= Cnom 1+ T (10.33)
100
Matching Reproduzierbarkeit von Kondensatoren Es gelten sinngem die gleichen

Prinzipien wie beim Matching von Widerstnden:
1. Common Centroid-Anordnung
2. Zusammenbau aus einer Vielzahl von regulren Kondensator-Basiszellen
3. Guard Ring gegen elektrische Strungen.
10.7 Integrierte Induktivitten
Bei den blichen Bauelement- und Komponenten-Abmessungen in integrierten Schaltun-

gen (Sub-m-Bereich) treten parasitre Induktivitten typischerweise im Sub-nH-Bereich
auf, so dass das induktive Schaltungsverhalten gegenber dem kapazitiven und resistiven
Verhalten blicherweise nicht signifikant ist, zumindest bis weit in den GHz-Bereich (bis
ca. 5 GHz).
Die Herstellung planmiger Induktivitten9 erfordert eine relativ groe Layoutflche

(lange spiralfrmige Leiterstrukturen), wobei nur relativ kleine Induktivittswerte sinn-
voll realisiert werden knnen (typ. < 50 nH). Deshalb werden in integrierten Schaltungen
blicherweise nur dann planmige Induktivitten verwendet, wenn es aus schaltungs-
technischer Sicht als unbedingt erforderlich angesehen wird. Typische Anwendungen sind
LC-Oszillatoren im GHz Bereich.
10.8 Integrierte Leitungen
10.8.1 Allgemeines Leitungsmodell
Grundstzlich gilt auch fr integrierte Leitungen das aus der Leitungstheorie bekannte
Modell der allgemeinen verlustbehafteten Leitung, das man sich anschaulich aus einer sehr
groen Anzahl kleiner Leitungssegmente der Lnge x zusammengesetzt denken kann. In
Abb. 10.57 ist die diskrete Ersatzschaltung eines einzelnen Leitungssegments dargestellt,
dessen Eigenschaft durch die lngenspezifischen Parameter R , G , L und C , die man auch
als Widerstands-, Ableit-, Induktivitts- und Kapazittsbelag bezeichnet, charakterisiert
wird. Wenn man die Segmentlnge x infinitesimal klein werden lsst (x (= x) 0),
erhlt man das verteilte (kontinuierliche) Leitungsmodell (Wellenmodell), das durch die
orts- und zeitabhngigen partiellen Differentialgleichungen, die als Wellengleichungen
bezeichnet werden, beschrieben wird.
Im allgemeinen Leitungsmodell werden die ohmschen Verluste einer Leitung durch R
und die dielektrischen und die durch Leckstrme verursachten Verluste durch G modelliert.
Wobei in typischen Anwendungen die dielektrischen gegenber den ohmschen Verlusten
vernachlssigbar klein sind.
Abb. 10.57 Allgemeines Modell eines Leitungssegments der Lnge x mit Spannungs- und
Stromwellen am Ort x, zum Zeitpunkt t
9
Th. H. Lee, The Design of CMOS Radio-Frequency Integrated Circuits, Cambridge University Press,
2004.
10.8 Integrierte Leitungen 617
Ohne explizit auf die Herleitung des Wellenmodells einzugehen, fassen wir die
wichtigsten Ergebnisse zusammen:
Die Signal- oder Wellenausbreitungsgeschwindigkeit vph, auch Phasengeschwindig-
keit genannt, ergibt sich mit den Parametern des Leitungsmodells zu 1/(L C )0,5 . Sie
entspricht quasi dem Verhltnis Weg (Leitungslnge)/Laufzeit = l/t D .
Andererseits wei man aus der Feld- und Wellentheorie, dass sich die Wellengeschwin-
digkeit aus der Lichtgeschwindigkeit c0 (= 3 108 m/s) dividiert durch das geometrische
Mittel der relativen Permeabilitt r und effektiven Permittivitt r,eff des Dielektrikums
angeben lsst:
l 1 co
vph = = = (10.34)
tD
L C r r,eff
Ist r,eff , r und C bekannt, lsst sich L direkt angeben:

r r,eff
L = (10.35)
C co 2
Die Laufzeit tD ergibt sich dann wie folgt:

l r r,eff l
tD =
= L C l = (10.36)
vph co
Bei Betrachtungen im Frequenzbereich ist die Wellenlnge ein wichtiger Parameter der
Signalausbreitung:
vph 1 co
= = = (10.37)
f
f L C f r r,eff
10.8.2 Modell der integrierten Leitung
Eine integrierte Leitung verhlt sich wie eine verlustbehaftete, vollstndig im Dielektrikum
gefhrte Streifen- (embedded Microstrip-) Leitung, wobei typischerweise R signifikant ist.
G ist dagegen vernachlssigbar und wird in den nachfolgenden Ausfhrungen vernachls-
sigt (G = 0). R wird signifikant vom DC-Schichtwiderstand Rsh (= /tsh ) des Leitungs-
layers Ltg bestimmt: R = Rsh, Ltg /W. Zustzlich kann insbesondere bei hohen Frequenzen
der Skineffekt signifikant werden, was zu einer Vergrerung des Leitungsbelages R fhrt.
Der Skineffekt, der die Abnahme der Stromdichte (Stromverdrngung) zum Leiterin-
neren aufgrund von induzierten Wirbelstrmen beschreibt, ist durch die quivalente
Leitschichtdicke (Skintiefe skin ) charakterisiert10 .

skin = speziell fr Cu bei f = 10 GHz ist skin = 0,7 m (10.38)
f r 0
10
Cu = 1, 7 102 m, r = 1, 0 = 1, 256 106 V s/(A m).
Der Stromfluss wird hauptschlich innerhalb der Leitschicht skin stattfinden, sodass sich
ein quivalenter Skin-Schichtwiderstand Rsh,skin approximativ wie folgt angeben lsst:

Rsh,skin = (10.39)
skin
Der Skineffekt wird nur bei Leitungsdicken tsh > skin mageblich. Somit ergibt sich
folgender wirksamer Schichtwiderstand Rsh,Ltg und Leitungsbelag R :
!
Rsh,Ltg
Rsh,Ltg = Max Rsh,skin , Rsh = und damit R = (10.40)
tsh W
Bei CMOS-Technologien, die Cu-Leitungslayer verwenden, spielt der Skineffekt meist keine
Rolle, was aber im Einzelfall nachzuprfen ist.
Die Leitungslnge l und die Breite W sind identisch mit den entsprechenden Layout
Geometrien L und W.
Die Permeabilitt r lsst sich in sehr guter Nherung mit 1 abschtzen. Die effektive Per-
mittivitt r,eff hngt vom Dielektrikum und von der Geometrie (tsh , W, Abstand von der
Masse-Ebene (Bulk) etc.) ab. Ist die Leitung vollstndig vom Inter-Metall-Dielektrikum
(IMD, z. B. SiO2 ) umschlossen, sind die Felder hauptschlich im Dielektrikum loka-
lisiert und man kann als effektive Permittivitt nherungsweise die des Dielektrikums
(r,eff r,eff ,IMD (= r,SiO2 )) annehmen.
Der Kapazittsbelag C ergibt sich mit der bereits vorgestellten Beziehung fr integrierte
Kapazitten (C = C A W L + C SW P, wobei P = 2 (W + L) = 2 L) wie folgt:
C = CA W + CSW

2 (10.41)
Der Induktivittsbelag L lsst sich dann indirekt mit der o. a. Beziehung ermitteln (hier
spez. mit SiO2 als IMD: r,eff r,SiO2 = 3,9, r = 1 und c0 = 3 108 m/s):
r r,eff 1 3,9
L = = (10.42)
C c0 2
(CA W + CSW 2) (3 108 m/s)
2
Das allgemeine Leitungsmodell werden wir nun fr den Fall einer typischen integrierten
Leitung spezialisieren, wobei wir bei den nachfolgenden Abschtzungen von ungnstigen
Randbedingungen ausgehen. Die Lnge l (= L) einer integrierten Leitung liegt typischer-
weise im Sub-mm-Bereich, wobei L = 1 mm bereits als geometrisch sehr lang einzuschtzen
ist. Des Weiteren wollen wir von einer Signalbertragung mit sehr hoher Dynamik ausgehen
und wirksame Systemfrequenzen bis ca. 10 GHz betrachten.
Mit den folgenden betriebsmigen und technologischen Randbedingungen: l (= L)
1 mm, f 10 GHz, Dielektrikum SiO2 : r = 1, r,eff 3,9, c0 = 3 108 m/s (Lichtgeschwin-
Abb. 10.58 Allgemeines

konzentriertes Modell der
integrierten Leitung (Lnge l
(= L))
digkeit) erhalten wir die folgenden Werte fr die Ausbreitungsgeschwindigkeit vph , die
Wellenlnge und die Signallaufzeit tD :
co 3 108 m/s
vph = = 0,15 mm/ps
r r,eff 1 3,9
vph 0,15 mm/ps
= = 15 mm
f 10 GHz
l 1 mm
tD = = 6,7 ps
vph 15 mm/ps
l 1 mm 1
daraus folgt : < (10.43)
15 mm 10
Bei einer Leitungslnge deutlich kleiner als die Wellenlnge ( 1/10) spricht man in der
Leitungstheorie von einer kurzen Leitung, die durch ein finites RLind C-Leitungsmodell
(G = 0) (siehe nachfolgendes Bild) mit bereits zwei Leitungssegmenten (x = l/2) sehr
realistisch modellierbar ist. Wir setzen die zwei Leitungssegmente symmetrisch zusammen
und erhalten das konzentrierte Modell einer integrierten Leitung, das fr praktisch alle
technisch relevanten Flle als ausreichend realistisch angesehen werden kann (Abb. 10.58).
10.8.3 Beispiel einer typischen Signalleitung
Wir betrachten eine typische Cu-Signalleitung (CMOS-STD, Metall-Layer MET1) der

Breite W = 1 m und der Lnge l (= L) = 1 mm fr Systemfrequenzen f 10 GHz
(Abb. 10.59).
Mit den Prozessparametern: Wirksame Leitungsdicke tsh = 0,3 m (< skin,Cu (f = 10

GHz) 0,7 m)
Schichtwiderstand: Rsh, Ltg = Rsh = 0,06 (= /tsh = 1, 7 102 m/0,3 m)
Kapazittsparameter: C A = C m1b = 30 aF/m2 , C SW = C m1bSW = 39 aF/m
Abb. 10.59 RLind C-Modell

der Leitung
ergeben sich die folgenden Leitungsparameter:

!
Rsh 0,06
Rsh,Ltg = Max , (= Rsh ) = Rsh und damit R = = = 60
skin tsh W 1 m mm

R = R l = 60 1 mm = 60
mm

aF aF aF fF pF
C = Cm1b W + Cm1bSW 2 = 30 2 1 m + 39 2 = 108 = =
m m m mm m
fF
C = C l = 108 1 mm = 108 fF
mm
r r,eff 1 3,9 pH
Mit L = 2 folgt : L = = 402
C c0 12
108 10 F/m (3 10 m/s)
8 2
mm
fF
Lind = L l = 402 1 mm = 402 pH (10.44)
mm
Die Zahlenwerte sind nicht nur speziell fr unser Beispiel relevant, sondern knnen sinn-
gem als Anhaltswerte fr typische integrierte Leitungsstrukturen angesehen werden. Da
fr die meisten technisch relevanten Systemfrequenzen, zumindest bis weit in den 10 GHz-
Bereich, der Widerstandsbelag R gegenber dem Reaktanzbelag dominant (R > | j L |)
bleibt, liegt eine stark gedmpfte Leitung vor, deren Verhalten sich unter Vernachlssigung
des Induktivittsbelags als RC-Modell nachbilden lsst. In vielen Fllen, insbesondere bei
digitalen Anwendungen, ist der wirksame Ausgangswiderstand R0 des Leitungstreibers
viel grer als R, dann lsst sich das RC-Modell auf ein einfaches C-Modell (R0 R)
reduzieren.
Zusammenfassend lsst sich feststellen, dass das R Lind C-Modell als das umfassende
und sehr realistische Modell fr alle Belange, sowohl analoge als auch digitale, angesehen
werden kann (Abb. 10.59).
Da die integrierte Signalleitung typischerweise stark gedmpft ist, liefert bereits das
RC-Modell eine sehr realistische Beschreibung und wird deshalb als Standard-Modell
verwendet. Ist die Signalquelle hochohmig gegenber dem Leitungswiderstand R, lsst
sich das Verhalten allein durch die Kapazitt der Leitung hinreichend genau beschreiben
(Abb. 10.60).
Abb. 10.60 RC-, C-Modell der Leitung mit Ansteuerung (U0 (t))
10.8.4 Leitungskopplung
Bei integrierten Leitungen berwiegt die kapazitive gegenber der induktiven Kopplung.
Eine hinreichend genaue Beschreibung des kapazitiven Kopplungsmechanismus ist durch
nachfolgendes Modell (Abb. 10.61) gegeben, wie es typischerweise bei einer Postlayout-
Extraktion und Simulation Verwendung findet.
Die Koppelkapazitt CXX wurde bereits im Kapitel Kapazitten eingefhrt. Mit Hilfe
der schichtspezifischen bersprechkapazitt (Crosstalk-Kapazitt) Cxtk,XX lsst sich be-
kanntlich die Koppelkapazitt allgemein wie folgt angeben:
l ( L (Leitungsl ange))
CXX = Cxtk,XX (10.45)
dXX (=Abstand)
Das Modell lsst sich einfach auf Bussysteme und unsymmetrische Flle erweitern. Das gilt
auch fr das entsprechende RC-Modell (L 0).
Abb. 10.61 Allgemeines

Modell von zwei miteinander
gekoppelten integrierten
Leitungen 11 und 22
(symmetrische MET1-
Doppelleitung) der Lnge l mit
dem Leitungsabstand dXX
Tab. 10.5 Typische Kenndaten integrierter Leitungen

Metall-Leitung- Kapazitts-Belag Widerstands- Induktivitts- Verzgerungszeit,
Modell (typ.) Belag (typ.) Belag (typ.) Laufzeit/Lnge
C fF/mm R /mm L pH/mm t PD /l, t D /l
ps/mm
Wellen-Modell 50 . . . 500 (100) 10 . . . 150 (60) 80 . . . 800 (400) tD /l: 6,7
tPD /l: 5
R Lind C-Modell tPD /l: 5
RC-Modell tPD /l: 5
Leitungskopplung Spezifische Koppelkapazitt (typ.)

Cxtk, XX aF m/m
MET-MET 2 . . . 12 (7)
10.9 Signal-bertragung, Elmore-Delay
Der Signalbertragung kommt bei elektronischen Systemen in der Regel eine ganz ent-
scheidende Bedeutung zu. Deshalb wollen wir uns diesem wichtigen Thema ein wenig
intensiver widmen. Die nachfolgenden Betrachtungen beziehen sich sowohl auf die
Signalbertragungseigenschaften von integrierten Leitungen, als auch auf allgemeine
bertragungssysteme und lassen sich insbesondere zur Charakterisierung der Dynamik
integrierter Komponenten sehr gut verwenden.
10.9.1 Konventionelle Denitionen
Es ist Konvention, die Signal-Verzgerungszeit tPD (propagation delay time) als Zeitdiffe-
renz zwischen dem Zeitpunkt, bei dem die positive (negative) Flanke des Ausgangssignals
50 % des Nominal-Zustands erreicht hat (tOUT,50 % ) und dem entsprechenden 50 % Punkt
des Eingangssignals (tIN,50 % ) zu definieren.
tPD = tOUT,50 % tIN,50 % (10.46)
Sollten die Verzgerungen der positiven (t PD,r ) und negativen Flanken (t PD,f ) unterschied-
lich sein, wird blicherweise der Mittelwert angegeben: t PD = (t PD,r + t PD,f )/2.
Die Anstiegszeit t r , bzw. Abfallzeit t f eines Signals wird konventionell als Zeitdifferenz
zwischen dem 90 %- und 10 %-, bzw. 10 %- und 90 %-Wert des Signals definiert.
Liegt der Ein- und Ausgangs-Signalverlauf vor, meist als Simulations- oder Mess-
Ergebnis, dann lsst sich tPD , tr und tf relativ einfach und eindeutig bestimmen (Abb. 10.62).
10.9 Signal-bertragung, Elmore-Delay 623
Abb. 10.62 Konventionelle Def. der Verzgerungs-, Anstiegs- und Abfallzeit(tPD , tr , tf )
Legt man die konventionellen Definitionen zugrunde, ist es im Allgemeinen meist

schwierig einfache geschlossene Formeln fr die Verzgerungsgren anzugeben. Zur Ab-
schtzung der Signalbertragungseigenschaften ist jedoch eine formelmige Beschreibung
in Abhngigkeit der Systemparameter sinnvoll und auch notwendig, um eine Schaltung
bezglich ihrer Dynamik beurteilen und approximativ im Sinne einer Startlsung
dimensionieren zu knnen.
10.9.2 Elmore-Delay
Zunchst wollen wir eine Abschtzung der Signalverzgerung angeben. Sie basiert
auf relativ grundlegenden systemtheoretischen Betrachtungen und ist als sogenanntes
Elmore-Delay TD bekannt11 . Fr gedmpfte bertragungssysteme, wie sie in integrier-
ten Schaltungen typisch sind, ist die qualitative wie quantitative bereinstimmung mit
unserer oben definierten konventionellen Verzgerungszeit recht gut. Ausgangspunkt ist
die Impulsverzgerung, wobei die zeitliche Differenz zwischen den Flchenschwerpunkten
(Center) der Impulsantwort und des Stimulus-Impulses als Elmore-Delay TD bezeichnet
wird (Abb. 10.63).
Als Eingangsimpuls wird definitionsgem ein -Impuls (Flchenschwerpunkt bei t = 0)
vereinbart. Das Delay TD ist dann die zeitliche Lage des Flchenschwerpunkts der Im-
pulsantwort h(t) (H(f) = Fouriertransformierte (h(t))). Zu dessen Bestimmung ist das
Flchenmoment (Moment 1. Grades der Impulsantwort-Flche) durch die Impulsfl-
che zu dividieren. Mit den Beziehungen der Fouriertransformation erhlt man direkt die
11
Nach W.C. Elmore, The Transient Response of Damped Linear Networks . . . , J. Appl. Phys., Jan.
1948.
Abb. 10.63 Impulsantwort

h(t) zur Definition der
Verzgerungs- (TD ) und
Anstiegszeit (Tr ) nach Elmore
grundlegende Formel der Verzgerungszeit nach Elmore:

+
t h(t) dt 1 d
TD = + = H(f ) (10.47)
j 2 H(0) df
h(t) dt f =0
Wobei die folgenden elementaren Beziehungen der Fouriertransformation verwendet

wurden:
+ +
j 2 f t
H(f ) = h(t) e dt; H(0) = h(t) dt

+ +
d2
H(f ) f =0 = j 2 t h(t) e j 2 f t dt = j 2 t h(t) dt
df f =0
(10.48)
Bei der Kaskadierung von 2 bertragungssystemen: H(f) = H1(f) H2(f) erhlt man als
Elmore-Delay:
1 d" #
TD = H1 (f ) H2 (f ) = TD1 + TD2 (10.49)
j 2 H1 (0) H2 (0) df f =0
Verallgemeinert auf eine Kaskadierung von n bertragungssystemen, ergibt sich die

wichtige Eigenschaft des Elmore-Delays:

n
TD = TD,i (10.50)
i=1
Die Gesamtverzgerung ist also die Summe aller Einzelverzgerungen.

Wir wollen den in der Praxis hufig auftretenden Spezialfall, die Kaskadierung von n
Systemen 1. Ordnung (PT1 -Glied i = 1 . . . n), die ein gedmpftes PTn -Verhalten ergeben,
nher untersuchen.
Mit dem Frequenzgang eines beliebigen i. PT1 -Gliedes:

1
Hi (f ) = (10.51)
1 + j 2 f i
wobei i die wirksame (entkoppelte) Zeitkonstante der i. Stufe darstellt, ergibt sich mit der
Gl. (10.47) direkt:

1 d
TDi = Hi (f ) =
j 2 Hi (0) df f =0

1 j 2 i
= = i (10.52)
2
j 2 1 (1 + j 2 f i ) f =0
Fr ein System 1. Ordnung ist das Elmore-Delay TD gleich der Zeitkonstanten . Fr das
PTn -System mit i (i = 1 . . . n) erhlt man dann direkt das Elmore-Delay:

n
TD = i (10.53)
i=1
Die Verzgerungszeit tPD nach der konventionellen Definition fr ein System 1. Ordnung
mit = i ergibt sich bekanntlich zu:
tPD
e i
= 0,5 tPD = i In 2 = 0,7 i (10.54)
Das Elmore Delay TD liefert somit fr den PT1 -Fall ein vergleichbares, leicht pessimisti-
scheres Ergebnis Gl. (10.52). Fr ein PTn -Glied lsst sich keine geschlossene Formel fr tPD
angeben.
Zur Beschreibung der Anstiegs-, Abfallzeiten nach Elmore Tr , Tf wollen wir der Ein-
fachheit halber von einem symmetrischen Signalverhalten ausgehen, also gleiche Anstiegs-
und Abfall-Flanken annehmen. Deshalb werden wir nachfolgend nur die Anstiegszeit Tr
betrachten. Ohne Einschrnkung der Allgemeingltigkeit lsst sich das Ergebnis natr-
lich sinngem auch auf den unsymmetrischen Fall bertragen und eine entsprechende
Abfallzeit Tf angeben.
Ohne explizit auf die detaillierte Herleitung einzugehen, wollen wir das Prinzip kurz
erlutern und plausibel machen. Aus der Systemtheorie sind folgende Zusammenhnge
bekannt: Je breitbandiger ein System, umso krzer ist die Anstiegszeit. Qualitativ quivalent
ist die Aussage: Je grer die Bandbreite, umso schmaler ist die Impulsantwort des Systems,
was oft auch als Unschrferelation der Systemtheorie bezeichnet wird. Die Breite der
Impulsantwort h(t) ist also ein Ma fr die Anstiegszeit tr .
Elmore hat nun als Anstiegszeit Tr den doppelten zentrischen Trgheitsradius der h(t)-
Flche definiert (siehe Abb. 10.63). Fr gedmpfte PTn -Verzgerungs-systeme hat sich das
als sehr realistisch erwiesen.
Das zentrische Flchentrgheitsmoment ist bekanntlich das Moment 2. Grades der h(t)-
Flche bezogen auf ihren Flchenschwerpunkt (= TD ). Den entsprechenden quadratischen
Trgheitsradius erhlt man durch Division durch die h(t)-Flche:
2 + 2
Tr t h(t) dt
= + (TD )2
2 h(t) dt

1 d2
2 H(f ) 2
2
(2) df f =0 1 d
= H(f ) (10.55)
H(0) j 2 H(0) df f =0
wobei folgende Beziehungen der Fouriertransformation verwendet wurden:

+ +
j 2 f t
H(f ) = h(t) e dt; H(0) = h(t) dt

d + +
H(f ) = (2 t)2 h(t) e j 2 f t dt = (2)2 t 2 h(t) dt
df 2
f =0 f =0
(10.56)
Gleichung (10.55) liefert direkt die Signalanstiegszeit nach Elmore:

2
4 d 2 1 d
Tr 2 = 2 H(f ) + H(f ) (10.57)
(2)2 H(0) df f =0 H(0) df f =0
Das lsst sich leicht auf eine Kaskadierung von 2 bertragungssystemen: H(f) =
H1 (f) H2 (f) erweitern und wird als Elmore-Anstiegs-/Abfallzeit bezeichnet:

Tr2 = Tr1
2
+ Tr2
2
, bzw. Tr = Tr1
2
+ Tr2
2
(10.58)
Verallgemeinert auf eine Kaskadierung von n bertragungssystemen, ergibt sich die

allgemeine Formulierung der Elmore-Anstiegs-/Abfallzeit:
0
1 n
n
1
Tr =
2
Tri , bzw. Tr = 2
2
Tri2 (10.59)
i=1 i=1
Wir wollen wiederum die Kaskadierung von n Systemen 1. Ordnung (PT1 -Glieder), die
ein gedmpftes PTn -Verhalten liefern, untersuchen. Mit Gl. (10.57) unter Verwendung von
Gl. (10.56) erhalten wir fr das i. PT1 -Glied:

2
4 d 2 1 d
Tri2 = 2 H(f ) + H(f )
(2)2 H(0) df f =0 H(0) df f =0

2 2
4 2 (j 2 i ) 1 j 2 i
= + = 4 (i )2
(2)2 1 (1 + j 2 f i )3 1
f =0
(1 + j 2 f i )2 f =0
Tri = 2 i (10.60)
Abb. 10.64 n-stufige

R C-Kette
Die Anstiegszeit fr ein System 1. Ordnung kann somit nach Elmore durch die 2- fache
Zeitkonstante abgeschtzt werden.
Fr das PTn -System erhlt man dann direkt:
0
1 n
1
Tr = 2 2 i2 (10.61)
i=1
Die Anstiegszeit tr fr ein System 1. Ordnung mit = i nach der konventionellen

Definition (90 % 10 %) ergibt sich bekanntlich zu:

0,9
tr = t(90 %) t(10 %) = In i = 2,2 i (10.62)
0,1
Die Elmore Anstiegszeit Tr = 2 i fr den PT1 -Fall ist geringfgig kleiner. Fr ein
beliebiges gedmpftes PTn -Glied lsst sich keine geschlossene Formel fr tr angeben.
Die 3dB-Bandbreite B (= fg,3dB = B3dB ) lsst sich fr gedmpfte PTn -Systeme mit Hilfe
der Anstiegszeit approximativ ermitteln. Fr typische Flle, die mittel bis stark gedmpft
sind, ist folgender Variationsbereich typisch: B = 2 (2 . . . 2, 2)/tr .
Wir werden fr die nachfolgenden Betrachtungen grundstzlich folgenden Zusammen-
hang benutzen:
2,2
B = B3dB = 2 (10.63)
tr
Betrachtet man ein PT1 -Glied, dann ist das bekanntlich der rechnerisch exakte Zusammen-
hang (PT1 : B = fg,3dB = 2/). Verwendet man fr tr die Elmore-Anstiegszeit Tr ergibt
sich im Allgemeinen ein geringfgiger Fehler; in unserem Beispiel (PT1 ) sind es 10 %.
Die in integrierten Schaltungen sehr oft anzutreffenden RC-Ketten-Strukturen wollen
wir unter dem Aspekt der Signalverzgerung etwas nher betrachten. Beginnen wir mit
einer regulren RC-Kette, bestehend aus n Gliedern (Abb. 10.64).
Die RC-Kette stellt eine Kaskadierung von n PT1 -Gliedern dar, die allerdings nicht ent-
koppelt sind, d. h. der Aufladevorgang des i. Kondensators Ci ist in erster Linie von den
vorangehenden Stufen abhngig, auerdem wird Ci von den nachfolgenden Stufen bela-
stet. Es ist offensichtlich, dass der 1. Kondensator schneller aufgeladen sein wird als der i.
Kondensator, dessen Aufladestrom ber die Reihenschaltung der Widerstnde R1 bis Ri
fhrt. Die reale bertragungsfunktion des kaskadierten n-fach RC-Spannungsteilers lsst
sich natrlich ohne sehr groen Aufwand angeben. Die formelmige Beschreibung ist
allerdings im Allgemeinen bei groen n so komplex, dass sich die Verzgerung nur mit
einem nicht unerheblichen Aufwand ermitteln lsst. Fr eine Abschtzung der Verzge-
rung wre das also viel zu aufwendig. Mit einer einfachen und trotzdem sehr effizienten
Nherung lsst sich die n-stufige RC-Kette aber als n-fach Kaskadierung von entkoppel-
ten PT1 -Gliedern nachbilden. Wir wollen voraussetzen, dass Ri + 1 Ri ist. Dann kann
nherungsweise die Wirkung der Folgestufen vernachlssigt werden und die wirksame
Zeitkonstante i der i. Stufe ergibt sich aus dem Produkt des i. Kondensators Ci und
der Summe aller im Signalpfad liegenden Widerstnde, d. h. die Widerstnde, die den
Aufladestrom von Ci fhren.
Bemerkung: Sollte der Fall: Ri + 1 < Ri vorliegen, lassen sich nherungsweise die i. und
(i + 1). Stufe zusammenfassen. Dazu setzen wir formal Ri + 1 = 0 und Ci, neu = Ci + Ci + 1 .
Fr die Verzgerung der i. Stufe lsst sich demnach schreiben:

i
TD,i = i
= Ci Rk (10.64)
k=1
Damit ergibt sich fr die Verzgerung nach Elmore einer n-stufigen RC-Kette:

n n
i
TD = TD,i = Ci Rk (10.65)
i=1 i=1 k=1
Fr den Spezialfall, dass alle Widerstnde und Kondensatoren gleich sind: Ri = R/n und
Ci = C/n gilt:

n i
R C n (n + 1)
TD = R C 1 1 = 2 (10.66)
i=1
n 2
k=1
Fr groe n (n (=
RC-Wellenmodell einer Leitung)):
RC
TD = (10.67)
2
Das gleiche Ergebnis liefert auch unser diskretes RC-Leitungsmodell. Das Vorgehen lsst
sich sinngem auf beliebig verzweigte RC-Ketten erweitern (Abb. 10.65):
Fr den Pfad 1 (Verzgerung von 0 nach 1) ergibt sich:

Pfad1

n
Pfad1
n
i
Pfad1
TD TD,i = CiPfad1
Rk (10.68)
i=1 i=1 k=0
Fr den Pfad 2 (Verzgerung von 0 nach 2) ergibt sich (Abb. 10.65):

m m
j
TD
Pfad2

Pfad2
TD,j = C jPfad2
R
Pfad2 (10.69)
k
j=1 j=1 k=0
Ein Zahlenbeispiel ist in Abb. 10.66 dargestellt.

10.10 Integrierte MOS-Feldeffekttransistoren 629
Abb. 10.65 Verzweigte RC-Kette
Abb. 10.66 Zahlenbeispiel: Verzweigte RC-Kette
10.10 Integrierte MOS-Feldeffekttransistoren
Die grundstzliche Funktionsweise, die wichtigsten Grundbegriffe und die prinzipielle

Struktur von MOS-Feldeffekttransistoren sind bereits im Kap. 3 anhand des Level 1-Modells
(Shichman-Hodges Modell) vorgestellt worden. Fr die approximative Berechnung wer-
den wir auf dieses relativ einfache Modell zurckgreifen und es nachfolgend nochmals
kurz vorstellen und dabei die Bezeichnungen so verwenden, wie sie in der Integrations-
technik blich sind. Dann werden wir kurz auf Modell-Erweiterungen eingegehen, wie
sie fr Submicron- und Deep-Submicron-Technologien fr eine realistische Modellierung
notwendig sind. Diese Erweiterungen sind im sehr aufwendigen BSIM Modell12 imple-
mentiert. Es erlaubt sehr realistische Simulationen und stellt heute im rechnergesttzten
IC-Entwurf den Industriestandard dar.
12
BSIM: Berkeley SImulation Model for MOSFET, EECS, University of California.
Abb. 10.67 Integrierte MOS-Transistoren, -Einteilung und Symbole. Anschlsse: Gate (G), Drain
(D), Source (S) und Bulk (Body (B), Substrat, Wanne)
Abb. 10.68 Schematischer Aufbau (Querschnitt) eines selbstsperrenden NMOS-FET (Enhance-

ment)
10.10.1 NMOS-FET Aufbau und Modell (DC)
Der NMOS-FET (N Channel Metall-Oxid-Semiconductor-, Isolierschicht-, Isolations-

Gate-FET (IGFET), Abb. 10.67) ist auf einem p-Substrat (p-Wanne) aufgebaut. Hoch-
dotierte n+ -Gebiete erlauben eine niederohmige Kontaktierung von Drain und Source.
Zwischen den Drain- und Source-Gebieten liegt der Kanal mit der Lnge L und der Breite
W. Das Gate ist vom Kanal durch eine dnne Oxid-Schicht (Gate-Oxid, z. B. SiO2 ) der
Dicke tOX isoliert (Abb. 10.68).
Abb. 10.69 Sperrbetrieb des

NMOS-FET (Enhancement)
Gate, Gate-Oxid (Dielektrikum) und Kanal bilden die sogenannte MOS-Kapazitt C OX .

Wie bei einem Plattenkondensator lsst sich die flchenspezifische MOS-Kapazitt C OX
direkt aus dem Verhltnis aus Permittivitt und Dicke des Dielektrikums angeben:
OX r,OX 0
COX = = , COX = COX W L (10.70)
tOX tOX
Sperr- (Unterschwell-, Subthreshold-) Betrieb Je hher das Gatepotenzial (VGate (=

UGS )), umso hher ist die Ladung der MOS-Kapazitt (QGate = + , QBulk = ). Bei
kleinem Gatepotenzial entsteht im p-dotierten Kanal keine nennenswerte Anzahl von frei-
en Ladungstrgern (n(x) 0). Der Transistor ist im Sperr- (Unterschwell-, Subthreshold-)
Betrieb ID 0. Fr die folgenden Betrachtungen wollen wir davon ausgehen, dass der
Source-Anschluss auf Bezugspotenzial 0 V liegt. Die Raumladungszone (RLZ) erstreckt
sich deutlich weiter in die niedriger dotierte p-Zone (Bulk) als in die hochdotierten n+
Drain-/Source-Anschlussgebiete (Abb. 10.69).
Linear- (Ohmscher-, Trioden-) Betrieb Freie Kanal-Elektronen in nennenswerter An-

zahl entstehen erst dann, wenn das Gatepotenzial UGS den definierten Schwellwert Uth,n
bersteigt (Schwell-, Einsatzspannung (threshold voltage) U th,n > 0 V beim Enhancement
NMOS-FET).
Der Kanal ist von schwacher zu starker Inversion gewechselt. Es hat sich eine Inver-
sionsschicht (Inversionskanal), bestehend aus freien Elektronen, an der Kanaloberflche
ausgebildet. Die freien Elektronen (n(x)) stammen aus dem p-Substrat (Minoritts-
ladungstrger) und werden durch die Feldstrke ECOX , die vom positiven Gatepotenzial
UGS verursacht wird und quer zum Kanal gerichtet ist, an die Kanaloberflche gesaugt.
Wird zustzlich eine elektrische Kanal-Feldstrke ( Ex (x) > 0!) in negativer Kanalrichtung
(von Drain nach Source) eingeprgt, dann fliet ein reiner Elektronenstrom von Source
nach Drain. Die technische Stromrichtung ist dem entsprechend umgekehrt von Drain
nach Source (ID > 0) orientiert. Der Strom Ix ist im Wesentlichen ein reiner Driftstrom,
der in erster Linie von der freien Ladung ( n(x)) und der Driftgeschwindigkeit |v| im Ka-
nal abhngt. Bei kleiner bis mittlerer Feldstrke Ex (< Ecrit (typ. 106 V/m)) lsst sich die
Driftgeschwindigkeit wie folgt angeben: |v| = n Ex (x). Die Elektronenbeweglichkeit n
Abb. 10.70 NMOS-FET

(Enhancement, Uth = 0,4 V) im
Linear-Betrieb
bezeichnet man deshalb auch als low field mobility. Das ist bei Lang-Kanal-Transistoren
(E |UDS |/L, typ. fr L > 3 m) der Fall und das werden wir im Folgenden zunchst
so annehmen. Das Transistorverhalten (Ix n n(x) Ex (x)) ist dann vergleichbar mit
dem eines Widerstandes, deshalb spricht man auch vom Ohmschen-, Linear- oder
Trioden-Betriebsbereich des MOS-FETs (Abb. 10.70).
Die Kanal-Feldstrke und der -Strom in x-Richtung, das -Potential und die -Hhe
jeweils an der Stelle x sind mit Ex (x), Ix , V (x) und tn (x) bezeichnet. Aufgrund der Kon-
tinuittsbedingung ist Ix unabhngig von x und gleich dem negativen Drainstrom ID .
Fr den Kanalstrom kann die bekannte Elektronen-Driftstrombeziehung angesetzt werden:
Ix = q n n A Ex , so dass speziell gilt:
Ix = ID = q n(x) n tn (x) W Ex (x)

dV (x)
= q n(x) n tn (x) W (10.71)
dx
bersteigt die Spannung UCOX (x) = UGS V (x), die ber der MOS-Kapazitt an der Stelle
x innerhalb einer Lnge von dx anliegt, die Schwellspannung Uth , wird eine freie Kanalla-
dung dQ(x) erzeugt, die prinzipiell wie bei einem Plattenkondensator angegeben werden
kann:

dQ(x) = COX (UCOX (x) Uth ) W dx q n(x) tn (x) W dx (10.72)
Setzt man diese Beziehung in die Kanalstromgleichung ein, ergibt sich die wichtige
Beziehung fr den Drainstrom:
dV (x)
ID = COX n W (UGS V (x) Uth ) (10.73)
dx
Nach Variablentrennung und Integration ber den Inversionskanal erhlt man:
x=L
V (x)=UDS

ID dx = COX n W (UGS V (x) Uth ) dV (x)
x=0 V (x)=0

UDS
ID L = COX n W UDS UGS Uth (10.74)
2
Abb. 10.71 NMOS-FET (Enhancement, Uth = 0,4 V) im Sttigungsbetrieb
und schlielich:

W UDS
ID = COX n UDS UGS Uth (10.75)
L 2
Sttigungs- (Abschnr-) Betrieb Erhht man UDS weiter, wird der Kanal zunchst am
drainseitigen Ende abgeschnrt (xp = L, Abb. 10.71), wenn die Gate-Drain-Spannung
gerade den Wert der Schwellspannung erreicht hat: UGD = Uth,n UDS = UDSsat =
UGS Uth,n . Allgemein gilt im Abschnrpunkt xp fr das Kanal-Potenzial: V (xp ) = UDSsat .
Da im abgeschnrten Bereich die Dichte der freien Kanal-Elektronen n sehr klein ist ( 0),
muss die Driftgeschwindigkeit v andererseits sehr gro werden ( max.), da die Kontinui-
ttsbedingung fr den Drainstrom gilt. Das heit, die freien Ladungstrger erreichen im
Abschnrpunkt ihre maximale Driftgeschwindigkeit und der Drainstrom erreicht damit
seinen Sttigungswert, der sich formal ergibt, wenn man in der Drainstromgleichung des
linearen Beriebes UDS durch UDSsat ersetzt:
Kn W
ID = IDsat (= ID,lin (UDS = UDSsat )) = (UGS Uth,n )2
2 L
mit Kn = COX

n : Leitfahigkeitsparameter (10.76)
Wird UDS weiter erhht (UDS > UGS Uth,n ), arbeitet der Transistor im Sttigungs-
Betrieb. Der Abschnrpunkt xp wandert ausgehend vom Drain nach links in Richtung
Source (xp = L LD ), wodurch die wirksame Kanallnge um LD verkrzt wird. Je grer
UDS umso grer wird LD (Abb. 10.71).
Der Drainstrom im Sttigungsbetrieb ergibt sich, indem man die Driftstrombeziehung
von x = 0 bis x = xp = L LD integriert. Er ist dem Sttigungswert IDsat sehr hnlich. Formal
wird L durch xp = L LD ersetzt:
Kn W K W
ID = (UGS Uth,n )2 n (UGS Uth,n )2 (1 + UDS ) (10.77)
2 L LD 2 L
Abb. 10.72 Schematischer Aufbau eines selbstleitenden NMOS-FET (Depletion)
Dieser Effekt wird Kanallngenmodulation genannt. Er wirkt sich umso strker aus,
je kleiner die Kanallnge L ist. In der Modellbeschreibung wird der Effekt linearisiert
und formal durch den Faktor (1 + UDS ) bercksichtigt. Typisch ist < 0,1 V1 . In
Nherungsberechnungen wird die Kanallngenmodulation oft vernachlssigt ( = 0).
Beim Depletion NMOS-FET (Abb. 10.72) wird das Kanalgebiet zustzlich n-dotiert,
so dass a priori ein leitfhiger Kanal (freie Kanalelektronen) vorhanden ist (selbstleitend).
Der Kanal kann durch Anlegen eines negativen Gatepotenzials abgeschnrt werden (freie
Elektronen 0). Die Schwellspannung ist somit negativ (U th 0 V). Ansonsten bleibt der
Wirkmechanismus der gleiche wie beim selbstsperrenden NMOS-FET (Abb. 10.68).
Konventionen Die Drain- und Source-Anschlsse sind erst durch die Potenzialverhltnis-
se, bzw. die Stromrichtung in der Schaltung festgelegt. Konventionsgem kann zwischen
Drain und Source nur ein positiver Strom I D flieen. Also wird dem Anschluss mit dem
hheren Potenzial der Drain und dem mit dem kleineren Potenzial die Source zuge-
ordnet. Fr die Stromrichtungen gilt die Konvention, dass alle Strme zum Transistor hin
positiv orientiert werden. Da das Gate isoliert ist, gilt aufgrund der Kontinuittsgleichung
fr die DC-Strme bei allen MOS-FETs zwangslufig, dass Drain- und Source-Strom
zueinander invers sind (ID = IS ).
Die vorgestellten Strom-/Spannungsbeziehungen stellen die Modellgleichungen des ein-
fachsten MOS-FET-Modells dar und gehen auf Shichman-Hodges zurck. In SPICE ist es
als Level 1-Modell (Tab. 10.6) implementiert. Aufgrund der Einfachheit ist es sehr gut
fr Dimensionierungsrechnungen (von Hand Rechnungen) geeignet. Das Modell ist
realistisch fr Kanallngen > 2 m. Kurzkanaleffekte, die bei Submicron-Technologien
(L < 1 m) immer dominanter werden, bleiben unbercksichtigt. Deshalb muss hier
mit Abweichungen von bis zu ca. 30 % gerechnet werden, was aber fr Dimensio-
nierungsrechnungen und als Startlsung fr einen rechnergesttzten Entwurf durchaus
akzeptabel ist. Fr genauere Analysen (Simulationen) wird das aktuelle BSIM Modell
(Berkeley Short channel IGFET Modell) benutzt, was auch Kurzkanaleffekte sehr genau
Tab. 10.6 Modell-Parameter

(NMOS-Modell Level 1) Modell-Parameter SPICE- Typ.
Parameter Zahlenwert
(CMOS-STD)
Leitfhigkeitsparameter: K n KP 490 A/V2
Schwellspannung: U th,n VTO + 0,4 V (1 V
(Depl.))
Kanallnge: L L 0,1 m
Kanalbreite: W W 0,2 m
Kanallngenmodulation: LAMBDA 0 . . . 0,1 (typ.
0,03) V1
nachbildet (siehe einschlgige Literatur). Die Modellgenerationen BSIM3 und BSIM4

sind gebruchlicher Industriestandard, wobei das BSiM4 Modell13 auch die aktuellsten
Deep-Submicron-Transistoren sehr realistisch nachbildet.
10.10.2 Zusammenfassung: NMOS-Modell Level 1
Subthreshold- (Sperr-) Bereich: UGS Uth,n

ID 0
Linear- (Trioden-, Ohmscher-) Bereich: UDS < UGS Uth,n

W
" # UDS
ID = Kn UDS UGS Uth,n
L 2
Sattigungs-Bereich: UDS UGS Uth,n
Kn W
ID = (UGS Uth,n )2 (1 + UDS )
2 L
mit Kn = COX

n : Leitfahigkeitsparameter (10.78)
10.10.3 PMOS-FET Aufbau und Modell (DC)
Das qualitative Wirkprinzip lsst sich aus dem des NMOS-FETs formal wie folgt ableiten:
1. Die n-dotierten Gebiete sind p-dotiert und umgekehrt; in den oben dargestellten
Bildern des NMOS-FETs ist p und n zu vertauschen
2. Ladung, Potenzial, Spannung und Strom sind gegenber der Situation des NMOS-FETs
invertiert
3. Der Kanalstrom ist ein Lcherstrom
13
BSIM4.6.5 MOSFET Model, Chenming Hu, et al., EECS, University of California, Berkeley.
Tab. 10.7 Modell-Parameter

(PMOS-Modell Level 1) Modell-Parameter SPICE- Typ. Zahlenwert
Parameter (CMOS-STD)
Leitfhigkeitsparameter: K p KP 200 A/V2
Schwellspannung: U th,p VTO 0,4 V (+ 0,8 V
(Depl.))
Kanallnge: L L 0,1 m
Kanalbreite: W W 0,2 m
Kanallngenmodulation: LAMBDA 0 . . . 0,1 (typ.
0,03) V1
Damit ergibt sich eine Funktionsbeschreibung, die der des NMOS-FETs sinngem voll-
stndig entspricht (Tab. 10.7). Der PMOS-FET ist auf einem n-Substrat aufgebaut.
Hochdotierte p+ -Gebiete erlauben eine niederohmige Kontaktierung von Drain und Sour-
ce. Zwischen den Drain- und Source-Gebieten liegt der Kanal mit der Lnge L und der
Breite W. Gate und Kanal bilden eine MOS-Kapazitt. Je negativer das Gatepotenzial (VGate
(= UGS )), umso hher ist die Ladung der MOS-Kapazitt (QGate = , QKanal = +).
Freie Lcher im Kanal entstehen, wenn das Gatepotenzial einen definierten negativen Wert
unterschreitet (Schwellspannung U th,p < 0 V beim Enhancement PMOS-FET). Die frei-
en Lcher stammen aus dem n-Substrat (Minorittsladungstrger) und werden durch die
negative Feldstrke ECOX , die vom negativen Gatepotenzial UGS verursacht wird und quer
zum Kanal gerichtet ist, an der Kanaloberflche erzeugt. Wird zustzlich eine elektrische
Kanal-Feldstrke (Ex (x) > 0!) in Kanalrichtung (von Source nach Drain) eingeprgt, dann
fliet ein reiner Lcherstrom von Source nach Drain (IS = ID > 0). Der Strom ist wie-
derum im Wesentlichen ein reiner Driftstrom, der in erster Linie von der elektrischen
Kanal-Feldstrke, der freien Kanalladung ( p(x)) und der Elektronenbeweglichkeit p im
Kanal abhngt ( p p(x) Ex (x)).
Beim Depletion PMOS-FET wird das Kanalgebiet zustzlich p-dotiert (Depletionge-
biet), so dass ein leitfhiger Kanal (freie Kanallcher) auch ohne Gatespannung vorhanden
ist. Der Kanal kann durch Anlegen eines positiven Gatepotenzials abgeschnrt werden
(freie Lcher 0). Die Schwellspannung ist somit positiv (Uth,p > 0 V). Ansonsten bleibt
der Wirkmechanismus der gleiche wie beim selbstsperrenden PMOS-FET.
Konventionen Auch hier gilt (vgl. NMOS): Die Drain- und Source-Anschlsse sind erst
durch die Potenzialverhltnisse, bzw. die Stromrichtung in der Schaltung festgelegt. Kon-
ventionsgem kann zwischen Source und Drain nur ein positiver Strom I S flieen. Also
wird dem Anschluss mit dem hheren Potenzial die Bezeichnung Source zugeordnet. Der
Anschluss mit dem kleineren Potenzial bildet die Drain-Klemme.
Formalismus Die PMOS-FET-Modellgleichungen lassen sich sehr leicht formal dadurch

erzeugen, dass man alle Spannungen und Strme gegenber denen des NMOS-FETs
invertiert:
10.11 Modellerweiterungen fr integrierte MOSFETs 637
NMOS PMOS
UGS USG (oder UGS )
UDS USD (oder UDS ) (10.79)
Uth,n Uth,p
ID IS (oder ID )
10.10.4 Zusammenfassung: PMOS-Modell Level 1
Subthreshold- (Sperr-) Bereich: USG Uth,p

IS 0
Linear- (Trioden-, Ohmscher-) Bereich: USD USG + Uth,p

W
" # USD
IS = K p USD USG + Uth,p
L 2
Sattigungs-Bereich: USD > USG + Uth,p
Kp W
IS = (USG + Uth,p )2 (1 + USD )
2 L
mit Kp = COX

p : Leitfahigkeitsparameter (10.80)
10.11 Modellerweiterungen fr integrierte MOSFETs
Wir wollen hier auf die wichtigsten Erweiterungen (Effekte 2. Ordnung) eingehen, die zum
Teil alle integrierten MOS-FETs, insbesondere aber Submicron- und Deep-Submicron-
Transistoren betreffen. Die gemachten Angaben und Formeln sollen in erster Linie
ein qualitatives Gefhl im Hinblick auf die Genauigkeitsgrenzen des Level 1-Modells
vermitteln. Die dargestellten Effekte sind im BSIM Modell sehr realistisch nachgebildet.
10.11.1 Body Effekt (Substratsteuereffekt)
Der Body Effekt, auch Substratsteuereffekt oder Bulk Effekt genannt, beschreibt den
Einfluss der Substrat-, bzw. Wannen- (= Bulk-) Source Spannung auf die freie Kanal-
ladung. Man beachte, dass das Bulk immer so vorgespannt sein muss, dass kein Strom
ber die Drain- und Source-Bulk pn-bergnge flieen kann. Beim NMOS-FET (Drain,
Source = n+ -dot.; Bulk = p+ -dot.) muss also U SB 0 V gelten. Beim PMOS-FET sind die
Potentialverhltnisse und Dotierungen umgekehrt (U BS 0 V).
Betrachten wir das Verhalten beim NMOS-FET (PMOS-FET analog), dann bewirkt
ein positives USB eine Raumladungszone unterhalb des Kanals, die der freien Kanal-
Ladungsdichte (n) entgegen wirkt. Bei sonst gleichen Randbedingungen wird der Drain-
strom ID kleiner, was sich durch eine Erhhung der Schwellspannung Uth,n = Uth, n (USB )
nachbilden lsst. Der Body Effekt ist bereits im Level 1-Modell implementiert.
Modellierung des Body Effektes:

NMOS: Uth,n = Uth,n (USB ) = Uth,n,0 + ( USB + 2F 2F )

PMOS: Uth,p = Uth,p (UBS ) = Uth,p,0 ( UBS + 2F 2F ) (10.81)
dem Oberflcheninversionspotential 2F ( 0,8 V), der Substrateffektkonstanten =

mit
2 q Si NB
C
(typ. 0,2 . . . V1/2 ) und den Null-Schwellspannungen (USB = 0 V) Uth,n,0 ,
OX
Uth,p,0 .
10.11.2 Temperaturverhalten
Als Nominaltemperatur wird T = 27 C (= 300 K) vereinbart. Das Temperaturverhalten ist

hauptschlich durch zwei Effekte bestimmt. Mit steigender Temperatur reduziert sich zum
einen die Ladungstrgerbeweglichkeit und zum anderen die Schwellspannung |Uth |.
Die Temperaturabhngigkeit der Beweglichkeit in der Inversionsschicht lsst sich in
guter Nherung wie folgt modellieren:

T + 273 C 1,5
NMOS: n (T) n (27 C)
300 K

T + 273 C 1,5
PMOS: p (T) p (27 C) (10.82)
300 K
Die temperaturabhngige Reduktion der Schwellspannung lsst sich wie folgt beschreiben:
2 mV
NMOS: Uth,n (T) Uth,n (27 C) C
(T 27 C)
2 mV
PMOS: Uth,p (T) Uth,p (27 C) + (T 27 C) (10.83)
C
Das dargestellte Temperaturverhalten ist sinngem so bereits im Level 1-Modell eingebaut.
10.11.3 Subthreshold (Unterschwellstrom) Verhalten
Insbesondere bei Extreme Low Power-Anwendungen wird das Unterschwellstrom

(Subthreshold) Verhalten des MOS-FETs planmig schaltungstechnisch ausgenutzt. Bis-
lang sind wir nherungsweise (Level 1-Modell) von einem idealen Sperrbereich (spez.
NMOS: ID 0, fr UGS < Uth,n ) ausgegangen. In der Realitt geht der Drainstrom ID
fr UGS < Uth,n exponentiell gegen 0. Der Sperrbereich ist bei genauer Betrachtung
der Subthreshold-Bereich des Transistors. Als Ergebnis kann nherungsweise, unter Ver-
nachlssigung des relativ schwachen Einflusses von UDS (spez. UDS 2 UT ), angegeben
werden:
Subthreshold Strom
UGS Uth,n
UDS

W
NMOS: UGS UTh,n : ID Kn (n 1) UT2 e n UT 1e UT
L
USG Uth,p
USD

W
PMOS: USG UTh,p : IS Kp (n 1) UT2 e n UT 1e UT
(10.84)
L
mit UT = k T/q = 26 mV (bei T = 300 K) Temperaturspannung

n = 1. . . 2 (typ. = 1,1) Subthreshold-Swing-Faktor (NFACTOR)
Der Subthreshold-Swing-Faktor lsst sich aus der Steigung der logarithmischen Transfer-
kennlinie log(ID (UGS )) im Subthresholdbereich (UGS < Uth,n ) ermitteln (siehe Abb. 10.76):
Subthreshold-Swing-Faktor n:
UGS1 Uth,n

n UT
log e UGS2 Uth,n

log (ID1 ) log (ID2 ) e n UT 1 1
= = log (e) = (10.85)
UGS1 UGS2 UGS1 UGS2 n UT 0,06 V n
10.11.4 Kurzkanal Effekte
1. Ladungstrgergeschwindigkeit, Beweglichkeitsreduktion Neben der schon erwhn-

ten Beweglichkeitsreduktion bei Temperaturerhhung, fhren insbesondere nachfolgende
Effekte zu einer Degradation der Beweglichkeit in der Inversionsschicht.
1.1 Wirkung des vertikalen Ey -Feldes Je grer |UGS | ist, umso grer ist die elektrische
Feldstrke Ey quer zum Kanal. Die freien Ladungstrger werden also tendenziell zur Kanal-
oberflche hin abgelenkt, was zu einer Verkleinerung der wirksamen Driftgeschwindigkeit
fhrt. Dieser Effekt lsst sich als Reduzierung von modellieren.

eff 1 = (10.86)
1 + |UGS Uth |
= n, p : Oberflchenbeweglichkeit bei kleiner Feldstrke Ex (low field mobility)

Typ.: = 0,1 . . . 0,6 V1
Abb. 10.73 Driftgeschwindigkeit |v| in Abhngigkeit der Feldstrke Ex
1.2 Wirkung des horizontalen Feldes (hot electrons) Je krzer der Kanal (Submicron-
FET), umso hher wird die Kanalfeldstrke Ex und damit die Ladungstrgergeschwindigkeit
(|v| = Ex ). Bei sehr groen Feldstrken wird allerdings die sogenannte Sttigungs-
driftgeschwindigkeit vsat (vsat, n 1 105 m/s (Elektronen), vsat, p 8 104 m/s (Lcher))
erreicht, was in Abb. 10.73 verdeutlicht wird.
Ex
|v| = eff 2 Ex , vsat = Ecrit
Ex
1+
Ecrit

eff 2 = (10.87)
Ex |UDS | /L
1+ 1+
vsat vsat
= n, p : low field mobility (Ex Ecrit )
Man bezeichnet Ladungstrger, die die Sttigungsdriftgeschwindigkeit erreicht haben, auch

als heie Ladungstrger (hot carriers, hot electrons). Die Bezeichnung hei rhrt von
der reduzierten Beweglichkeit her, die von der Wirkung her betrachtet qualitativ mit ei-
ner Temperaturerhhung vergleichbar ist. Die Energie von heien Ladungstrgern ist
so hoch, dass kovalente SiSi Bindungen gelst werden knnen. Die freien Bindungselek-
tronen flieen zum Drain und erhhen ID , die Lcher wandern zum Bulk. Desweiteren
knnen die Elektronen und/oder Lcher auch ins drainseitige Gateoxid gelangen und
dort Strstellen verursachen, was die Transistoreigenschaften deutlich verschlechtern kann
( Transistoralterung). Dieses Verhalten wird als Hot Electron-Effekt bezeichnet.
In den Modellgleichungen fr den Drainstrom ist durch eff2 zu ersetzen. Fr

den Sttigungsbereich des Transistors gilt zustzlich: |UDSsat | |UGS Uth |. Der Effekt
wird bei Kanalfeldstrken Ex (|UDS /L|) > Ecrit signifikant. Dann geht die Driftgeschwin-
digkeit in Sttigung (|v| vsat ) ber und die effektive Beweglichkeit lsst sich durch
eff2 vsat /(|UDSsat |/L) abschtzen.
Fr den Sttigungsdrainstrom lsst sich dann schreiben:

eff 2 COX W vsat COX W
IDsat = (UGS Uth )2 (UGS Uth )2
2 L 2 |UDSat | /L L

vsat COX W
= |UGS Uth | (10.88)
2
Der Drainstrom erhht sich nicht mehr quadratisch mit |UGS Uth |, sondern nur noch
linear.
Layout-Empfehlung fr Analog, Mixed Signal-Anwendungen Fr Anwendungen, bei denen

eine hohe Transkonduktanz (|ID /UGS |) gefordert wird, z. B. bei analogen Schaltungen,
Verstrkern, Treibern etc. sollte der Hot Electron-Bereich unbedingt vermieden werden,
d. h.:
|UDSsat | |UDSsat |
Ecrit L (10.89)
L Ecrit
Mit Ecrit 106 V/m (typ.) und |UDSsat | im Voltbereich ( 1 V) ergibt sich aus der o. g.
Beziehung: L 1 m. Aus diesem Grund gilt die Layout-Empfehlung fr Transistoren,
die in Analog-Anwendungen eingesetzt werden: L 3 m.
1.3 Resultierende effektive Beweglichkeit Da sich beide -Degradations-Effekte (eff1

und eff2 ) berlagern, ergibt sich eine wirksame Gesamtbeweglichkeit eff :
eff 1
eff (10.90)
eff 1 |UDS | /L
1+
vsat
2. Reduzierung der Schwellspannung (DIBL-Effekt) Zur Veranschaulichung der Situati-

on wollen wir einen NMOS-FET annehmen, wobei fr einen PMOS-FET die Aussagen
entsprechend gelten. Generell gilt, dass die Ausweitung der Drain- und der Source-
Raumladungszonen (RLZ) in das Kanalgebiet die vom Gate beeinflusste Kanallnge
verkrzen. Da der Gate-Ladung eine entsprechende inverse Ladung in der Inversionsschicht
des Kanals gegenbersteht, wird die Dichte der freien Ladungstrger n (NMOS-FET) umso
grer, je weiter die Raumladungszonen in die Kanalzone reichen. Das lsst sich verein-
facht formal durch eine Reduzierung der Schwellspannung Uth,n modellieren. Durch eine
Erhhung der Drainspannung wird die Weite der Drain-RLZ erhht und damit die Schwell-
spannung Uth,n reduziert. Dieses Verhalten wird als DIBL-Effekt (Drain Induced Barrier
Tab. 10.8 Level 1 Modell-Parameter NMOS-FET (PMOS-FET)

Modell-Parameter SPICE-Parameter Zahlenwert (CMOS-STD)
Level LEVEL 1
Leitfhigkeitsparameter K n (K p ) KP 490 (200) A/V2
Schwellspannung Uth,n,0 (Uth,p,0 ) VTO + 0,4 ( 0,4) V
Kanallnge L L 0,1 m
Kanalbreite W W 0,2 m
Kanallngenmodulation LAMBDA 0,03 V1
Oberflcheninversionspotential 2F PHI 0,8 V
Substrateffektkonstante GAMMA 0,4 V1/2
Lowering) bezeichnet und ist umso signifikanter je krzer die Kanallnge L ist (Kurzka-
naleffekt, Submicron). Technologisch kann durch Einbau von LDD-Zonen (Lightly Doped
Drain, siehe Kap. Prozesstechnologie) der DIBL-Effekt deutlich reduziert werden.
3. Leckstrme Im Deep-Submicron-Bereich spielen aufgrund der sehr kleinen Geometrie

die Reststrme eine immer grere Rolle und sind bei der Leistungsbilanzierung (statische
Verlustleistung PV, stat = 0) ggf. zu bercksichtigen.
10.11.5 SPICE DC-Modell
Level 1 Modell (Shichman Hodges) Das Level 1-Modell entspricht dem vorgestell-
ten Shichman-Hodges Modell. Kurzkanal Effekte werden nicht modelliert. Es ist fr
Langkanal-Transistoren (L 3 m) hinreichend realistisch. Als Modell-Erweiterung ist
lediglich der Body-Effekt implementiert. Die Korrespondenzen zu unserer Standard
Prozess-Technologie CMOS-STD sind in Tab. 10.8 zusammengestellt.
BSIM Modell Das BSIM14 Modell (BSIM3, 4; Level 7, 8)15 ist wesentlich aufwendiger.
Es modelliert auch Effekte 2. Ordnung. Als Anhaltswerte kann man angeben, dass das
BSIM1 fr Lmin > 0,6 m, das BSIM2- fr Lmin > 0,2 m und das BSIM3 Modell auch
fr die aktuellen Technologien (Lmin > 0,06 m) hinreichend gut geeignet sind. Das BSIM4
Modell ist auch fr knftige Prozesstechnologien geeignet. BSIM3 und 4 sind als aktueller
Industriestandard blich. Im Tab. 10.9 sind die wichtigsten BSIM3-Parameter zusammen-
gestellt. Details sind in den entsprechenden Quellen16 , 17, 18 zu finden. Fr unsere 100 nm
14
BSIM, Berkley Simulation Modell for MOSFET.
15
BSIM3, 4 entspricht PSPICE Level 7, 8 (siehe entspr. Ref. Man. bei anderen SPICE Derivaten).
16
BSIM3v3 Manual, Dept. Electrical Eng. and Comp. Sciences, UC Berkley, 1996.
17
BSIM4.6.4 MOSFET Model, Dept. Electrical Eng. and Comp. Sciences, UC Berkley, 2009.
18
PSpice A/D Reference Guide, Product Version 16.3, Cadence Design Systems, www.cadence.com,
11.2010.
Tab. 10.9 Wesentliche BSIM 3 Modell-Parameter NMOS-FET (PMOS)

Modell-Parameter (PSPICE) SPICE- Zahlenwert (CMOS-STD)
Parameter
Level LEVEL 7
Kanallnge L L 0,1 m
Kanalbreite W W 0,2 m
quivalente Gate-Oxid Dicke tOXE TOX 2 nm
Schwellspannung Uth,n,0 VTH0 + 0,4 ( 0,4) V
(Uth,p,0 )
Oberflchenbeweglichkeit n (p ) U0 + 0,067 (0,025) m2 /(V s)
(channel low field
mobility)
Beweglichkeitsdegradation UA 1,0 E 9 m/V
Sttigungsdriftgeschwindigkeit |vsat | VSAT 1,2 E + 5 m/s
L-berlappung (L-Overlap) LD LINT 0,008 m
W -berlappung WINT 0,02 m
(W -Overlap)
Schwellspannungs-Offset VOFF 0,1 V
Subthreshold Swing Faktor n NFACTOR 1,1
Body-Effekt Parameter 1 K1 0,3 V1/2
Body-Effekt Parameter 2 K2 0,1
Standard Prozesstechnologie CMOS-STD sind BSIM3 und BSIM4 in gleichem Mae hin-
reichend realistisch. Die jeweiligen Simulationsergebnisse unterscheiden sich praktisch
nicht. Nachfolgend werden je nach Anwendung und Simulationstool Level 1 und BSIM3,4
verwendet.
10.11.6 Vergleich Lang-, Kurzkanal-Transistoren und MOS-Modelle
Fr Langkanal MOS-FETs (spez. W /L = 6 m/3 m) liefern BSIM und Level 1 Modell prak-
tisch das gleiche Ergebnis, was im folgenden Ausgangskennlinienfeld deutlich erkennbar
ist.
Bei Kurzkanal-Transistoren (spez. W /L = 0,2 m/0,1 m) steigt der Drainstrom ID si-
gnifikant mit UDS (Kanallngenmodulation, DIBL-Effekt). Bei greren Kanal-Feldstrken
(UDS ) nimmt die Beweglichkeit deutlich ab (hot electrons und Ey quer zum Kanal). Der
Drainstrom steigt nicht mehr berproportional an, was die Transfercharakteristik ID (UGS )
signifikant beeinflusst. Die typische quadratische Abhngigkeit des Drainstroms (Level 1)
von UGS ist jetzt nicht mehr vorhanden. Alle diese Effekte werden sehr realistisch von BSIM
modelliert. Bei kleinen Strmen und Spannungen, wo die typischen Kurzkanal-Effekte
noch nicht sehr ausgeprgt sind, erkennt man eine relativ gute bereinstimmung von Le-
Abb. 10.74 Ausgangskennlinien ID (UDS , UGS ): Lang-, Kurz-Kanal-BSIM3 und Level 1 Modell,
0,1 m CMOS-STD, W /L = 0,2 m/0,1 m und 6 m/3 m
Abb. 10.75 Transferverhalten ID (UGS , USB ): Lang- und Kurz-Kanal NMOS-FET 0,1 m CMOS-
STD, W /L = 0,2 m/0,1 m und 6 m/3 m
vel 1 und BSIM Modell. In den folgenden Bildern ist die Situation dargestellt (Abb. 10.74,
10.75).
BSIM modelliert auch das Subthresholdverhalten. Ein Vergleich von Lang- zu Kurzkanal-
Transistoren ist nachfolgend zu sehen. Tendenziell ist das Sperrverhalten von Langkanal-
Abb. 10.76 Subthresholdverhalten log(ID (UGS ) Lang- und Kurz-Kanal NMOS-FET 0,1 m CMOS-
STD, W /L = 0,2 m/0,1 m und 6 m/3 m; Bestimmung des Subthreshold Swing-Faktors n
((6 m/3 m)-FET)
MOSFETs ausgeprgter. Der Sperrstrom (Leckstrom) ist bei Kurzkanal-Transistoren

deutlich grer (Abb. 10.76).
10.11.7 Kapazittsmodell
Die im MOS-FET wirksamen verteilten Kapazitten lassen sich approximativ durch das
folgende diskrete Kapazittsmodell nachbilden. Ergnzt man das DC-Modell mit dem
Kapazittsmodell, erhlt man das dynamische Grosignalmodell des MOS-FETs, das
die Berechnung des dynamischen Schaltungsverhaltens (HF-, Transient-Analyse) erlaubt
(Abb. 10.77).
Das in SPICE verwendete Modell ist noch etwas realistischer, wird aber durch die
gleichen Modellparameter spezifiziert.
Abb. 10.77 Wirksame MOSFET Kapazitten im MOS-Querschnitt, dynamisches Grosignalmodell

Abb. 10.78 Vereinfachte

MOS-FET Geometrie
Es gelten sinngem die Beziehungen, wie sie im Kap. Passive Bauelemente fr

Kapazitten angegeben wurden. Die Bulk-Kapazitten CjSB und CjDB sind die Sperrschicht-
kapazitten der gesperrten Source-/DrainBulk (Wanne, Substrat) bergnge (USB , UDB
in Sperrrichtung gepolt!), die sich aus einem Flchen- (AS , AD ) und einem Randanteil
(sidewall (SW), PS , PD ) zusammensetzen. Die Spannungsabhngigkeit der spezifischen
Sperrschichtkapazitten (C j , C jSW ) lsst sich wie folgt angeben:
Cj0
CjSW
Cj = 0
, CjSW = (10.91)
USB(DB) mj USB(DB) mjSW
1+ 1+
D DSW
C j , C j0 sind flchenspezifisch (F/m2 ),

C jSW , C jSW0 sind lngenspezifisch (F/m)
D , DSW Diffusionsspannungen ( 0,9 V)
mj pn-Dotierungsbergangskoeffizient (mj 0,5: abrupter pn-bergang)
mjSW pn-Dotierungsbergangskoeffizient Rand (mjSW 0,33: linearer pn-
bergang)
Bemerkung: Ist C jSW0 nicht explizit gegeben, dann gilt folgende Approximation:
C jSW0 xj Cj0 (Abb. 10.78).
Die wirksamen Source-/Drain-Grundflchen lassen sich wie folgt angeben:
AS = AD = (a + Ldiff ) b (10.92)
Die Umfnge (Perimeter) der Drain-/Source Diffusionszonen:
PS = PD = 2 (a + Ldiff + b) (10.93)
Gatekapazitt (MOS-Kapazitt):

COX = COX W Leff COX W L (10.94)
berlappungskapazitten (overlap):

Gate-Source und Gate-Drain: COV = CGO W

Gate-Bulk: CGBO = CGBO Leff CGBO L

CGO (= CGSO = CGDO ) und CGBO sind langenspezifisch (F/m) (10.95)
Dann gilt fr die diskreten Kapazitten:

im Sperrbereich des MOS-FETs
CGS = COV
CGD = COV
CGB = COX + CGBO
CjSB = Cj AS + CjSW

PS
CjDB = C j AD + CjSW

PD (10.96)
Mit der spannungsabhngigen spezifischen Randkapazitt (sidewall):

CjSW = CjSB,SW = CjDB,SW (F/m)
im Linear- (Trioden-) Bereich des MOS-FETs
COX
CGS = COV +
2
COX
CGD = COV +
2
CGB = CGBO
CjSB = Cj AS + CjSW

PS
CjDB = Cj AD + CjSW

PD (10.97)
im Sttigungs-Bereich des MOS-FETs

2 COX
CGS = COV +
3
CGD = COV
CGB = CGBO
CjSB = Cj AS + CjSW

PS
CjDB = Cj AD + CjSW

PD (10.98)
Bemerkung: Die typischen Kapazitten von integrierten Transistoren liegen im fF-Bereich

(1015 F).
Tab. 10.10 SPICE-Kapazittsparameter

Modell-Parameter SPICE- Zahlenwert
Parameter (CMOS-STD)
Dicke der Diffusionszone xj XJ 0,15 m
Source-berlappungskapazitt C GSO CGSO 100 pF/m
Drain-berlappungskapazitt C GDO CGDO 100 pF/m
Bulk-berlappungskapazitt C GBO CGBO 60 pF/m
Bulk-Sperrschichtkapazitt C j0 CJ 1,6 E-3 F/m2
Bulk-Sperrschichtkapazitt (sidewall) C j0SW CJSW 240 pF/m
Diffusionsspannung D PB 0,9 V
Diffusionsspannung (sidewall) DSW PBSW 0,9 V
pn-bergangskoeffizient mj MJ 0,5
pn-bergangskoeffizient (sidewall) mjSW MJSW 0,33
10.11.8 Kapazitts-Parameter im SPICE Modell
Es sind mehrere Kapazittsmodelle, die sich insbesondere in der Genauigkeit der

Ladungsberechnung und -aufteilung unterscheiden, implementiert. Das meist verwen-
dete Standardmodell fr Level 1 . . . BSIM basiert auf der oben ausgefhrten Darstellung
(Tab. 10.10).
10.11.9 Dynamisches SPICE-Grosignalmodell
Wird das DC-Modell (Idrain) um das Kapazittsmodell, um die Bulk-Source- und die
Bulk-Drain-Dioden und um die Bahnwiderstnde (RD, RG, RS und RB) ergnzt, entsteht
das dynamische SPICE-Grosignalmodell (Abb. 10.79).
Abb. 10.79 Dynamisches

NMOS-FET
SPICE-Grosignalmodell (aus
PSpice Manual)
10.11.10 Kleinsignal- (AC-) Modell
Das Kleinsignalmodell lsst sich direkt durch Linearisierung des dynamischen Grosi-
gnalmodells (DC-Modell + Kapazittsmodell) im Arbeitspunkt (A) ermitteln (Abb. 10.80).
Hinweis zur Nomenklatur: Die Bauelement- und Klemmenparameter im Kleinsi-
gnalmodell werden zur Unterscheidung vom Grosignalmodell mit kleinen Buchstaben
bezeichnet.
Das Modell kann noch um die Bahn- und Anschlusswiderstnde rd (= RD), rg
(= RG), rs (= RS) und rb (= RB) ergnzt werden. In den meisten Fllen sind sie jedoch
vernachlssigbar.
Die Kapazitten sind mit den Grosignalkapazitten der entsprechenden Arbeitsberei-
che identisch. Bei den spannungsabhngigen Sperrschichtkapazitten c sb (= CjSB (USB ))
und c db (= CjDB (UDB )) sind die Spannungen im Arbeitspunkt einzusetzen.
(A)
Nachfolgend gelte fr die Darstellung der Spannungen im Arbeitspunkt (A) = (UDS ,
(A) (A) (A)
UGS , USB , UDB ) (UDS , UGS , USB , UDB )
Sperrbereich:

ID (A) ID (A) ID (A)
gm = = 0, gds = = 0, gmsb = =0 (10.99)
UGS UDS USB
Linear- (Trioden-) Bereich:

ID (A) W
gm = = Kn UDS
UGS L

ID (A) W
gds = = Kn (UGS Uth,n UDS )
UDS L

ID (A) W
gmsb = = Kn UDS (10.100)
USB L 2 USB + 2F
Abb. 10.80 FET im Arbeitspunkt (A) = (UDS , UGS , USB ) und HF-Kleinsignalmodell
Sttigungsbereich:

ID (A) W
gm = = Kn (UGS Uth,n ) (1 + UDS )
UGS L

ID (A) Kn W
gds = = (UGS Uth,n )2
UDS 2 L

ID (A) W
gmsb = = Kn (UGS Uth,n ) (1 + UDS ) (10.101)
USB L 2 USB + 2F
Fr die Kapazitten gilt:
csb = Cj (USB ) AS + CjSW (USB ) PS

cdb = Cj (UDB ) AD + CjSW (UDB ) PD
cgs = CGS
cgd = CGD (10.102)
Das NMOS- und PMOS-Kleinsignalmodell sind strukturell gleich. Fr die PMOS-

Modellparameter sind die entsprechenden Korrespondenzen zu verwenden.
10.11.11 MOS-FET Layout
Bei groen W, L sind sogenannte Mehrfach- (Mehrfinger-, multi fingers-, multi digits-)
Strukturen sinnvoll und blich (Abb. 10.81). Das Layout ist gegenber einer Einfach-
Struktur kompakter und der wirksame Gate-Widerstand ist aufgrund der Parallelstruktur
niedriger.
Abb. 10.81 4-Finger NMOS-FET (W /L = 24 (= 4 (0,6 m/0,1 m))), Layout und Querschnitt
10.12 Digitale Basiszellen 651
10.12 Digitale Basiszellen
10.12.1 Allgemeines Schaltermodell des MOS-FET (switch model)
Unter Vernachlssigung der Gate-Overlap- und Sperrschichtkapazitten der Aktivgebiete

kann man fr den Schaltbetrieb der Transistoren in hinreichender Nherung die folgenden
Ersatzschaltungen angeben. Diese vereinfachten dynamischen Schaltermodelle werden wir
in den nachfolgenden Betrachtungen generell zugrunde legen (Abb. 10.82).
Der wirksame Grosignal Kanal- (Schalt-) Widerstand Ron des NMOS-FET ergibt sich
je nach Arbeitsbereich (A) (Abb. 10.83):
im Sperrbereich:
UDS
Ron Roff =
ID
Abb. 10.82 Dynamisches Schaltermodell des NMOS-/PMOS-FET
Abb. 10.83 NMOS-FET Ausgangskennlinienfeld zur Darstellung von Ron

im Linearbereich:
UDS 1
Ron = =
Kn (W /L) UDS (UGS Uth (UDS /2)) Kn (W /L) (UGS Uth (UDS /2))
1 1
= = konst., fr UGS = konst. (10.103)
tan (1 ) Kn (W /L) (UGS Uth )
im Sttigungsbereich:
UDS 1
Ron = = UDS , fr UGS = konst.
Kn /2 (W /L) (UGS Uth )
2
tan (2 )

konst.
Fr den PMOS-FET gelten die korrespondierenden Formeln.
10.12.2 Logik-Schaltermodell des MOS-FET (logic switch model),

(Tab. 10.11)
Tab. 10.11 Logik-Schaltermodell, komplementres Schaltverhalten

Steuerspannung Uin (Gatepotenzial) Logik-Schaltermodelle
Input-Logikpegel
0 (= ,Low, Uin
= 0V) 1 (= ,High, Uin
= UDD )
0 1
NMOS Uin = +UGS,n
0 1
PMOS Uin = UDD USG,p
10.12.3 Komplentre Schaltungsstruktur bei CMOS Logikgattern
Die zu realisierende Logikfunktion knnen wir allgemein als Funktion von n Logik-
Eingangssignale (in1 , . . . , inn ) annehmen und als y = Fkt (in1 , . . . , inn ) formulieren.
Es gibt verschiedene Mglichkeiten, boolesche Logikfunktionen hardwaremig als MOS-
Schaltungen umzusetzen. Das primr eingesetzte Prinzip ist die komplementre Schal-
tungsstruktur, die aus komplementr arbeitenden NMOS- und PMOS-FETs besteht. Sie
hat den Vorteil, im statischen Fall praktisch verlustlos zu arbeiten, zumindest unter der
Annahme, dass die Leckstrme im Sperrbetrieb der MOS-FETs vernachlssigbar klein
sind. Das wird im Folgenden auch so angenommen, auch wenn das bei Deep-Submicron-
Technologien oft nur nherungsweise gilt und bei genaueren Betrachtungen die Leckstrme
nicht immer vernachlssigt werden knnen.
Abb. 10.84 Komplementre

Schaltungsstruktur mit Pull-
Up-/Pull-Down-Netzwerk,
Beispiel CMOS-Inverter
Die Hardware-Struktur der komplementren CMOS-Logik besteht aus zwei Schalter-

Netzwerken. Das Pull-Up Netzwerk (NW) besteht aus PMOS-Schaltern und ist zwischen
UDD und Ausgang (y, out) angeordnet (Abb. 10.84). Im eingeschalteten (aktiven) Fall stellt
es eine leitende Verbindung (Kurzschluss) zwischen UDD und out (y = 1) her. Das Pull-
Down Netzwerk, bestehend aus NMOS-Schaltern, ist zwischen dem Ausgang (y, out) und
GND (0 V) angeordnet und verbindet out mit GND (y = 0), wenn es aktiv ist. Ein inakti-
ves Netzwerk stellt eine hochohmige Verbindung dar (high impedance, offener Schalter).
Beide Netzwerke arbeiten im Gegentaktbetrieb (komplementr), d. h. wenn das eine Netz-
werk aktiv ist, dann ist das andere inaktiv und umgekehrt. Im statischen Fall kann so in
keinem Logik-Zustand ein Kurzschluss zwischen UDD und GND entstehen. Da die komple-
mentre Struktur prinzipiell wie ein Gegentaktverstrker wirkt, ist die Signalbertragung
regenerierend, was einen weiteren Vorteil darstellt.
Allgemein gilt:
1. Der Ausgang y kann nur durch das Pull-Down-Netzwerk auf Logikpegel 0 ge-
trieben werden, wobei das Pull-Down-NW (NMOS-Schalter) nur durch einen
Input-Logikpegel 1 aktiviert werden kann.
2. Der Ausgang y kann nur durch das Pull-Up-Netzwerk auf Logikpegel 1 getrieben wer-
den, wobei das Pull-Up-NW (PMOS-Schalter) nur durch einen Input-Logikpegel 0
aktiviert werden kann.
3. Die komplementre CMOS-Struktur hat invertierendes Verhalten. Nichtinvertierendes
Logikverhalten muss durch einen zustzlichen Inverter realisiert werden.
Das logische Pull-Down-Schalternetzwerk (NMOS) kann direkt aus der nachfolgenden

Form der Logikfunktion f konstruiert werden:
y = f (in1 , in2 , in3 , . . .) y = f (in1 , in2 , in3 , . . .) (10.104)
Das logische Pull-Up-Schalternetzwerk (PMOS) kann direkt aus der Logikfunktion g,

die zu Gl. (10.104) quivalent ist und deren komplementre Form darstellt, konstruiert
werden:
y = g(in1 , in2 , in3 , . . .) (10.105)

Eine zu Gl. (10.104) komplementre Darstellung Gl. (10.105) oder umgekehrt lsst sich
nach ,De Morgan erzeugen:
y = f (in1 , in2 , in3 , . . .) = g(in1 , in2 , in3 , . . .) (10.106)
Gesetze nach ,De Morgan:
in1 in2 = in1 in2

in1 in2 = in1 in2 (10.107)
10.12.4 Beispiele von CMOS Logikgattern
1. Inverter (Abb. 10.85)

2. NAND-Gatter (Abb. 10.86)
3. NOR-Gatter (Abb. 10.87)
4. Komplexgatter
Hufig verwendete Kombinationen der Basis-Logikfunktionen (AND-NOR, OR-NAND,

. . .) lassen sich auf Schalterebene (Transistorebene) direkt realisieren. Man nennt die ent-
sprechenden Gatter Komplexgatter (complex gates). Sie sind viel flcheneffizienter und
dynamischer als die entsprechende Zusammenschaltung von einzelnen Basisgattern. Die
direkte Realisierung der AND-NOR-Logikfunktion y = (in1 in2 ) in3 mit Basisgattern
erfordert beispielsweise 10 MOS-Transistoren (Abb. 10.90) gegenber 6 Transistoren fr
die direkte Realisierung (Abb. 10.89).
4.1 AND-NOR-Komplexgatter (Abb. 10.88, Abb. 10.89, Abb. 10.90)

4.2 OR-AND-Komplexgatter (Abb. 10.91, Abb. 10.92)
Logikfunktion:
Abb. 10.85 Schalterstruktur und CMOS-Schaltkreis des Inverters

Logikfunktion:
Abb. 10.86 2-fach NAND als Schalterstruktur und CMOS-Schaltkreis
Logikfunktion:
Abb. 10.87 2-fach NOR als Schalterstruktur und CMOS-Schaltkreis
Logikfunktion:
Abb. 10.88 AND-NOR-Logikfunktion

Abb. 10.89 AND-NOR-Komplexgatter (direkte Realisierung mit 6 Transistoren)
Abb. 10.90 AND-NOR-

Logikfunktion mit Basisgattern
(10 Transistoren)
Logikfunktion:
Abb. 10.91 OR-AND-Logikfunktion
Abb. 10.92 OR-AND-

Komplexgatter (direkte
Realisierung mit Transistoren)
Abb. 10.93 bertragungs-

(Transfer-) Charakteristik des
CMOS-Inverters
10.12.5 Dimensionierung von CMOS Logikgattern
Statisches Verhalten Das statische Verhalten lsst sich anhand der bertragungscharak-
teristik des CMOS-Inverters veranschaulichen. Das Pull-Down-Netzwerk ist bei Eingangs-
pegeln von 0 V bis zur NMOS-Schwellspannung Uth,n gesperrt, das Pull-Up-NW ist leitend.
Der Ausgang out liegt auf UDD . Im Uin -Bereich: Uth,n bis UDD +Uth,p sind beide Transistoren
leitend, je hher Uin umso hher wird die Leitfhigkeit des NMOS- und umso niedriger
die des PMOS-Schalters. Der Ausgangspegel fllt von UDD auf 0 V. Der Inverter befin-
det sich im bergangs- (Transient-, verbotener) Bereich. Fr Eingangspegel hher als
UDD + Uth,p (USG,p < (Uth,p )) sperrt der PMOS-Schalter und der Ausgang liegt auf 0 V
(Abb. 10.93).
Man definiert nun den Logik 0 (,Low)-Bereich von 0 V bis zum Anfang des bergangs-
Bereiches UiL , der dort festgelegt wird, wo die Steigung der Transfercharakteristik den Wert
1 erreicht hat. Ab hier spricht man vom verbotenen oder nicht definierten Logik-
Bereich. Der Logik 1 (,High)-Bereich beginnt am Ende des bergangs-Bereiches UiH ,
der wiederum dort festgelegt wird, wo die Steigung der bergangscharakteristik flacher
als 1 wird. Nherungsweise gilt: UiL Uth,n und UiH UDD + Uth,p . Fr die Ausgangs-
spannungen an den Grenzen des verbotenen Bereichs gelten folgende Bezeichnungen:
Uout (UiL ) = UoH , Uout (UiH ) = UoL .
Die bergangscharakteristik ist symmetrisch, wenn die Schwellspannungen und

die
" wirksamen
Leitfhigkeiten
der komplementren# Schalter betragsmig gleich sind
Uth,n = Uth,p und K (W /L)n = K (W /L)p .
n p
Zahlenbeispiel: UDD = 1,2 V, Uth,n = + 0,4 V, Uth,p = 0,4 V
NMOS:
Uin = UGS,n
NMOS leitend: UGS,n > Uth,n Uin > Uth,n (Uin = + 0,4 V. . . + 1,2 V)
NMOS gesperrt: UGS,n Uth,n Uin Uth,n (Uin = 0 V. . . + 0,4 V)
PMOS:
Uin = UDD USG,p
PMOS leitend: USG,p > Uth,p Uin UDD + Uth,p (Uin = 0 V. . . + 0,8 V)
PMOS gesperrt: USG,p Uth,p Uin UDD + Uth,p (Uin = + 0,8 V. . . + 1,2 V)
NMOS und PMOS gleichzeitig leitend (verbotener Bereich):

Uth,n < Uin < UDD + Uth,p (Uin = + 0,4 V . . . + 0,8 V)
Die zulssigen statischen Logikpegel sind definiert zu:
Log. 0: ULow = 0 V . . . UiL (Uth,n ) (0 V . . . 0,4 V)

Log. 1: UHigh = UiH (UDD + Uth,p ) . . . UDD ( 0,8 V . . . 1,2 V) (10.108)
Die statische Funktion (DC-Fall) eines Logikgatters ist korrekt erfllt, wenn sich der
Bereich der zulssigen Low (0)- und High (1)-Pegel am Eingang nicht berschneidet
( U High > U Low !). Das ist der Fall, wenn die nachfolgenden Bedingungen Gl. (10.109)
und zugleich Gl. (10.110) erfllt sind:
Uth,n > 0V! und Uth,p < 0V!

Enhancement Transistoren! (10.109)
UiH > UiL UDD + Uth,p > Uth,n

(10.110)
Uth,n Uth,p < UDD ! (0,8V < 1,2V)
Der statische Logik-Strabstand ist folgendermaen definiert:
Die garantierte High-Ausgangsspannung U oH muss stets grer sein als die mi-
nimal zulssige High-Eingangsspannung U iH . Andererseits muss die garantierte Low-
Ausgangsspannung U oL stets kleiner sein als die maximal zulssige Low-Eingangsspannung
U iL . Die Differenzen werden als statische Strabstnde (SH und SL) definiert.
Statischer High-Strabstand SH: UoH UiH ( (1.2 V 0.8 V) = 0.4 V) (10.111)
Statischer Low-Strabstand SL: UiL UoL ( (0.4 V 0 V) = 0.4 V)

Abb. 10.94 Strompfade des

CMOS Inverters
Abb. 10.95 Modell zur

Bestimmung des transienten
0 1 Verhaltens
(Sprungantwort von Uout ,
Aufladevorgang von CL
(+ ICL ))
Dynamisches Verhalten, Dimensionierung des CMOS-Inverters Geht man davon aus,

dass ein Logikgatter typischerweise Folgegatter treibt, deren CMOS-Eingnge kapazitiv
wirken, dann lsst sich die Gatter-Belastung als resultierende Lastkapazitt CL darstellen,
die im Wesentlichen aus der Summe aller quivalenten Eingangsknotenkapazitten und
Leitungskapazitten besteht.
Die Basisstruktur fr die Abschtzung des dynamischen Verhaltens von Logikgattern
ist der CMOS-Inverter. Eine Logikansteuerung: 0 1 0 (0 V UDD 0 V) stellt am
Ausgang den Umladevorgang der Knotenlast CL von 1 0 1 dar (Abb. 10.94).
Im Idealfall fliet also nur ein kapazitiver Laststrom. Beim bergang von 0 1 (Tran-
sientfall) wird allerdings der verbotene Bereich durchlaufen und es fliet ein kurzer
Transientstrom (Querstrom) von UDD nach GND. Fr die Betrachtung des dynamischen
(transienten) Verhaltens kann man jedoch davon ausgehen, dass die 0 1-Flanke hinrei-
chend kurz ist, so dass der Transientstrom hier keine relevante Rolle spielt. Zur Berechnung
der Dynamik ist deshalb das Modell nach Abb. 10.95 ausreichend realistisch.
Bei Stimulierung mit einem 1-Sprung am Eingang erfolgt ein Entladen des Lastkonden-
sators (1 0 bergang am Ausgang). Es gilt das Modell nach Abb. 10.96.
In beiden Fllen liegt ein System 1. Ordnung (PT1 -Verhalten) mit der jeweiligen
Anstiegs- und Abfall-Zeitkonstanten (r und f ) vor:
r = Ron,p CL , f = Ron,n CL (10.112)


Bestimmung des transienten
1 0 Verhaltens (negative
Sprungantwort von Uout ,
Entladung von CL ( ICL ))
Abb. 10.97 1 0 1-Sprungantwort (Impulsantwort)
Die Verzgerungszeiten (tPD,r und tPD,f ), Anstiegs- und Abfallzeiten (tr und tf ) ergeben
sich definitionsgem bekanntlich wie folgt (Abb. 10.97):
tPD,r = 0,7 r = 0,7 Ron,p CL , tr = 2,2 r = 2.2 Ron,p CL

tPD,f = 0,7 f = 0,7 Ron,n CL , tf = 2,2 f = 2.2 Ron,n CL (10.113)
Bei spezifiziertem t PD,r , t PD,f oder t r , t f lsst sich die erforderliche Zeitkonstante r , f aus
o. g. Formeln als Fkt. von Ron und CL direkt ermitteln. Wie bereits beim Schaltermodell
angegeben, hngt der wirksame Schaltwiderstand Ron vom Arbeitsbereich des Transistors
ab. Im Sttigungsbereich des jeweiligen MOS Transistors bei maximalem |UDS | (= UDD )
ist der Schaltwiderstand am grten. Legt man diesen ungnstigsten Fall zugrunde, dann
lsst sich Ron fr |UDS | = |UGS | = UDD jeweils nherungsweise wie folgt angeben:
UDD UDD
Ron,p =
, Ron,n =
Kp /2 (Wp /Lp )(UDD + Uth,p ) 2
Kn /2 (Wn /Ln )(UDD Uth,n )2
(10.114)
Als Zeitkonstanten r und f ergeben sich dann bei spezifiziertem C L :
UDD CL UDD CL
r = , f = (10.115)
Kp /2 (Wp /Lp )(UDD + Uth,p )2 Kn /2 (Wn /Ln )(UDD Uth,n )2
Daraus ergeben sich direkt die Dimensionierungsformeln fr die MOS-FETs:
Wp UDD (CL /r ) Wn UDD (CL /f )

= , = (10.116)
Lp Kp /2 (UDD + Uth,p )2 Ln
Kn /2 (UDD Uth,n )2
Fr den wichtigen Spezialfall, dass r = f (symmetrisches 0 1, 1 0 Verhalten) spe-

zifiziert wird und auerdem die Schwellspannungen betragsmig gleich sind (U th,n =
U th,p ), gilt:
(Wp /Lp ) K C n n
= n = OX
= (= 2 . . . 3) (10.117)
(Wn /Ln ) Kp COX p p
Bemerkung: Die Dimensionierungsformeln sind hinreichend realistisch und als Startlsung

fr eine Simulation auf Circuit-Ebene (z. B. SPICE-Simulation) anzusehen. Der Einfluss der
dominanten Parameter ist in den Formeln tendenziell richtig wiedergegeben, so dass man
sie sehr vorteilhaft bei der rechneruntersttzten Schaltungsoptimierung einsetzen kann.
10.12.6 Dimensionierung beliebiger Logikgatter
Das Dimensionierungsergebnis des Inverters lsst sich wie folgt auf die Dimensionierung
beliebiger Logikgatter bertragen:
Man geht zunchst davon aus, dass das beliebige Logikgatter die gleiche Dynamik
aufweisen soll, wie der dimensionierte CMOS-Inverter. Dazu geht man zunchst vom Pull-
Up-Schalternetzwerk aus und betrachtet die mglichen Auflade (Pull-Up) Strompfade fr
CL jeweils einzeln. Die Reihenschaltung der entsprechenden Schaltertransistoren bildet den
quivalenten Ron,p . Soll das Auflade-Verhalten dem des Inverters entsprechen, dann muss
bei gegebenem CL gelten: Ron,p (Pull-Up) = Ron,p (Inverter).
Liegen n PMOS Transistoren im betrachteten Strompfad in Reihe, dann darf der
Einzeltransistor nur 1/n des Ron,p (Inverter) aufweisen:
Wp /Lp (Einzeltransistor) = n Wp /Lp (Inverter).
Es wird allgemein vom ungnstigsten Fall ausgegangen, d. h. Parallelschaltungen
(parallele Aufladepfade) werden nicht bercksichtigt. Fr den Pull-Down-Pfad ist die
Vorgehensweise entsprechend:
Liegen im ungnstigsten Fall m NMOS Schalter im Pull-Down-Pfad in Reihe, dann ist
zu whlen: Wn /Ln (Einzeltransistor) = m Wn /Ln (Inverter).
Diese Vorgehensweise ist natrlich nur nherungsweise realistisch, da in den Pull-Up-
(Pull-Down-) Netzwerken die Transistorsteuerspannungen UGS , bzw. USG nicht exakt UDD
Abb. 10.98 Kapazitts-, Schaltermodell und dynamisches Logikmodell des CMOS-Inverters
betragen, sondern vom aktuellen Stromfluss abhngen. Zustzlich tritt der Body Effekt auf.
In der Realitt wird die Dynamik also tendenziell etwas schlechter sein, als beim Inverter.
Trotzdem ergibt diese Vorgehensweise eine hinreichend gute Abschtzung der Tran-
sistordimensionierung und ist als Startlsung fr eine Schaltungssimulation sehr gut
geeignet, auf deren Basis dann eine weitere Schaltungsoptimierung erfolgen kann.
10.12.7 Ein-, Ausgangs-, Lastkapazitten
Wir betrachten wiederum den Inverter, der durch sein dynamisches Schaltermodell (Ka-
pazittsmodell) beschrieben wird, und beschrnken uns auf die dominanten Kapazitten
CGS und CGD , die als COX /2 angenommen werden knnen, was natrlich so, je nach Be-
triebsbereich des Transistors, nur nherungsweise gilt, aber als ungnstigster Fall angesehen
werden kann.
Wie in Abb. 10.98 dargestellt, transformieren wir fr den Schaltbetrieb des Inverters
die Kapazitten in quivalente Eingangs- und Ausgangskapazitten (vgl. Miller-Theorem,
Transimpedanztransformation), indem jeweils die Umladebilanzen am Ein- und Aus-
gang betrachtet werden. Bei einem 0 UDD (oder UDD 0) -Eingangssprung wird
jeweils + Qin,n (Qin,n ) am Eingangs- und Qout,n (+ Qout,n ) am Ausgangsknoten
des NMOS-FET umgeladen. Das entspricht einer wirksamen Knoten kapazitt Cin,n am
Ein- und Cout,n am Ausgang des NMOS-FET:
Qin,n CGS,n UDD + CGD,n (UDD (UDD ))
Cin,n =
Uin UDD
3
= CGS,n + 2 CGD,n COX,n (10.118)
2
Qout,n CGD,n (UDD (UDD ))
Cout,n = = 2 CGD,n COX,n
Uout UDD

Berechnung der Verlustleistung
Fr den PMOS-FET gilt entsprechend:

Qin,p CGS,p UDD + CGD,p (UDD (UDD ))
Cin,p =
Uin UDD
3
= CGS,p + 2 CGD,p COX,p
2
Qout,p CGD,p (UDD (UDD ))
Cout,p = = 2 CGD,p COX,p (10.119)
Uout UDD
Die gesamte Knotenkapazitt am Ein- und Ausgang (Cin und Cout ) ergibt sich aus der
Parallelschaltung der jeweiligen NMOS- und PMOS-FET Knotenkapazitten:
3 3
Cin = Cin,n + Cin,p (COX,n + COX,p ) = COX
2 2
Cout = Cout,n + Cout,p COX,n + COX,p = COX (10.120)
Fr ein allgemeines Gatter mit mehreren Eingngen gilt zur Abschtzung der jeweiligen
Eingangskapazitten die o. g. Formel gleichermaen.
Bei m zu treibenden Gattern (ggf. mit Anschlussleitung Ltg) ergibt sich die zu treibende
Last CL allgemein zu:

m
CL = Cout + (Cin (k) + CLtg (k)) (10.121)
k=1
10.12.8 Verlustleistung
Die gesamte Verlustleistung (Wirkleistung) setzt sich aus drei Anteilen zusammen. Den
ersten Anteil bildet die statische Verlustleistung (DC-Anteil), die aufgrund des statischen
DC
Verluststroms IDD (Leckstrom) auftritt, der oft vernachlssigbar klein ist. Die transiente
Verlustleistung wird vom Transientstrom whrend des Umschaltens (verbotener Bereich)
verursacht. Den dritten, meist dominanten Anteil bildet die dynamische Verlustleistung, die
aufgrund des kapazitiven Umladestroms der Lastkapazitt zu Stande kommt (Abb. 10.99,
10.100).
PV = PV ,stat + PV ,trans + PV ,dyn. (10.122)

Abb. 10.100 Spannungs- und

Stromverlauf beim
Schaltvorgang
Statische Verlustleistung
PV ,stat = PV ,DC = UDD IDD

DC
UDD 0 0 (10.123)
Transiente Verlustleistung (whrend der verbotene Bereich durchlaufen wird): Sie kann
meist vernachlssigt werden:
T
UDD
PV ,trans = IDD,trans dt (10.124)
T 0
Dynamische Verlustleistung Sie tritt beim Umladen (toggle) von CL auf und stellt
typischerweise den dominanten Anteil dar:
(10.125)
Bemerkung: Ist nur die System-Taktfrequenz fCLK bekannt, dann kann man die Schaltfre-
quenz grob wie folgt abschtzen: ftoggle = fCLK /2.
10.12.9 Transmission-Gate (CMOS-Signalschalter)
Eine weitere wichtige Grundzelle ist der bidirektionale Signalschalter, auch Transmission-
Gate (TG) genannt. Er wird sowohl bei digitalen als auch analogen und bei gemischt
analog/digital (mixed signal) Schaltungen eingesetzt. Der CMOS-Schalter, bestehend aus
Abb. 10.101 Transmission-Gate: prinzipieller Aufbau, Symbol und vereinfachtes Modell
einer Parallelschaltung aus NMOS- und PMOS-FET, liegt im Signalpfad und kann mit
dem Steuersignal G eingeschaltet werden. Der prinzipielle Aufbau und das vereinfachte
dynamische Modell sind in Abb. 10.101 dargestellt.
Man beachte das komplementre Signalbertragungsverhalten. Bei einem log. 0-
Signaltransfer wird der NMOS-Schalter und bei einem 1-Transfer wird der PMOS-Schalter
jeweils dominant wirksam. Beim jeweils nicht dominanten Schalter liegt der wirksame
Source Anschluss am Ausgang (out). Er bleibt nur solange leitend bis die Schwellspannung
unterschritten wird. Zustzlich ungnstig wirkt sich auch der Body-Effekt aus. Der jeweils
dominante Schalter ist stets aktiv. Durch die Parallelschaltung von NMOS- und PMOS-FET
erreicht man einen insgesamt recht ausgeglichenen, signalunabhngigen Lngswiderstand
Ron und ein bidirektionales Verhalten im vollstndigen Signalspannungsbereich von 0 V
. . . UDD . Das Verhalten ist in den folgenden zwei Bildern dargestellt.
Dimensioniert man den NMOS-, PMOS-Schalter symmetrisch (Ron,n Ron,p ), kann
man folgende Abschtzung angeben (|UDS | = UDD , |UGS | = UDD ):
1 UDD
Ron Ron,n (10.126)
2 W n
Kn (UDD Uth,n )2
Ln
Beispiel: CMOS-STD-Transmission-Gate (TG) mit folgenden Technologie-, Geometrie-
Parametern (Abb. 10.102, 10.103):
Kn = 0,4 mA/V2 , Uth,n = + 0,4 V, Wn /Ln = 0,2 m/0,1 m,
Kp = 0,2 mA/V2 , Uth,p = 0,4 V, Wp /Lp = 0,4 m/0,1 m

COX = 17,25 103 F/m2 COX = COX (Wn Ln + Wp Lp ) 1fF
1,2 V COX
Ron = 2,3 k Cin Cout = 0,5 fF
0,4 mA/V2 2 (1,2 V 0,4 V)2 2
Beim log. 0- ist der NMOS-FET und beim log. 1-Signaltransfer ist der PMOS-FET
dominant. Der resultierende Lngswiderstand betrgt jeweils: Ron 3 k.
Bereich 1:
PMOS sperrt,
NMOS Linearbereich
Bereich 2:
PMOS leitet (Sttigung),
NMOS Linearbereich
Bereich 3:
PMOS Sttigung,
NMOS Sttigung
Abb. 10.102 SPICE-Simulation: Transmission-Gate bei log. 0-Signaltransfer (in = log. 0)
Bereich 1:
NMOS sperrt,
PMOS Linearbereich
Bereich 2:
NMOS leitet
(Sttigung),
PMOS Linearbereich
Bereich 3:
NMOS Sttigung,
PMOS Sttigung
Abb. 10.103 SPICE-Simulation: Transmission-Gate bei log. 1-Signaltransfer (in = log. 1)
10.12.10 Transfer-Gate (MOS-Signalschalter)
Verwendet man nur einen einfachen NMOS- oder PMOS-Transistor als Signalschalter,
dann spricht man von einem Transfer-Gate.
Der Lngswiderstand Ron ist dann entweder gleich Ron,n oder Ron,p und somit stark
nichtlinear, was in den vorherigen Bildern zu sehen ist. Je nach Signaltransfer und ver-
wendeten Schalttransistor stellt sich eine unterschiedliche Ron (U ) Charakteristik ein. Der
groe Vorteil des Transmission-Gates, einen nahezu signalunabhngigen und konstanten
Ron zu realisieren, geht verloren. Whrend beim PMOS-Schalter (UGate = 0 V) nur Aus-
gangsspannungen zwischen UDD und (Uth,p ) mglich sind, kann der NMOS-Schalter
(UGate = UDD ) nur Ausgangsspannungen zwischen 0 V und UDD Uth,n liefern.
Fr rein digitale Anwendungen knnen diese Einschrnkungen akzeptabel sein, was aber
im Einzelnen zu prfen ist. Als analoger Signalschalter ist das Transfer-Gate aber aufgrund
dieser Einschrnkungen meist nicht geeignet.
Vorteilhaft ist, dass das Transfer-Gate nicht zwei zueinander invertierte Ansteuerungs-
signale bentigt und sehr einfach mit UGate = 0 V/UDD (= log. 0/1) ein, bzw. ausgeschaltet
werden kann. Das ergibt ein sehr kompaktes Layout. Man bentigt insgesamt also nur den
Signalschalttransistor, wohingegen das Transmission-Gate incl. Ansteuerung insgesamt 4
Transistoren erfordert.
10.12.11 Multiplexer
Ein Daten-Multiplexer lsst sich sehr flcheneffizient mit Transmission-Gates umsetzen

(Abb. 10.104).
sel out
0 in0
1 in1
Abb. 10.104 Multiplexer als TG-Realisierung, Symbol, Funktionstabelle
10.12.12 D-Flip-Flop
Eine statische Speicherzelle wird vorzugsweise als flankengetriggertes D-Flip-Flop (D-FF)

realisiert. Es dient auch als Basisstruktur fr sonstige Flip-Flop-Varianten (T-FF, JK-FF etc.).
Es gibt eine Reihe von mglichen Realisierungen. Wir werden uns auf die sogenannte semi-
statische Master/Slave-Struktur konzentrieren, die sehr zuverlssig funktioniert, auch fr
hochdynamische Anwendungen geeignet ist und sehr effizient zu integrieren ist. Sie besteht
aus der Serienschaltung von zwei zueinander invers zustandsgetriggerten semistatischen
Latches, die im Master/Slave-Modus betrieben werden (Abb. 10.105).
Die 1 -, 2 -Schalter sind meist als Transmission-Gates ausgefhrt. Das Taktsignal
(CLK) wird in zwei sich nicht berlappende Phasen (1 und 2 ) unterteilt. Vereinfachend
kann man von folgendem Zusammenhang ausgehen: 2 = CLK, 1 = CLK. Whrend
der 1 Phase (Lesephase: 1 = 1, 2 = 0) wird das Datenbit D = D1 in den Master
geladen (eingelesen), in der 2 Phase (Speicherphase: 2 = 1, 1 = 0) in den Slave
Abb. 10.105 Prinzipschaltbild eines semistatischen D-Flip-Flop
bernommen und damit am Ausgang (Q = D1 ) aktualisiert. Gleichzeitig wird der Daten-

eingang abgeschaltet, das Datenbit D bleibt im Master gespeichert, da bei geschlossener
Rckkopplung (2 = 1) der Master-Speichermodus aktiv ist. Damit bleibt der Zustand
auch im Slave erhalten, solange bis ein neuer Lesevorgang (1 = 1, 2 = 0) beginnt: Der
Slave wird vom Master getrennt (2 = 0), D1 bleibt im Slave gespeichert (Slave-
Speichermodus: 1 = 1). Der Master liest das neue Datenbit D2 ein, whrend im Slave
nach wie vor D1 gespeichert ist. Mit der nchsten Speicherphase (2 = 1, 1 = 0) wird D2
in den Slave bernommen und der o. g. Vorgang kann von neuem beginnen.
Mit dem 0 1 bergang des 2 (= CLK) -Signals wird der Ausgang Q aktualisiert,
was als aktive Takt-Flanke bezeichnet wird. In unserem Fall ist die positive die aktive Takt-
Flanke. Man kann sehr einfach eine negative aktive Takt-Flanke erreichen, wenn man das
Taktsystem invertiert: 2 = CLK, 1 = CLK. Zur Sicherstellung einer eindeutigen Funk-
tionsweise sollte die Lese- und die Speicherphase nie gleichzeitig aktiv sein. Man spricht von
einem nichtberlappenden (1 , 2 )-Takt (2-Phasen-Takt). Whrend der Umschaltpha-
sen (Nichtberlappungs-Phasen), in denen kurzzeitig die 1 - und 2 -Schalter gleichzeitig
geffnet sind, werden die aktuellen Logikzustnde durch die inneren Gate-Kapazitten
(Cin,M und Cin,S ) gehalten, daher der Name semistatisches Flip-Flop.
Ausgehend von der aktiven Flanke bis zur Aktualisierung von Q stellt sich eine Signalver-
zgerung tCLK,Q (Clock to Q-Time, CLK Q) ein, die in erster Linie von der Verzgerung
der Schaltung zwischen QM und Q herrhrt.
Beim Wechsel der Lese- zur Speicherphase, d. h. wenn die aktive Takt-Flanke vor-
liegt, muss das Datenbit D stabil (0 oder 1) anliegen, damit es eindeutig eingelesen und
gespeichert werden kann. Dazu spezifiziert man einen zeitlichen Sicherheitsbereich vor
(Setup-Zeit) und nach (Halte-Zeit) der aktiven Flanke. Daten mssen fr die Dauer der
Setup-Zeit (tsetup , setup time, Setup-Sicherheitsreserve) eindeutig (0 oder 1) am D-
Eingang anliegen, bevor sie mit der aktiven Takt-Flanke in den Slave bernommen
werden. Bei Missachtung spricht man von einer Setup-Zeit Verletzung (setup-time vio-
lation). Die Setup-Zeit tsetup ist im Wesentlichen durch die Verzgerungszeit der Schaltung
zwischen D und QM bestimmt.
Um zeitliche Toleranzen bei den einzelnen 1 -, 2 -Schaltern zu bercksichtigen,
fordert man meist auch noch eine definierte Halte-Zeit (tHold , hold time, Hold-
Sicherheitsreserve), whrend der das D-Signal nach der aktiven Flanke eindeutig (0 oder
1) bleiben muss. Bei Missachtung spricht man von einer Halte-Zeit Verletzung (hold-time
Abb. 10.106 D-Flip-Flop dff1 mit asynchronem Setz- und Rcksetz-Eingang ( SET, CLR, low-
aktiv), vereinfachte 2-Phasen-Takt Generierung und Symbol
Abb. 10.107 Standard D-Flip-Flop dff1 mit asynchronem Rcksetz-Eingang CLR (= NCLR, low-
aktiv) und Symbol
violation). Die Halte-Zeit ist meist deutlich kleiner als die Setup-Zeit und im Idealfall
vernachlssigbar klein.
Die Grundstruktur des semistatischen D-Flip-Flops kann relativ einfach erweitert
werden, um taktsynchrone oder asynchrone Setz- (SET) und/oder Rcksetz- (CLR)
Mglichkeiten bereitzustellen, was exemplarisch in Abb. 10.106 zu sehen ist.
Meist wird eine etwas einfachere Struktur verwendet, die statt der Transmission-
Gates Transfer-Gates (MOS-Einfachschalter) verwendet. Den 1 Schalter bildet dann ein
PMOS-FET und der 2 Schalter wird von einem NMOS-FET realisiert. Dem schlechteren
Signalbertragungsverhalten der Einfachschalter, das zu einer etwas greren Signalver-
zgerung tCLK,Q (Clock to Q-Time, CLK Q) fhrt, steht eine wesentlich einfachere
Schaltungsstruktur gegenber. Die Schaltung nach Abb. 10.107 bildet unsere D-Flip-Flop
Standardrealisierung (dff1).
10.13 Design einer digitalen Zellbibliothek
Der Entwurf einer digitalen Basiszelle stellt in idealer Weise eine klassische Full-Custom
Designaufgabe dar, da hier die elektrische Schaltungsspezifikation flchenoptimal auf Tran-
sistorebene umzusetzen ist (Handlayout). Nachfolgend soll ein typischer Designablauf von
der Konzeptionierung, der Spezifikation ber die Schaltungsdimensionierung, das Layout,
die Simulation mit eventueller Optimierung bis zum Datenblatt (Charakterisierung) des
Schaltkreises veranschaulicht werden.
Wir werden exemplarisch eine kleine digitale Zellbibliothek (Minimal-Bibliothek) rea-
lisieren, die aus folgenden Basiszellen besteht: Inverter (inv1), Ringoszillator (ringo5),
2-fach-NAND und -NOR (nand2, nor2) und D-Flip-Flop (dff1).
Die dimensionierte Schaltung wird zunchst ohne Bercksichtigung von Layout Einfls-
sen (Transistorverdrahtung etc.) simuliert (Pre -Layout-Simulation). Falls die Spezifikation
nicht erfllt wird, werden die Transistor-Geometrien (W /L) entsprechend nachdimen-
sioniert (optimiert). Nach dem Layout der Zelle wird eine Post-Layout-Simulation
durchgefhrt, die auch die Einflsse des Layouts auf das Schaltungsverhalten erfasst. Dazu
wird die Schaltungsnetzliste aus dem Layout extrahiert, wobei sowohl die planmigen
(Transistoren etc.) als auch die parasitren Elemente (Leitungskapazitten etc.) erfasst wer-
den. Aus den Simulationsergebnissen werden dann die charakteristischen Kenngren fr
die Logik-Simulation (Logik Parameter) ermittelt, wie beispielsweise die lastabhngige Si-
gnalverzgerungszeit tPD (CL ) und die Verlustleistung PV (CL , f), die sowohl von der Last als
auch von der Schaltfrequenz f (= ftoggle ) abhngt. Alle Parameter des Schaltkreises variieren
aufgrund von Fertigungstoleranzen, so dass neben den typischen Werten (typ.) auch die
jeweiligen Eckwerte (min., max.) zu erfassen sind (Worst-, Best-Case-Untersuchungen).
Als Entwurfstool verwenden wir MICROWIND19 , das neben dem Layout Editor auch
einen Layout Extractor beinhaltet, der eine SPICE kompatible Netzliste zur Post-Layout-
Simulation erzeugt. Zustzlich ist auch ein Simulator integriert, der eine direkte Post-
Layout-Analyse im Zeitbereich (TR-Analyse) ermglicht. Fr die detaillierteren Analysen,
insbesondere fr Performance Untersuchungen (wie z. B. tPD (CL ), PV (CL , f) etc.) werden
wir PSPICE20 einsetzen. Technologiebasis ist unser bereits bekannter 100 nm CMOS-STD
Prozess (Technologiefile: CMOS_STD.rul) mit den folgenden Level 1-Basisparametern, die
uns zur approximativen Analyse und zur Dimensionierung (W /L) dienen:
UDD = 1,2 V, Kn = 0,4 mA/V2 , Uth,n = + 0,4 V, Kp = 0,2 mA/V2 , Uth,p = 0,4 V,
19
MICROWIND Evaluationversion: http://www.microwind.net/ (Copyright E. Sicard).
20
Die Schaltkreisbeispiele, Design- und Simulationsparameter (zu MICROWIND und PSPICE)
knnen vom Download-Server des Springer-Verlags heruntergeladen werden: http://extras.springer.
com/2014/978-3-642-29559-1.
10.13 Design einer digitalen Zellbibliothek 671
C OX = 17,25 103 F/m2
Zur Abschtzung der Verdrahtung:
MET1: C m1b = 30 aF/m2 , C m1bSW = 39 aF/m, (Rsh,MET1 = 0,06 /2)

MET2: C m2b = 18 aF/m2 , C m2bSW = 38 aF/m, (Rsh,MET2 = 0,06 /2)
Fr die Schaltungssimulation wird grundstzlich das BSIM-Transistormodell verwendet.
10.13.1 Konzept, Vorberlegungen zur Zell-Geometrie
Ein digitales ASIC wird ausgehend von einem Systemmodell, das blicherweise mit ei-
ner Hardwarebeschreibungssprache beschrieben wird, weitgehend automatisiert bis zur
Logik Beschreibung (Logik-Struktur, -Netzliste) synthetisiert, wobei die Logikfunktionen
verwendet werden, die die Zellbibliothek zur Verfgung stellt. Danach erfolgt die physi-
kalische Synthese, die auch geometrische oder Layout Synthese genannt wird. Sie nimmt
auf Basis der Logik-Struktur die Platzierung, Verdrahtung und Kompaktierung (Place and
Route) der Zell-Anordnung vor. Die Zellbibliothek stellt hier die Schnittstelle zwischen
System-Design und physikalischem Entwurf dar. Man unterscheidet zwischen Standard-
und Makrozellen (Standardzell-, Makrozellentwurf). Standardzellen sind dadurch gekenn-
zeichnet, dass sie eine feste Zellhhe (1-fach Raster, Gridma) bei variabler Breite aufweisen.
Sie werden bei der Platzierung bndig aneinander gereiht. Die Verdrahtung geschieht
typischerweise ober/unterhalb der Zellenreihe in Verdrahtungskanlen, deren flexible Brei-
te sich aus der Summe der nebeneinander liegenden Verdrahtungsleitungen ergibt. Der
Entwurf mit Standardzellen ist gegenber dem mit Makrozellen der historisch ltere Ent-
wurfsstil und ist durch die sehr einfache Platzierung und Verdrahtung charakterisiert, wobei
klassisch nur zwei Metall-Layer verwendet wurden, was mit relativ einfachen Place and
Route Algorithmen realisiert werden kann. Die Chipflche eines Standardzell-Designs ist
meist suboptimal. Aufgrund des starren Platzierungs- und Verdrahtungs-Schemas und der
starren Zellhhe tendieren insbesondere stark vernetzte Strukturen, wenn sie noch dazu
aus Zellen bestehen, die eine sehr unterschiedliche Komplexitt (groe und kleine Zellen)
aufweisen, zu langen bandfrmigen Layout-Geometrien, die in aller Regel nicht optimal
kompakt sind.
Makrozellen haben keine starre Zellhhe, aber ein konfektioniertes Zellraster (Hhe = 1-
fach, 2-fach etc.), auch Zell-Grid(ma) genannt, um die Platzierung und Kompaktierung
zu erleichtern. Bei komplexen Zellen wchst die Zellhhe, was tendenziell zu quadratischen
Zell-Geometrien fhrt. Die Interzell-Verdrahtung wird blicherweise mehrlagig vorgese-
hen und ist nicht auf regulre Verdrahtungskanle begrenzt. Das ermglicht im Vergleich
zum Standardzellentwurf ein deutlich kompakteres Chip-Layout, wobei die Platzierungs-
und Verdrahtungs-Algorithmen allerdings deutlich komplexer sind.
In aller Regel lassen sich Standard- und Makrozellen kombinieren, so dass beim
Makrozellentwurf auch Standardzellen verwendet werden. Oft werden auch komplexe Ma-
krozellen zumindest zum Teil aus Basis-Standardzellen generiert (Layout-Generatoren).

Auch unsere nachfolgende Minimalbibliothek besteht aus kombinierbaren Standard- und
Makrozellen.
Wenngleich die Makrozellen eine grere geometrische Flexibilitt zulassen, sollte stets
auf geometrische Regularitt (Rastermae) geachtet werden. Nur dann kann die Zelle
im Gesamtdesign kompakt platziert und verdrahtet werden. Vor dem eigentlichen Ent-
wurfsprozess ist es deshalb unumgnglich, grundstzliche konzeptionelle Vorberlegungen
anzustellen, die den geometrischen Aufbau und die Anschlussmglichkeiten betreffen.
Einige Layout Aspekte und Empfehlungen:
1. Flchenoptimalitt, minimale Layout-Flche

2. Regularitt, gleiche Strukturen, Matching Gesichtspunkte beachten
3. Einfache Platzier- und Verdrahtbarkeit der Zellen (Place and Route), konfektionierte
Zellabmessungen (Zell-Rastermae (Zell-Hhen: 1-fach, 2-fach etc.))
4. Universalitt, Layout sollte vertikal und horizontal gespiegelt werden knnen, uni-
verselle Anschlussmglichkeiten der Ein-, Ausgnge (links, rechts (oben, unten),
etc.)
5. Definierte Signal-Verdrahtungs-Layer (MET1, POLY)
6. Definierte Layer fr das Versorgungsspannungs-System (MET2 fr UDD , GND (USS )
etc.) mit fester Breite und definierten Abstnden (UDD -GND-Abstand = 1-fach Grid)
7. Substrat-/Wannen-Kontakte nicht vergessen (NWELL-CO, PSUB-CO)
In den nachfolgenden Zell-Designs sind die o. g. Gesichtspunkte weitgehend umgesetzt

worden.
10.13.2 Standard-Inverter inv1
Vorberlegungen, Abschtzungen und Dimensionierung Der flchenminimale

Standard-Inverter inv1 bildet unsere Referenzzelle. Seine Eingangskapazitt Cin stellt die
quivalente Standard-Einheitslast C in1 der Zellbibliothek dar. Das Schaltverhalten wird
symmetrisch ( = r = f Ron = Ron,p = Ron,n ) ausgelegt. Den NMOS-Schalter bildet
ein Minimal-Transistor (Wn /Ln = 0,2 m/0,1 m). Das W /L-Verhltnis des PMOS-FET
entspricht dem Konduktanzverhltnis: Wp /Lp = (Kn /Kp ) Wn /Ln = 0,4 m/0,1 m.
Die Gate-Kapazitten der beiden komplementren Transistoren (NMOS- und PMOS-
FET) ergeben die gesamte Gate-Kapazitt:

COX = COX (Wn Ln + Wp Lp ) 1 fF (10.127)
Daraus lassen sich direkt die wirksame Eingangs- und Ausgangsknotenkapazitt des
Standard-Inverters approximativ angeben:
3
Cin ( = Cin1 ) COX 1,5 fF, Cout COX 1 fF (10.128)
2
Abb. 10.108 PSPICE-Testbench des Inverters inv1 mit Last CL und Pre-Layout Analyse in Form der
Verzgerungskurve tPD (CL ), {CL } = 0. . . 20 fF
Mithilfe der lastabhngigen Zeitkonstanten (= r = f ) lsst sich als weitere Kenngre

die Verzgerungszeit tPD (= tPD,r = tPD,f ) in Abhngigkeit von der Last CL wie folgt
berechnen:
UDD CL
(CL ) = = 4,7 103 CL s = 4,7 ps/fF
Kn Wn C L
(UDD Uth,n ) 2
2 Ln
tPD
tPD (CL ) = 0,7 (CL ) = 3,3 103 CL s = 3,3 ps/fF (10.129)
CL
Aufgrund der symmetrischen Dimensionierung ist beim Standard-Inverter tPD,r tPD,f .
Nachfolgend wird grundstzlich immer die mittlere Verzgerungszeit21 tPD = (tPD,r +tPD,f )/2
ausgewertet.
Eine Pre-Layout SPICE-Simulation des Standard-Inverters liefert das folgende durchaus
vergleichbare Ergebnis (Abb. 10.108).
Das Ergebnis (Verzgerungskurve) lsst sich formelmig wie folgt schreiben:
tPD
tPD (CL ) = tPD,0 + CL = 2,3 ps + 3,4 ps/fF CL (10.130)
CL
Layout Durch die Layout-Hhe H1 (= 1-fach Gridma) = 2,0 m des Inverters ist das
Hhenraster der Zell-Bibliothek festgelegt (Abb. 10.109, 10.110).
Bemerkung: Die Layout-Files werden in MICROWIND mit *.MSK bezeichnet.
Post-Layout-Simulation Der Layout-Einfluss auf das Schaltverhalten, insbesondere in-

folge der Verdrahtung und der Transistorkontaktierungen (n+ , p+ Diffusionsgebiete,
21
tPD (CL ) wird in PSPICE (PROBE) mit der Performance Analysis, Goalfunction PropagationDe-
lay(V(in), V(out)) dargestellt (Load File: propdelay_probe_makro.prb).
n-Well-CO MET2
NWELL CO
Vdd+
MP1
0.4m/
0.1m Vdd+
(n-Well) POLY
in out
Vss-
MN1
(p-Sub) MET1
0.2m/ p-Sub-
0.1m CO MET2
Vss-
n-Wanne (n-Well) NWELL

Wannen-Kontakt n-Well-CO
Substrat-Kontakt p-Sub-CO
Gate POLY
Abb. 10.109 Standard-Inverter inv1, Schaltbild und Layout (inv1.MSK)
Abb. 10.110 Standard-

Inverter inv1, 3D Ansicht Vdd+
MET2
(inv1.MSK)
Vss-
out
MET1
in
POLY
P Substrate
Versorgungsspannung Vdd+ (= UDD = 1,2 V) MET2,
Vss- (= GND = 0 V) MET2
Eingang in POLY (oben, unten, links), MET1 (links)
Ausgang out MET1 (oben, unten, rechts)
Layout-Flche Hhe (= H1) = 2,0 m, Lnge = 1,2 m
Gate-Anschlsse), wird durch die Kapazitten C2 = 0,627 fF (VDD + Kapazitt), C3 =

0,357 fF (= zustzliche Ausgangskapazitt (Cout )) und C5 = 0,053 fF (= zustzliche Ein-
gangskapazitt (Cin )) modelliert. Zur Simulation der Lastabhngigkeit ist die Zelle mit
einer parametrisierbaren Last CL (hier spez. 0,01 pF) belastet (Abb. 10.111).
Eine vollstndige Post-Layout-Simulation umfasst neben der Analyse des Nominal-
Verhaltens (Typical-Case, (typ.)) auch die Untersuchung der Fertigungstoleranzen, was
Abb. 10.111 PSPICE CIRCUIT inv1.MSK

Post-Layout-Netzliste *
(inv1.cir, von MICRO- * IC Technology: CMOS-STD 0.1m - 6 Metal
*
WIND generiert) VDD 1 0 DC 1.20
Vin 5 0 PULSE(0.00 1.20 0.475N 0.025N 0.025N 0.475N 1.00N)
*
* List of nodes
* "out" corresponds to n3
* "in" corresponds to n5
*
* MOS devices D(S) G S(D) B
MN1 0 5 3 0 N1 W= 0.20U L= 0.10U
MP1 1 5 3 1 P1 W= 0.40U L= 0.10U
*
C2 1 0 0.627fF
C3 3 0 0.357fF
C5 5 0 0.053fF
*
* Extra RLC, Load
CL 3 0 0.01pF
*
* BSIM3(4) low leakage
.MODEL N1 NMOS LEVEL=7
+ TOX = 2.0E-09 VTH0= 0.4 k1=0.3 k2=0.1
+ U0 = 0.067 UA = 1.0E-9 vsat = 1.2E+5
+ LINT = 0.008u WINT = 0.02u
+ VOFF = -0.1
+ CGSO=100.0p CGDO=100.0p CGBO=60.0p
+ CJ=1.6E-3 CJSW=240.0p
+ PB=0.9 PBSW=0.9
+ MJ=0.5 MJSW=0.33
*
.MODEL P1 PMOS LEVEL=7
+ TOX = 2.0E-09 VTH0= -0.4 k1=0.3 k2=0.1
+ U0 = 0.025 UA = 1.3E-9 vsat = 0.8E+5
+ LINT = 0.008u WINT = 0.02u
+ VOFF = -0.1
+ CGSO=100.0p CGDO=100.0p CGBO=60.0p
+ CJ=1.6E-3 CJSW=240.0p
+ PB=0.9 PBSW=0.9
+ MJ=0.5 MJSW=0.33
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.1N 2.00N
* (Pspice)
.PROBE
.END
zu einem Best- (min.), bzw. Worst-Case- (max.) Verhalten fhrt. Des Weiteren ist
das Temperaturverhalten zu untersuchen. Die Ergebnisse werden wiederum in Form der
entsprechenden lastabhngigen Verzgerungskurven tPD (CL ) dargestellt.
Wir gehen nachfolgend vereinfacht davon aus, dass sich die Fertigungstoleranzen
(Prozess-Schwankungen) maximal als 20 % Parametervariationen auswirken, wobei die
Schwellspannung maximal um 10 % variiert. Die maximal zulssige Schwankung der
Versorgungsspannung sei 10 %.
SPICE-Parameter:
NMOS [PMOS] fr
Best- (bc),
Typical- (typ.),
Worst-Case (wc)
entsprechen den BSIM-
Modellen:
N1_bc, N1, N1_wc
[P1_bc, P1, P1_wc]
VTHO=
0.36 [-0.36],
0.40 [-0.40],
0.44 [-0.44]
TOX=
1.6n [1.6n]
2.0n [2.0n],
2.4n [2.4n]
L=
0.08u [0.08u],
0.1u [0.1u],
0.12u [0.12u]
U0=
0.080 [0.03],
0.067 [0.025],
0.054 [0.02]
VDD=
1.32, 1.2, 1.08V
TEMP 27
Abb. 10.112 PSPICE-Testbench des Inverters inv1 fr den Best-, Typ.- und Worst-Case
Best-, Worst-Case Simulation Das gnstigste Schaltverhalten (Best-Case, bcase, min.

tPD ) tritt unter folgenden Randbedingungen ein: Min. Schwellspannung |Uth |, max.
Ladungstrgerbeweglichkeit 0 , min. tox (= max. COX ), max. W /L (= min. Kanallnge L)
und max. UDD .
Das ungnstigste Schaltverhalten (Worst-Case, wcase, max. tPD ) tritt bei den
entsprechend umgekehrten Randbedingungen ein: Max. Schwellspannung |Uth |, min.
Ladungstrgerbeweglichkeit 0 , max. tox (= min. COX ), min. W /L (= max. Kanallnge L)
und min. UDD (Abb. 10.112).
Um ein realistisches Testumfeld sicher zu stellen, verwenden wir fr die Post-
Simulationen (siehe Testbench) kein ideales sprungfrmiges, sondern ein pulsfrmiges
Eingangssignal mit einer Anstiegs- (= Abfall-) Flanke von tr,in (= tf,in ) = 25 ps ( tPD,in =
tr,in /2 = 12,5 ps). Das entspricht der durchaus realistischen Annahme einer Ansteuerung
mit einem Standard-Inverter, der mit rund 3-facher Einheitslast CL 3 Cin1 belastet ist,
was sich leicht mit der Verzgerungskurve (inv1) besttigen lsst: tPD = 12,5 ps = CL
3 fF 3 Cin1 .
Abb. 10.113 Post-Layout-Analyse Uin (t), Uout (t) von o. g. Testbench mit CL = 0, 10, 20 fF
Abb. 10.114 Performance Analysis, Verzgerungskurve tPD (CL ) im Best-, Typ. und Worst-Case
des Standard-Inverters inv1
Die Verzgerungskurve ergibt sich mithilfe einer Performance Analysis (Abb. 10.114),
die die mittlere Verzgerungszeit tPD (CL ) (Goal Function: PropagationDelay(V(in), V(out))
aus dem Ergebnis der Transient-Analyse auswertet (Abb. 10.113).
Bemerkung: Die gegenber der Pre-Layout-Analyse hheren intrinsischen Verzge-
rungszeiten tPD,0 sind hauptschlich in der Ansteuerung (tr,in = 25 ps) begrndet. Da die
CMOS-Stufe erst ab einer Schwelle von |Uth | 0,4 V aktiv wird, entsteht eine kleine Ver-
zugszeit (Totzeit) gegenber der idealen Sprungantwort, die gem Simulation ca. 3 ps
(typ.) betrgt.
Abb. 10.115 Temperatur-Analyse: Uout (t, T) fr CL = 10 fF im Best-, Typ.- und Worst-Case (bcase,
typ., wcase)
Abb. 10.116 Temperatur-Analyse: Uout (t, T) und Verzgerungskurve tPD (T) fr CL = 10 fF im Best-,
Typ.- und Worst-Case (bcase, typ., wcase)
Fasst man die Simulationsergebnisse zusammen, ergibt sich fr die mittlere Verzge-
rungszeit:

12 ps + 6,6 ps/fF CL max. (wcase)
tPD (CL )
= 6,4 ps + 3,4 ps/fF CL typ. (10.131)

3,3 ps + 1,9 ps/fF CL min. (bcase)
Temperatur Analyse Die Nominaltemperatur Tnom betrgt 27 C (= 300 K). Der spezifi-
zierte Temperaturbereich liege zwischen 50 und +125 C.
Das ungnstigste (langsamste) Schaltverhalten (max. tPD ) tritt erwartungsgem bei
maximaler Temperatur auf (Abb. 10.115, 10.116).
Analysiert man die Kurven, dann lsst sich in grober Nherung ein pauschaler
Temperaturdurchgriff tPD /T 0,15%/ C ermitteln.
Abb. 10.117 Schaltenergie E(t), IDD (t), Uin (t), Uout (t)
Abb. 10.118 Last- und Frequenzabhngigkeit: PV (CL , f = 1 GHz) und PV (f, CL = 10 fF)
Verlustleistung Das pulsfrmigen Ansteuersignal (tr,in (= tf,in ) = 25 ps, siehe oben) hat
eine Frequenz f (= 1 GHz). Die Simulationszeit t = tEnde wird zu 1/f gewhlt. Die (Schalt-)
Energie E(tEnde ) ergibt sich aus dem Zeit-Integral von UDD mal IDD (t) von t = 0 bis tEnde
(= TSTOP = 1,0 ns)) (= S(-I(VDD)V(VDD)). Die mittlere Verlustleistung PV ergibt sich
dann aus E(tEnde )/tEnde . Das ist in (Abb. 10.117) dargestellt.
tEnde
E(tEnde )
E(tEnde ) = UDD IDD (t) dt PV = (10.132)
0 tEnde
Die Darstellungen lassen sich in sehr guter Nherung in folgenden funktionalen

Zusammenhang bringen (Bezugsfrequenz 1 GHz):

PV
CL f =1GHz
PV 0 f +
PV (CL , f ) = CL f (10.133)
f 1GHz
Fasst man die Simulationsergebnisse (Abb. 10.118) zusammen, ergibt sich:
2,5W 1,74W

f + CL f max. (bcase)

GHz

GHz fF

1W 1,45W
PV (CL , f )
= f + CL f typ. (10.134)

GHz fF GHz

0,7W 1,12W
f + CL f min. (wcase)
GHz fF GHz
Der erste Summand stellt die Verlustleistung PV 0 (f) der unbelasteten Zelle (Leerlauf-
Verlustleistung) dar, die durch den Parameter PV 0 /f charakterisiert ist.
Der zweite Summand ist die bekannte dynamische CMOS-Verlustleistung PV,dyn (CL ):
PV ,dyn = UDD
2
CL f (10.135)
Was sich fr typ. UDD = 1,2 V fast ideal verifizieren lsst:

PV,dyn. = 1,44 V2 (
= 1,45 W/(fF GHz) CL f
Wie man leicht durch Einsetzen berprfen kann, ist auch fr UDD = 1,32 V (bcase) und
UDD = 1,08 V (wcase) die bereinstimmung sehr gut.
Die statische Verlustleistung ist vernachlssigbar klein. Ebenso spielt auch die transiente
Verlustleistung bei realistischen Flankensteilheiten (tr,in < 200 ps) des Eingangssignals keine
Rolle.
Eingangskapazitt Cin1 Zur Bestimmung der typischen quivalenten Eingangskapazitt

Cin1 wird ein Standard-Inverter inv1 (typ.) als Treiber benutzt, der wiederum mit n (= 1,
2, 4) Invertern inv1 (typ.) belastet (CL = n Cin1 ) wird. Per Simulation wird die jeweilige
Verzgerungszeit tPD (n) ermittelt. So entsteht jeweils ein Punkt auf der Verzgerungs-
kurve. Die Steigung der Verzgerungskurve ist aus den vorangegangenen Untersuchungen
bekannt: tPD /CL = 3,4 ps/fF. Da CL = n Cin1 ist, lsst sich Cin1 wie folgt ermitteln:
tPD (n) tPD (n)
CL = n Cin1 = Cin1 = (10.136)
3,4 ps/fF n 3,4 ps/fF
Cin1 unterliegt auch den Fertigungstoleranzen (min., typ., max.). Im Rahmen unserer
Annahmen gilt in guter Nherung: Cin1 = Cin1 (typ.) 20 %.
In einem Logiknetzwerk stellt der Minimalinverter (inv1) die kleinste Belastung einer
ansteuernden Zelle dar. Seine Eingangskapazitt Cin1 bildet deshalb die Referenzlast der
Zellbibliothek.
Aus Simulation Mittelwert

ermittelt: n, tPD(n) Cin1 Cin1
n tPD (n)
1 10.4 ps
1, 3.1 ps 0.91 fF
2 13.5 ps
4 19.5 ps 2, 6 ps 0.88 fF Cin1 0.9 fF
10.13.3 Ringoszillator ringo5
Vorberlegungen, Prinzip, Anwendung Mit einem Ringoszillator lsst sich die Dyna-
mik einer Zelle sehr effizient beurteilen. Ein Ringoszillator besteht immer aus einer
ungeradzahligen Anzahl n von invertierenden Einzelzellen, die signalmig in Reihe ge-
schaltet sind. Der Ausgang der n. Stufe wird mit dem Eingang der 1. Stufe verbunden.
Es entsteht so ein Relaxationsoszillator (Laufzeitoszillator) mit einer Zykluszeit tOsc =
2 n tPD1 . Die Oszillationsfrequenz ist die reziproke Zykluszeit: fringo,n = fOsc = 1/tOsc
(Abb. 10.119, 10.120).
Betrgt die Verzgerungszeit der Einzelstufe tPD1 , dann wird ein log.1 Signal am Eingang
in1 durch die n Stufen n mal verzgert und erscheint nach tPDn = n tPD1 als log. 0 am
Ausgang out n = Eingang in1 . Das log. 0 Signal propagiert nun wiederum in tPDn = n tPD1
zum Ausgang und liefert jetzt ein log. 1 Signal, was dem ursprnglichen Anfangszustand
entspricht. Der Zyklus ist also nach tOsc = 2 n tPD1 abgeschlossen und der beschriebene
Vorgang wird sich wiederholen.
in1 out1 out2 out3 out4 out5
Abb. 10.119 5-stufiger Ringoszillator, Schaltbild und Layout (ringo5.MSK)

Vdd+
MET2
in1 out5
Vss-
MET1
POLY
P Substrate
Versorgungsspannung Vdd+ (= UDD = 1,2 V) MET2, Vss- (= GND = 0 V) MET2
Ausgang out5 = in1 MET1, MET2 (links, rechts)
Layout-Flche Hhe (= H1 = 1-fach Gridma) = 2,0 m, Lnge = 4,4 m
Abb. 10.120 5-stufiger Ringoszillator, 3D Ansicht (ringo5.MSK).
Ringoszillatoren werden in Schaltungen eingesetzt, wo hochdynamische Oszillatoren

bentigt werden. Da die Einzelstufen jeweils nur mit einem Gattereingang belastet sind,
stellt eine Ringoszillator-Struktur die minimal mgliche Verzgerung einer Signalkette dar,
was der maximal mglichen Signalfrequenz entspricht.
Ringoszillatoren sind sehr gut geeignet, die Dynamik-Leistungsfhigkeit unterschied-
licher Prozess-Technologien anhand der entsprechenden Oszillationsfrequenzen fringo,n
miteinander zu vergleichen.
Ringoszillatoren werden auch zur messtechnischen Verifikation der Verzgerungszeit
tPD1 verwendet. Auf dem Chip werden Ringoszillatoren hoher Stufenzahl n als Teststruktu-
ren implementiert. Die Oszillationsfrequenz wird durch die Stufenzahl n 1 (z. B. n = 51)
deutlich reduziert, was die Messtechnik stark vereinfacht, oder sogar erst ermglicht. Durch
Messung der Oszillationsfrequenz lsst sich die Verzgerungszeit tPD1 wie folgt bestimmen:
1 1
fringo,n = tPD1 = (10.137)
2 n tPD1 2 n fringo,n
Zahlenbeispiel: Ist tPD1 in der Grenordnung von 100 ps und man verwendet n = 51, dann
ist fringo,n 100 MHz, was messtechnisch noch handhabbar ist.
Bei einem n-stufigen Ringoszillator ist jede Stufe mit CL = Cin1 belastet. Man wertet also
die Verzgerungszeit tPD = tPD (CL = Cin1 ) aus. Implementiert man weitere gleichartige
n-stufige Ringoszillatoren, die aber jeweils mit einer unterschiedlichen Belastung CL der
Einzelstufe versehen sind, dann lsst sich auch die lastabhngige Verzgerungszeit tPD (CL )
auswerten. Die unterschiedliche Last CL wird blicherweise dadurch realisiert, dass man
die Einzelstufen der Kette jeweils mit 1 . . . 10 zustzlichen Dummy Invertern belastet:
CL = (1 . . . 10) Cin1 + Cin1 .
Abb. 10.121 Post-Layout Simulation des 5-stufigen Ringoszillators (typ.) ringo5
Post-Layout-Simulation (Abb. 10.121)

1 1
tPD1 (Cin1 ) = = = 9,3 ps (10.138)
2 n fringo,n 2 5 10,7GHz
Der Vergleich mit der Verzgerung des Standard-Inverters (typ.): tPD (CL = Cin1 = 0,9 fF) =
9,5 ps liefert eine fast ideale bereinstimmung.
Die aus der Simulation ermittelte Verlustleistung betrgt 139 W.
Das ergibt pro Stufe: PV1 = 139 W/5 = 27,8 W
Vergleicht man mit dem Standard-Inverter inv1, stellt man wiederum eine gute berein-
stimmung fest:
1 W 1,45 W
PV ,inv1 (CL , f ) = + CL f
GHz f (fF GHz)
PV ,inv1 (0,9 fF, 10,7 GHz) = 10,7 W + 14 W = 24,7 W
10.13.4 NAND-Standardzelle nand2
Vorberlegungen, Abschtzungen und Dimensionierung Die Layout-Hhe ist durch

die Standard Zell-Hhe (= H1 = 1-fach Gridma = 2,0 m) des Standard-Inverters inv1
festgelegt. Um ein annhernd gleiches Ron,n,p wie beim Inverter zu erzielen, wird das W /L-
Verhltnis des 2-fach NMOS-FETs (Reihenschaltung) und das des 2-fach PMOS-FETs
(Parallelschaltung) zu W/L = 0,4 m/0,1 m gewhlt (Abb. 10.122, 10.123). Das Schaltver-
halten entspricht dann in guter Nherung dem des Inverters und ist annhernd symmetrisch
(tPD (
= tPD,inv1 )
= tPD,r
= tPD,f ). Die gesamte Gate-Kapazitt eines Eingangs lsst sich dann
wie folgt angeben:

COX = COX (Wn Ln + Wp Lp ) = 17,25 103 F/m2 2 0,4 m 0,1 m = 1,38 fF.
n-Well-CO
UDD (Vdd+)
MP2 MP1
in2 in1
MN1 W/L = out

0.4m/0.1m
in1
MN2 p-
Sub-
in2 CO
USS (Vss-)
Abb. 10.122 2-fach NAND Gatter nand2, Schaltbild und Layout (nand2.MSK)
Vdd+
Vss-
out
in2 in1
P Substrate
Eingnge in1, in2 POLY (oben, unten); Ausgang out MET1 (rechts)
Abb. 10.123 2-fach NAND Gatter nand2, 3D Ansicht (nand2.MSK).
Daraus lassen sich wiederum direkt die wirksame Eingangs- und Ausgangsknotenkapazitt
grob abschtzen:
3
Cin,nand2 COX 2 fF (10.139)
2
Es ist eine lastabhngige Verzgerung zu erwarten, die der des Inverters entspricht:
tPD
tPD (CL ) = 0,7 (CL ) = 3,3 103 CL s = 3,3ps/fF (10.140)
CL
Abb. 10.124 Transientanalyse (typ.) Uout (t, CL ) der 2-fach Nand-Zelle nand2
Abb. 10.125 Verzgerungskurven tPD (CL ) der 2-fach Nand-Zelle nand2
Post-Layout-Simulation Die Analysen werden sinngem wie beim Standard-Inverter

durchgefhrt. Nachfolgend werden wir uns deshalb auf die wesentlichsten Aspekte
beschrnken.
Bekanntlich wird in der ungnstigsten Situation CL nur ber einen PMOS-Schalter (hier
MP1) aufgeladen (Abb. 10.124). Der 0 1 bergang von Uout weist dann die maximale
Verzgerungszeit tPD,r auf, was wir im Folgenden so annehmen.
Fasst man die Simulationsergebnisse zusammen (Abb. 10.125), ergibt sich fr die
mittlere Verzgerungszeit:

15,3 ps + 6,9 ps/fF CL max. (wcase)
tPD (CL )
= 8,9 ps + 2,9 ps/fF CL typ. (10.141)

4 ps + 1,9 ps/fF CL min. (bcase)
Das entspricht erwartungsgem den Werten des Standard-Inverters.

Abb. 10.126 Last- und Frequenzabhngigkeit von PV (CL , f = 1 GHz) und PV (f, CL = 10 fF)
Temperatur Analyse Im spezifizierten Temperaturbereich: von 50 C bis +125 C lsst

sich in grober Nherung ein pauschaler Temperaturdurchgriff tPD /T 0,15 %/ C
ermitteln.
Verlustleistung Setzt man die Werte aus den Simulationsergebnissen ein, ergibt sich fr
Best-, Typical- und Worst-Case (Abb. 10.126):

2,9 W 1,7 W

f + CL f max. (bcase)

GHz fF GHZ

1,8 W 1,45 W
PV (CL , f )
= f + CL f typ. (10.142)

GHz fF GHZ

1,2 W
1,16 W
f + CL f min. (wcase)
GHz fF GHZ
Die statische und transiente Verlustleistung spielen auch hier erwartungsgem keine Rolle;
realistische Flankensteilheiten des Eingangssignals vorausgesetzt.
Eingangskapazitt Cin, nand2 (in1 , in2 ) Zur Bestimmung der typischen quivalenten Ein-
gangskapazitt C in,nand2 (in1 , in2 ) gehen wir sinngem so vor wie beim Inverter. Ein
Standard-Inverter inv1 (typ.) wird als Treiber benutzt und mit n (= 1, 2, 4) Eingngen der
2-Fach Nand-Zelle nand2 (typ.) belastet (CL = n Cin,nand2 ). Die jeweilige Verzgerungs-
zeit tPD (n) wird per Simulation ermittelt. Cin, nand2 lsst sich dann bekanntlich wie folgt
ermitteln:
tPD (n) tPD (n)
CL = n Cin,nand2 = Cin,nand2 = (10.143)
3,4ps/fF n 3,4ps/fF

ermittelt: n, tPD( n) Cin,nand2 Cin,nand2
n tPD (n)
1 11.3 ps
2 14.6 ps 1, 3.3 ps 0.97 fF
4 21.6 ps 2, 7 ps 1.03 fF Cin,nand2 1 fF
Die Eingangskapazitt ist wie erwartet kleiner als die Abschtzung (Cin = 1 fF (approx.
2 fF)).
10.13.5 NOR-Standardzelle nor2
Vorberlegungen, Abschtzungen und Dimensionierung Die Layout-Hhe der 2-fach

Nor-Standardzelle nor2 ist wiederum durch H1 (= 1-fach Gridma = 2,0 m) festgelegt.
Der 2-fach NMOS-FET (Parallelschaltung) wird als Minimalstruktur (Wn /Ln = 0,2 m/0,1
m (= Wn /Ln (inv1))) ausgelegt (Abb. 10.127, 10.128). Um ein annhernd gleiches Ron,p
wie beim Inverter zu erzielen, msste das W /L-Verhltnis des 2-fach PMOS-FETs (Reihen-
schaltung) gegenber dem des Inverters verdoppelt werden ( Wp /Lp = 0,8 m/0,1 m).
Diese relativ groe PMOS-Struktur passt nicht in die vorgegebene Hhe H1 . Der 2-fach
PMOS-FET wird deshalb im Rahmen der Layout-Regeln maximal ausgelegt (Wp /Lp = 0,5
m/0,1 m).
Das Schaltverhalten ist dann nicht mehr symmetrisch. Die fallende Flanke entspricht
der des Inverters inv1 (tPD,f
= tPD,inv1 ). Fr die steigende Flanke kann man folgende Ab-
n-Well-CO
UDD (Vdd+)
MP2
in2
0.5m/
0.1m
MP1
in1
out
0.2m/
0.1m
MN2 MN1 p-
Sub-
in2 in1 CO
USS (Vss-)
Abb. 10.127 2-fach NOR Gatter nor2, Schaltbild und Layout (nor2.MSK)
Vdd+
Vss-
out
in2 in1
P Substrate
Eingnge in1, in2 POLY (oben, unten); Ausgang out MET1 (rechts)
Abb. 10.128 2-fach NOR Gatter nor2, 3D Ansicht (nor2.MSK).
schtzung machen: tPD,r 2 (Wp,inv1 /Wp,nor2 ) tPD,inv1 (spez. = 1,6 tPD,inv1 ). Als mittlere
Verzgerungszeit ist dann zu erwarten:
tPD,nor2 1,3 tPD,inv1 (10.144)
Die gesamte Gate-Kapazitt eines Eingangs lsst sich wiederum wie folgt angeben: COX =

COX (Wn Ln + Wp Lp ) = 17,25 103 F/m2 (0,5 m + 0,2 m) 0,1 m = 1,21fF.
Daraus lsst sich wiederum direkt die wirksame Eingangsknotenkapazitt abschtzen:
3
Cin,nor2 COX 1,8fF (10.145)
2
Es ist eine lastabhngige Verzgerung zu erwarten, die im Mittel etwa 30 % grer als die
des Inverters ist und eine leichte Unsymmetrie aufweist:

tPD tPD,f tPD,r
4,4ps/fF wobei 3,4[5,4]ps/fF (10.146)
CL CL CL
Die Unsymmetrie des Schaltverhaltens ist in vielen Fllen akzeptabel. Die Nand-Zelle
nand2 weist diese Einschrnkungen allerdings nicht auf und ist deshalb bei der Logik-
Synthese zu prferieren.
Post-Layout-Simulation Die Analysen werden sinngem so wie bei den bereits vorge-
stellten Zellen durchgefhrt.
In der ungnstigsten Situation wird CL bekanntlich nur ber einen NMOS-Schalter (hier
MN1) entladen. Der 1 0 bergang von Uout weist dann die maximale Verzgerungszeit
tPD,f auf. Bei den folgenden Untersuchungen nehmen wir stets diesen Fall an.
Abb. 10.129 Verzgerungskurven tPD (CL ) der 2-fach Nor-Zelle nor2
Fasst man die Simulationsergebnisse zusammen (Abb. 10.129), ergibt sich fr die
mittlere Verzgerungszeit der Nor-Zelle:

13,7 ps + 7,8 ps/fF CL max. (wcase)

tPD (CL )
= 8,3 ps + 4,2 ps/fF CL typ. (10.147)

4,3 ps + 2,3 ps/fF C min. (bcase)
L
Temperatur Analyse Im spezifizierten Temperaturbereich 50 C bis +125 C lsst

sich in grober Nherung auch hier wiederum ein pauschaler Temperaturdurchgriff
tPD /T 0,15 %/ C ermitteln.
Verlustleistung Setzt man die Werte aus den Simulationsergebnissen (Abb. 10.130) ein,
Worst-Case:
ergibt sich fr Best-, Typical- und
2,3 W 1,7 W

f + CL f bcase

GHz fF GHz

1,4 W 1,45 W
PV (CL , f )
= f + CL f typ. (10.148)

GHz fF GHz

1 W 1,2 W
f + CL f wcase
GHz fF GHz
Die statische und transiente Verlustleistung spielen auch hier erwartungsgem keine Rolle;
realistische Flankensteilheiten des Eingangssignals vorausgesetzt.
Eingangskapazitt Cin, nor2 (in1 , in2 ): Zur Bestimmung der typischen quivalenten
Eingangskapazitt Cin,nor2 (in1 , in2 ) gehen wir sinngem so vor wie bei der 2-fach
Nand-Zelle:
tPD (n) tPD (n)
CL = n Cin,nor2 = Cin,nor2 = (10.149)
3,4ps/fF n 3,4ps/fF
Abb. 10.130 Last- und Frequenzabhngigkeit: PV (CL , f = 1 GHz) und PV (f, CL = 7,5 fF)
Die Eingangskapazitt ist wieder wie erwartet kleiner als die Abschtzung (Cin, nor2 = 0,91
fF (approx. 1,8 fF)).

ermittelt: n, tPD ( n) Cin,nor2 Cin,nor2
n tPD (n)
1 10.5 ps
2 13.6 ps 1, 3.1 ps 0.91 fF
4 19.8 ps 2, 6.2 ps 0.91 fF Cin,nor2 0.91 fF
10.13.6 D-Flip-Flop Standard-, Makro-Zelle (Kompaktdesign) dff1
Vorberlegungen, Prinzip, Anwendung Die Flip-Flop Zelle stellt ein flankengetriggertes

(CLK = 1 ) semistatisches D-Flip-Flop dar, dessen Funktionsprinzip bereits im Kap. D-
Flip-Flop errtert worden ist. Die Schaltung besteht aus zwei zustandsgetriggerten (CLK)
Latches in Master-Slave Konfiguration (latch1 (Master) und latch2 (Slave)). Schaltbild
und Layout sind im nachfolgenden Bild zu sehen. Bei CLK = 0 wird das Datum D in den
Master (latch1) eingelesen, bei CLK = 1 wird es im Master gespeichert und gleichzeitig
vom Slave bernommen. Somit wird mit der positiven CLK-Flanke (CLK = 1 ) der
Ausgang Q (D Q) aktualisiert, d. h. CLK = 1 stellt die aktive Flanke unseres D-Flip-
Flops dar. Mit CLK = 0 geht der Slave in den Speicher- und der Master in den Lese-
Zustand. Der Zyklus ist abgeschlossen und das nchste Datum kann eingelesen werden.
Das Layout ist mit leichten Modifikationen aus den Standardzellen inv1 und nand2
aufgebaut (Abb. 10.131). Nachfolgend wird ein Standard-Zell- und ein Makrozell-Entwurf
vorgestellt. Die elektrischen Eigenschaften beider Zellen sind gleich. Der Unterschied liegt
nur in der Geometrie. Whrend das Standardzell-Layout (Abb. 10.131, 10.132) die Stan-
dard 1-fach Zell-Hhe H1 = 2 m aufweist, ist die Makrozelle (Abb. 10.133) in doppelter
Hhe H = 2 H1 layoutet (H = 2-fach Rasterma). Dadurch ist sie nur noch rund halb so
0.6 m / NAND
TG1
D 0.1 m CLK
D1 & INV
D2 0.2 m /
TG4 0.1 m
CLK CLR
NAND
TG3
D3 & INV
D4 Q
TG2 0.2 m / QM 0.6 m /
0.1 m 0.1 m
CLK CLR
CLK
latch1 latch2
Abb. 10.131 D-Flip-Flop Standardzelle, Schaltbild und Layout (dff1_std.MSK)
lang wie der Standardentwurf und hat eine fast quadratische Geometrie. Die Gesamtflche
beider Zellen ist nahezu gleich. Je nach Signalfluss und Position der Anschlsse knnen
beide Zellen vertikal und horizontal gespiegelt werden. Beide Zellen knnen gleicherma-
en in einem Makrozell-Entwurf verwendet werden. Mit welcher Zelle sich das insgesamt
kompaktere Chiplayout erreichen lsst, hngt vom Geometrieumfeld ab. Einem klassischen
Standardzell-Entwurf bleibt die D-Flip-Flop Standardzelle vorbehalten.
Die elektrischen Eigenschaften sind durch die Basiszellen inv1 und nand2 und vor allem
auch durch die Transfer-Gates bestimmt. Die positive Taktflanke ist die aktive Flanke.
Die Signalverzgerung tCLK,Q (Clock to Q-Time, CLK Q) ergibt sich in sehr guter
Nherung aus der Summe der Verzgerungen tPD,TG3 + tPD,nand2 (Cin1 ) + tPD,inv1 (CL ). Das
asynchrone Rcksetzsignal ist low-aktiv (NCLR = 0 QM, Q = 0). Es muss mindestens
eine Taktperiode TCLK anliegen.
Die Setup-Zeit tsetup ist im Wesentlichen durch die Verzgerungszeit tD,QM (Master)
zwischen D und QM im ungnstigsten Fall (wcase) bestimmt.
Die Halte-Zeit tHold , whrend der das D-Signal nach der aktiven Flanke noch konstant
bleiben muss, ist durch die maximale (bcase) Ausschaltverzgerung tCLK,D1 (Clock to
D1-Time, CLK D1 ) des Transfer-Gates am Eingang bestimmt.
Wir realisieren die Flip-Flop Zelle nachfolgend als flchenoptimales Kompaktdesign.
Deshalb werden flchenminimale Transfer- anstatt Transmission-Gates als Signalschalter
verwendet, was natrlich auf Kosten der Dynamik geht. Fr hohe Dynamikanforderungen
wird man Transmission-Gates verwenden. Das erfordert allerdings zustzlich mindestens 6
Transistoren. Die Layout-Flche (einschlielich Verdrahtung) wird sich dadurch um rund
50 % erhhen. In einer realen Zellbibliothek wird man beide Varianten vorsehen.
Vdd+
QM Q
in1 Vss-
Q
D
QM
P Substrate
Eingang D MET1 (links, oben, unten), Ausgang Q MET1 (rechts, oben, unten)
Abb. 10.132 D-Flip-Flop Standardzelle, 3D Ansicht (dff1_std.MSK).
Abb. 10.133 D-Flip-Flop

Makrozelle, Layout
(dff1_mak.MSK)
Versorgungsspannung Vdd+ (= UDD = 1,2 V) MET2

Vss- (= GND = 0 V) MET2
Eingang D MET1 (links, oben, unten)
Ausgang Q MET1 (rechts)
Post-Layout-Analyse Das Funktionsprinzip ist aus den charakteristischen Signalverlufen

(Abb. 10.134) ersichtlich. Das Schaltverhalten ist unsymmetrisch. Da ein NMOS-Transfer-
Gate (hier spez. TG3) log. 1-Signale schlechter bertrgt als log. 0-Signale, ist die
Verzgerungszeit tPD, TG3 und damit auch die Verzgerung tCLK,Q (Q = 0 1) deutlich
grer als tCLK,Q (Q = 1 0). Im Worst-Case ist die Verzgerungszeit tCLK,Q (CL )
signifikant.
Abb. 10.134 Transientanalyse des D-Flip-Flops dff1 (typ., CL = 10 fF)
Fasst man die Simulationsergebnisse fr Worst-, Typical- und Best-Case zusammen,

ergibt sich fr den 0 1 bergang am Ausgang Q:

240 ps +
12 ps
CL

max. (wcase)

fF

4 ps
tCLK,Q (CL )
= 55 ps + CL typ. (10.150)

fF

2 ps
26 ps + CL min. (bcase)
fF
Und fr den 1 0 bergang am Ausgang Q:

50 ps +
7 ps
CL

max. (wcase)

fF

3,5 ps
tCLK,Q (CL )
= 28 ps + CL typ. (10.151)

fF

1,9 ps
18 ps + CL min. (bcase)
fF
Abb. 10.135 Analyse zur Darstellung der Setup-Zeit Problematik (wcase)
Setup-Zeit Die Verzgerung zwischen D und QM im ungnstigsten Fall (wcase) mit

CL = Cin (latch2) = 3 fF stellt die erforderliche Setup-Zeit tsetup dar. Aufgrund des sehr un-
symmetrischen bertragungsverhaltens des PMOS-Transfer-Gates TG1 am Eingang (log. 0
Signale werden schlechter bertragen als log. 1 Signale) stellt sich fr D = 0 die insgesamt
maximale Verzgerung ein. Dieser Fall ist fr die Ermittlung der erforderlichen Setup-Zeit
mageblich. Die Situation ist in Abb. 10.135 dargestellt.
Die entsprechende Worst-Case Analyse bei maximaler Temperatur (T = 125 C) ergibt
(zur Information: typ., bcase Werte in Klammern):
tsetup (=tD,QM ) = 405ps (65ps, 35ps) (10.152)
Die Setup-Zeit ist auch mageblich fr die maximal mgliche Taktfrequenz fCLK, max des
Flip-Flops:
1
fCLK,max (
= 1,2GHz) (10.153)
2 tsetup
Halte-Zeit Whrend der Umschaltphasen CLK = 1 (aktive Flanken) darf kein Signal-
wechsel bei D1 stattfinden. Dauert das Ausschalten tCLK, D1 des Transfer-Gates TG1 lnger
als die wirksam krzeste Signallaufzeit tD, D1 (D D1 ), dann muss D noch um die
entsprechende Zeitdifferenz thold konstant gehalten werden; solange bis das Transfer-Gate
sicher sperrt. Die Best-Case Simulation fr D (= 0 1) ist hier mageblich. Bei unserer
Schaltung ist die maximale Ausschaltverzgerung des Eingangs tCLK, D1 stets kleiner als die
krzeste Signallaufzeit (bcase) tD, D1 (D D1 ): tCLK, D1 tD, D1 15 ps. Das wrde
einer negativen Halte-Zeit von 15 ps entsprechen.
Deshalb wird keine Halte-Zeit gefordert:
thold = 0 (10.154)
Temperatur Analyse Im spezifizierten Temperaturbereich: von 50 C bis +125 C

kann wiederum nherungsweise von einem pauschalen Temperaturdurchgriff von
tPD /T 0,15 %/ C ausgegangen werden.
Verlustleistung Die Simulationen fr den Best-, Typical- und Worst-Case liefern folgendes
Ergebnis:

26 W 1,7 W

f + CL f bcase

GHz fF GHz

15 W 1,45 W
PV (CL , f )
= f + CL f typ.

GHz fF GHz

10 W 1,14 W
f + CL f wcase
GHz fF GHz
f = ftoggle ist die Toggle-Frequenz des Datensignals D. Die Taktfrequenz fCLK ist minde-
stens doppelt so gro. Die statische und transiente Verlustleistung spielen auch hier
erwartungsgem keine Rolle.
Eingangskapazitten Cin, D , Cin, CLK , Cin, NCLR Die typischen quivalenten Eingangskapa-
zitten Cin, D , Cin, CLK und Cin, NCLR sind aus der jeweiligen Ladung (Stromintegral), die
aus der entsprechenden Ansteuerquelle pro Zyklus umgeladen wird, dividiert durch die
jeweilige Spannung (= UDD ), ermittelt worden:
Cin,D = 3 fF
Cin,CLK = 2,5 fF
Cin,NCLR = 1,25 fF (10.155)
Fazit Die Verzgerungszeiten tCLK,Q , tCLK,Q und auch die erforderliche Setup-Zeit tsetup
sind sehr unsymmetrisch und auerdem sehr stark von den Schaltungsparametern abhn-
gig (bcase, typ., wcase). Das ist im Sinne der Entwurfszentrierung sehr ungnstig. Der
Grund hierfr ist das unsymmetrische bertragungsverhalten der verwendeten Transfer-
Gates, die ein flchenminimales Design ergeben, aber schaltungstechnisch (dynamisch)
ungnstig sind. Verwendet man Transmission-Gates, dann lsst sich eine deutlich hhere
Dynamik erreichen. Es lassen sich eine weitgehend symmetrische Verzgerungszeit tCLK,Q
und Setup-Zeit erreichen, die in gleicher Grenordnung sind:
tsetup tCLK,Q tCLK,Q (siehe Gl. oben).
bungsbeispiel Entwerfen Sie auf Basis des Kompaktdesigns dff1 ein Dynamik Flip-Flop
dff2 (als Standard- und Makrozelle), das weitgehend layout- (Hhe, Rasterma), pin- und
funktionskompatibel zum Kompaktdesign sein soll: D, CLK, NCLR, Q.
1. Ersetzen Sie dazu die Transfer-Gates durch Transmission-Gates. Integrieren Sie einen
Inverter, der das zustzliche inverse Taktsignal (CLK NCLK) erzeugt.
2. Fhren Sie die entsprechenden Analysen wie beim Kompakt Flip-Flop durch. Fassen
Sie die Ergebnisse zusammen und vergleichen Sie beide Flip-Flop Varianten.
10.13.7 Zusammenfassung, Datenbltter
Allgemeine Parameter (typ. (min., max.))

UDD (= Vdd+, VDD) = 1,2 V (1,08 V, 1,32 V), GND (= Vss) = 0 V (0 V, 0 V),
(W/L)min (NMOS, PMOS-FET) = 0,2 m/0,1 m (0,2 m/0,12 m,
0,2 m/0,08 m)
Cin1 = 0,9 fF (Referenz, Minimal-Eingangskapazitt) (20 %, +20 %)
Nenntemperatur: T = 27 C (= TJ (Chiptemperatur)), Temperaturbereich: (50 C,

+125 C) (Tabs. 10.12, 10.13, 10.14, 10.15 und 10.16).
Tab. 10.12 Minimal-, Standard-Inverter inv1

typ. min. max. Einheit
tPD (CL , T) tPD0 6,4 3,3 12 ps
tPD /CL 3,4 1,9 6,6 ps/fF
tPD /T 0,15 %/ C
PV (CL , f) PV 0 /f 1 0,7 2,5 W/(1GHz)
PV / CL |f =1GHz
1,45 1,12 1,74 W/(fF 1GHz)
1GHz
Cin = Cin1 0,9 0,72 1,08 fF
Tab. 10.13 Ringoszillator

(5-stufig) ringo5 typ. Einheit
fringo5 10,7 GHz
tPD1 9,3 ps
PV PVges 139 W
PV 1 27,8 W
Tab. 10.14 NAND-Standard-Zelle nand2

tPD (CL , T) tPD0 8,9 4 15,3 ps
tPD /CL 2,9 1,8 6,9 ps/fF
tPD /T 0,15 %/ C
PV (CL , f) PV 0 /f 1,8 1,2 2,9 W/(1GHz)
PV / CL |f =1GHz
1,45 1,16 1,7 W/(fF 1GHz)
1GHz
Cin (Cin (in1 )
= Cin (in2 )) 1 0,8 1,2 fF
Tab. 10.15 NOR-Standard-Zelle nor2 (Flanken-Unsymmetrie 23 %)

tPD (CL , T) tPD0 8,3 4,3 13,7 ps
tPD, f = 23 %
tPD /CL 4,2 2,3 7,8 ps/fF
tPD,r = + 23 %
tPD /T 0,15 %/ C
PV (CL , f) PV 0 /f 1,4 1 2,3 W/(1GHz)
PV / CL |f =1GHz
1,45 1,2 1,7 W/(fF 1GHz)
1GHz
Cin (Cin (in1 )
= Cin (in2 )) 0,91 0,73 1,09 fF
Tab. 10.16 D-Flip-Flop Kompaktzelle dff1

tCLK,Q (CL , T) tPD0 55 26 240 ps
tPD /CL 4 2 12 ps/fF
tCLK,Q (CL , T) tPD0 28 18 50 ps
tPD /CL 3.5 1.9 7 ps/fF
tsetup (65) (35) 405 ps
thold 0 ps
tCLK, Q /T,tsetup /T 0,15 %/ C
PV (CL , f) PV0 /f 15 10 26 W/(1GHz)
PV / CL |f =1GHz
1.45 1.14 1.7 W/(fF 1GHz)
1GHz
Cin, D 3 2.4 3.6 fF
Cin, CLK 2.5 2 3 fF
Cin, NCLR 1.25 1 1.5 fF
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Sachverzeichnis
A Bandpass, 166, 273

A-Betrieb, 288, 431 Bandstoppfilter, 173, 274
AB-Betrieb, 288, 431 Hochpass, 172, 272, 378
Abschtzanalyse, 56, 445 Tiefpass, 66, 172, 272
Abtastfrequenz, 536 Analoger Modellteil, 77, 522
Abtasthalteschaltung Analogmultiplizierer, 492
mit gesteuertem MOS-Schalter, 538 Analogspeicher, 538
Abtasthalteschaltungen, 538 Angepasster Tiefpass/Hochpass, 172
Abtasttheorem, 536 anisotrope tzung, 572
Abwrts-Mischstufe, 458 Anti-Blockier-Systemen, 17
Abwrtswandler, 194, 516 Antialiasing-Filter, 537
AC-Analyse, 27 Arbeitsgerade des Eingangskreises, 296, 383
Einstellungen, 46, 49 ASIC, 10
AC-Arbeitsgerade, 297 ASIC-Design, 563
AC-Multimeter, 27 ASK-Modulation, 473
A/D-Wandler, 541, 549, 551 Astabiler Multivibrator, 278
Ein-Rampenverfahren, 541 Attribut-Eigner, 42
Iterationsverfahren, 544 Attribut-Name, 40, 42
Parallelverfahren, 548 Attribut-Wert, 40, 42
Quantisierungsfehler, 531, 537 Attribute an Symbolen, 41
Sukzessive Approximation, 544 Implementation Path-Attribut, 42
VHDL-AMS Modell, 547 Implementation Type-Attribut, 42
Zhlverfahren, 541 Implementation-Attribut, 42
Zwei-Rampenverfahren, 542 Reference-Attribut, 43
AGC, 456 Reference-Designator, 38
Aktive Signaldetektoren, 269 Template-Attribut, 42
Amplitude-Shift-Keying, 473 Value-Attribut, 42
Amplitudenmodulation, 186, 473 Audiosignal, 536
Aufwrts-Mischung, 458
amplitudenmoduliertes Signal
Auto-Router, 13
Modulationsfrequenz, 186, 189
Modulationsgrad, 186
Trgerfrequenz, 186, 473 B
amplitudenmoduliertes Signal (AM), 186 Bandgap-Referenzschaltung, 375
Analog/Digital Wandlung, 541 Basisgrundschaltung, 310
Analog/Digitale Schnittstelle, 519 Baugruppentrger, 13
Analoge Filterschaltungen, 272 Begrenzerschaltungen, 190

DOI 10.1007/978-3-642-29560-7, Springer-Verlag Berlin Heidelberg 2014
702 Sachverzeichnis
Best-Case, 668 Transitzeit der Ladungstrger in der

Bias Point, 47 Basiszone, 123, 134
Binre Phasenumtastung, 477 Transportmodell, 133, 282
Bipolartransistor Birds-Beak, 570
bertragungskennlinie, 113, 288 Bodediagramm, 27, 60
Abschtzanalyse, 125, 281 Asymptoten, 60
AC-Modellvarianten, 127 Eckfrequenzen, 60
Arbeitsgerade des Ausgangskreises, 297 Frequenzgangverlauf, 60
Arbeitsgerade des Eingangskreises, 296 Primitivfaktoren, 61
Arbeitspunkteinstellung und Stabilitt, 288 RC-Tiefpass, 66
Ausgangskennlinien, 114 Verstrkerschaltung mit zwei Stufen, 69
Aussteuerung im Arbeitspunkt, 298 BOM Bill of Material, 36
Bahnwiderstnde, 117 Bondung, 565
Basisbahnwiderstand, 118, 120 BPSK-Modulator, 473, 477
Basislaufzeit TF, 133 Brckengleichrichter, 178
DC-Modellvarianten, 125 Brckenverstrker, 266
differenzieller Widerstand re, 123, 128
Diffusionskapazitt, 119, 121
Early-Effekt, 120, 126 C
Early-Spannung, 120 C-Betrieb, 288, 431
Injektionsstrom, 114 Capture, 29, 35
inverse Stromverstrkung BR, 123, 366 nderung des Widerstandswertes, 48
Inverser Betrieb, 123 Add Libraries, 31
Kleinsignalmodell, 120 Design Cache, 31
Kollektor-Basis-Raumladungszone, 119 Designsheet, 30
Ladungsdreieck, 119 Place Part, 31
mit Stromquelle als Last, 330 Place Wire, 31
Normalbetrieb, 112 Taskleiste, 30
optimaler Lastwiderstand, 295 Carrier Frequency, 472
parallelgegengekoppelt, 286, 320 CE-Kennzeichnung, 15
physikalischer Aufbau, 117 Chip (Die), 565
Rauschanalyse, 129 ,309 CMOS Logikgatter, Dimensionierung, 655
Rekombinationssperrstrom, 113 CMOS Logikgattern, 652
Sttigungsbetrieb, 112, 122 CMOS-Inverter, 422
Sttigungssperrstrom IS, 113 Latch-Up Effekt, 420
Schalteranwendungen, 359 Schaltverhalten, 420
seriengegengekoppelt, 284, 322 spannungsgesteuerte Schalter, 421
Simulationsmodell in VHDL-AMS, 137 Verstrker, 423
spannungsgesteuerter Schalter, 359 CMOS-Logikfamilien, 519
Sperrbetrieb, 112, 123 CMOS-Logikgatter, Statisches Verhalten, 652
Sperrschichtkapazitt, 117, 121 CMOS-NAND-Gatter, 422
Sperrstrom ICB0, 116, 125 CMOS-NOR-Gatter, 422
Steilheit im Arbeitspunkt, 121 CMOS-Prozess, 569, 582
Stromverstrkung B, 113, 117 CMOS-Schalter, 514
Substratkapazitt, 121 CMOS-Schaltkreistechnik, 365
systematische Arbeitspunktanalyse, 295 CMOS-Standardprozess, 588
Temperaturabhngigkeit UBE, 289 CMOS-Technologie, 534, 564
Transistoreffekt, 114, 119 CMOS-Transmission-Gate, 423
Transitfrequenz, 123, 127 CMP, 571
Sachverzeichnis 703
CMRR Offsetverhalten, 342

Gleichtaktunterdrckungsverhltnis, 248 sourcegekoppelt, 406
Component Instantiation, 78, 87 Strombegrenzung, 442
Concurrent-Signal-Assignment, 78, 525 Stromspiegel im Lastkreis, 351
CVD, 569, 572 unsymmetrischer Ausgang, 345
verfeinertes AC-Modell, 342
Diffusion, 579
D Digital/Analog Wandlung, 531
D Verstrker, 443 Digitaler Modellteil, 77, 522
D-Flip-Flop, flankengetriggert, 665 Diode, 45, 93
D-FlipFlop, 467, 524 Arbeitspunkt im Flussbereich, 46
D/A-Umsetzer, 531 Kapazittsdiode, 99
D/A-Umsetzung Linearisierung im Arbeitspunkt, 47
mit gestuften Spannungen, 534 Modellbeschreibung, 93
mit gestuften Stromquellen, 533 spektrales Rauschstromquadrat, 112
mit gewichteten Kapazitten, 535 statische Kennlinie, 94
DAE, 76 Testschaltung Speicherzeit, 101
Darlingtonstufen, 324 Dioden
Datenblatt, 38, 72 Backwarddioden, 174
DC-Analyse, 28, 47, 58, 103 Detektordioden, 174
DC-Arbeitsgerade, 297 Gleichrichterdioden, 173
DC-Multimeter, 27 Photodioden, 174
DC-Sweep-Analyse, 434, 443 pin-Dioden, 174
De Morgan, 652 Schaltdioden, 182
Delta-Sigma Modulat, 553 Tunneldioden, 174
Delta-Sigma Wandler, 444, 553 Dioden-Modell, 94
Demodulator, 186, 481 differenzieller Widerstand, 96
Design, 30 Diffusionskapazitt, 100
Design Manager, 30 Diodenstrom, 94
Designinstanz, 31, 36, 38, 521 Durchbrucheffekt, 98
Designsheet, 36, 38 Durchbruchspannung, 98
Dezimator, 553 Idealtypisch, 95
Dick-Oxid, 571 Korrektur-Diode, 96
Dickschicht- oder Dnnfilmtechnik, 19 Realer Sperrstrom, 97
Differenzaussteuerung, 336 Rekombinationssperrstrom, 96
Differenzdiskriminator, 189 Speicherzeit, 100
Differenzial-Algebraische-Gleichungssysteme, Sperrschichtkapazitt, 94, 98
76 Statische Modellparameter, 97
Differenziator, 159, 241, 454 Transportsttigungssperrstrom IS, 96
Differenzstufe, 22, 252, 334, 406 verzgerter Stromkomponente, 94
bertragungskennlinie, 335 Dioden-Modell vereinfacht
AC-Analyse bei Gleichtaktansteuerung, 342 Durchbruchbereich, 103
AC-Modell, 337, 342 Flussbereich, 102
Aussteuerverhalten, 338 Sperrbereich, 102
basisgekoppelt, 347 Diodenbrcken, 540
emittergekoppelt, 334 Diodenschaltung
gategekoppelt, 406 Arbeitspunktbestimmung, 47
in Kaskodeschaltung, 356 Diodenschaltungen
mit Feldeffekttransistoren, 406 Begrenzerschaltungen, 190
704 Sachverzeichnis
Klemmschaltungen, 192 AC-Ersatzschaltbild JFET, 145

Parallelbergenzer, 190 AC-Ersatzschaltbild MOSFET, 152
Reihenbegrenzer, 190 AC-Modell JFET, 145, 387
Schutzschaltungen, 192 Anreicherungstyp MOSFET, 148
Signaldetektorschaltungen, 182 Anwendung des Linearbetriebs, 402
Spannungsquelle, 181 Anwendungsschaltungen, 391
Spitzendetektor in Reihen- und Arbeitspunkteinstellung und
Parallelschaltung, 183 Arbeitspunktstabilitt, 383
Direct Conversion, 481 Ausgangskennlinien, 143
Doppelgegentakt-Mischer, 470 Aussteuerung einer Verstrkerschaltung, 387
Doppelweggleichrichter, 174 Aussteuerung im Arbeitspunkt, 386
Dotierverfahren, 579 Bulkanschluss MOSFET, 150
Drehratensensor, 17 Depletion-MOSFET, 148
Durchflusswandler, 194 digitale Anwendungsschaltungen, 410
Dynamik, 215, 268 Drain-Grundschaltung, 393
1dB-Kompressionspunkt, 215 Early-Effekt, 142
Grenzsignalleistung, 215 Early-Spannung, 146
Enhancement-MOSFET, 148
Exemplarstreuungen, 385
E Gate-Grundschaltung, 392
Early-Effekt, 120 Innenwiderstand der Stromquelle, 146
Einweggleichrichter, 174 Inversionsladung MOSFET, 148
Elektronik-Labor, 26 Inversionsschicht MOSFET, 149
Elmore-Delay, 620, 621 Isolierschicht-Feldeffekttransistor MOSFET,
Emitterfolger, 315 140
Emittergrundschaltung, 302 Kanalbreite W, 147
Empfangssignal, 458, 481 Kanallnge L, 147
Empfindlichkeiten, 599 Kanallngenlngenmodulation, 142
Entscheider, 510 Kanalzone, 141
Entwicklungsmethodik, 9 Kennlinien N-JFET, 144
Entwicklungsprozess, 9 Kennlinien P-JFET, 145
Entwurfszentrierung, 598 optimaler Lastwiderstand, 385
Ereignissteuerung, 525, 527 physikalischer Aufbau N-JFET, 141, 143
Ereignistabelle, 78, 525, 528 physikalischer Aufbau N-MOSFET, 147
ESD (Electrostatic Discharge), 566 Rauschen JFET, 146
ESD Schutz, 252 Rauschen MOSFET, 152
Event-Queue, 77, 525, 528 Rekombinationssperrstrom IGSS, 142
EXOR-Phasenvergleicher, 493 Schwellspannung Up, 140
Source-Grundschaltung, 393
spektrale Rauschspannung am Eingang, 391
F Sperrbetrieb, 141
Feinentwurf, 10, 12 Sperrschicht-Feldeffekttransistor JFET, 140
Feld-Oxid (FOX), 578 Sperrschichtkapazitten, 142
Feldeffekttransistor, 140, 381 Steilheit, 146, 382
bertragungskennlinie, 143 Steuerung der Raumladungszonen (RLZ),
bertragungsleitwertparameter, 149 141
Abschnrbetrieb, 140, 142 Stromergiebigkeit, 142
Abschnrpunkt, 142, 631 Stromquellen-Betrieb, 141, 142
Abschnrspannung Up, 141 Symbol JFET, 140
Sachverzeichnis 705
Symbol MOSFET, 150 Funktionsschaltkreise, 22

Temperaturabhngigkeit der Funktionsschaltungen, 3, 24, 302, 410, 431
bertragungskennlinie, 385
Transkonduktanzkoeffizient, 142
G
Verarmungstyp MOSFET, 148
Gategekoppelte Differenzstufe, 408
Verstrkergrundschaltungen, 391
Gatelevel-Simulator, 267
VHDL-AMS Modell N-MOSFET, 155
Gegentaktansteuerung, 247
Widerstandsbetrieb, 141
Gehuse, 21
Fertigungsdaten, 13
Gehuseformen, 21
Fertigungsfreigabe, 10, 13 Generic-Attribut, 82, 524
Fertigungstoleranzen, 672 Geradeausempfnger, 481
Fertigungsunterlagen, 10 Gesteuerte Quellen, 36
Field Programmable Gate Arrays, 519 getakteter Integrator, 555
FM-Demodulation, 465, 509 getakteter Komparator, 554
FM-Demodulator, 187 Gilbert-Mischer, 470
Flankendetektor, 160, 188 Gleichrichterschaltungen, 174
FM-Tuner, 482 Doppelweggleichrichter, 174, 177
Footprint, 21, 40 Einweggleichrichter, 175
Foster-Seeley-Diskriminator, 170 Spannungsverdopplerschaltungen, 179
Frequency-Shift-Keying, 463, 475 Spannungsvervielfacherschaltungen, 179
Frequenzdiskriminator, 170 Gleichtaktansteuerung, 247
Frequenzgangausdruck, 60 Gleichtaktunterdrckung, 253, 334, 345
bertragungsfunktion, 61 Glitches, 534
Nennerpolynom, 61
Polynomdarstellung, 60
Zhlerpolynom, 61 H
Frequenzgangkorrektur, 236 Halbwellendetektor, 270
Frequenzmodulation, 473, 508 Harmonic Balance Methode, 47
frequenzmodulierte Signale, 482 HC/HCT, 519
frequenzmoduliertes Signal (FM), 187 Hierarchische Vorgehensweise, 482
Frequenzmoduliertes Signal High-Speed Transistor, 567
Demodulation, 187 High-Voltage Transistor, 567
Modulationsfrequenz, 187 Hochpass, 172, 273, 559
Modulationshub, 187 Angepasst, 172
Trgerfrequenz, 187 Hold-Zeiten, 522
Frequenzsynthese, 510 hot electrons, 638
FSK-Modulation, 475 Hybrid-Schaltungstechnik, 18
Full-Custom Design, 564
Functional Design, V I
Funkelrauschen, 108 I/O-Modell, 267, 522
Funkempfnger, 458, 481 I/Q-Demodulator, 481
Funksender, 458 I/Q-Mischer, 479
Funkstrecken, 458 I/Q-Modulator, 479
Funktional gesteuerte Quellen, 40 IEEE-Standard 1076.1, 77
Funktionale Verifikation, 26 Impedanznomogramm, 64
Funktionsgeneratoren, 27 Impedanztransformator, 22
Funktionsgrundschaltungen, 22 Implementation Path-Attribut, 42
Funktionsmodell, 24, 246, 520 Implementation Type-Attribut, 42
Funktionsprimitive, 22 Implementation-Attribut, 42
706 Sachverzeichnis
Implementierungsspezifikation, 12 Klemmschaltungen, 192

Induktiver Abstandssensor, 18 Knoten-Admittanzgleichungen, 55
Induktivitten, parasitre, 613 Komparator, 199, 209, 277, 444, 513, 541
Induktivitten, planmige, 614 Komparatoren, 335, 465, 548
Inphase-Signal, 479 Komparatorschwelle, 335
Instanziierung, 31, 38, 527 Komplementre Emitterfolger, 438
physikalischen Instanziierung, 38 Komplentre Schaltungsstruktur, 650
virtuelle Instanziierung, 38 Komplexgatter, 652
Instrumentenverstrker, 265 Kompressor/Expander-Verstrker, 268
Integrator, 159, 271, 429 Konstantspannungsquellen, 374
Integrierte Induktivitten, 613 Konstantstromquellen, 367
Integrierte Leitung, Induktivittsbelag L , 616 Kontakt, 581
Integrierte Leitung, Kapazittsbelag C , 616 Kontaktlcher, 575
Integrierte Leitung, Leitungsbelag R , 615 Konzeptphase, 10
Integrierte Leitung, Modell, 615 kristallines Silizium (Si), 565
Integrierte Leitung, R-L-C-Modell, 620
Integrierte Leitung, Schichtwiderstand Rsh, Ltg,
L
594
Labormuster, 10
Intermetall-Dielektrikum, 576
Ladungstrgerbeweglichkeit, 149
Intermetall-Dielektrikum (IMD), 579 Lambda-Gridma, 588
Ionenimplantation, 579 Lastenheft, 12
Isolatoren, Dielektrika, 567 Latchup-Effekt, 585
Iterations- bzw. Wgeverfahren, 544 Layout-Editor, 13
Iterationsregister, 544 Layoutentwicklung, 13
Layouterstellung, 10
J LC-Resonator
Jitter, 488 Gte, 166
Phasenjitter, 502, 508 Induktiv gekoppelt, 168
Junction, 72 Kapazitiv gekoppelt, 167
Kennwiderstand, 167
Parallelresonanzkreis, 166
K Phasensteilheit, 166
Kapazitt, flchenspezifische, 606, 608 Resonanzfrequenz, 166
Kapazitt, randspezifisch, 608 Serienresonanzkreis, 170
Kapazitten, 606 LC-Resonatoren, 166
Kapazitten, laterale Flchenkapazitt, 608 LD (Lightly Doped), 573
Kapazitten, laterale Koppelkapazitt, 608 LDD(Lightly Doped Drain), 574
Kapazitten, spannungsabhngig, 609 Leistungsanpassung, 107
Kapazitten, spannungsunabhngig, 607 Leistungsverstrker, 315, 431, 458
Kapazitten, Temperaturkoeffizienten, 613 Leiterbahnen, 581
Kapazittsbelag, 161 Leiterplatte, 13
Koaxialkabel, 161 Leiterplattentechnik, 18
Kapazitiv gekoppelte Resonanzkreise, 167 Leitungskontaktierung, 581
Kapazitiver Spannungsteiler Lineare Schaltungen, 45
Impedanztransformator, 160 Linearisierte Schaltungen, 45
Kaskode-Schaltung, 328 Linearisierung nichtlinearer Schaltungen, 45
Kernmaterial Taylor-Reihe erster Ordnung, 45
AL-Wert, 163 Linearverstrker, 199
Kettenleiternetzwerk, 534 Ausgangswiderstand, 200
Sachverzeichnis 707
Aussteuergrenzen, 207 Standard-Gatter, 522

Dynamik, 215 Subcircuit-Modell, 521
Eingangswiderstand, 200 Timing-Modell, 522
Grundmodell, 119 Timing-Parameter, 522
innere Rauschquellen, 109, 210 VHDL-Modell, 521
Makromodelle, 199 Zhler, 522
Modell mit spannungsgesteuerter Logikzustnde, 520
Stromquelle, 204 Low-Leakage Transistor, 588
parallelgegengekoppelt, 228 LSB, 531
PSpice-Makromodell, 202, 208
rckgekoppelt, 216 M
Rauschen, 210 Machbarkeitsstudie, 10
Schnittstellenverhalten, 205 Makromodelle, 25
seriengegengekoppelt, 224 Makrozellen, 669
Verstrkungsfrequenzgang, 200 Makrozellentwurf, 669
VHDL-AMS Modellbeschreibung, 203 Mapping, 21
Linienbreite Lmin, 565 Marketing, 10
Lizenzgebhr, 516 Marketing Requirements, 11
LNA, 458 Marktanalyse, 10
Local Oscillator, 458, 483 Maschen-Impedanzgleichungen, 55
LOCOS-Verfahren, 572 Masse-Versorgungssystem, 13
Logarithmischer Verstrker, 366 Metallisierung, 581
Logikfamilien, 519 Micron-, Submicron- und Deep-
Logikinstanz, 523 Submicron-Prozesstechnologie,
Logiksignal, 520 565
Auflsungsfunktion, 521 Mikrofonverstrker, 394
std_logic, 520 Miller-Effekt, 329
Treiberstrke, 520 Mischer, 458, 470
Logiksimualtion, 520 Mittelwelle, 186
Logiksimulation, 77, 528 Mittelwellenempfnger, 186
Algorithmus, 77 MNA-Methode, 50
Ereignistabelle, 78 Aufstellen der Netzwerkmatrix, 54
Folgeereignisse, 78 Knoten-Admittanzgleichungen, 52
VHDL-Modell, 77 Maschen-Impedanzgleichungen, 54
Logiksystem Model Editor, 31, 101
Datenselektoren, 522 Model Library, 31, 40, 522
Decoder/Encoder, 522 Modelle, 39
Ereignissteuerung, 527 Intrinsic-Modelle, 40
FlipFlops, 523 Intrinsic-Modelle mit Parametersatz, 40
Funktionsblcke, 521 Makromodelle, 40
Funktionsmodell, 521 Modell-Referenz, 40
I/O-Modell, 522 Parametrisierbare Modelle, 43
Modellbeschreibung von Logikfunktionen in Registrierung, 43
PSpice, 523 Schematic-Modelle, 41
PSpice Grundmodelle, 522 Subcircuit-Modelle, 41
PSpice Timing-Modell, 522 Modulationsverfahren, 444, 473
PSpice-Funktionsmodell, 521 Modulfertigung, 10
Register, 522 Modultest, 10
Schematic-Modell, 521 Monolithisch integrierte Schaltungstechnik, 19
708 Sachverzeichnis
MOS-Kapazitt, flchenspezifisch C OX, 629 Gesamtrauschspannung, 260

MOS-Schalter, 425, 465, 533 Gleichtaktansteuerung, 247
MSB, 531 Gleichtaktunterdrckung, 253
Multi Metall Kondensator, 614 Gleichtaktunterdrckungsverhltnis, 248
Multi-Emitter-Transistor, 365 Makromodell, 250
Musteraufbauten, 26 maximaler Ausgangsstrom, 249
Musterfertigung, 10 Offsetkompensation, 259
Musterprfung, 15 Rauschen, 260
Ruhestromkompensation, 258
Slew Rate Parameter, 249
N Slew-Rate Verhalten, 261
Nachregistrierung, 31 Strombegrenzung, 251
Netzliste, 32, 35, 38 Versorgungsparameter, 249
Netzwerkanalysator, 28 Versorgungsspannungsempfindlichkeit, 249
Newton-Methode, 54 VHDL-AMS Modell, 264
Nichtlineare Schaltungen, 47 Optischer Empfnger, 509, 511
NMOS-Inverter, 400, 410 Orcad-Lite/PSpice, 90
mit ohmscher Last, 411 Oszillator
mit selbstleitendem NMOS-Transistor als AM/FM-modulierbar, 459
Last, 414 Laufzeit-Prinzip, 465
mitselbstsperrende NMOS-Transistor als Negativ-Impedanz-Oszillator, 459
Lastkreis, 412 Resonanzkreis-Oszillator, 459
Noise-Shaping, 559 spannungsgesteuert, 484
Nyquist-Abtastung, 536, 559 Oszilloskop, 27
Oxid-Kapazitt, 149
O
Oberflchenpolierung (CMP), 576 P
Offsetverhalten, 257, 342 Package, 21, 40
OP-Verstrker MA 741, 445 Pad-Zellen, 565
Arbeitspunkteinstellung, 445 Parallegegenkopplung, 228, 232
Abschtzanalyse, 200, 445 Parallelbergenzer, 190
Treiberstufe, 448 Parallelresonanzkreis mit
erste Stufe, 447 Bandpasscharakteristik, 166
zweite Stufe, 447 Part, 40
Slew-Rate Verhalten, 449 Passive Funktionsgrundschaltungen, 159
Operationsverstrker, 119 Patent, 513, 516
AC Parameter, 248 PCB, 13
Analog-Addierer, 268 PFD Phasendetektor, 485
Analoge Integratoren, 271 Pflichtenheft, 12
Ausgangsaussteuerbarkeit, 249 Phasendetektor, 467, 485
Ausgangsoffsetspannung, 254, 257 Zustandsdiagramm, 469
Aussteuerparameter, 248 Phasenmodulation, 473
Datenblatt, 252 Phasenrauschen, 488, 507
DC Parameter, 248 Phasenregelkreis, 484
Eingangsoffsetspannung, 248 Phasenreserve, 236, 244, 505
Eingangsoffsetstrom, 248 Phasenvergleicher, 467
Eingangsruhestrom, 248 VHDL-AMS Modellbeschreibung, 492
Gegentaktansteuerung, 247 Photo/tztechnik, 18
Gegentaktverstrkung, 248 Physical View, 21
Sachverzeichnis 709
Physikalischer Entwurf, 10 S Schalter, 193, 422

Pin-Namen am Symbol, 44 SOURCE-Library, 37
Pipeline-Umsetzer, 548 V - Spannungsquellen, 36
Place and Route, 669 Puls-Weiten-Mod.-Verfahren (PWM), 444
Planartechnik, 566 Pulsweiten-Modulation, 553
PLL-Schaltkreis, 484 PWM-Signal, 444
Anwendungen, 509
Aufbau und Wirkungsprinzip, 485
Fangbereich, 500 Q
Fehlerbertragungsfunktion, 502 QPSK-Modulator, 479
Frequenzsynthese, 510 Quadratur-Signal, 479
Haltebereich, 500 Quantisierungsfehler, 531, 537
Quantisierungsrauschen, 537, 559
Loop-Filter, 498
Quell-Signal, 458, 472
Phasenbertragungsfunktion, 501
Querschalter, 359
Phasenvergleicher, 490
Rauschsignalunterdrckung, 487
Restphasenfehler, 487 R
spannungsgesteuerter Oszillator VCO, 488 Rckgekoppelte Systeme
Stabilitt des Regelkreises, Differenziator, 241
statisches Verhalten im Haltebereich, 504 Spannungsfolger, 237
Systemverhalten, 500 Rckgekoppeltes System, 216
Ziehbereich, 500 Frequenzgang, 221
PLL-Synthesizer, 484 Frequenzgangkorrektur, 236
PMOS-Schalter, 516, 651 Phasenreserve, 240
pn-bergang, 93 Schleifenverstrkung, 231, 234
Raumladungszone, 93 Stabilittsbetrachtung, 218, 234
Schwellspannung, 93 Rckgekoppeltes Sytem
POLY-POLY Kondensator, 609 Verstrkungs-Bandbreiteprodukt, 222
Poly-Si, 580 Rckkopplung, 216
Polykristallines Silizium (Poly-Si), 580 Gegenkopplung, 217
Post-Layout-Simulation, 668, 671 offene Schleife, 218
Potenzialverschiebung, 377 Rckkopplungsfaktor, 217
Power-Supplies, 26 Rckkopplungspfad, 216
Pre-Layout-Simulation, 668 Rckkopplungsschleife, 218
Probe), 32 Schleifenverstrkung, 217
Produktentwicklungsprozess, 10 Schwingbedingung, 218
Produktidee, 10 Rkgekoppeltes System
Project, 29 Schleifenverstrkung, 221
Propagation-Delays, 522 Rail-to-Rail Verstrker, 207
Property Editor, 32 Raster, Gridma, 669
Prototypenfertigung, 13 Rauschbertragungsfunktion, 559
Prototypenverifikation, 26 Rauschanpassung, 214
Prototypfertigung, 10 Rauschen
PSpice Kettenschaltung von Verstrkern, 214
ABM-Library, 37 Rauschen eines BJT-Verstrkers, 129
E, G, H, F, 37 Rauschformung, 559
EValue, 37 Rauschgren
GValue, 37 V(ONOISE), 107
I - Stromquellen, 36 Rauschgren, 105
710 Sachverzeichnis
Amplitudenrauschen, 105 Schaltkreissimulation, 29

mittleres Rauschspannungsquadrat, 106 Schaltkreissimulator, 35
Phasenrauschen, 105 Schaltnetzteil, 510
Rauschleistung, 107 Schaltnetzteile, 194
spektrale Rauschleistungsdichte, 106 Durchflusswandler, 194
spektrale Rauschspannung, 105 primr getaktet, 195
thermisches Rauschen, 106 Schalttransistor, 194
Rauschmessplatz, 28 sekundr getaktet, 195
Rauschquellen, 110 Sperrwandler, 196
frequenzabhngige Rauschspgsquelle, 109 Wirkungsgrad, 194
frequenzabhngige Rauschstromquelle, 111 Schaltplan, 17
Rauschzahl, 129, 211, 309 Schaltplaneingabe, 30, 35
RC-Resonator, 165 Schalttransistor, 194, 359, 362
Resonanzfrequenz, 166 Schaltungsanalyse, 35
Receiver, 16 Schaltungsentwicklung, 10
Reference-Designator, 36 Schematic, 29, 30
Referenzbezeichner, 36 Schematic-Modelle, 41
Referenzspannung, 181, 277, 374 Schematic-View, 44
Reflow-Lten, 15 Schleifenverstrkung, 217
Reflow-Ltverfahren, 19 Schmitt-Trigger, 276
Regelverstrker, 458 Hysterese, 276
Registrierung, 31 Schaltschwellen, 277
Resonanztransformator, 171, 460 Schottky-Dioden, 182, 540
Resonator, 165, 166, 459 Schottkydiode, 582
Schrotrauschen, 108
Schutzrechte, 516
S Schutzschaltungen, 190
Sgezahngenerator, 444, 517, 541 Schwall-Lten, 15
Salicidation, 575 Schwingbedingung
Salicide, 575 Selbsterregungsfrequenz, 220
Sample&Hold-Schaltungen, 538 Self Alignment, 572
Sample&Hold-Stufe, 537 semistatische Master/Slave-Struktur, 665
SAW-Resonator, 459 semistatisches Latches, 665
SC-Technik Sensorelektronik, 17, 513
Switched-Capacitor-Technik, 425 Sensorverstrker, 265
Schaltdioden, 540 Brckenverstrker, 266
Schalter-Kondensator-Technik, 425 Seriengegenkopplung, 224
Integratorschaltung, 429 Set-Up-Zeiten, 522
Ladungstransfer, Setup, 30
RC-Tiefpass, 425 Shallow Trench Isolation, 570, 575
Schalteranwendungen Signal-zu-Rauschleistungsverhltnis, 210, 538
bersteuerungsfaktor, 360 Signalquellen, 26, 35, 37
Abfallzeit, 362 trapezfrmige Impulsquelle, 37
Anstiegszeit, 361 VPULSE, 37
Ausrumfaktor, 362 VSIN, 37
Einschaltverzgerung, 361 Silizium, Amorphes Si, 565
Lngsschalter, 365 Silizium, einkristallines (monokristallines) Si,
Speicherzeit, 362 565
Schaltkreisfunktion, 21 Silizium, monokristallines Si, 565
Sachverzeichnis 711
Silizium, polykristallines Si (Poly-Si), 565 SOURCE, 36

Simulation Profile, 32, 35 USER, 36
Slew-Rate-Parameter, 249 Symbolische Beschreibung, 35
SMD, 18 Symbolpins, 36
Sourcegekoppelte Differenzstufe, 406 System-Design, 669
Spacer, 574 Systemaufteilung, 10
Spannungsfolger, 236, 454 Systementwicklung, 11
spannungsgesteuerter Halbleiterschalter, 194 Systementwurf, 10
Spannungsgesteuerter Oszillator (VCO), 488 Systemintegration, 15
Spannungsgesteuerter Schalter, 359, 477 Systemkonstruktion, 10
Spannungsregler, 177 Systemprfung, 10
Spannungsstabilisierungsschaltung, 181 Systemsimulation, 10
Spannungsverdopplerschaltungen, 179 Systemspezifikation, 12
Spannungsvervielfacherschaltungen, 179 Systemtest, 10
Spektralanalyse, 28 SystemVision, 90
Spektraldarstellung, 28
Spektrumanalysator, 28 T
Sperrwandler, 194, 196 Tachometerschaltung, 271
Spezifikation, 10 Taktrckgewinnung, 484, 504, 509
spezifische MOS-Kapazitt C OX, 567 Taktsignalsynchronisation, 484
Spice, 40 Technologieknoten, 566
Strimpulse, 534 Teilelogistik, 14
Strspannung, 58 Temperaturverhalten, 673
Stckliste, 13, 36 Testadapter, 28
Standardzellen, 669 Testbench, 26, 34
Standardzellentwurf, 669 Testplatine, 28
Steilheitsmischer, 470 Thermometercode, 548
Steilheit, 121, 146, 387, 399 Tiefpass, 172
STI, 571, 578 Angepasst, 172
Stimuli-Beschreibung, 526 Timer-Baustein 555D, 444, 517
Stromflusswinkel, 176, 432 Timing-Modell, 520, 522
Stromspiegel, 349 Toleranzverhalten, 600
Strukturgre, 565 Torzeit, 542
Subcircuit-Modelle, 41 TR-Analyse, 28, 49
Subsystementwicklung, 12 Abbruchschranke, 51
Subsystementwurf, 10 adaptive Schrittweitensteuerung, 52
Suchindex ( .ind), 43 Algorithmus, 50
Superheterodyn-Prinzip, 481 Einstellungen, 50
Switch-Level, 422 Initial Conditions, 51
Symbol, 21 Iterationsschritt, 53
Attribute, 44 Maximalschrittweite, 52
Pin, 44 Zeitschrittweite, 51
Pin-Namen, 44 Trgerfrequenzsignal, 473
Symbolkrper, 44 Trace Expression, 33
Symbol Editor, 29 Transimpedanzbeziehung, 230, 251, 283, 397
Symbol Library, 31, 36 Transimpedanzverstrker, 511
ABM, 36 Transistorschalter, 193
ANALOG, 36 Transmitter, 16
EVAL, 36 Transportsttigungssperrstrom IS, 96, 113, 142
712 Sachverzeichnis
Treiberstrke, 520 Verhaltensmodelle, 78

Treiberstufen, 431 VHDL-AMS, 76
A-Betrieb, 432 Architecture, 82
Komplementre Emitterfolger im Beschreibung einer Testschaltung, 84
AB-Betrieb, 440 Branch Quantities, 81
Komplementre Emitterfolger im B-Betrieb, charakteristische Beziehungen, 78
438 Entity, 81
Wirkungsgrad, 436 Entity Port-Declaration, 85
Treppengenerator, 267 Entity-Declaration, 84
Triodenbereich, 141 Flussgren, 79
TriState-Ausgang, 422, 469, 496 Free Quantities, 81
TTL-Inverter, 365 free QUANTITY, 78
TTL-Schaltkreistechnik, 365 Generic-Attribute, 82
Typical-Case, 672 konservative Systeme, 79
Libraries und Packages, 80
U Modellbeschreibung der Testbench fr die
berabtastung, 536, 559 Diodenschaltung, 87
berlagerungsempfnger, 482 Modellbeschreibung einer DC-Quelle, 86
berlagerungsempfang), 481 Modellbeschreibung einer
bersteuerungsstrom IC, 360 DCSweep-Spannungsquelle, 88
bertrager, 163 Modellbeschreibung einer Diode (level0), 86
bersetzungsverhltnis, 163 Modellbeschreibung eines realen
Gegeninduktivitt, 163 Widerstandes, 89
gekoppelte Induktivitten, 164 Modellbeschreibung eines Widerstandes, 85
Kernmaterial, 163 Modellbeschreibung fr eine Testbench, 91
Koppelfaktor, 163 Nature, 80
UKW-bertragungssystem, 187 nichtkonservative Systeme, 79
Quantity-Attribute, 82
V Simultaneous Case Statement, 84
Value-Attribut, 44 Simultaneous Procedural Statement, 84
VCO, 465, 475 Simultaneous Statements, 83
Makromodell, 488 Terminals, 80
through QUANTITY, 79
VHDL-AMS Modellbeschreibung, 490
Verhaltensmodell einer AC-Spannungsquelle,
VCO-Konstante, 488
90
VDE-Vorschriften, 15
Verhaltensmodell einer Diode, 104
Vektorvoltmeter, 28
VHDL-Modell mit Testbench, 524
Versorgungsimpedanz, 58
Video-Testsignale, 267
Versorgungsspannungenquellen, 26
Virtuelle Induktivitt, 274
VHDL, 76, 520
Vollkunden Entwurf, 563
Component Instantiation, 78
Vorselektion, 482
Concurrent Signal Assignment, 78, 525
Vorserie, 10
D-FlipFlop, 524
Entity, 81, 524
Entity Generic-Attribute, 82, 524 W
Entity Port-Deklaration, 77, 524 Wrmeflussanalyse, 56, 71, 76
Process, 78, 524 Gesamtverlustleistung, 72
Strukturmodell, 524 Junction, 72
Strukturmodelle, 78 Lastminderungskurve, 72
Verhaltensmodell, 524 Leistungsbilanz, 71
Sachverzeichnis 713
Nennverlustleistung, 72 Wirbelstromverluste, 513

Pulsleistung, 75 Wirkungsgrad, 174, 194, 431, 436
Thermische Ersatzschaltung, 73 Workspace, 29, 43
Verlustleistung, 74 worst case, 599
Wrmebergangswiderstand, 73 Worst-Case, 673
Wrmekapazitt, 73
Wrmeverlustleistung, 71 Z
Wrmewiderstand im Pulsbetrieb, 75 Zellbibliothek, 668
Wrmeverlustleistung, 71 Zenerdiode, 173, 181
Wafer, 565 ZF-Verstrker, 483
Waveform-Analyzer, 32 Ziehbereich, 500, 503
Widerstnde, integrierte, 593 Zieltechnologie, 13
Widerstnde, Kontaktwiderstnde, 598 Zustandsautomaten, 479
Wilson-Konstantstromquelle, 370 Zwischenfrequenzlage, 458, 470, 481

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8.4 PLL-Schaltkreise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484

9 Analog/Digitale Schnittstelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521

10.3 Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

10.11.10 Kleinsignal- (AC-) Modell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 649

E1 Spannungsgesteuerte Spannungsquelle: Referenzbezeichner

re Differenzieller Widerstand der Emitter-Basis Diode im Arbeitspunkt

komplexe Frequenz s = j (ohne Realteil)

Ur Rauschspannung (quadratischer Mittelwert)

0 Magnetische Feldkonstante 0 = 1,256 106Vs/Am

U 2 /U 1 Phasenwinkel des komplexen Ausdrucks U

1.1 Motivation fr die analoge Schaltungstechnik

Frontend-Funktionen bei der Informationsbertragung Aufbereitung des Signals

J. Siegl, E. Zocher, Schaltungstechnik Analog und gemischt analog/digital, Springer-Lehrbuch, 1

Strungsanalyse von Elektroniksystemen Abblockmanahmen, Koppelmechanismen,

In digitalen Systemen ist bei zunehmender Signalverarbeitungsgeschwindigkeit ein analoges

Begrenzer (auch im Verstrkerelement enthalten);

1.2 Wichtige Grundbegriffe

Signale: Signale sind Informationstrger. Prinzipiell unterscheidet man zwischen deter-

Experiment 1.2-1: AD-DA-Wandler.

Spannungen und Strme im Zeitbereich: Eine sinusfrmige Wechselspannung mit einem

u(t) = U (DC) + U (AC) sin (t u ). (1.1)

u(t): zeitlicher Momentanwert der Spannung;

Abb. 1.2 Zeitlicher Momentanwert einer sinusfrmigen Spannung mit DC-Anteil

Abb. 1.4 Schaltung mit zwei R2

berlagerungssatz: Bei linearen oder linearisierten Schaltungen mit mehreren unabhn-

U 1 /R1 = U 2 /R2 ; U 2 /U 1 = R2 /R1 . (1.2)

Sodann gilt es die Wirkung von U3 bei abgeschalteter Signalquelle U1 zu betrachten:

Abb. 1.5 Zur Ermittlung einer Zx

U 2 = U 1 R2 /R1 U 3 (R2 /R1 + 1). (1.4)

Knotenspannungen, Zweigstrme und Zweigimpedanzen: Knoten-Differenzspan-

Z x = U i /(1001 U i /R2 ) = R2 /1001. (1.5)

Fr die virtuelle Zweigimpedanz Zx = R2 /1001 ergibt sich im betrachteten Beispiel ein

Abb. 1.6 Belastung von I1 I1

Zweigspannung U R2 = I 1 R2 . Mit U R2 U 2 ist schlielich U 2 = U 1 R2 /R1 . Abbildung 1.6

2.1 Methodik zur Elektroniksystementwicklung

Es geht um eine Kurzdarstellung zur Einfhrung in die Elektroniksystementwicklung. Da-

Prozessablauf (Workflow) bei der Elektroniksystementwicklung;

J. Siegl, E. Zocher, Schaltungstechnik Analog und gemischt analog/digital, Springer-Lehrbuch, 9

2.1.1 Prozessablauf bei der Elektroniksystementwicklung

Als erstes erfolgt eine Kurzdarstellung des Produktentwicklungsprozesses. Zur Frderung

Konzeptphase Systementwurf, Systemkonstruktion, Spezifikation, Systemauftei-

Eine Produktidee wird nach einer eingehenden Marktanalyse zu einem Entwicklungs-

Marketing System- Subsystem- Physikal. Technologie