CIRCUITO 01:

TABELA DA VERDADE 01:

CIRCUITO 02:

A1 A0 S
0 0 D0
0 1 D1
1 0 D2
1 1 D3

1
CIRCUITO 03:

A1 A0 S0 S1 S2 S3
0 0 E 1 1 1
0 1 1 E 1 1
1 0 1 1 E 1
1 1 1 1 1 E

CIRCUITO 04:

S0 AUX1
D0 S1 AUX4
D1 MUX E DEMUX
D2 4x1 4x1 S2
D3 S3
AUX2

AUX3 S

.
A1 A0 B1 B0

A TABELA DA VERDADE DO MUX 4x1 ENCONTRA-SE NO EXEMPLO CIRCUITO 2

A TABELA DA VERDADE DO DEMUX 1x4 ENCONTRA-SE NO EXEMPLO CIRCUITO 3

VARIVEIS:
D0, D1, D2, D3: IN BIT
A, B: IN BIT_VECTOR (1 DOWNTO 0)
S: OUT BIT

DADOS PARA SIMULAO:

TEMPO DE SIMULAO: 80ms
D0: onda quadrada com perodo de 500us, offset de 0 e duty cycle de 50%
D1: onda quadrada com perodo de 1ms, offset de 0 e duty cycle de 50%
D2: onda quadrada com perodo de 2ms, offset de 0 e duty cycle de 50%
D3: onda quadrada com perodo de 3ms, offset de 0 e duty cycle de 10%
A1: onda quadrada com perodo de 80ms, offset de 0 e duty cycle de 50%
A0: onda quadrada com perodo de 40ms, offset de 0 e duty cycle de 50%
B1: onda quadrada com perodo de 20ms, offset de 0 e duty cycle de 50%
B0: onda quadrada com perodo de 10ms, offset de 0 e duty cycle de 50%

2
CIRCUITO 05:

SETA RESETA QF
0 0 QA
0 1 0
1 0 1
1 1 --- (1)

CIRCUITO 06:

PRN CLRN CLK J K QF

0 1 X X X 1
1 0 X X X 0
0 0 X X X --- (1)
1 1 0 0 QA
1 1 0 1 0
1 1 1 0 1
1 1 1 1 NOT QA

DADOS PARA SIMULAO:

TEMPO DE SIMULAO: 80ms
CLRN: onda quadrada com perodo de 80ms, offset de 0 e duty cycle de 90%
PRN: onda quadrada com perodo de 40ms, offset de 0 e duty cycle de 15% (INVERTIDA)
CLK: onda quadrada com perodo de 2ms, offset de 0,5ms e duty cycle de 50%
J: onda quadrada com perodo de 10ms, offset de 0 e duty cycle de 50%
K: onda quadrada com perodo de 5ms, offset de 0 e duty cycle de 50%

3
CIRCUITO 07:

Qout(0) Qout(1) Qout(2)

1 1 1

1 J0 PR Q0 1 J1 PR Q1 1 J2 PR Q2
CLOCK
CLK0 CLK1 CLK2
K0 CLR Q0 K1 CLR Q1 K2 CLR Q2

INICIA

CIRCUITO 08:

Qout(0) Qout(1) Qout(2)

1 1 1

1 J0 PR Q0 1 J1 PR Q1 1 J2 PR Q2
CLOCK
CLK0 CLK1 CLK2
K0 CLR Q0 K1 CLR Q1 K2 CLR Q2

INICIA

Qout(2)
Qout(1)
NOT Qout(0)

4
CIRCUITO 09:

Qout(0) Qout(1) Qout(2)

AUX 1 AUX

1 J0 PR Q0 1 J1 PR Q1 1 J2 PR Q2
CLOCK
CLK0 CLK1 CLK2
K0 CLR Q0 K1 CLR Q1 K2 CLR Q2

INICIA 1 AUX 1
AUX

NOT Qout(2)
NOT Qout(1)
NOT Qout(0)

CIRCUITO 10: Contador de dcada sncrono

5
CIRCUITO 11: Projeto final 1

D0

D1
TABELA E DEMUX
VERDADE 1x4 D2

A0 B0 A1 B1 D3
MUX
D4 S
8x1
D5

D6

D7 A2 B2 C2

PWM
ENT1
ENT2
VET(1)
VET(0)

TABELA VERDADE DEMUX 1X4 MUX 8X1

A0 B0 E A1 B1 D0 D1 D2 D3 A2 B2 C2 S
0 0 0 0 0 E 0 0 0 0 0 0 D0
0 1 1 0 1 0 E 0 0 0 0 1 D1
1 0 0 1 0 0 0 E 0 0 1 0 D2
1 1 0 1 1 0 0 0 E 0 1 1 D3

.
1 0 0 D4
1 0 1 D5
1 1 0 D6
1 1 1 D7

DADOS PARA SIMULAO:

TEMPO DE SIMULAO: 100ms
PWM: onda quadrada com perodo de 2ms, offset de 0 e duty cycle de 30%
ENT1: onda quadrada com perodo de 20ms, offset de 0 e duty cycle de 60%
ENT2: onda quadrada com perodo de 10ms, offset de 0 e duty cycle de 70%
VET(1): onda quadrada com perodo de 30ms, offset de 0 e duty cycle de 50%
VET(0): onda quadrada com perodo de 15ms, offset de 0 e duty cycle de 50%

6
CIRCUITO 12: Projeto final 2

Z0
D0
D1 Z1
D2 MUX DEMUX Z2 S0
D3 E Z3
8x1 8x1 Z4
D4
D5 Z5
D6 Z6 S1
D7 K0 K1 K2 Y2 Y1 Y0 Z7

T0 K0 T1 K1 T2 K2

X2 X1 X0 Y2 Y1 Y0
PR K0 PR K1 PR K2
CONTADOR CONTADOR
CLOCK SNCRONO 1 SNCRONO 2
CLR CLR

CONTADOR SNCRONO 1:
INICIA J2 = X(1) AND X(0)
K2 = 1
J1 = X(0)
MUX 8X1 DEMUX 1X8 K1 = 1
CONTADOR SNCRONO 1 J0 = 1
K2 K1 K0 E Y2 Y1 Y0 Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7 K0 = X(2)
3
0 0 0 D0 0 0 0 E 1 1 1 1 1 1 1
0 0 1 D1 0 0 1 1 E 1 1 1 1 1 1 0 1 5
0 1 0 D2 0 1 0 1 1 E 1 1 1 1 1 2 CONTADOR SNCRONO 2:
0 1 1 D3 0 1 1 1 1 1 E 1 1 1 1 J2 = Y(1) AND NOT Y(0)
K2 = 1
1 0 0 D4 1 0 0 1 1 1 1 E 1 1 1 J1 = 1
1 0 1 D5 1 0 1 1 1 1 1 1 E 1 1 CONTADOR SNCRONO 2
K1 = NOT Y(0)
1 1 0 D6 1 1 0 1 1 1 1 1 1 E 1 J0 = Y(1)
0 2 5
1 1 1 D7 1 1 1 1 1 1 1 1 1 1 1 K0 = Y(1)
3

PROCEDIMENTOS PARA A EXECUO DO PROJETO:

1) Criar uma pasta na rea de trabalho. A pasta deve possuir o sobrenome do estudante.
2) A entidade principal dever ser denominada de CIRCUITO.
3) A FPGA pertence a famlia CYCLONEII.
4) A FPGA utilizada a EP2C35F672C6.

AS VARIVEIS DE ENTRADA DA ENTIDADE PRINCIPAL SO:

- D0, D1, D2, D3, D4, D5, D6, D7 devem ser declaradas como VETOR.
- INICIA, CLOCK devem ser declaradas como BIT.

AS VARIVEIS DE SADA DA ENTIDADE PRINCIPAL SO:

- S0, S1 devem ser declaradas como BIT.

DADOS PARA SIMULAO:

TEMPO DE SIMULAO: 200ms
INICIA: onda quadrada com perodo de 200ms, offset de 0 e duty cycle de 99%
CLOCK: onda quadrada com perodo de 2ms, offset de 0 e duty cycle de 50%
D0: onda quadrada com perodo de 1ms, offset de 0 e duty cycle de 50%
D1: 1
D2: onda quadrada com perodo de 2ms, offset de 0 e duty cycle de 5%
D3: onda quadrada com perodo de 4ms, offset de 0 e duty cycle de 15%
D4: onda quadrada com perodo de 2ms, offset de 0 e duty cycle de 78%
D5: onda quadrada com perodo de 6ms, offset de 0 e duty cycle de 50%
D6: 0
D7: onda quadrada com perodo de 4ms, offset de 0 e duty cycle de 75%
7