CIRCUITOS DIGITALES I UNMSM

INFORME PREVIO 7: Circuitos de transmisin de datos con deteccin de errores

NOMBRE:
Cruz Salas Harold Chrisitan

CODIGO:
15190033

E.A.P:
Ing. Electrnica

PROFESOR:

Ing. Oscar Casimiro Pariasca

CURSO:
Laboratorio de Circuitos Digitales I

2017
 CIRCUITOS DIGITALES I UNMSM

I. OBJETIVOS

II. Analizar, y construir un circuito simplificado de transmisin de datos con deteccin de

errores.
III. CUESTIONARIO PREVIO

1. Explicar el concepto de paridad par y paridad impar.

Un bit de paridad par hace que el nmero total de 1s sea par, y un bit de paridad impar hace que el
nmero total de 1s del grupo sea impar. Un determinado sistema puede funcionar con paridad par o
impar, pero no con ambas. Por ejemplo, si un sistema trabaja con paridad par, una comprobacin que
se realice en cada grupo de bits recibidos tiene que asegurar que el nmero total de 1s en ese grupo es
par. Si hay un nmero impar de 1s, quiere decir que se ha producido un error.

El bit de paridad se puede aadir al principio o al final del cdigo, dependiendo del diseo del sistema.
Observe que el nmero total de 1s, incluyendo el bit de paridad, siempre es par para paridad par, y
siempre es impar para paridad impar.
El bit de paridad para cada nmero BCD se indica en la columna P.

El cdigo BCD con bits de paridad.

En el caso de la paridad par, se cuentan el nmero de unos. Si el total es impar, el bit de paridad se
establece en uno y por tanto la suma del total anterior con este bit de paridad, dara par. Si el conteo
de bits uno es par, entonces el bit de paridad (par) se deja en 0, pues ya es par.

En el caso de la paridad impar, la situacin es la contraria. Se suman los bits cuyo valor es uno, si da un
nmero impar de bits, entonces el bit de paridad (impar) es cero. Y si la suma de los bits cuyo valor es
uno es par, entonces el bit de paridad (impar) se establece en uno, haciendo impar la cuenta total de
bits uno.
------------------------------------------------------------------------------------------------------------------------------
 CIRCUITOS DIGITALES I UNMSM

2. Explique el funcionamiento del multiplexor 74LS151.

Circuito Integrado 74LS151. Multiplexor de ocho entradas. Contiene un chip de decodificacin para
seleccionar el origen de datos deseado. El 74LS150 selecciona uno de diecisis fuentes de datos,
el 151A selecciona uno-de-ocho fuentes de datos. El 150 y 151A tienen una entrada estroboscpica que debe
estar en un nivel lgico bajo.
Los multiplexores son circuitos combinacionales con varias entradas y una nica salida de datos. Estn
dotados de entradas de control capaces de seleccionar una, y slo una, de las entradas de datos para permitir
su transmisin desde la entrada seleccionada hacia dicha salida.
En el campo de la electrnica el multiplexor se utiliza como dispositivo que puede recibir varias entradas y
transmitirlas por un medio de transmisin compartido. Para ello lo que hace es dividir el medio de
transmisin en mltiples canales, para que varios nodos puedan comunicarse al mismo tiempo.

Caractersticas:

Selector de datos / Multiplexor 8 a 1

Salidas complementarias con buffer
Entrada de habilitacin
Puede utilizarse tambin para conversin paralela a serial y generador de funciones
booleanas
Tecnologa: TTL Low Schottky (LS)
Voltaje de alimentacin: 4.75 a V a 5.25 V
Encapsulado: PDIP 16 pines

El 74LS151 tiene ocho entradas de datos (D0 D7) y, por tanto, tres lneas de entrada de direccin o de
seleccin de datos (S0-S2). Se necesitan tres bits para seleccionar cualquiera de las ocho entradas de
datos (23 = 8). Un nivel BAJO en la entrada de habilitacin permite que los datos de entrada
seleccionados pasen a la salida. Observe que se encuentran disponibles tanto la salida de datos como
su complemento. En la Figura 6.50(a) se muestra el diagrama de pines y en la parte (b) el smbolo lgico
ANSI/IEEE.
 CIRCUITOS DIGITALES I UNMSM

En este caso no hay necesidad de tener un bloque de control comn en el smbolo lgico, ya que slo
hay que controlar un nico multiplexor, y no cuatro como en el 74HC157. La etiqueta dentro del
smbolo lgico indica la relacin AND entre las entradas de seleccin de datos y cada una de las
entradas de datos, de la 0 a la 7. Este dispositivo puede estar disponible en otras familias CMOS o TTL.

En este experimento disear un circuito combinacional y lo implementar con multiplexores, como se

explica en la seccin 4-10. El multiplexor que se usar es el CI tipo 74151, que se observa en la figura
11-9. La construccin interna del 74151 es similar al diagrama de la figura 4-25, salvo que hay ocho
entradas en lugar de cuatro. Las ocho entradas llevan los nombres D0 a D7. Las tres lneas de seleccin
C, B y A seleccionan la entrada que se multiplexar y se aplicar a la salida. Un control
estroboscpico S (strobe) acta como seal de habilitacin. La tabla de funcin especfica el valor de la
salida Y en funcin de las lneas de seleccin. La salida W es el complemento de Y. Para que el circuito
funcione correctamente, la entrada strobe S debe conectarse a tierra.

Especificaciones de diseo Una corporacin pequea tiene 10 acciones, cada una de las cuales da a su
titular derecho a un voto en las reuniones de accionistas. Las 10 acciones son propiedad de cuatro
personas, a saber: Sr. W: 1 accin Sr. X: 2 acciones Sr. Y: 3 acciones Sra. Z: 4 acciones Cada persona est
provista de un interruptor que cierra al votar en favor y abre al votar en contra, segn su participacin
accionaria. Es necesario disear un circuito que exhiba el nmero total de acciones que votan en favor
de cada propuesta. Utilice un display de siete segmentos y un decodificador, como se indica en la figura
11-8, para exhibir la cifra requerida. Si todas las acciones votan en contra de una propuesta, el display
deber estar en blanco. (Cabe sealar que si se alimenta la entrada binaria 15 al 7447, se apagan los
siete segmentos.) Si 10 acciones votan en favor de una propuesta, el display deber mostrar 0. En los
dems casos, el display mostrar un dgito decimal igual al nmero de acciones que votan en favor.
Utilice cuatro multiplexores 74151 para disear el circuito combinacional que convierta las entradas
 CIRCUITOS DIGITALES I UNMSM

generadas por los interruptores de los accionistas en el dgito BCD que se alimenta al 7447. No use 5 V
para 1 lgico. Utilice la salida de un inversor cuya entrada est conectada a tierra.
 CIRCUITOS DIGITALES I UNMSM

------------------------------------------------------------------------------------------------------------------------------
3. Explique el funcionamiento del demultiplexor 74LS138.

El circuito integrado 74138 o subfamilia (74LS138, 74F138, 74S138, 74HCT138) es un circuito integrado
que tiene la funcin de decodificador / demultiplexor binario de 3 bits (1:8).

Con las tres entradas que posee el circuito

podemos realizar 8 combinaciones diferentes, de 000 a
111 que nos activaran una de las salidas Yn.

Este circuito integrado se utiliza mucho para

seleccionar memorias y perifricos en el espacio de
memoria de los sistemas con microprocesadores.

La habilitacin del 74138 se activa slo cuando se

cumple la siguiente ecuacin de las patillas de
entrada.

Utilizando la formula anterior podemos hacer

decodificaciones de ms salidas, activando o
 CIRCUITOS DIGITALES I UNMSM

desactivando la habilitacin se pueden conectar en cascada ms circuitos para realizar

decodificaciones mayores. Aunque si queremos un decodificador que tenga una entrada ms y
el doble de salidas ya tenemos el circuito 74154.
El tiempo de retardo o propagacin del 74LS138 es de unos 22nS.

Las salidas son del tipo Totem pole.

La relacin de pines de este integrado es la siguiente:

A, B, C: Entradas de seleccin, segn la combinacin binaria que coloquemos tendremos

activada la salida Yn correspondiente.
G1, /(G2A), /(G2B): Entradas de validacin, la primera activa a nivel alto y las dos
siguientes a nivel bajo, si no cumplimos estas condiciones el decodificador no funcionara.
Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: Salidas del decodificador activas a nivel bajo (0V),
solo puede haber una activa a nivel bajo.
 CIRCUITOS DIGITALES I UNMSM

------------------------------------------------------------------------------------------------------------------------------
4. Explique el funcionamiento del 74LS280 como:
a) Comprobador de paridad.
b) Generador de paridad.

El smbolo lgico y la tabla de funciones de un 74LS280 se representa en la Figura 6.59. Este dispositivo
se puede utilizar para comprobar la paridad par o impar en un cdigo de 9 bits (ocho bits de datos y un
bit de paridad), o puede tambin emplearse para generar un bit de paridad para un cdigo binario de
hasta 9 bits. Sus entradas son desde A hasta I; cuando en las entradas hay un nmero par de 1s, la
salida Par es un nivel ALTO y la salida Impar es un nivel BAJO. Este dispositivo puede estar disponible
en otras familias CMOS o TTL. Consulte el sitio web de Texas Instruments en www.ti.com.

Comprobador de paridad. Cuando este dispositivo se utiliza como un comprobador de paridad par, el
nmero de bits de entrada deber ser siempre par; y cuando se produzca un error, la salida Par pasar
a nivel BAJO (L) y la salida Impar ser un nivel ALTO (H). Cuando se emplea como comprobador de
paridad impar, el nmero de bits de entrada deber ser siempre impar, y cuando se produzca un error,
la salida Impar ser un nivel BAJO (L) y la salida Par ser un nivel ALTO (H).

Generador de paridad. Si este dispositivo se utiliza como generador de paridad par, el bit de paridad se
toma en la salida Impar, ya que esta salida es 0 cuando hay un nmero par de bits de entrada y 1
cuando hay un nmero impar. Cuando se emplea como generador de paridad impar, el bit de paridad
se toma en la salida Par, dado que sta es 0 cuando el nmero de bits de entrada es impar.
 CIRCUITOS DIGITALES I UNMSM

5. Explique el funcionamiento del circuito experimental. Cmo implementar el bloque de

almacenamiento (Storage)?

Este circuito es un generador de paridad par, significa que cuando en las entradas haya un nmero de
1s impar, el led o puerta and se activar, indicando un error (que significa que falta un uno en la seal
para que el nmero de 1s sea par).

Primero que nada, para que la puerta and funcione, las entradas de seleccin deben encontrarse en 1,
esto significa que en nuestros MUX y DEMUX se seleccionarn la entrada 7 y salida 7, respectivamente.

Si la cantidad de 1s fuese par la salida ODD de nuestro primer generador de paridad estar activa,
activando la entrada 7 de nuestro MUX 151, como la salida es activa a nivel BAJO, se activar,
provocando un cero en la entrada de datos de nuestro DEMUX 138.

En nuestro DEMUX 138 todas las salidas estarn a un nivel ALTO, de esta manera en la salida EVEN de
nuestro segundo generador de paridad ser un nivel BAJO. Llegando as, a un nivel BAJO, a nuestra
puerta AND de 4 entradas desactivndolo e

indicando que no hay error que no se necesita de un 1 ms para que la seal ingresada fuese par.
 CIRCUITOS DIGITALES I UNMSM

Si la cantidad de 1s fuese impar la salida ODD de nuestro primer generador de paridad estar en un
nivel BAJO, este nivel BAJO llega a la entrada 7 de nuestro MUX 151, como la salida es activa a nivel
BAJO, no se activar, provocando un nivel ALTO en la entrada de datos de nuestro DEMUX 138.

En nuestro DEMUX 138 todas las salidas estarn a un nivel ALTO, excepto la 7, que estar activa a nivel
BAJO, de esta manera en la salida EVEN de nuestro segundo generador de paridad ser un nivel ALTO.
Llegando as, a un nivel ALTO, a nuestra puerta AND de 4 entradas activndolo e indicando que hay un
error, que se necesita de un 1 ms para que la seal ingresada fuese par.
 CIRCUITOS DIGITALES I UNMSM

6. Presente sus circuitos de simulacin.