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Diseo de circuitos

combinacionales
Prof. Mario Medina C.
Prof. Jorge Salgado S.
Prof. Pablo Aqueveque N.
Conversiones de puertas
lgicas

l Los
mtodos de minimizacin entregan
redes de 2 niveles de compuertas
AND, OR y NOT.
l Son puertas poco usadas en
implementaciones
l Laspuertas NAND y NOR son ms eficientes
de implementar con tecnologas electrnicas
actuales
AND se implementa como NAND y NOT
OR se implementa como NOR y NOT
Leyes de De Morgan

l Leyes de De Morgan:
AB = A + B A+B= A B

AB = (A + B) A + B = (A B)

l NAND equivale a OR con entradas negadas


l NOR equivale a AND con entradas negadas

l Esta equivalencia se llama a veces pushing


bubbles.
Conversin AND-OR a
NAND-NAND
l Etapa b) presenta bubble mismatch

(a) (b)

(d)
(c)
Conversin AND-OR a NOR-NOR
l Etapa c) asume que las
entradas negadas estn
disponibles
l Inversor de salida puede
eliminarse si sta se conecta
a otra funcin con entrada
(a) activa baja
l En caso de ser necesarios,
los inversores deben
implementarse tambin con
puertas NOR

(b) (c)
Conversiones de circuitos
de 2 niveles
l Conversin de circuito de 2 niveles AND-OR
(SoP) a NAND-NAND (y vice versa) es
directa.
l Basta reemplazar todas las compuertas por
NANDs

l Conversin de circuito de 2 niveles OR-AND


(PoS) a NOR-NOR (y vice versa) es directa
l Basta reemplazar todas las compuertas por
NORs
Ok
Ejemplo 1: NAND-NAND
a AND-OR

OK
Ejemplo 2: OR-AND a NOR-NOR

Ok. Cada nivel es un NOR


Conversin de circuitos multinivel
a compuertas NANDs
Pasos:
lSimplificar la funcin a implementar
l Disear un circuito usando AND y OR en
niveles alternados
l Compuerta de salida debe ser OR
l Numerar niveles comenzando por nivel de
salida
l Reemplazar todas las compuertas por
NAND
l Entradas a niveles pares no se modifican
Ejemplo 1 de conversin de circuitos
multinivel AND-OR a NANDs

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Ok
Ejemplo 1 de conversin de circuitos
multinivel OR-AND a NORs

Ok
Implementaciones en multinivel
l Circuitos de 2 niveles:
l Los mtodos de minimizacin son sencillos
y bien conocidos.
l Minimizan el retardo.
l Significan mayor cantidad y complejidad de
puertas.

Desarrollar IC ms complejos es ms barato


que desarrollar IC ms rpidos.
Disminuir el retardo implica cambio de
tecnologa.
Implementaciones multinivel

l En
muchos casos prcticos, la
complejidad de una representacin de
2 niveles hace inviable a un sistema.
l En general, los problemas tienen gran
nmero de variables de entrada.
l Las puertas comerciales (IC) limitan este
nmero
l Los fabricantes slo producen compuertas de 2,
3, 4, 8 entradas.
l Es necesario usar factorizaciones.
Implementaciones multinivel

l Sea la funcin
f (A, B, C, D, E, F, G) = ADF + AEF + BDF +
BEF + CDF + CEF + G
l Una
implementacin de dos niveles
requiere
l 6 compuertas AND de 3 entradas
l 1 compuerta OR de 7 entradas
l Un total de 7 compuertas y 19 literales
Implementaciones multinivel
l Reescribiendo
f = (AD + AE + BD + BE + CD + CE)F + G
f = (A + B + C)(D + E)F + G Ok

l Sea
X = (A + B + C) e Y = (D + E),
entonces podemos escribir f = XYF + G
l La implementacin de 3 niveles tiene
l 1 compuerta AND de 3 entradas
l 2 compuertas OR de 2 entradas, 1 OR de 3
entradas
l Un total de 4 compuertas , 7 literales y 10
Implementaciones multinivel
Nivel 2 Nivel 1 Nivel 3 Nivel 2 Nivel 1

Corregir salida

Tarea: slo con NANDs


Implementaciones multi-nivel

l La factorizacin multinivel:
l Permite reducir nmero de puertas y
conexiones
l Retardo de salida aumenta
l Depende del nmero de niveles
l No sirven mtodos de minimizacin ya
vistos
l La experiencia del diseador es crtica
l Existen programas CAD ms complejos
para diseo multinivel
l Mayor complejidad hace difcil el anlisis
l Aumenta la probabilidad de errores
Diseo de circuitos con mltiples
salidas

l Implementacin de varias funciones con las


mismas variables de entrada
l El uso de compuertas lgicas comunes en
ms de una funcin puede minimizar el
nmero de compuertas totales, o minimizar
nmero de literales de la funcin
resultante.
Ejemplo 1 de mltiples salidas
Soluciones:

F1 = AB + ACD
F2 = ABC + CD
F3 = ACD + AB

Dadas las funciones:


Implementacin de las 3 funciones F1, F2 y
F3

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Deteccin de compuertas
compartidas

l Producto AB es comn a funciones F1 y


F3
l CD en F2 puede reemplazarse por
l ACD (necesario en F1), y
l ACD (necesario en F3)
l Utilizando los 3 trminos comunes, queda
l F1 = AB + ACD
l F2 = ABC + ACD + ACD
l F3 = ACD + AB
Implementacin con compuertas
compartidas

F1 = AB + ACD
F2 = ABC + ACD +
ACD
F3 = ACD + AB
Cto. OK

Tarea: Realizar las funciones


Fi, F2, F3 con NAND-NAND.
Ejemplo 2 de un circuito con mltiples
salidas
Ejemplo2 de un circuito con mltiples
salidas

l Minimizando por separado: 10


compuertas
l F1 = BD + BC + AB
l F2 = C + ABD
l F3 = BC + ABC + ABD

l Minimizacin
de mltiples funciones:
8 compuertas
l F1 = ABD + ABD + A BC + BC
l F2 = C + ABD
Ejemplo 3 de circuito con mltiples
salidas

l Expresinptima global puede no ser la


expresin mnima para cada funcin
l En este caso, la solucin global usa una
compuerta lgica menos y 12 entradas.
Ok. Demostrarlo
Solucin original Solucin mejorada
Ejemplo 4 de circuito con mltiples
salidas

l Minimizacin sin
trminos comunes
l F1 = AD + ABC +
BCD
l F2 = BD + ABC
l Solucin tiene 7
compuertas lgicas y
18 entradas
Ejemplo 4 de circuito con

l Minimizacin con
trminos comunes
l F1 = ACD +
ABC + ACD +
BCD
l F2 = ACD +
BCD + ABC +
BCD
l La solucin tiene 8
compuertas lgicas Ok

y 26 entradas
Diseo con nmero de entradas
(fan-in) limitadas

l Fan-In de una compuerta es el nmero de


entradas de sta.
l Los fabricantes de compuertas slo
construyen compuertas de 2, 3, 4, 8
entradas.
l No disponibles para todas las funciones
bsicas
l Es determinante a la hora de disear el
circuito
Diseo con fan-in limitado
l Ejemplo 1. Implementar la funcin:
F(a, b, c, d) = m(0, 3, 4, 5, 8, 9, 10, 14, 15)
usando NORs de 2
y 3 entradas
solamente.
Solucin: NORs
F(a, b, c, d) = (a + b + c
PoS
+ d) (a + b + c + d) (a +
b + c) (a + c + d) (a +
b + c) ok
Sin embargo, se requiere un NORs
de 4 entradas. Qu
Diseo con fan-in limitado30/51
lLa limitacin de fan-in modifica el procedimiento
de diseo. Hay que adaptar la ecuacin, para
poder utilizar NORs de 3
entradas.
El resultado es:
F = [b + d + (a + c)(a + c)] [a + c + bd] [a + b + c]
Ok.
TAREA: a) Obtener F a partir de la forma anterior
b) A partir de F obtener el circuito OR-AND

Finalmente la solucin
NOR-NOR es:
Ok
Diseo con fan-in limitado
Ejemplo 2: Implementar las siguientes
funciones usando slo NANDs de 2 entradas
y NOTs
Diseo con fan-in limitado

l Laminimizacin arroja una suma de 3


trminos
l F1(a, b, c) = ab + bc + ab
l F2(a, b, c) = bc + bc + ab
l F3(a, b, c) = abc + ab + bc
l Reescribir como
l F1(a, b, c) = b(a + c) + ab
l F2(a, b, c) = (b + c)(b + c) + ab
l F3(a, b, c) = b(a + c) + a(b + c) Ok
Diseo con fan-in limitado
l Solucin AND-OR convertida a NAND-
NAND

Ok Ok

Tarea: Obtener los circuitos AND-OR y NAND-NAND (a) y (b).


Retardos en puertas lgicas

l Se ha considerado slo el
comportamiento esttico de los circuitos
combinacionales:
l La salida depende slo de la combinacin de
las entradas al circuito
l Considerar el comportamiento dinmico:
l Cmo vara la salida en funcin del tiempo
l La propagacin de seales por los cables no es
instantnea
l Las distintas puertas lgicas presentan retardos
diferentes
l Las seales en un circuito viajan por mltiples
caminos con retardos diferentes
Retardos de las compuertas
Comportamiento dinmico
de un pulso lgico
Retardos en puertas TTL

l Retardos 10 (1) y 01 (2) suelen ser


distintos
l Especificados por el fabricante
Mximo Tpico
Componente TTL tpHL tpLH tpHL tpLH
7400 15 22 7 11
74H00 10 10 6.2 5.9
74L00 60 60 31 35
74LS00 15 15 10 9
74S00 5 4.5 3 3
74LS02 15 15 10 10
74LS86A 22 30 13 20
Efecto del retardo de las compuertas lgicas

t pHL
t pLH

A
B

C
D

Glitch
Peligros (hazards)
l Uncircuito tiene un peligro, o hazard,
si puede tener un glitch (error) en su
salida.
l Lapresencia de un peligro es una
caracterstica intrnseca del circuito en
particular
l El glitch en la salida no siempre se
presenta
l Depende de las combinaciones de
entrada y de las caractersticas
elctricas de los CI
Peligros (hazards)
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l Peligro esttico l Peligro dinmico


(static hazard) (dynamic hazard)
l Ocurre si la salida
l Ocurre si la salida cambia ms de una
cambia cuando se vez cuando debera
espera que hacer una transicin
permanezca simple entre los
Peligro esttico constante
en 1
estados

Peligro esttico en 0 Peligros dinmicos


Peligros
estticos
f = A C+BC

A1

A2

l Considerar la transicin
en ABC de 011 a 010
l Asuma que todas las
puertas tienen 1 unidad
de retardo.
Tarea: Rehacer el diagrama de t
tiempo. Ok
Peligros estticos
l Los peligros estticos pueden
obviarse, si en el diseo se
especifica que se debe esperar
cierto t para verificar la salida.
l Se debe considerar el peor caso (retardo
mximo)

l Sinembargo, se producen
problemas cuando estos circuitos
alimentan a circuitos
secuenciales, como contadores.
l Estos se activan en funcin de los
Peligros
estticos
l Los peligros pueden eliminarse introduciendo
retardos artificiales.
l Permiten eliminar el glitch
l Pero el peligro sigue latente!!
l Un buen diseo debe eliminar los peligros
l Los peligros estticos: son fciles de detectar
y eliminar
l Los peligros dinmicos: son fciles de
detectar pero su eliminacin es mucho ms
compleja
l Los mtodos para eliminar los peligros
consideran cambio de un solo bit en las
Peligros
estticos
l El Glitch se produce en el AB
C
subcubo rojo: 00 01 11 10
l Si A = 0 y C = 0, estamos en el 0 1 1
primer implicante primeario 1 1 1
(AC)
l Si ahora C cambia de 01, f = A C+BC
AC cambia de 10 y El cambio en C genera
un cambio momentneo
BC cambia de 01 ( en f (1--->0)
glitch?)
l Dependiendo de la Tarea: Verificarlo
implementacin, puede mediante el diagrama
ocurrir un glitch. de tiempo anterior.
l Depende de los retardos
Peligros estticos

l Estrategia general para eliminar los


peligros

l Agregar implicantes primarios redundantes al


mapa de Karnaugh.
l Todos los cambios de entradas adyacentes,
deben quedar cubiertos por un implicante.

l En este caso, escribir la funcin F como F = AC + BC +


AB
l El trmino AB hace que la funcin permanezca
en 1 sin importar el cambio en la entrada C.
Peligros estticos en 0 y en 1
l El mismo principio es vlido cuando se
agrupan los 0s en el mapa de Karnaugh para
obtener la forma reducida como producto de
sumas.
l Los circuitos descritos como suma de
productos slo pueden generar un peligro
esttico en 1.
l Los circuitos descritos como producto de
sumas slo pueden generar un peligro
esttico en 0.
Ejemplo de peligros
estticos
l Funcin F presenta 4 peligros estticos
F = (A + C)(A + D)(B + C + D)
Ejemplo de peligros estticos
l Diagrama de tiempo ilustra peligro
esttico
l 5 ns de retardo por compuerta
l 3 ns de retardo por inversor
Eliminando los peligros estticos

Solucin:
l
Agregar trminos
redundantes para
asegurar transiciones
entre celdas, sin
glitches.

F(A, B, C, D) = (A + C)
(A + D) (B + C +
D) (A + B + C)
Ejercicio: peligros estticos

lObtener la expresin mnima sin peligros


estticos, en forma de: a) suma de
productos y b)
producto de sumas
del siguiente mapa de Karnaugh:
AB
CD 00 0 11 10
00 0 10 1 1
01 1 1 1 1
11 1 1 0 0
0 0 0 0 50/51
10
Ok
Fin unidad 9