UNIVERSIDAD

NACIONAL MAYOR DE
SAN MARCOS
Universidad del Per, Decana de
Amrica

FACULTAD DE INGENIERA
ELECTRNICA Y ELCTRICA
LABORATORIO DE MICROELECTRONICA

INFORME:
Previo 1

TEMA:
INVERSOR

APELLIDOS Y NOMBRE: CODIGO:

OSORIO CASTRO RAUL JHANPHIER 13190156

PROFESOR:
ING. ALARCON MATUTTI

HORARIO:
LUNES 14:00 16:00

2017
 SOLUCION DEL INFORME PREVIO
1. Presentar en Laboratorio el Layout del Inversor realizado por usted, considerar para
el layout el esquema de la Figura A y la Figura B del diagrama de barras (Stick). Tratar
de conseguir un layout de dimensiones mnimas. Mostrar y describir las vistas de corte
2D y 3D.

LAYOUT DEL INVERSOR (DIMENSIONES MINIMAS).

VISTA EN CORTE 2D.

En esta imagen se puede apreciar el corte 2D, donde se ve las capas del inversor y se puede notar
los materiales que lo componen, como los sustratos, el polisilicio, los contactos. Tambin se
puede ubicar por donde esta polarizado el inversor.
 VISTA EN CORTE 3D.

En el corte 3D se puede observar la estructura del inversor, en l se puede ver como se

posiciona los respectivos sustratos junto al polysilicio y contactos metlicos sobre los cuales
se polariza Vdd y Vss, lo mismo se observa la porcin de polysilicio que unifica ambos canales
y en donde se inyecta la seal de prueba en el canal para poder obtener la salida del elemento
en el contacto metlico en la salida.

2. Para el layout del inversor (muestre el procedimiento empleado).

HALLAR LA FRECUENCIA MXIMA DE OPERACIN.

Frecuencia Maxima=1/20ps=50Ghz.
 AREA OCUPADA DEL LAYOUT.

Dimensiones del Layout.

Ancho: 50 = 50*0.125m = 6.25m.
Alto: 24 = 24*0.125m = 3m.

El rea seria: 50*24=1200*2=18.752

3. Para el Layout del inversor, extraer la descripcin CIR(spice) y la descripcin

CIF(Caltech Intermediate Form) del inversor. En cada caso, establecer las reglas
principales de sintaxis y describir sus contenidos.
CIRCUIT C:\Users\Jean Pierre\Documents\Ciclo 2017-2\Microelectronica\LABO\GUIA
1\inversor1.MSK
*
* IC Technology: ST 0.25m - 6 Metal
*
VDD 1 0 DC 2.50
VVin 6 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes
* "Vo" corresponds to n3
* "Vin" corresponds to n6
*
* MOS devices
MN1 3 6 0 0 TN W= 0.75U L= 0.25U
MP1 1 6 3 1 TP W= 0.75U L= 0.25U
*
C2 1 0 2.229fF
C3 3 0 0.990fF
C4 1 0 0.541fF
C6 6 0 0.125fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =35631048687680.000U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.000U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 10.00N
.PROBE
.END
En el archivo .CIR se encontr la medida de los transistores tipo P y N.
Transistor tipo N.(L y W)

Transistor tipo P.
Las capacitancias parasitarias se muestran a continuacin graficadas en el layout.

Archivo .CIF:

( File : "C:\Users\Jean Pierre\Documents\Ciclo 2017-2\Microelectronica\LABO\GUIA

1\inversor1.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF) ( Version 3/09/2017,00:01:52)
DS 1 1 1;
9 topcell;
L 1;
P -23125,118875 -19625,118875 -19625,121625 -23125,121625;
L 19;
P -22275,119100 -21975,119100 -21975,119400 -22275,119400;
P -18650,120350 -18350,120350 -18350,120650 -18650,120650;
P -20900,120350 -20600,120350 -20600,120650 -20900,120650;
P -22150,120350 -21850,120350 -21850,120650 -22150,120650;
P -17400,120350 -17100,120350 -17100,120650 -17400,120650;
L 13;
P -18000,120000 -17750,120000 -17750,121250 -18000,121250;
P -21500,119750 -17750,119750 -17750,120000 -21500,120000;
P -21500,120000 -21250,120000 -21250,121250 -21500,121250;
L 23;
P -21125,120125 -18125,120125 -18125,120875 -21125,120875;
P -22375,120125 -21625,120125 -21625,121875 -22375,121875;
P -17625,120125 -16875,120125 -16875,121750 -17625,121750;
P -22500,118875 -21750,118875 -21750,119625 -22500,119625;
L 2;
P -18875,120125 -18000,120125 -18000,120875 -18875,120875;
P -22500,118875 -21750,118875 -21750,119625 -22500,119625;
P -18000,120125 -17750,120125 -17750,120875 -18000,120875;
P -17750,120125 -16875,120125 -16875,120875 -17750,120875;
P -21250,120125 -20375,120125 -20375,120875 -21250,120875;
P -22375,120125 -21500,120125 -21500,120875 -22375,120875;
P -21500,120125 -21250,120125 -21250,120875 -21500,120875;
L 16;
P -19125,119875 -17750,119875 -17750,121125 -19125,121125;
P -22750,118625 -21500,118625 -21500,119875 -22750,119875;
P -18250,119875 -17500,119875 -17500,121125 -18250,121125;
P -18000,119875 -16625,119875 -16625,121125 -18000,121125;
L 17;
P -21500,119875 -20125,119875 -20125,121125 -21500,121125;
P -22625,119875 -21250,119875 -21250,121125 -22625,121125;
P -21750,119875 -21000,119875 -21000,121125 -21750,121125;
L 60;
94 Vdd -22125,119250;
94 Vdd -22250,121750;
94 Vss -17250,121375;
94 Vo -19500,120625;
94 Vin -19500,119875;
DF;
C 1;
E

VALORES DE LAS COORDENADAS QUE DEFINEN LAS CAPAS DE POLISILICIO,

DIFUSIONES, CONTACTOS Y METAL.
4. Presentar en laboratorio el LAYOUT de la puerta NAND. Considerar para el layout
el esquema de la Fig. C, hacer su diagrama de barras(STICK). Tratar de conseguir
un layout de dimensiones minimas. Mostrar y describir las vistas de corte 2D y 3D.

DIAGRAMA DE BARRAS.

LAYOUT.
CORTE EN 2D.

TRANSISTOR P

TRANSISTOR N.
 CORTE EN 3D.

5. Para circuitos digitales MOS mostrados en las Figuras 1,2,3. Analizar y determinar la
funcin lgica de salida de los circuitos. Presentar el LAYOUT como mnimo de DOS
de ellos y corroborar su funcin lgica mediante simulacin.
Medir el AREA del layout y hallar la frecuencia MAXIMA de operacin.

FIGURA 1.
FUNCION LOGICA DE LA SALIDA.

LAYOUT.
SIMULACION.

FRECUENCIA MAXIMA=1/34ps=29.4Ghz.

Area=57*71=40472=63.232.
FIGURA 2.

LAYOUT.
SIMULACION.

FRECUENCIA MAXIMA=1/49ps=20.4Ghz

AREA=62*100=62002=96.8752