UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Facultad de Ing. Electrnica y Elctrica

LABORATORIO N 1(FINAL)

CURSO:

MICROELECTRNICA

PROFESOR:

DR. RUBEN ALARCON MATUTTI

ALUMNO:

MARCO ANTONIO PORTELLA GMEZ 12190108

 DISEO DE LAYOUTS EN MICROWIND

I- OBJETIVO
Aprender a disear layouts para circuitos CMOS usando Microwind.

II- DESARROLLO

1. Presentar el layout del inversor. Mostrar y describir las vistas de corte 2D y 3D.

CORTE 2D

Vemos en la grfica que tiene el pozo N, as como el canal correspondiente de polisilicio (rojo).
Tambin observamos las conexiones (morado) con el metal 1 (azul).
Veamos la vista de corte 2D para los transistores tipo N:

Se observa claramente el polisilicio y el N difusin con sus respectivas conexiones.

Ahora, veamos el corte 2D completo

CORTE 3D
En la grfica presentada vemos el pozo N, el sustrato tipo N y P, las conexiones de polisilicio
(rojo) y los puentes para conectar el sustrato con el metal 1.

Esta imagen ya es con todas las conexiones

2. Para el layout del inversor, hallar la frecuencia mxima de operacin y el rea

ocupado del layout.

Para obtener la frecuencia mxima de operacin, se tiene que realizar la simulacin

correspondiente colocando seales de entrada y salida para visualizar en el simulador.
Tenemos un seal de entrada que es un Vgate, en la imagen de abajo vemos como en el nodo de
salida, la imagen se invierte. Tambin vemos que el tpmax es 12pseg. En la segunda imagen
hemos usado la regla para medir el rea que cubre nuestro circuito, sabemos que
lambda=0.125um.
Calculamos la frecuencia mxima con la siguiente frmula:
1 1
= 12 = = = 83.33
12
Vemos que tambin nos piden el rea ocupada por el layout:
rea = 55 * 0.125um * 22*0.125um = . um^2
3. Para el layout del inversor, extraer la descripcin CIR y CIF. En cada caso, establecer
las reglas principales de sintaxis y describir sus contenidos.

VEAMOS EL ARCHIVO CIR

CIRCUIT C:\Users\Marco Portella

Gomez\Desktop\MICROELECTRONICA_LAB01_12190108\INVERSOR_MARCO.MSK
*
* IC Technology: ST 0.25m - 6 Metal
*
VDD 1 0 DC 2.50
VVgate 6 0 PULSE(0.00 2.50 2.15N 0.05N 0.05N 2.15N 4.40N)
*
* List of nodes
* "s1" corresponds to n3
* "Vgate" corresponds to n6
*
* MOS devices
MN1 3 6 0 0 TN W= 0.75U L= 0.25U
MP1 1 6 3 1 TP W= 1.25U L= 0.25U
*
C2 1 0 1.805fF
C3 3 0 1.228fF
C4 1 0 0.847fF
C6 6 0 0.188fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 50.00N
.PROBE
.END
TP W=1.25U L=0.25U TN W=0.75U L=0.25U

VEAMOS EL ARCHIVO CIF

Como podemos observar el archivo CIF nos da las dimensiones de nuestro layout y de sus
distintos componentes.
L 1;
P 1709,996
1741,996
1741,973
1709,973

L 19;
P 1711,984 P 1721,984 P 1731,984 P 1749,984 P 1759,984
1713,984 1723,984 1733,984 1751,984 1761,984
1713,986 1723,986 1733,986 1751,986 1761,986
1711,986; 1721,986; 1731,986; 1749,986; 1759,986;

13;
P 1726,975 1728,975 1728,993 1726,993; P 1754,975 1756,975 1756,991 1754,991;

P 1726,973 1756,973 1756,975 1726,975;

L 23;
P 1747,982 1753,982 1753,988 1747,988;
P 1735,983 1747,983 1747,987 1735,987;
P 1719,976 1723,976 1723,982 1719,982;
P 1757,982 1763,982 1763,988 1757,988;
P 1719,988 1723,988 1723,994 1719,994;
P 1729,982 1735,982 1735,988 1729,988;
P 1759,988 1763,988 1763,992 1759,992;
P 1709,982 1715,982 1715,988 1709,988;
P 1759,978 1763,978 1763,982 1759,982;
P 1719,982 1725,982 1725,988 1719,988;
L 2;
P 1747,982 1754,982 1754,988 1747,988;
P 1709,982 1715,982 1715,988 1709,988;
P 1754,982 1756,982 1756,988 1754,988;
P 1756,982 1763,982 1763,988 1756,988;
P 1728,980 1735,980 1735,990 1728,990;
P 1719,980 1726,980 1726,990 1719,990;
P 1726,980 1728,980 1728,990 1726,990;
L 16; diffn
P 1745,980 1756,980 1756,990 1745,990;
P 1707,980 1717,980 1717,990 1707,990;
P 1752,980 1758,980 1758,990 1752,990;
P 1754,980 1765,980 1765,990 1754,990;
L 17; diffp
P 1726,978 1737,978 1737,992 1726,992;
P 1717,978 1728,978 1728,992 1717,992;
P 1724,978 1730,978 1730,992 1724,992;

4. Presentar el layout del NAND . Mostrar y describir las vistas de corte 2D y 3D.

LAYOUT DEL NAND

CORTE 2D

Se puede observar el pozo n, el sustrato tipo P, el poli silicio y tambin los canales para unin
con el metal 1.

CORTE 3D
Ahora analicemos la simulacin
Se ha configurado las entradas para que puedan generar todos los posibles casos (00,01,10,11) y
vemos que nuestra salida si corresponde a una compuerta lgica NAND.
Su rea=70 lambda x 54 lambda =3780 lambda2= 59.06 um2
Su frecuencia mxima es
1 1
= 14 = = = 71.43
14
5. Para circuitos digitales MOS mostrados en las figuras 1, 2, 3. Analizar y determinas la
funcin lgica de salida de los circuitos. Presentar el layout como mnimo de dos de
ellos y corroborar su funcin lgica mediante simulacin. Medir el rea y hallar la
frecuencia mxima.

Figura 1:

Y su tabla de verdad es:

S ln1 ln2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
Realizando el mapa de Karnaugh:
Sln1
00 01 11 10
0 1 1 0 1
ln2 1 0 0 0 1

Obtenemos:

=
+

Layout de la figura 1

REA DEL LAYOUT ES:

rea = 63 * 0.125um * 84*0.125um = 82.687 um^2
FRECUENCIA MXIMA DE OPERACIN:
1 1
= 25 = = =
25

Se comprobara la tabla de verdad con la simulacin echa en microwind

Figura 2:
TABLA DE VERDAD

a b c d F1 F2
0 0 0 0 1 1
0 0 0 1 1 1
0 0 1 0 1 1
0 0 1 1 0 0
0 1 0 0 1 1
0 1 0 1 0 1
0 1 1 0 0 1
0 1 1 1 0 0
1 0 0 0 1 1
1 0 0 1 1 0
1 0 1 0 1 0
1 0 1 1 0 0
1 1 0 0 1 1
1 1 0 1 0 0
1 1 1 0 0 0
1 1 1 1 0 0

Realizando el mapa de Karnaugh:

Para F1
ab
00 01 11 10
00 1 1 1 1
cd 01 1 0 0 1
11 0 0 0 0
10 1 0 0 1

+
=
+


Para F2
ab
00 01 11 10
00 1 1 1 1
cd 01 1 1 0 0
11 0 0 0 0
10 1 1 0 0

+
= +

REA DEL LAYOUT ES:

rea = 125 * 0.125um * 132*0.125um = 257.8125 um^2

FRECUENCIA MXIMA DE OPERACIN:

1 1
= 62 = = = .
62