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APNDICE A
Resumo Terico
E.T.M. e R.C.S./2005 (reviso)

1. CONTADORES E REGISTRADORES
Contadores so circuitos seqenciais que tm por principal objetivo armazenar o nmero de eventos que
ocorrem na sua entrada, sendo tambm utilizados para gerar cdigos seqenciais especficos, ou sinais
de controle e de temporizao em sistemas digitais.
possvel identificar uma caracterstica que classifica os contadores, de forma ampla, em duas
categorias: sncronos e assncronos
H, entretanto, vrios outros aspectos a serem considerados. Assim sendo, dentro de cada uma das duas
categorias, ainda possvel classificar os contadores em funo do:
nmero de estados (mdulo)
nmero de sadas (bits)
tipo de seqncia gerada: binria, decimal, cdigo de Gray, etc.
tipo de operao: fixa ou selecionvel

Para facilitar a exposio, esses aspectos sero inicialmente considerados nos contadores sncronos.
O projeto de circuitos digitais requer conhecimentos tericos, critrio e bom senso em sua aplicao,
alm de experincia prtica. Muitos fenmenos constatados (muitas vezes no previstos no projeto)
podem comprometer o funcionamento dos circuitos. Em outras situaes, o desconhecimento de
determinados artifcios (truques de projeto) pode levar a solues que, embora funcionem
corretamente, requerem um nmero grande de componentes.
A segunda parte desta experincia possibilita a constatao de alguns fenmenos nem sempre previsveis
por um projetista iniciante, e que sero explorados.

1.1. Contadores Sncronos

Um circuito seqencial sncrono genrico pode ser representado pelo diagrama em blocos mostrado na
figura 1.1.

Varivei
de
excitao Varivei
de
y estado
X p
k
si z
Bloco Flip-flops m
Bloco
combinatrio sensvei combinatrio
do prximo borda de sada
estado

Relgio

Figura 1.1 - Diagrama em Blocos de um Circuito Seqencial Sncrono (Modelo MEALY).

De forma simplificada, pode-se dizer que um contador sncrono um circuito seqencial sncrono onde:
no h entradas externas xk;
h M estados: S0, S1,...., SM-1;
a transio de um estado para outro devida, exclusivamente, ocorrncia da borda de
atuao do sinal de relgio;
cada estado armazena o nmero de bordas de atuao do relgio, ocorridas desde o estado
inicial at o presente instante;
h uma sada z que assume o valor 1 somente enquanto o contador est no estado SM-1.

A figura 1.2 mostra o diagrama de estados de um contador sncrono mdulo M.

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S0/0 S1/0 S2/0 SM-1/0

Relgio

S S S S S S
Estado M-1 0 1 2 M-1 0

Saida

Figura 1.2. Diagrama de Estados de um Contador Sncrono Mdulo M.

Partindo do estado inicial S0, aps a ocorrncia de M bordas de atuao do relgio, o contador volta ao
estado inicial. O parmetro M definido como sendo o Mdulo do Contador.
Em quase todas as aplicaes de contadores, as variveis de estado so tambm consideradas como
sadas, alm da sada z. Num contador mdulo M, a relao entre o nmero de variveis de estado N e o
nmero de estados M dado pela expresso: M 2N. Por exemplo, num contador binrio, vale a
expresso M = 2N, enquanto num contador decimal, vale M < 2N. Geralmente as variveis de estado N
so denominadas bits do contador.
O nmero de bordas de atuao, que armazenado nos bits do contador, pode ser codificado de vrias
formas: binria, BCD, Gray, etc. (vide Tabela I). Esse cdigo e o mdulo do contador determinam como
sero os blocos combinatrios do prximo estado e da sada, bem como o nmero de flip-flops a ser
utilizado.

Tabela I - Vrios Cdigos para os Bits de um Contador.

CDIGOS ( bits do contador)

(*)
ESTADO Binrio Gray BCD
Y3 Y2 Y1 Y0 Y3 Y2 Y1 Y0 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1 0 0 1 0
3 0 0 1 1 0 0 1 0 0 0 1 1
4 0 1 0 0 0 1 1 0 0 1 0 0
5 0 1 0 1 0 1 1 1 0 1 0 1
6 0 1 1 0 0 1 0 1 0 1 1 0
7 0 1 1 1 0 1 0 0 0 1 1 1
8 1 0 0 0 1 1 0 0 1 0 0 0
9 1 0 0 1 1 1 0 1 1 0 0 1
10 1 0 1 0 1 1 1 1
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 1 0 NO
13 1 1 0 1 1 0 1 1 EXISTEM
14 1 1 1 0 1 0 0 1
15 1 1 1 1 1 0 0 0
(*)
entre duas palavras sucessivas de cdigo, apenas 1 bit se altera.

Apresenta-se, a seguir, o projeto de dois contadores mdulo 8: um deles binrio e o outro gerando as
variveis de estado segundo o cdigo de Gray.

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1.1.1. Contador Sncrono - Mdulo 8 - Binrio - 3 Bits

Seu comportamento descrito pelas tabelas e diagrama de estados apresentados na figura 1.3.

Transio de estados Designao de Estados

s (t) s ( t+1 ) z(t) Cdigo Binrio
Y2 Y1 Y0
A B 0 A 0 0 0
B C 0 B 0 0 1
C D 0 C 0 1 0
D E 0 D 0 1 1
E F 0 E 1 0 0
F G 0 F 1 0 1
G H 0 G 1 1 0
H A 1 H 1 1 1

000/0 001/0 101/0 110/0

111/1

Figura 1.3 - Estados do Contador Sncrono Binrio - Mdulo 8.

Aplicando-se as tcnicas de sntese de circuitos seqenciais, supondo que os flip-flops so do tipo D

sensveis borda, tem-se:
D0 = Y0

D1 = Y0 Y1

D2 = (Y0 .Y1 ) Y2

Z = Y0 . Y1 . Y2

O circuito que implementa esse contador mostrado na figura 1.4, e a forma de onda dos bits e da sada
z so mostradas na figura 1.5.

Y2
D2 Q2
Y1
Y0 D1 Q1 Y2
D0 Q0 C Q2
Y1
Y0 C Q1
C Q0

Relgio

Figura 1.4 - Circuito do Contador Sncrono Binrio - Mdulo 8,

com Flip-Flop D Sensvel Borda.

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(1) (2) (3) (4) (5) (6) (7) (8)

Y0

Y1

Y2
Estado 111 000 001 010 011 100 101 110 111 000 001

Figura 1.5 - Sinais do Contador Sncrono Binrio - Mdulo 8.

Quando se utilizam flip-flops J-K sensveis borda, a metodologia de projeto a mesma, cuidando-se
apenas de estabelecer a tabela de excitao para flip-flops J-K sensveis borda. No caso do contador
binrio mdulo 8, sua implementao com flip-flops J-K at mais simples do que com tipo D, como
mostra a figura 1.6.
Z
1 lgico

Y0 Y1 Y2
J0 Q0 J1 Q1 J2 Q2
C C C
Y0 Y1 Y2
K0 Q0 K1 Q1 K2 Q2
Relgio

Figura 1.6 - Contador Sncrono Binrio - Mdulo 8, com J-K.

1.1.2. Contador Sncrono - Mdulo 8 - Cdigo Gray - 3 Bits

Seu comportamento descrito pela mesma tabela da figura 1.3. Entretanto, a designao de estados
deve ser compatvel com o cdigo que se pretende gerar, ou seja:

ESTADO ATUAL SEGUINTE Z (ATUAL)

Y2 Y1 Y0 D2 D1 D0
A 0 0 0 0 0 1 0
B 0 0 1 0 1 1 0
C 0 1 1 0 1 0 0
D 0 1 0 1 1 0 0
E 1 1 0 1 1 1 0
F 1 1 1 1 0 1 0
G 1 0 1 1 0 0 0
H 1 0 0 0 0 0 1

Aplicando-se novamente as tcnicas de projeto de circuitos seqenciais sncronos e adotando-se flip-flops

tipo D sensveis borda de subida, tem-se:

D0 = (Y1 Y2 ) D1 = Y0 Y2 + Y0 Y1

D2 = (Y0 . Y1 ) + (Y0 . Y2 ) Z = Y0 . Y1 . Y2

O circuito que implementa o contador Gray sncrono, mdulo 8, mostrado na figura 1.7.

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Y2
Y0 Y1 D2 Q2
D0 Q0 D1 Q1
Y2
Y0 Y1
C Q2
C Q0 C Q1

Relgio

Figura 1.7 - Contador Gray - Mdulo 8.

A tcnica de projeto mostrada nesse item pode ser adotada para a obteno de qualquer contador
sncrono Mdulo M, com M = 2N; o particular cdigo que os bits do contador devem assumir,
seqencialmente, determina a designao de estados.

1.2. Contadores Sncronos de Mdulo M 2N

1.2.1. Projeto Convencional

Quando o mdulo do contador no uma potncia de 2, pode-se empregar a mesma tcnica mostrada
em 1.1.2. lembrando, apenas, que haver estados no especificados.
Seja, por exemplo, um contador decimal sncrono (Mdulo10), com cdigo BCD. Esse contador possui dez
estados especificados e seis no especificados mas, de qualquer forma, so necessrios 4 flip-flops.
Adotando-se a tcnica usual de projetos de circuitos seqenciais, temos a Tabela II:

Tabela II - Tabela de Estados do Contador Decimal.

s(t) s(t+1) z(t)

A - 0000 B - 0001 0
B - 0001 C - 0010 0
C - 0010 D - 0011 0
D - 0011 E - 0100 0
E - 0100 F - 0101 0
F - 0101 G - 0110 0
G - 0110 H - 0111 0
H - 0111 I - 1000 0
I - 1000 J - 1001 0
J - 1001 A - 0000 1
K - 1010
L - 1011
M - 1100 NO NO
N - 1101 ESPECIFICADO ESPECIFICADO
O - 1110
P - 1111

Os estados no especificados (K at P) podem ser considerados como tendo por estado seguinte o estado
inicial, assim como a sada (z) a eles correspondente pode ser considerada igual a zero. Essa soluo,
apesar de geralmente no corresponder ao circuito mnimo, tem a vantagem de sempre levar o contador
ao estado inicial se, por alguma causa externa no prevista, o circuito cair num dos estados no
especificados.

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Quando se pretende minimizar os blocos combinatrios, adota-se, para estados seguintes aos no
especificados, aqueles mais convenientes sob o aspecto minimizao. necessrio cuidado, entretanto,
para que o contador possa voltar, aps alguns pulsos de relgio, aos estados teis, na eventualidade de
o circuito vir a assumir um estado entre K e P.
Uma vez designados todos os estados, os blocos combinatrios que determinam o prximo estado e a
sada so projetados como exposto nos itens 1.1.1 e 1.1.2.
Outros contadores de Mdulo M 2N, independentemente da seqncia gerada nos seus bits, tambm
podem ser projetados como acima delineado, cuidando-se para fazer uma designao de estados
compatvel. Essa tcnica de projeto foi muito adotada, no passado, quando o projetista s dispunha de
portas lgicas e de flip-flops; foi e continua sendo a tcnica na qual se baseia o projeto de circuitos
integrados com a funo de contadores especficos e voltou a ser utilizada mais recentemente, pelos
usurios finais, aps o aparecimento de PALs (Programmable Array Logic).
No item a seguir mostra-se uma alternativa de projeto de contadores de mdulo M 2N, (que contam na
seqncia natural) utilizando contadores integrados disponveis comercialmente.

1.2.2. Projeto com Contadores Integrados

Quando foram especificados os contadores que seriam fabricados sob a forma de circuitos integrados, os
fabricantes desses componentes preocuparam-se no apenas em selecionar os tipos mais usados, mas
tambm em dotar os contadores de entradas adicionais, de forma a permitir flexibilidade na aplicao.
Um exemplo so os contadores que, alm da funo bsica de contagem, permitem:
carga paralela;
reset sncrono;
reset assncrono;
inibio de contagem.

Para ilustrar o princpio no qual se baseia o projeto de contadores com essas caractersticas, vide a figura
1.8, onde se detalha o circuito de um bit de um contador desse tipo.

demais
Bloco bits
combinatrio BITS
do prximo
estado

Z
Permite PC
Contagem
Yj

Carga Paralela* CP Yj
D Q
Ej
Yj
C Q
Reset Sncrono* RS
R
Relgio C
Reset Assncrono* R

* Sinais ativos em nvel

SINAL Reset Reset RELGIO Permite Carga Entrada Bits

Assncrono Sncrono Contagem Paralela Paralela Yj Z
OPERAO R RS C PC CP Ej (=Yi)

RESET 0 1 X X X X 0 0
ASSNCR.

RESET SNCR. 1 0 X X X 0 0

CARGA 1 1 X 0 Ei Ei Z

CONTAGEM 1 1 1 1 X contagem Z

INIBIO 1 1 X 0 1 X mantm Z

Figura 1.8 - Recursos Adicionais de um Contador Sncrono.

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Quando se dispe de um contador binrio mdulo 16, com as caractersticas acima, pode-se projetar
facilmente vrios outros contadores.

a) Contador Mdulo M < 16

Um contador mdulo 13, que conta de 0 at 12, pode ser implementado facilmente se, ao ser atingido o
estado correspondente ao nmero 12 (1100), for imposto 0 (0000) como prximo estado. A figura 1.9
mostra duas possveis solues utilizando-se contadores sncronos.

Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3
1 R 1 R
1 RS Z RS Z
1 PC 1 PC
CP 1 CP
C E0 E1 E2 E3 C E0 E1 E2 E3

0 0 0 0 X X X X

Q3 = bit mais significativo do contador

Figura 1.9 - Contadores Mdulo 13, usando Contadores de Mdulo 16.

b) Contador desde (a) at (b) (a 0, b < M)

Por exemplo, um contador que conta desde 2 at 13, pode ser implementado como mostra a figura 1.10.

Detector
de "13"

Q0 Q1 Q2 Q3
1 R
1 RS Z
1 PC
CP
C E0 E1 E2 E3

Carga de "2"
0 1 0 0

Figura 1.10 - Contador de 2 at 13.

c) Contadores de Mdulo M > 16

Podem ser obtidos conectando-se em cascata vrios contadores Mdulo-16. Por exemplo, um contador
Mdulo 256 (8 bits) mostrado na figura 1.11.

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bit mais significativo

bit menos significativo

Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3
1 R 1 R
1 RS Z
1 RS Z
1 PC PC
1 CP 1 CP
C E0 E1 E2 E3 C E0 E1 E2 E3

X X X X X X X X

Figura 1.11 - Contador Binrio - Mdulo 256 (8 bits).

1.3. Contadores Sncronos de Operao Selecionvel

Nos exemplos mostrados nos itens anteriores, obtiveram-se contadores sncronos de vrios mdulos,
com o acrscimo de uma lgica adicional externa. O contador utilizado, entretanto, sempre opera de
forma fixa.
Existem contadores onde possvel selecionar se a contagem crescente ou decrescente. H vrias
maneiras de implementar esta caracterstica adicional. Apenas para ilustrar o princpio que pode ser
adotado no projeto, vide a figura 1.12.

UP/DOWN

(crescente) M
BITS
U FLIP-FLOPS

X C
(decrescente)

Figura 1.12 - Diagrama de um Contador UP/DOWN.

Existem contadores integrados que agregam, alm da caracterstica de contagem crescente e

decrescente, outras mencionadas no item 1.2.2.
Quando o contador a ser utilizado possui seqncia de contagem arbitrria, mais conveniente projet-
lo "sob medida", usando os mtodos convencionais de sntese de circuitos seqnciais. O uso de
contadores integrados, nesse caso, requer lgica adicional maior, o que pode resultar em um custo
elevado para o circuito.

1.4. Contadores em Anel

Existe uma outra categoria de contadores que so implementados com registradores de deslocamento:
so os contadores em anel e em anel torcido. Eles no sero detalhados ou analisados nesta experincia,
mas podem ser facilmente encontrados nas referncias bibliogrficas.

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1.5. Contadores Assncronos - "Ripple-Counters"

1.5.1. Contadores Assncronos de Mdulo M = 2N

Nesta configurao, a sada do flip-flop de mais baixa ordem gera o sinal de relgio do flip-flop seguinte,
e assim por diante; a lgica deste tipo de contador a mais simples mas, em contrapartida, a sua
velocidade de operao prejudicada pela propagao do sinal de relgio. Um contador binrio, mdulo
16, na configurao de "Ripple-Counter" mostrado na figura 1.13, com a seqncia de pulsos de
entrada e de sada.
Os flip-flops JK da figura 1.13 so sensveis borda de descida do sinal de relgio. Assim sendo, a cada
descida desse sinal, como J = K= "1", os flip-flops mudam de estado; na figura as setas indicam a causa
e o efeito de cada borda de descida.
No diagrama de tempos da figura 1.13 no foram detalhados os efeitos dos tempos de atraso dos flip-
flops. Esses tempos esto evidenciados no diagrama da figura 1.14, onde mostrada claramente a
propagao dos atrasos dos flip-flops.
Dependendo de onde se utiliza o contador, esses atrasos podem criar problemas, como quando
alimentam decodificadores para gerao de sinais de controle !
Como os relgios de todos os flip-flops no so comandados pelo mesmo sinal, os "Ripple-Counters" so
considerados contadores assncronos.

Vcc Vcc Vcc Vcc

Q0 Q1 Q2 Q3

J0 Q0 J1 Q1 J2 Q2 J3 Q3
Entrada
C C C C
K0 Q0 K1 Q1 K2 Q2 K3 Q3

1 2 3 4 5 6 7 8 9 10 11
Entrada

Q0

Q1

Q2

Q3

Figura 1.13 - Contadores Assncronos de 4 bits.

Entrada

0
Q0

1
Q1

2
Q2

3
Q3

Figura 1.14 - Propagao dos Atrasos em Contadores Assncronos.

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1.5.2. Contadores Assncronos de Mdulo M 2N

Contadores assncronos, que contam na seqncia natural, desde 0 at M-1 (M < 2N), podem ser
implementados detectando-se o estado M e fazendo com que esse sinal "reset", assincronamente, todos
os flip-flops.
Um contador assncrono, crescente, de 0 at 5, mostrado na figura 1.15.
Vcc Vcc Vcc

Y0 Y1 Y2
J0 Q0 J1 Q1 J2 Q2
C C C
Y0 Y1 Y2
K0 Q0 K1 Q1 K2 Q2
R R R

Detector
de "6"

000 001 010 011 100 101

Figura 1.15 - Contador Assncrono - Mdulo 6.

1.6. Mxima Freqncia de Operao

Nos contadores sncronos, independentemente do mdulo, como todos os flip-flops mudam de estado
simultaneamente, a mxima freqncia de operao limitada pelos parmetros de um flip-flop (fmax,
tatraso, tset-up, thold) e pelo atraso do bloco combinatrio do prximo estado (considera-se o bloco com
maior atraso). O importante, ao se estimar essa freqncia, que a entrada dos flip-flops (D ou J-K) j
esteja estvel pelo menos tset-up unidades de tempo antes da ocorrncia da borda de atuao do relgio,
e deve permanecer estvel por pelo menos thold aps a ocorrncia da borda.
Nos contadores assncronos, a mxima freqncia de operao depende no s dos parmetros dos flip-
flops, mas tambm do nmero de bits, uma vez que o sinal que atua no flip-flop correspondente ao n-
simo bit somente ocorrer (n-1).tatraso FF unidades de tempo aps o acionamento do bit menos
significativo.
Portanto, os contadores sncronos apresentam freqncia mxima de operao maior do que os
assncronos, diferena essa que se acentua medida que o mdulo do contador cresce.

1.7. Contadores Integrados

Existem vrios tipos de contadores integrados, assncronos e sncronos. As Tabelas III e IV apresentam
alguns contadores da famlia TTL.

Tabela III - Contadores Assncronos.

Reset
Descrio Carga Paralela Tipo
Assncrono
Assncrona Sim 74196
Decimal Fixa Assncrona Sim 7490
Assincrona Sim 74176
Assncrona Sim 74197
Mdulo 16 No Sim 7493
Assncrona Sim 74177
Mdulo 12 No Sim 7492

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Tabela IV - Contadores Sncronos.

DESCRIO Carga Paralela Reset Tipo

Sncrona Sncrono 74162
Decimal
Sncrona Assncrono 74160
Sncrona No 74LS168
Decimal
Assncrona Assncrono 74192
UP / DOWN
Assncrona No 74190
Sncrona Sncrono 74163
Mdulo 16
Sncrona Assncrono 74161
Sncrona No 74LS169
Mdulo 16
Assncrona No 74191
UP/DOWN
Assncrona Assncrono 74193

1.8. Divisores de Freqncia

Uma aplicao muito comum de contadores a diviso de freqncia de um sinal de relgio qualquer,
para obter relgios de freqncia menor.
Um caso particular, mas de grande importncia, aquele em que o sinal resultante tenha onda
quadrada, independente ou no da forma de onda do sinal original que deve ser dividido.
Como j analisado em experincias anteriores, o biestvel tipo D pode ser utilizado para tal finalidade,
como mostra a figura 1.16.

Y0 Y1
D Q D Q

CK Q CK Q

f/2
Y0

f/4

Y1

Figura 1.16 - Divisor de Freqncias com o Biestvel Tipo D.

Pode-se facilmente constatar e generalizar que os contadores binrios, sncronos ou assncronos, podem
ser utilizados para dividir uma freqncia por 2n, onde n o nmero de bits do contador. Mesmo que o
sinal de relgio no apresente uma forma de onda quadrada, o resultado da diviso ser uma forma de
onda quadrada, uma vez que a transio dos biestveis determinada por uma das bordas do sinal.
Naturalmente, as formas de diviso apresentadas permitem apenas a diviso da freqncia por uma
potncia de 2. Uma maneira alternativa de dividir uma freqncia por um fator k inteiro e par
apresentada na figura 1.17, utilizando-se a carga paralela sncrona do contador.

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Valores da Carga

PE P0 P1 P2 P3 Y1
D Q
CET
Y0 7474
CEP 74163 TC
CK Q
CP
SR Q0 Q1 Q2 Q3

Figura 1.17 - Diviso da Freqncia de um Sinal por K.

Nesse circuito, pode-se dividir a freqncia do sinal por um fator proporcional ao fator de carga do
contador, conforme apresentado na Tabela V.

Tabela V - Relao de Diviso do Circuito da Figura 1.17

Valores da Carga Freqncia

P3 P2 P1 P0 Y0 Y1
0 0 0 0 f/16 f/32
0 0 0 1 f/15 f/30 f: freqncia do sinal de
0 0 1 0 f/14 f/28 relgio.

0 0 1 1 f/13 f/26
0 1 0 0 f/12 f/24
0 1 0 1 f/11 f/22 Y0: forma de onda no
0 1 1 0 f/10 f/20 quadrada.

0 1 1 1 f/9 f/18
1 0 0 0 f/8 f/16 Y1: forma de onda
1 0 0 1 f/7 f/14 quadrada.

1 0 1 0 f/6 f/12
1 0 1 1 f/5 f/10
1 1 0 0 f/4 f/8
1 1 0 1 f/3 f/6
1 1 1 0 f/2 f/4
1 1 1 1 - -

Com o mesmo contador utilizado no circuito da figura 1.17, pode-se gerar formas de onda quadradas
cuja feqncia corresponde freqncia do sinal de relgio dividido por 2, 4, 6, 8, 10, 12 e 14, sem o
uso do biestvel. Para tal, configura-se o contador de forma a gerar o sinal desejado em uma das sadas
Q1, no importando a contagem fornecida pelo conjunto. A figura 1.18 apresenta o contador configurado
para dividir o sinal de relgio por 6, sendo esse sinal gerado na sua sada Q3.

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Obs: alguns fabricantes usam

outros nomes para os pinos no
datasheet:
PE = LOAD
PE P0 P1 P2 P3
CET= EnableT
CET
CEP= EnableP
CEP 74163 TC CP= Clock
Relgio
f CP TC=Carry
SR Q0 Q1 Q2 Q3 SR= Clear
P0,P1,P2,P3 =A,B,C,D
Y
f/6 Q0,Q1,Q2,Q3=Qa,Qb,Qc,Qd

Figura 1.18 - Divisor por 6.

Pode-se observar na Tabela VI a seqncia de contagem do circuito da figura 1.18.

Tabela VI - Seqncia de Contagem do Contador da Figura 1.18

Q0 Q1 Q2 Q3
0 0 0 0 Carga
0 1 1 0
1 1 1 0
0 0 0 1 Carga
0 1 1 1
1 1 1 1
0 0 0 0 Carga
0 1 1 0
1 1 1 0
0 0 0 1 Carga
0 1 1 1
1 1 1 1
0 0 0 0 Carga

Da Tabela VI pode-se deduzir que a diviso por 6 foi originada por meio da eliminao de alguns estados
pelos quais passaria a diviso por 16 (eliminados 10 estados). Alm disso os estados eliminados foram
tais que Q3 apresentou forma de onda quadrada.
Divises de freqncia por nmeros inteiros mpares tambm podem ser obtidas. A maior parte dos
circuitos utilizados com essa finalidade no fornece uma forma de onda quadrada, o que normalmente
exigiria circuitos complexos.

1.9. Registradores de Deslocamento

O registrador de deslocamento (shift-register) um dos componentes mais utilizados em sistemas
digitais. Tal fato pode ser constatado em muitas calculadoras portteis, onde cada dgito de um nmero
deslocado para a esquerda, medida que outro inserido. Alm da caracterstica de deslocamento, tais
componentes apresentam a caracterstica de memorizao, da mesma maneira que os biestveis.
Eles so classificados como circuitos lgicos seqenciais, uma vez que so construdos a partir de
biestveis. A figura 1.19 apresenta um registrador de 4 bits, contrudo a partir de biestveis tipo D.

Contadores e Registradores (2005) 13

 EPUSP - PCS 2305/2355 - LABORATRIO DIGITAL

DADO Y0 Y1 Y2 Y3
D Q D Q D Q D Q

CK CK CK CK
CLR CLR CLR CLR
Limpa
Relgio

Figura 1.19 - Registrador de Deslocamento de 4 bits, com Deslocamento

para a Direita e Carga em Srie.

As formas de onda dos principais sinais so apresentadas na figura 1.20. Como se pode observar, a cada
pulso de relgio, o dado deslocado para a direita. Este tipo de registrador de deslocamento conhecido
como registrador de deslocamento direita, com carga em srie.
Estes tipos de registradores apresentam a desvantagem de consumir muitos pulsos de relgio para se
recarregar um estado inicial qualquer.

DADO

LIMPA

1 2 3 4 5 6 7 8 9 10 11 12 13 14

Y0

Y1

Y2

Y3

Figura 1.20 - Diagrama de Tempos do Circuito da Figura 1.19.

Pode-se construir, no entanto, registradores de deslocamento com carga em paralelo, como mostra a
figura 1.21. Os sinais de PRESET dos biestveis so utilizados para a carga dos dados, sempre aps o
sinal "Limpa" ter sido gerado.

DADOS
PARARELOS

PR Y0 PR Y1 PR Y2 PR Y3
D Q D Q D Q D Q

CK CK CK CK
CLR CLR CLR CLR
Limpa
Relgio

Figura 1.21 - Registrador de Deslocamento de 4 bits, com Deslocamento

para a Direita e Carga Paralela.

Da mesma forma como ocorre com os contadores, pode-se encontrar registradores de deslocamento
integrados, como por exemplo, o 74194, 9300, 7494, 74178, etc.

Contadores e Registradores (2005) 14

 EPUSP - PCS 2305/2355 - LABORATRIO DIGITAL

1.10. Pulsos Esprios em Circuitos Digitais

Existem determinadas condies indesejveis de funcionamento de projetos de sistemas digitais. O
equacionamento lgico obtido para a implementao de um projeto uma ferramenta suficiente para a
validao lgica do circuito, mas no leva em conta caractersticas fsicas dos dispositivos, que podem
alterar os resultados tericos esperados. Alguns parmetros dos dispositivos so:

"Delay time" (td - intervalo de tempo decorrido entre uma variao de sinal na entrada e a
correspondente variao na sada; toma-se como referncia o ponto de 50% do valor de tenso,
conforme mostrado na figura 1.22.

Entrada

50%

50%

td

Figura 1.22- Tempo de Atraso.

"Rise time" (tr) - intervalo de tempo necessrio para que um sinal v de 10% do seu valor em
tenso at 90% do seu valor em tenso (figura 1.23).

90%

10%
tr

Figura 1.23 - Tempo de Subida.

"Fall time" (tf) - intervalo de tempo necessrio para que um sinal v de 90% de seu valor em tenso
at 10% do seu valor em tenso (figura 1.24).

tf

90%

10%

Figura 1.24 - Tempo de Descida.

Alm dos parmetros aqui definidos, tambm devem ser considerados o tempo de preparao (set-up
time) e o tempo de manuteno (hold time) j apresentado na Experincia Circuitos Biestveis.
As caractersticas acima citadas, aliadas a fatores tais como, o no sincronismo de eventos, podem levar
gerao de sinais indesejveis em projetos aparentemente corretos. Para que se possa contornar essa
situao deve-se conhecer profundamente todas as caractersticas dos componentes que sero
utilizados.

Contadores e Registradores (2005) 15