AICo - Procesadores Superescalar

Prctica 03. Evaluacin de

prestaciones del procesador
superescalar SDLX
Arquitectura e Ingeniera de Computadores

1 Formulario de evaluacin
 Asignatura y Bloque AICo - Procesadores Superescalares

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1 Formulario de evaluacin
El siguiente acto de evaluacin continua se realizar durante los 30 minutos finales de la sesin
prctica correspondiente al bloque temtico en concreto. Adems, y de acuerdo con lo
expuesto en la gua docente:
el peso de esta prctica sobre la nota del bloque temtico es del 20%
la nota de la prctica se calcular sobre 10
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1. Comenta cada una de las 25 lneas del cdigo del programa saxpy.dlx trabajado
durante la prctica (2,5 puntos) (0,1 puntos/comentario)
; bucle saxpy Y=a*X+Y

.data 0x400

.double 1,2,3,4,5,6,7,8,9,10

final:

.double 2

.data 0x500

.double 2,4,6,8,10,12,14,16,18,20

.text 100

ld d0,final(r0)

addi r1,r0,0x400

addi r2,r0,0x500

addi r4,r0,final

inicio:

ld d1,0(r1)

multd d2,d1,d0

ld d3,0(r2)

addd d3,d2,d3

sd 0(r2),d3

addi r1,r1,8

addi r2,r2,8

sge r3,r1,r4

beqz r3,inicio

nop

nop

nop

2. Cada tem o concepto de la columna de la derecha se corresponde al menos con uno

de la columna izquierda. Adems, se pueden relacionar uno a uno sin que sobre
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ninguno. Utiliza las columnas vacas para indicar esta relacin numricamente (2,5
puntos) (0,25 puntos/cuestin)
carga de programa planificacin dinmica

ventana fija planificacin esttica

tubera emisin rgida

grado de superescalaridad emisin flexible

emisin ordenada bsqueda alineada

emisin desordenada bsqueda no alineada

ventana deslizante Instruction Paralelism Level (ILP)

estacin de reserva mximo commit/ciclo

reglas de emisin planificacin esttica

ROB compilacin

4. Dada la simulacin por defecto (emisin alineada y ordenada) realizada para el bucle
saxpy en el procesador superescalar con planificacin esttica, completa el siguiente
cuadro (1,5 punto) (0,3 puntos/cuestin)
CPI

Bloqueos de datos, de control

(salto) o estructurales

por qu I7-I8 no entran en la

etapa IF hasta el ciclo 6, en
lugar de hacerlo en el ciclo 4?

por qu I8 no se emite hasta

el ciclo 12, si ha sido
decodificada en el ciclo 7?

por qu aborta I14?

qu significa que, por

ejemplo, para la I13 en el
ciclo 18, la etapa de WB
aparezca de color ms
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plido? (tambin sucede en

I19, ciclo 28, etc)

qu diferencia hay (color en

el simulador) entre las
intruciones de LOAD y una
de STORE?, por qu?

5. Completa el cuadro con los resultados de la simulacin saxpy si configuramos el

simulador con una planificacin esttica y emisin no alineada y desordenada (1,5
punto) (0,3 puntos/cuestin)
CPI

Bloqueos de datos, de
control (salto) o estructurales

por qu las I7 e I8 no entran

en la etapa ID hasta el ciclo
7?

por qu abortan I14, I15 e

I16?

A la vista del nmero de

instrucciones abortadas en
uno y otro caso justifica, en
trminos de eficiencia, cul
de las dos configuraciones te
parece ptima

Cmo aparecen
configuradas las reglas de
emisin? Qu sucede si
asignamos la #1 a la UF de
enteros (INT) y la #2 al resto
de UFs?

Desde tu punto de vista, es

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adecuada la traza que

presenta el simulador SDLX
en cuanto a la cola de
instrucciones se refiere?

Qu diferencias presenta el
simulador SDLX con lo que
sera el comportamiento de
un SESC real?

6. Completa el cuadro con los resultados de la simulacin saxpy si configuramos el

simulador con una planificacin dinmica de ventana fija (2 puntos) (0,3
puntos/cuestin)
CPI

La planificacin dinmica,
mejora las prestaciones de
la esttica, para el programa
de ejemplo?

por qu algunas
instrucciones eperan tantos
ciclos en la etapa de WB
(write back)?

qu significa la etapa CM
con que finalizan todas las
instrucciones? (como ayuda
se te sugiere que abras la
ventana del ROB en una
ejecucin paso a paso y
compruebes qu sucede)

qu significa el doble color

(marrn/azul) que la etapa
CM muestra en algunos
casos?

qu significa el doble color

(rojo/azul) que la etapa EX
muestra en algunos casos?

Durante la ejecucin de los

primeros ciclos del programa,
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qu instruccin corresponde
a la etiqueta 5 de la ROB?,
por qu bloquea a las
instrucciones posteriores?

En la ROB, por qu
desaparecen 5 entradas al
pasar del ciclo 11 al ciclo 12?

7. Completa el cuadro una valoracin personal de la prctica realizada

Qu diferencia existe entre un
microprocesador segmentado (DLX), un
microrocesador escalar (SDLX de grado 1) y
un micro superescalar (SDLX con grado >
1)?

Finaliza con una valoracin personal de la

utilidad de la prctica