Universidade Federal de Campina Grande

Centro de Engenharia Eltrica e Informtica

Departamento de Engenharia Eltrica

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Laboratrio de Circuitos Lgicos

1o Experimento: Portas Lgicas

1. Objetivos

Ao trmino deste experimento, o aluno ser capaz de:

Usar a Lgica e a lgebra de Boole de 2 Valores para modelar Sistemas Digitais;

Descrever as Funes Lgicas Elementares e as Portas Lgicas correspondentes;
Utilizar Expresses Lgicas, Blocos Funcionais, Diagramas Lgicos, Tabelas da
Verdade, Tabelas de Funcionamento, Diagramas de Pinos e Diagramas Eltricos;
Implementar Funes Lgicas (gerais) a partir de funes lgicas elementares, usando a
Lei da Associatividade;
Descrever as principais caractersticas dos Circuitos Integrados Digitais da Famlia
Lgica TTL e das Subfamlias TTL;
Realizar a Montagem de um Circuito Lgico, a Verificao de seu Funcionamento, e a
Desmontagem desse circuito, tomando os cuidados necessrios;
Realizar a Depurao Lgica de um circuito lgico que no funcione como esperado;
Elaborar um Relatrio que descreva um experimento de Circuitos Lgicos.

2. Introduo

(Para maior informao, consultar a apostila da teoria:

Cap. 1 - Sistemas de Numerao: Introduo apenas;
Cap. 3 - Introduo Eletrnica Digital: at a seo 3.2;
Cap. 4 - Introduo aos Circuitos Lgicos: at a seo 4.3;
Anexo A - Introduo ao Laboratrio de Eletrnica Digital: pular sees A.7 at A.9).

A informao digital , normalmente, representada simbolicamente por meio de cdigos

numricos binrios. Nesses cdigos, a unidade da informao o bit (contrao de binary digit),
que pode assumir o valor 1 ou o valor 0 . O processamento da informao codificada nessa forma
realizado por sistemas digitais (binrios) que podem ser descritos por funes binrias de variveis
digitais binrias. Essas variveis binrias correspondem a cada um dos bits da informao.
Os Sistemas Digitais podem ser modelados usando a Lgica. Uma varivel lgica pode
assumir um valor-da-verdade que tambm corresponde a apenas dois valores: V (Verdadeiro) e F
(Falso). Algumas vezes esses valores so representados, respectivamente, pelos dgitos 1 e 0.
Uma varivel lgica representa uma Declarao, ou seja, sentena declarativa (afirmativa ou
negativa) que pode ser logicamente classificada apenas como Verdadeira ou como Falsa. Como a
toda sentena afirmativa corresponde uma sentena negativa, a toda varivel lgica corresponde
uma outra varivel lgica, que a sua negao. A funo NEGAO , portanto, uma funo
lgica unria (de uma varivel), sendo representada por meio do operador unrio barra ( )
colocado acima da varivel. Assim, para uma varivel A, essa funo representada pela seguinte
Expresso Lgica: Z = f(A) = A , que corresponde aplicao do operador barra varivel A.

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As Proposies Lgicas so declaraes compostas, formadas por uma ou mais declaraes

componentes relacionadas por palavras conectivas que possuem uma interpretao lgica. O valor-
da-verdade desse composto pode ser deduzido do valor-da-verdade de cada componente e do
significado lgico dos conectivos utilizados. Cada composto corresponde, portanto, a uma funo
lgica de uma ou mais variveis.
Existem algumas funes binrias (de duas variveis) que, juntamente com a negao,
formam um conjunto de funes lgicas elementares, e a partir das quais qualquer funo lgica de
n variveis pode ser obtida.
A primeira dessas funes a funo E (AND) que corresponde ao conectivo lgico & . Duas
declaraes relacionadas por & formam uma declarao composta cujo valor-da-verdade V se e
somente se o valor-da-verdade de todas as componentes for V . O AND , portanto, uma funo
lgica binria, sendo representada pelo operador binrio . Assim, para duas variveis A e B, essa
funo representada pela expresso lgica: Z = f(A,B) = A B , que corresponde aplicao do
operador s variveis A e B.
A segunda dessas funes a funo OU (OR) que corresponde ao conectivo lgico ou . Duas
declaraes relacionadas por ou formam uma declarao composta cujo valor-da-verdade V se e
somente se o valor-da-verdade de pelo menos uma das componentes for V . O OR , portanto, uma
funo lgica binria, sendo representada pelo operador binrio , correspondendo seguinte
expresso lgica: Z = f(A,B) = A B .
possvel mostrar que as demais funes lgicas, de duas ou mais variveis, podem ser
obtidas a partir apenas das trs funes lgicas elementares: NEGAO, AND e OR.
O Clculo Funcional da Verdade (CFV) a ferramenta matemtica usada para manipular as
expresses lgicas. O CFV, porm, no facilita o trabalho de obter, entre as muitas expresses
equivalentes que podem ser usadas para representar uma dada funo lgica, a que seja considerada
a mais simples de acordo com algum critrio de simplicidade.
Para suprir essa deficincia utilizada outra ferramenta matemtica para modelar os sistemas
lgicos. Essa modelagem realizada com a lgebra de Boole de 2 Valores, que permite uma
manipulao das expresses (booleanas ou lgicas) de uma forma algbrica.
A Lgica e a lgebra de Boole de 2 Valores podem ser consideradas como sistemas
matemticos equivalentes por meio da seguinte analogia:

Valor VERDADEIRO valor 1

Valor FALSO valor 0
Operao AND () operao Produto Booleano (.)
Operao OR () operao Soma Booleana (+)
Operao NEGAO ( ) operao Complemento ( )

A avaliao de uma funo lgica consiste em indicar o valor-da-verdade da funo para cada
possvel combinao de valores-da-verdade das variveis. Como essas variveis so discretas,
podendo assumir apenas dois valores, o nmero de possveis combinaes finito e igual a uma
potncia de dois, ou seja, igual a 2 n , onde n o nmero de variveis. Assim, uma funo lgica
tambm pode ser representada por uma tabela, denominada Tabela da Verdade, que possui uma
linha para cada combinao de valores das variveis. Na fig. 1, so representadas as Tabelas da
Verdade das funes NEGAO, AND e OR. Observar que, segundo a lgica, essas tabelas so
preenchidas com os valores V e F. Porm, tambm comum usar os valores simblicos 1 e 0,
usando a analogia com a lgebra de Boole de 2 Valores.

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A A A A A B AB A B A.B A B A B A B A+B
F V 0 1 F F F 0 0 0 F F F 0 0 0
V F 1 0 F V F 0 1 0 F V V 0 1 1
V F F 1 0 0 V F V 1 0 1
V V V 1 1 1 V V V 1 1 1

a) NEGAO b) AND c) OR

Fig. 1 Tabela da Verdade para as funes NEGAO, AND e OR.

Aplicando a negao ao AND obtm-se a funo NAND (NOT AND), que corresponde
seguinte expresso lgica: Z = f(A,B) = A B . Analogamente, aplicando a negao ao OR obtm-
se a funo NOR (NOT OR), que corresponde seguinte expresso lgica: Z = f(A,B) = A B .
Na fig. 2, so dadas as Tabelas da Verdade para o NAND e o NOR.

A B AB A B A. B A B AB A B AB
F F V 0 0 1 F F V 0 0 1
F V V 0 1 1 F V F 0 1 0
V F V 1 0 1 V F F 1 0 0
V V F 1 1 0 V V F 1 1 0

a) NAND b) NOR

Fig. 2 Tabela da Verdade para as funes NAND e NOR.

Alm dessas funes, h duas outras que, sob certas condies, tambm podem ser
consideradas elementares. A primeira a funo OU-EXCLUSIVO (XOR) que corresponde
interpretao do conectivo ou associado excluso mtua, ou seja, as duas condies no podem
ser simultaneamente verdadeiras. Duas declaraes relacionadas por ou-exclusivo formam uma
declarao composta cujo valor-da-verdade V se e somente se o valor-da-verdade de exatamente
uma das componentes for V . O XOR , portanto, uma funo lgica binria, sendo representada
pelo operador binrio , de acordo com a seguinte expresso lgica: Z = f(A,B) = A B .
A outra funo obtida aplicando a negao ao XOR, obtendo-se a funo XNOR (NOT
XOR). Essa funo tambm denominada de EQUIVALNCIA ou COINCIDNCIA, pois o
valor-da-verdade da funo V se e somente se os valores-da-verdade das componentes forem
iguais, ou seja, ambos V ou ambos F . O XNOR uma funo lgica binria que corresponde
seguinte expresso lgica: Z = f(A,B) = A B . A interpretao como Equivalncia ou
Coincidncia representada pelos operadores binrios ou O, de acordo com as seguintes
expresses lgicas: Z = f(A,B) = A B = A O B . Na fig. 3, so representadas as Tabelas da Verdade
das funes XOR e XNOR.

A B AB A B AB A B AOB A B AO B
F F F 0 0 0 F F V 0 0 1
F V V 0 1 1 F V F 0 1 0
V F V 1 0 1 V F F 1 0 0
V V F 1 1 0 V V V 1 1 1

a) XOR b) XNOR

Fig. 3 Tabela da Verdade para as funes XOR e XNOR.

Uma funo lgica tambm pode ser representada graficamente por um diagrama de blocos
denominado de Diagrama Lgico ou Circuito Lgico. O Diagrama Lgico pode consistir em um
nico Bloco Funcional Lgico, que simbolize a relao entre as variveis de entrada e a varivel de
sada (valor da funo), ou, quando a funo lgica descrita a partir de uma associao de funes
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elementares, seu diagrama lgico pode mostrar como os blocos lgicos elementares devem ser
interligados de modo a produzir a resposta desejada.
As Funes Lgicas Elementares de uma varivel (NEGAO e IDENTIDADE) so
representadas por blocos funcionais que possuem formatos distintivos, usados para identificar a
funo particular. A fig. 4 mostra a representao grfica dessas funes lgicas. A NEGAO,
tambm denominada de INVERSO, representada pelo bloco lgico da fig. 4.a (observar a
presena da bolinha, usada para indicar a negao). A funo IDENTIDADE uma funo lgica
unria trivial, correspondente seguinte expresso lgica: Z = f(A) = A , sendo representada pelo
bloco lgico da fig. 4.b (observar a ausncia da bolinha). Os dispositivos eletrnicos que
implementam as funes lgicas de NEGAO e IDENTIDADE so denominados,
respectivamente, de INVERSOR e BUFFER. A aplicao do buffer se d quando, no circuito
lgico, houver necessidade de uma maior capacidade de acionamento eltrico.

a) Inversor (Negao) b) Buffer (Identidade)

Fig. 4 Funes Lgicas Unrias

As Funes Lgicas Elementares de duas variveis (AND, OR, NAND, NOR, XOR e
XNOR) so representadas por blocos funcionais que possuem formatos distintivos, usados para
identificar a funo particular. A fig. 5 mostra a representao grfica dessas funes lgicas.
Fig. 5 - Funes Lgicas Binrias (Bloco Lgico e Expresso Lgica/Booleana):

(a) AND, (b) OR, (c) XOR, (d) NAND, (e) NOR e (f) XNOR.

As funes representadas na fig. 5 possuem apenas duas entradas. Entretanto, como as

funes AND e OR so associativas, o nmero de entradas pode ser facilmente aumentado. Para
tanto, basta usar a mesma interpretao lgica usada para as funes de duas variveis: para o AND,
todas as entradas devem valer V, enquanto que, para o OR, pelo menos uma das entradas deve
valer V. As funes NAND e NOR no so associativas, mas, usando a definio como negao do
AND e do OR, respectivamente, tambm podem ter o nmero de entradas aumentado. Observar que
a Tabela da Verdade para essas funes possui um maior nmero de linhas. Por exemplo, para trs
entradas so oito (23) linhas e para quatro entradas so dezesseis (24) linhas.
Qualquer funo lgica de n variveis pode ser implementada na forma de um dispositivo
eletrnico, no entanto, um nmero limitado de funes fornecido pelos fabricantes. As demais
funes devem ser implementadas atravs da combinao das funes bsicas, ou seja, funes
mais complexas so implementadas a partir das funes mais simples.
Os dispositivos eletrnicos que implementam a funes lgicas elementares so denominados
de Portas Lgicas. A utilizao do nome porta advm do fato de o processamento da informao
realizado por um circuito lgico ser interpretado como um fluxo de dados que progride a partir das
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entradas do sistema, passando pelos circuitos intermedirios, at produzir uma resposta na sada. A
porta lgica usada, ento, para permitir ou no a passagem desse fluxo de dados.
As portas lgicas, assim como os inversores e os buffers, so representados graficamente
pelos mesmos blocos funcionais usados para as funes lgicas elementares, como indicado nas
figs. 4 e 5. As linhas de entrada e a linha de sada desses blocos correspondem aos terminais de
entrada e ao terminal de sada do dispositivo fsico. Entretanto, importante lembrar que os
dispositivos eletrnicos necessitam de serem alimentados a partir de uma fonte de tenso contnua
externa e, portanto, possuem dois outros terminais de entrada para essa alimentao VCC e GND
(ground = Terra) que, normalmente, no so mostrados no diagrama lgico.
Para construir um dispositivo eletrnico que implemente uma funo lgica necessrio
representar as variveis lgicas/binrias por meio de grandezas fsicas eltricas como a tenso, a
corrente, a carga eltrica ou o sentido de magnetizao de um material magntico. O mais comum
usar a tenso eltrica presente no terminal de entrada ou de sada do dispositivo para representar
essas variveis. Essa varivel fsica tambm discreta, podendo assumir dois valores: um nvel alto,
representado por H (High), e um nvel baixo, representado por L (Low).
A descrio do funcionamento de uma porta lgica realizada por meio da Tabela de
Funcionamento, que semelhante Tabela da Verdade, sendo que os valores usados para as
entradas e as sadas so os nveis H e L. Por exemplo, a porta AND um dispositivo que funciona
de acordo com a tabela de funcionamento dada na fig. 6.a. A interpretao que associa o nvel H ao
valor 1 e o nvel L ao valor 0 denominada de Lgica Positiva, uma vez que preserva a hierarquia,
ou seja, H est acima de L, bem como 1 est acima de 0. Aplicando essa lgica, a porta descrita pela
tabela da fig. 6.a realmente uma porta AND, como mostra a tabela da fig. 6.b. Na maioia das
aplicaes, a lgica positiva que usada. Entretanto, se for usada a Lgica Negativa, que associa
o nvel H ao valor 0 e o nvel L ao valor 1, esse dispositivo corresponder a uma porta OR, como
mostra a tabela da fig. 6.c.

A B Z A B Z =A. B A B Z =A+ B
L L L 0 0 0 1 1 1
L H L 0 1 0 1 0 1
H L L 1 0 0 0 1 1
H H H 1 1 1 0 0 0

a) dispositivo b) AND c) OR

Fig. 6 Porta Lgica: Lgica Positiva e Lgica Negativa.

As portas lgicas so, normalmente, encontradas com duas, trs, e quatro entradas (h ainda
algumas portas com cinco, oito, doze e treze entradas), com exceo das portas XOR e XNOR que
encontrada com apenas duas entradas (h portas XOR de oito e de nove entradas para aplicaes em
gerao/deteco de paridade par/mpar). Quando for necessria uma funo lgica e no for
disponvel uma porta que a implemente diretamente, h duas solues. possvel usar uma porta
com um nmero de entradas maior e ligar as entradas excedentes em um valor que no altere o
valor da funo (Terra ou VCC, dependendo da funo). Outra soluo usar a Lei da
Associatividade e interligar portas com um nmero de entradas menor, de modo a obter o nmero
desejado. Por exemplo, a funo AND de trs entradas, indicada na fig. 7.a, pode ser obtida a partir
de duas portas AND de duas entradas, como indicado na fig. 7.b, pois, pela associatividade, Z =
A.B.C = (A.B).C. Usando uma porta AND de quatro entradas, tambm obtm-se essa funo,
bastando ligar uma das entradas em 1 ( +Vcc), como indicado na fig.7.c.

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Fig. 7 Funo Lgica AND de trs entradas.

As portas lgicas so circuitos eletrnicos a semicondutor implementados com dispositivos

tais como transistores e diodos. Vrias portas lgicas de um mesmo tipo so implementadas em um
bloco monoltico de material semicondutor (chip). Em seguida, esse bloco interligado a terminais,
denominados de pinos, e o conjunto encapsulado com plstico ou cermica. Esse processo
denominado de integrao e o dispositivo produzido um Circuito Integrado Digital. A quantidade
de portas lgicas em cada circuito integrado (CI) depende do nmero de variveis da funo e do
nmero de pinos do CI. A identificao do circuito realizada por meio de um cdigo escrito na
parte de cima do encapsulamento e a identificao da funo de cada pino dada por meio de um
Diagrama de Pinos (pinagem). Os fabricantes fornecem um Manual que deve sempre ser
consultado para obter informaes sobre as caractersticas eltricas e sobre a pinagem de cada CI.
Os CIs utilizados nos experimentos do Laboratrio de Circuitos Lgicos so construdos com
tecnologia TTL (Lgica a Transistor-Transistor) 1. A Famlia Lgica TTL possui duas sries de
circuitos e identificada pelos dois primeiros dgitos do cdigo do CI: 74XX significa que o
dispositivo tem especificaes comerciais e uma faixa de temperatura de operao de 0 a 70 C,
enquanto que 54XX significa que as especificaes so militares e que pode operar entre 55 e
125 C. Os CIs dessas duas sries possuem, normalmente, o mesmo diagrama de pinos.
A famlia TTL possui diversas Subfamlias, cada uma com caractersticas prprias, tais como:
nveis de tenso, margem de rudo, correntes eltricas, fan-out, dissipao de energia, velocidade
(tempos de atraso), etc. A identificao da subfamlia feita por meio de letras que seguem os
dgitos 54 ou 74. Por exemplo:

Sem letras TTL padro

LS Schottky de Baixa Potncia
L Baixa Potncia
S Schottky
H Alta Potncia
ALS Schottky de Baixa Potncia Avanada
AS Schottky Avanada
F Schottky Avanada Fairchild (FAST)

Aps as letras de identificao da subfamlia, normalmente esto presentes dois ou trs dgitos
(eventualmente seguidos por uma letra A, B, etc.) que identificam a funo lgica implementada.
Por fim, podem vir uma ou duas letras que identificam o tipo de encapsulamento. Observar que a
conveno de identificao dos CIs varia com o fabricante (Texas 74LS00N).
Os circuitos integrados utilizados no laboratrio so construdos com um encapsulamento no
formato DIL (Dual-in-Line), pois possui duas carreiras paralelas de pinos, sendo associada uma
numerao aos pinos, com o pino 1 sendo identificado por uma marca ou por uma ranhura na lateral
esquerda do CI, como mostrado na fig. 8.a. Os demais pinos da linha inferior so numerados da
esquerda para a direita, enquanto que os pinos da linha superior so numerados da direita para a
esquerda (sentido anti-horrio), como indicado no diagrama de pinos da fig. 8.b para um CI de 14
pinos.
1
Texas Instruments The TTL Data Book for Design Engineers, 1976.
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Para os CI's que implementam portas lgicas, comum desenhar as portas no diagrama de
pinos, mostrando claramente a disposio fsica das portas (lay-out). Quando as funes se tornam
mais complexas, os nomes das entradas e sadas fornecidos pelo fabricante so escritos dentro do
bloco que representa o CI, de tal modo que na parte externa possam ser usados os nomes utilizados
pela aplicao. Por exemplo, o circuito integrado 7400 implementa quatro portas NAND de duas
entradas e seu diagrama de pinos dado, nesses dois formatos, na fig. 9.

Vcc Vcc A4 B4 Y4 A3 B3 Y3
___
7400 Y = A.B

GND GND
A1 B1 Y1 A2 B2 Y2

Fig. 9 Diagramas de pinos para o 7400.

A alimentao dos circuitos TTL deve ser realizada a partir de uma fonte de 5 V DC, com uma
tolerncia de 5% para os da srie 74. Deve ser observado que existe um nmero mximo de
entradas que uma sada TTL de uma dada subfamlia pode excitar (acionar), sem haver degradao
dos nveis lgicos. Esse nmero mximo denominado de fan-out (enfeixamento de sada) e
necessrio tomar cuidado, principalmente quando se mistura circuitos de diferentes subfamlias,
como demonstra o quadro comparativo indicado na fig. 10. Para que o fan-out no seja excedido,
possvel utilizar um ou mais buffers para aumentar a capacidade de excitao (acionamento) do
circuito.

Fan-out para a seguinte Carga Prpria subfamlia TTL padro

TTL padro 74 10 10
Schottky de Baixa Potncia 74LS 20 5
Baixa Potncia 74L 20 2
Schottky 74S 10 12
Alta Potncia 74H 10 12

Fig. 10 Fan-out para as subfamlias TTL.

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As condies de operao recomendas para a subfamlia TTL padro so resumidas na tabela

da fig. 11. Observar os valores correspondentes aos nveis H (2,0V) e L (0,8 V) na entrada do
circuito e a corrente mxima (16 mA) que pode ser drenada pela a sada do circuito quando esta
estiver no nvel L.

Smbolo Definio Mnimo Nominal Mximo Unidade

VCC Tenso de alimentao 4,75 5 5,25 V
VIH Tenso de entrada em nvel alto 2 V
VIL Tenso de entrada em nvel baixo 0,8 V
IOH Corrente de sada em nvel alto - 400 A
IOL Corrente de sada em nvel baixo 16 mA
TA Temperatura de operao 0 70 C
Nota: a conveno que correntes fluindo para fora so negativas

Fig. 11 Condies de operao recomendas para a subfamlia TTL padro.

As caractersticas eltricas encontradas sob determinadas condies de teste esto resumidas

na fig.12. Observar os valores tpicos para os nveis H (3,4V) e L (0,2V) na sada do circuito. Por
outro lado, os valores garantidos como mnimos pelo fabricante, H (2,4V) e L (0,4V), produzem
uma margem de rudo de 0,4V, para ambos os nveis. Observar ainda que, quando a entrada de um
circuito estiver ligada a uma sada TTL de nvel L, a corrente que sai desse circuito e entra no
circuito excitador vale 1,6 mA. Como isso acontece para cada carga, o fan-out para a subfamlia
TTL padro pode ser calculado como sendo 16 mA/1,6 mA = 10.

Smbolo Definio Condies Min Tpico Max Unid.

VOH Tenso de sada em nvel alto VCC = min 2,4 3,4 V
IOH = max
VIL = max
VOL Tenso de sada em nvel baixo VCC = min 0,2 0,4 V
IOL = max
VIH = min
IIH Corrente de entrada em nvel alto VCC = max 40 A
VI = 2,4 V
IIL Corrente de entrada em nvel baixo VCC = max - 1,6 mA
VIH = 0,4 V
Nota: a conveno que correntes fluindo para fora so negativas

Fig. 12 Caractersticas eltricas para a subfamlia TTL padro.

Quando uma entrada TTL no est conectada a nenhum ponto eltrico conhecido, ela dita
estar flutuando e, ao contrrio do que poderia ser suposto, um nvel alto desenvolvido no
terminal correspondente. Ou seja, o valor associado a uma entrada TTL flutuando nvel alto
H.
A famlia TTL fornece, com relao ao tipo da sada, trs tipos de implementao de portas
lgicas: sada normal, sada em coletor aberto e sada tri-estado.
As portas lgicas com sada normal, tambm denominada poste-de-totem (totem pole),
funcionam de forma normal, ou seja, podem ser consideradas como uma boa fonte de tenso (com
resistncia interna bem pequena) para os dois possveis estados de sada: nvel H e nvel L.
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Observar que, com esse tipo de sada, muito importante no curto-circuitar duas sadas, pois
pode ser formado um caminho de baixa resistncia entre a fonte de alimentao e a Terra, o que
ir sobreaquecer os circuitos e danific-los. A fig. 13.a mostra o diagrama lgico de uma porta
XNOR de duas entradas com sada normal e sua tabela de funcionamento.

2
Z

a) sada normal b) sada em coletor aberto c) sada tri-estado

Fig. 13 Portas TTL com sada normal, em coletor aberto e tri-estado.

As portas com sada a coletor aberto (c/a) possuem o coletor do transistor de sada
flutuando, isto , o coletor est diretamente ligado ao pino de sada do CI e, portanto, no est
alimentado. necessrio, ento, para que o circuito funcione corretamente, a conexo dessa sada a
uma fonte de tenso contnua positiva atravs de um resistor elevador externo (pull up). Esse
resistor limita a corrente e controla o fan-out da porta. Em conseqncia do uso do resistor externo,
esse circuito no pode ser considerado como uma boa fonte de tenso, quando comparado com a
porta com sada normal, alm de aumentar o tempo de atraso. Entretanto, a sada fica semelhante
da Famlia Lgica DTL (Lgica a Diodo-Transistor), antecessora da TTL, e permite a interligao
de sadas de modo a obter funes lgicas virtuais, com aplicao na implementao de
barramentos de dados bidirecionais 2. A fig. 13.b mostra o diagrama lgico e a tabela de
funcionamento de uma porta OR com sada a coletor aberto.
As portas com sada tri-estado possuem uma entrada adicional denominada de entrada de
controle. Sua funo habilitar-desabilitar o funcionamento da porta: quando essa entrada est
ativada, a porta tem funcionamento normal (boa fonte de tenso); quando est desativada, a sada da
porta fica desconectada do circuito interno (circuito aberto). Esse terceiro estado da sada
denominado de Estado de Alta Impedncia (Z). Essa caracterstica tambm permite a interligao
de sadas de modo a obter funes lgicas virtuais, com aplicao na implementao de
barramentos de dados bidirecionais2. O diagrama lgico e a tabela de funcionamento de uma porta
XOR de duas entradas est representado na fig. 13.c.
Uma funo lgica qualquer pode ser representada por um nico Bloco Funcional. Entretanto,
para realizar a montagem de um Circuito Lgico que implemente essa funo, necessrio obter,
primeiramente, o Diagrama Lgico que corresponde a esse Bloco Funcional, determinando as
portas lgicas elementares que so utilizadas e o modo como so interligadas. Em seguida, devem
ser selecionados o CI ou CIs que fornecem essas portas e construdo o Diagrama Eltrico, que
deve corresponder integralmente ao Diagrama Lgico j obtido. Esse Diagrama Eltrico utiliza os
diagramas de pinos de cada CI e mostra como os pinos de entrada e de sada so interligados,
inclusive os pino de alimentao (VCC e Terra). Para poder verificar o funcionamento desse Circuito
Lgico, devem ser usadas chaves para produzir as entradas e indicadores luminosos (leds) para
visualizar as sadas. Os nomes das chaves e dos leds devem ser colocados entre colchetes
[nome] e includos no Diagrama Eltrico e na Verificao do Funcionamento, aps o nome das
variveis. Para informaes adicionais, consultar o documento Como Realizar a Montagem e a
Verificao do Funcionamento.

2
Apostila de Teoria, Cap. 8, seo 8.3.4 Barramentos Bidirecionais.
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3. Preparao do Relatrio
o
Este guia deve ser usado em conjunto com o Relatrio do 1 Experimento, que j est
parcialmente pronto e serve de modelo para os relatrios dos demais experimentos, e em conjunto
com os documentos Como Fazer a Preparao do Relatrio e Como Realizar a Montagem e a
Verificao do Funcionamento.

Na seo Resumo da Teoria, j esto desenvolvidos os seguintes tpicos:

Justificativa para a analogia realizada entre Sistemas Digitais Binrios, Sistemas Lgicos
e Sistemas Booleanos;
Descrio das Funes Lgicas Elementares e das Portas Lgicas;
Descrio de uma Funo Lgica (geral) por um Bloco Funcional e por Diagramas
Lgicos e Diagramas Eltricos, a partir da combinao de funes lgicas elementares
(portas lgicas);
Descrio dos Circuitos Integrados da Famlia Lgica TTL;
Descrio da utilizao de portas lgicas TTL com sada normal, sada a coletor aberto
e sada tri-estado;
Descrio das principais Caractersticas Eltricas das Subfamlias TTL Padro, L e LS.
(Ateno: completar a tabela usando o Manual TTL1)

Antes da aula, devero ser completadas as sees correspondentes s Montagens, ao Anexo e

s Questes.
Durante a aula, devero ser completadas as sees relativas Verificao do Funcionamento
de cada montagem e s Concluses.

4. Montagens

1a Montagem: Porta NOR de duas entradas

Objetivo: Verificar o funcionamento de uma porta NOR implementada pelo CI 7402.

a) Para a Descrio do Funcionamento desse circuito, descrever a funo realizada, dando

Expresso Lgica, Diagrama Lgico e Tabela da Verdade.
b) Preparar o Diagrama Eltrico.
c) Para a Verificao do Funcionamento do circuito, preparar uma Tabela da Verdade.

2a Montagem: Porta AND de trs entradas

Objetivo: Verificar o funcionamento de uma funo AND de trs entradas, implementada a partir
de duas portas AND de duas entradas, usando o CI 7408.
a) Para a Descrio do Funcionamento desse circuito, descrever a funo desejada e justificar como
ela pode ser obtida pelo desenvolvimento de sua Expresso Lgica. Dar o Diagrama Lgico
correspondente e mostrar a validade do desenvolvimento da expresso por meio de uma Tabela
da Verdade.
b) Preparar o Diagrama Eltrico.
c) Para a Verificao do Funcionamento do circuito, preparar uma Tabela da Verdade.

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3a Montagem: Porta XOR/XNOR

Objetivo: Verificar o funcionamento de uma funo XOR de trs entradas, implementada a partir
de duas portas XOR de duas entradas, usando o CI 7486, considerando que esse circuito lgico,
indicado na fig. 14, possui trs modos de funcionamento:
Modo1 porta XOR de trs entradas
Modo2 porta XOR de duas entradas (fazer C = 0)
Modo3 porta XNOR de duas entradas (fazer C = 1)

Fig. 14 Porta XOR/XNOR

a) Para a Descrio do Funcionamento desse circuito, realizar as seguintes tarefas:
Mostrar, usando a associatividade, que este circuito corresponde a uma funo XOR de trs
entradas (modo de operao 1), dando o Diagrama Lgico, desenvolvendo a Expresso
Lgica, construindo uma Tabela da Verdade (avaliao por coluna), e dando a interpretao
do ou-exclusivo generalizado;
Listar as funes da porta XOR de sada, quando a entrada C for usada como uma entrada de
controle;
Mostrar, usando a associatividade, as funes obtidas para cada um dos outros modos,
desenvolvendo a Expresso Lgica, construindo uma Tabela da Verdade (avaliao por
coluna), e dando a interpretao lgica da funo.
b) Preparar o Diagrama Eltrico.
c) Para a Verificao do Funcionamento do circuito, preparar uma Tabela da Verdade para verificar
cada modo de operao.

5. Anexo: Mapa de Planejamento das Montagens

Elaborar o Mapa de Planejamento das Montagens (lay-out), usando um modelo simplificado

do mdulo de treinamento (para os dois tipos de mdulo) para mostrar como as chaves, os leds, as
placas de montagem e os CIs sero usados (posio fsica relativa) para realizar todas as montagens
do experimento.
Observar e seguir a ordem das variveis usada nas tabelas, e utilizar esse mapa para realizar
todas as montagens. Observar tambm que no necessrio desenhar as conexes, pois o
diagrama eltrico j cumpre essa finalidade.
Na fig. 15, dado um modelo simplificado que serve para os dois tipos de mdulos de
treinamento existentes: um possui dez leds (denominados [L9][L8][L7][L6][L5][L4][L3][L2][L1][L0]) e dez
chaves (denominadas [A][B][C][D][E][F][G][H][I][J]), enquanto que o outro possui apenas oito leds
(denominados [l1][l2][l3][l4][l5][l6][l7][l8]) e oito chaves (denominadas [S1][S2][S3][S4][S5][S6][S7][S8]).
Observar que a ordem dos nomes dos leds e das chaves corresponde posio fsica desses
dispositivos no mdulo. Como indicado na fig. 15, esse modelo pode ser usado para indicar que a
montagem de um circuito lgico que possua duas entradas A e B, e uma sada S, cujo
funcionamento pode ser verificado usando o primeiro led da esquerda e as duas primeiras chaves da
esquerda, independentemente do tipo de mdulo de fato utilizado.
Na preparao, o nome dos leds e das chaves deve ser deixado em branco, como acontece no
o
Relatrio do 1 Experimento, e os nomes das variveis devem ser usados para reservar a posio
do led ou da chave selecionada. No laboratrio, quando for determinado o tipo de mdulo que ir
ser usado, que esses campos devero ser, ento, preenchidos.
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Nas subsees Diagrama Eltrico e Verificao do Funcionamento, a referncia a uma

varivel deve ser feita citando duas informaes: o nome da varivel e, entre colchetes, o
correspondente nome da chave ou do led associado (observar que as chaves e os leds utilizados so
representados por seus nomes colocados entre colchetes; por exemplo: [A] = chave A, [S1] = chave
S1; [L9] = led L9, [l1] = led l1, etc). Portanto, para o exemplo da fig. 15, possvel ter as seguintes
duas representaes:
Para um tipo de mdulo, entradas A [A] e B [B], e sada S [L9];
Para o outro tipo de mdulo, entradas A [S1] e B [S2], e sada S [l1].
Quando no houver chaves disponveis, lembrar que uma chave pode ser simulada por meio
de um fio ligado, manualmente, ora a VCC, ora ao Terra. Como mostrado na fig. 15, esse dispositivo
virtual indicado por [H/L], onde H significa nvel alto e L, nvel baixo.

VARIVEIS DE SADA & LEDS

S
L9/l1 L8/l2 L7/l3 L6/l4 L5/l5 L4/l6 L3/l7 L2/l8 L1 L0

POSIO RELATIVA DOS CIS

A/S1 B/S2 C/S3 D/S4 E/S5 F/S6 G/S7 H/S8 I J H/L

A B
VARIVEIS DE ENTRADA & CHAVES

Fig. 15 Mapa de Planejamento das Montagens.

6. Questes
a) Comentar a diferena entre diagrama lgico, diagrama de pinos e diagrama eltrico.
b) Descrever a funo obtida se, no circuito da fig. 7.b, forem usadas duas portas NAND no lugar das
portas AND.
c) Como possvel obter uma funo NAND de trs entradas a partir de portas NAND de duas entradas.
d) A NEGAO uma funo lgica unria que implementada por um dispositivo denominado de
INVERSOR, cujo bloco funcional dado na fig. 4.a. Descrever o circuito integrado usado no laboratrio
para implementar essa funo (dar a tabela de funcionamento).
e) Uma outra funo lgica unria a IDENTIDADE, que implementada por meio de um dispositivo
denominado de BUFFER, cujo bloco funcional dado na fig. 4.b. Descrever um circuito integrado que
possa ser usado para implementar essa funo (dar a tabela de funcionamento).

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