library ieee;

use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

entity conta is
port( clk: in std_logic;
Qa,Qb,Qc: inout std_logic);
end conta;
architecture a_conta of conta is
type estados is (d1, d2, d3, d4,d5);
signal edo_presente,edo_futuro:estados;
begin
proceso1:process (edo_presente,Qa,Qb,Qc) begin
case edo_presente is
when d1 => Qa<='0';
Qb<='0';
Qc<='1';
edo_futuro<=d2;
when d2 => Qa<='0';
Qb<='1';
Qc<='0';
edo_futuro<=d3;
when d3=> Qa<='0';
Qb<='1';
Qc<='1';
edo_futuro <=d4;
when d4=> Qa<='1';
Qb<='0';
Qc<='0';
edo_futuro <=d5;
When d5=> Qa<='1';
Qb<='0';
Qc<='1';
edo_futuro<=d5;
end case;
end process proceso1;
proceso2: process(clk) begin
if( clk'event and clk ='1') then
edo_presente<=edo_futuro;
end if;
end process;
end a_conta;