Etsit Memoria Lcel

Sistema de difusin selectiva con cifrado LCEL
RESUMEN
El principal objetivo de esta prctica es disear y construir un sistema de envo

de audio desde un emisor a una serie de receptores, implementados en uno solo, con la
capacidad de elegir el receptor y de enviar la seal de audio cifrada o no.
Para ello el sistema estar dividido en dos grandes mdulos, emisor y receptor, y
cada uno de estos dos en subbloques que a su vez pueden catalogarse en digitales y
analgicos.
A la hora de trabajar lo ms cmodo ser abordar cada subbloque por separado,

disendolos y probndolos de manera independiente. Primero comenzaremos por la
parte digital, continuando por la analgica, y reservando para el final la unin de ambas.
La construccin inicial del diseo se realizar sobre placas de insercin, utilizando

siempre que sea posible integrados que ahorren espacio y complejidad al circuito. Una
vez depurado el mismo volveremos a construirlo, esta vez con un montaje wire-
wrapping para minimizar el espacio y obtener mayor robustez y fiabilidad.
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INTRODUCCIN
Como ya hemos comentado, la funcin principal de nuestro diseo ser el envo de

mensajes de audio desde un centro emisor a una serie de receptores, cada uno con un
cdigo distinto. Desde el emisor elegiremos sobre qu receptor queremos actuar
(para simplificar el diseo supondremos un nico receptor en el que podremos variar el
cdigo de su direccin para que coincida o no con la elegida en el emisor).
Adems, desde el centro emisor tambin podremos escoger si queremos enviar la

seal cifrada o no. El cifrado lo realizaremos mediante la inversin espectral en
frecuencia, que logra una seal con el mismo ancho de banda que la original, pero
invertida en frecuencia. Es un mtodo bastante sencillo, como ms adelante veremos.
A su vez, desde este centro emisor decidiremos si queremos transmitir la seal

(abrir el canal de comunicacin con el receptor) o no. El canal de comunicacin entre
ambos ser un cable fsico.
Tambin hemos comentado que para facilitar la tarea del diseo, trabajaremos con
bloques que probaremos por separado para finalmente integrarlos (vase ilustracin).

Arquitectura del sistema emisor:
La arquitectura del emisor se muestra en la figura que sigue:
Describiremos cada parte, que detallaremos a lo largo de esta memoria.
- Para resumir lo dicho hasta ahora, desde el sistema emisor el operario puede
decidir el cdigo del receptor que desea que reciba la seal, si la quiere enviar cifrada o
no y cundo quiere abrir el canal para transmitir. Todo ello lo realizar desde la unidad
de entrada.
- Para observar la seleccin realizada, tendremos la unidad de visualizacin, que

recoger mediante un display la direccin del receptor, y mediante dos leds la opcin de
cifrado y la de apertura del canal.
- Para transmitir la secuencia de bits con esta informacin, un transmisor digital

procede a recoger los mismos en pararelo para enviarlos en formato serie a travs de un
cable al receptor.
- La seal de audio la introduciremos en el sistema analgico, que comienza en un

adaptador de seal. ste se encarga de adaptar niveles de impedancia y tensin de la
seal de audio a unos admisibles para el resto del circuito.
- Un cifrador de audio tomar la seal original y la invertir en frecuencia, para

que pueda ser ininteligible para un miembro no autorizado que quiera escuchar. Adems
debern filtrarse las seales de manera adecuada.

- Para salir al canal, la seal de nuevo deber adaptar sus niveles de tensin
mediante el adaptador a la lnea de salida.
Arquitectura del sistema receptor:
La arquitectura del receptor se basa en los mdulos que aparecen en la figura:
Describindolo de manera concisa:
- A travs de la lnea de datos, la secuencia de bits llega al receptor digital,

que se encarga de transformar los bits en serie a la entrada en salidas en paralelo.
- Mediante el selector de dispositivo escogemos el cdigo del receptor, que

se comparar con el de llegada en el controlador de seleccin.
- La seal de audio llegar por otro canal. En primer lugar debera pasar por
un nuevo adaptador de seal, pero podr eliminarse finalmente porque se transmite
con valores adecuados desde el emisor.
- El descifrador de audio llevar a cabo la demodulacin de la seal.

Tambin deberemos colocar filtros que adecen la seal.
- Un nuevo mdulo, esta vez el selector de cifrado de la seal, deber decidir

si la seal que se debe escucharse es la seal cifrada o la original.
- Por ltimo necesitaremos una etapa de potencia para adaptar los niveles a la
entrada de unos auriculares, que ser lo que utilizaremos para or la seal.
Parte del conjunto, a su vez, estar sincronizado por dos relojes, uno para la parte
digital y otro para la modulacin analgica.

Opcionalmente se nos propusieron algunas mejoras que al ser implementadas

producirn una serie de modificaciones y de mdulos aadidos, que se explicarn
con ms detenimiento en el correspondiente apartado.
Esta memoria recoge toda la labor de diseo y montaje del sistema propuesto, as
como las simplificaciones, problemas y resultados obtenidos una vez construido el
mismo .

EXPERIMENTOS PREVIOS: CARACTERIZACIN
CARACTERIZACIN DIGITAL: FAMILIA LGICA 74HCXXXX.
Para realizar la caracterizacin de la familia lgica 74HCXXXX escogeremos el

integrado 74HC04, que consta de 6 puertas inversoras y entre las que elegiremos una
para nuestro estudio.
Una vez alimentada la pastilla con +5V y GND, introduciremos una seal triangular
a la entrada de una las puertas. Con el canal X del osciloscopio mediremos sta, y con el
canal Y la salida del inversor. Utilizando el modo XY del osciloscopio obtendremos una
curva de transferencia como la que aparece en la hoja de resultados que se adjunta al
final de este apartado. Podemos observar que el flanco de bajada no es ideal, sino que
hay una zona donde los valores no estn bien definidos. Los niveles de tensin tericos
que aparecen en la hoja de caractersticas son muy parecidos a los medidos en el
laboratorio, como veremos en la siguiente tabla:
Valor terico Valor

(Vcc=4.5V) experimental
Nivel alto mnimo de tensin a la entrada VIH 3.15 V 3V
Nivel bajo mximo de tensin a la entrada VIL 1.35 V 1.8 V
Nivel alto mnimo de tensin a la salida VOH 4.4 V 5V
Nivel bajo mximo de tensin a la salida VOL 0.1 V 0V
Para medir el tiempo de retardo utilizaremos, tal y como se nos indica, una
onda cuadrada con los niveles adecuados de amplitud. No nos fue posible finalmente
medirlo de manera experimental en el laboratorio por no poder encontrar una resolucin
adecuada del osciloscopio; igualmente nos ocurri con el tiempo de subida. As pues,
nos guiaremos por los valores tericos de la hoja de caractersticas:
Tiempo de retardo = 11 nsg Tiempo de subida = 8 nsg

CARACTERIZACIN ANALGICA: AMPLIFICADOR OPERACIONAL

LM324.
1 Medida del slew rate
El slew rate es un factor limitante de la frecuencia mxima utilizable sin que se

produzca distorsin. Se define como la mxima variacin de seal de salida por unidad
de tiempo.
La medida de ste lo haremos

implementando un seguidor de
tensin basado en un operacional
LM324 tal y como indica la
figura. Introduciendo una seal
cuadrada a la entrada, y variando
amplitud y frecuencia, podremos
MEDIDA DEL SLEW RATE
observar los efectos del slew rate.
En la hoja de caractersticas del amplificador operacional elegido aparece con una

sg, muy parecido a los valores
amplitud de entrada de 2,5 Vpp como slew rate 0,5V/
conseguidos experimentalmente a distintas frecuencias, tal y como aparece en la tabla
de la hoja de resultados.
2 Efecto de la realimentacin sobre la ganancia y el ancho de banda
De nuevo trabajaremos con el amplificador operacional LM324. Nos dan un

esquema del amplificador no inversor con los valores de resistencias R1=22k,

R2=220k, R4=100k y C1=10nF, y se nos pide que calculemos los valores de R3 y C2.
En las entradas del amplificador operacional, al ser un elemento no ideal, existen

unas pequeas corrientes contnuas que entran o salen de l, y que no son deseables.
Son las corrientes de polarizacin Ibias,. La resistencia R3 tiene como fin compensarlas.
Para calcular R3 debemos observar el circuito en contnua. Los condensadores

quedan como circuitos abiertos, con lo que:
V+ = R4 I bias
Observamos que en la hoja de caractersticas de nuestro amplificador aparece

una corriente Ibias de valor tpico 45 nA, por lo que V+ = 4,5 mV.
Para que se cumpla Vo = G*(V+ - V-) = 0 V+ = V-, por lo tanto, como:
V = I bias * ( R3 + ( R1 R2 ))
Tendremos que: R3 = 80 k.
El condensador C2 tiene como funcin conseguir que la resistencia R3 quede lo

ms parecida posible a un cortocircuito, para ello se pone en paralelo a sta, para lograr
una impedancia conjunta que sea pequea. Cuanto mayor sea este condensador, menor
ser la impedancia.
Hemos estimado que con un condensador de C2=100nF, tal y como recomiendan en

el libro Aspectos prcticos de diseo y medida en laboratorios de electrnica1 ser
suficiente.
Posteriormente se nos pide que calculemos las frecuencias de corte inferior y

superior esperadas del circuito, dibujemos el diagrama de Bode y comparemos con las
medidas realizadas experimentalmente.
1
J.Ferreiros, J.Macas Guarasa y otros. Aspectos prcticos de diseo y medida en el laboratorio de
electrnica. Servicio de Publicaciones ETSIT: 2001. Pg 9.

a) frecuencia de corte superior
Para calcular la frecuencia de corte superior necesitamos conocer el valor del

polo de compensacin, que una vez realimentado el circuito se ver multiplicado
por el factor (1+ Avf*), obteniendo de esta manera la frecuencia de corte superior.
Segn la hoja de caractersticas del LM324, la ganancia a frecuencias medias es
Avm=100dB y el producto ancho de banda por ganancia unidad es BW*Av = 1MHz.
Con ello obtenemos un polo de compensacin:
1MHz
polo de compensacin = = 10 Hz
Avm
Para frecuencias medias nuestro circuito tiene el siguiente aspecto:
Su realimentacin es tensin-serie (siendo tensin la seal de muestreo y serie la

asociacin a la entrada).
Con ello calculamos los siguientes parmetros:
R1
= = 0.09
R1 + R2
v1 R1 * R 2
R11 = = = 20 k
i1 v2 = 0
R1 + R 2
v2
R 22 = = R1 + R 2 = 242 k
i2 i1 = 0

Siendo el circuito resultante:
Rin es de valor muy alto, por lo que lo aproximaremos a un circuito abierto. Ro

segn la hoja de caractersticas del A0 tiene un valor cercano a 100.
Resolviendo el circuito que resulta, obtendremos:
v0 R22
Az = = Av * R4 *
ii R0 + R22
R22
Avf = AvAO * 10 5
R0 + R22
Luego resultar una frecuencia de corte superior:
f cs = f p (1 + Avf * ) = 90kHz
b) frecuencia de corte inferior
Para calcular la frecuencia de corte inferior debemos hallar el circuito equivalente para
frecuencias bajas, que tiene la siguiente forma:

Mediante el mtodo de las constantes de tiempo en cortocircuito, obtenemos:
Rc1= R4
= C1*Rc1 =10-3
1 1 1000
f ci = * = = 159 Hz
2 * 2 *
Por todo el desarrollo anterior hemos calculado de manera terica los valores:
fcs = 90 KHz
fci = 159 Hz
El diagrama de Bode que recoge estos valores es el que aparece en la hoja de

resultados.

MEJORAS
Las mejoras voluntarias acometidas para esta prctica han sido:
- Uso de un teclado sobre el que se implementa toda la unidad de entrada
- Automatizacin del proceso de apertura y cierre del canal
- Implementacin de una direccin de difusin
- Deteccin de palabras en lnea y paridad
o Generacin y deteccin de paridad
o Autmata de control de recepcin de palabras
- Montaje mediante tcnica wire-wrapping
5.1 Uso de teclado
Frente al gran nmero de interruptores y el pulsador propuestos en la prctica bsica,

nosotros hemos decidido utilizar un nico teclado, que integra todas las funcionalidades
de estos elementos ofreciendo, desde nuestro punto de vista una mejor operatividad y un
acabado ms parecido al que cabra encontrarse en un sistema comercial.
As, las teclas numricas del teclado utilizado sirven para seleccionar de manera
inmediata el receptor sobre el que se desea actuar, sin necesidad de tener que manejar
microinterruptores.
La tecla correspondiente al asterisco (*) acta igualmente a modo de microinterruptor,

encendiendo y apagando la opcin de cifrado.
La tecla almohadilla (#) acta como pulsador y, al haber implementado la mejora de

automatizacin en el proceso de apertura y cierre del canal, sirve tambin para conmutar
entre canal abierto y canal cerrado, por lo que viene a sustituir al microinterruptor
encargado de este cometido en la prctica bsica.
Los detalles tcnicos referentes a la implementacin de todos estos aspectos se

describen en el apartado 1.1.1 de la seccin Diseo prctico, referente a la unidad de
entrada).

5.1 Automatizacin del proceso de apertura y cierre del canal
La realizacin de esta mejora hace que, en nuestro sistema, en lugar de seleccionar la

apertura o cierre de canal mediante un microinterruptor, el usuario conmute
automticamente entre canal abierto y canal cerrado cada vez que acta sobre el
pulsador de transmisin (#).
Para ello, hemos utilizado un biestable tipo T, tal y como se propona en el enunciado
de la prctica.
En realidad, nosotros hemos considerado que la unidad de entrada sirve para seleccionar
las opciones de transmisin deseadas y que el pulsador de transmisin sirve para
confirmarlas y enviar la orden al receptor. Por esa razn, cuando el bit de canal del
receptor est a nivel alto, no quiere decirse que el bit de canal del receptor tambin lo
est, es decir, no quiere decirse que el canal est de hecho abierto, sino que al enviar la
orden pulsando la tecla de transmisin, el canal del receptor seleccionado se abrir.
Este hecho, unido a la automatizacin del proceso de apertura y cierre del canal, har
que los leds de canal del emisor y el receptor nunca deban estar encendidos o apagados
simultneamente (dejando a un lado estados iniciales inmediatamente posteriores al
encendido, as como posibles fallos espordicos en el circuito de captura y retencin del
teclado), ya que en realidad el led de canal del receptor nos va a indicar la situacin del
canal en ese instante (estado actual) y el del emisor nos va a indicar la nueva orden que
nosotros deseamos enviar (como queremos que sea el siguiente estado), orden que no
entrar en vigor hasta que se accione el pulsador de transmisin.
5.3 Implementacin de una direccin de difusin
Esta mejora consiste simplemente en utilizar un comparador ms para hacer que cuando
se seleccione el nmero 7 en el emisor actemos simultneamente sobre todos los
receptores.
Los detalles tcnicos de su implementacin se discuten en la seccin en el apartado 1.2

de la seccin diseo prctico.

5.3 Deteccin de palabras en lnea y paridad
El planteamiento bsico de esta doble mejora se describe a la perfeccin en el enunciado

de la prctica, por lo que no lo repetiremos aqu.
Generacin y comprobacin de paridad
La primera parte de la mejora, corresponde a la introduccin de un bit de paridad para

aadir proteccin frente a errores. La idea fundamental es conseguir que el nmero de
unos presentes entre los bits de cdigo, cifrado y en el propio bit de paridad sea siempre
impar. Para ello, utilizaremos dos generadores de paridad 74HC280, uno en el emisor y
otro en el receptor, conectndolos al resto del subsistema digital tal y como se describe a
en los apartados referentes al subsistema digital de la seccin Diseo prctico.
Autmata de deteccin de palabras
Sin lugar a dudas, el diseo e implementacin del autmata de deteccin de palabras

constituye, tras el uso de la tcnica wire-wrapping, la mejora de mayor complejidad de
entre todas las acometidas.
La idea general pasa por construir una mquina de estados que examine los datos que
llegan por la lnea de transmisin procedentes del emisor y que d su visto bueno
cuando la palabra recibida cumpla con las especificaciones deseadas.
En nuestro caso, esto se traduce a que el autmata se encuentre en reposo mientras la

lnea de transmisin se encuentre en estado alto. En el momento en que se detecta un
cero, que puede corresponder al bit de arranque, el autmata debe esperar un intervalo
de 7 bits y observar el valor del bit situado siete posiciones por detrs de ese hipottico
bit de arranque. Si dicho bit est a nivel alto, es decir, coincide con el valor esperado
para el bit de parada o bit de stop, el autmata pondr un nivel alto en su salida de
validacin (validacin autmata) que se introducir a travs de una puerta AND junto
a la seal validacin comparadores y dar lugar a la lnea de validacin general,
cuya funcin se describe detalladamente en el apartado correspondiente del diseo
prctico.

Si consideramos dos posibles estados para el autmata: (R)eposo y (C)ontando (que a su

vez se podra dividir en otros siete), y utilizamos la notacin [bit recibido]/[prximo
estado], el diagrama de estados para nuestro autmata es de la forma:
1/R
0/C x/C x/C x/C

1/R R 1 2 3 4 x/C 5 x/C
6 x/C 7
0/R
Y la tabla de estados viene dada por:
R
E Q(t) Q(t+1)=D Contador Z

1 0 0 0 0
0 0 1 1 0
X 1 1 2 0
X 1 1 3 0
X 1 1 4 0
X 1 1 5 0
X 1 1 6 0
X 1 1 7 0
1 1
Posible bit de parada 1 0 8
0 0
1 0 0 Clear 0
Este es el cronograma utilizado durante la fase de diseo:

El esquema lgico asociado es de la forma:
Y, finalmente, la realizacin circuital del mismo es la siguiente:

5.4 Montaje mediante tcnica wire-wrapping
Esta mejora ha sido, sin duda, la que ha supuesto un mayor nmero de horas de trabajo,
aunque tambin ha sido la ms enriquecedora al habernos permitido conocer una
tcnica, nueva para nosotros, que parece ofrecer opciones muy interesantes en todo lo
referente al diseo y montaje de circuitos electrnicos.
En el el apartado 5 del texto Aspectos prcticos de diseo y medida en laboratorios de

electrnica se describen brevemente algunos aspectos interesantes en relacin a la
tcnica de wire-wrapping, por lo que no los repetiremos aqu.
En primer lugar, podemos hacer una relacin del material empleado con motivo
exclusivo de la utilizacin de esta tcnica:
- Placas para montaje en wire-wrapping. Las placas utilizadas son del tipo
Eurocard square pad prototyping card y han sido adecuadas a las
caractersticas de nuestro sistema concreto, tanto en lo referente al tamao como
a la disposicin de los distintos conectores y visualizadores.
- Zcalos para wire-wrapping (wire-wrap turned pin sockets D.I.L.).
- Pistola wire-wrap. Herramienta necesaria para este tipo de montajes. El modelo
utilizado (muy amablemente prestado por su propietario), es uno de los ms

bsicos y funciona a 12V, conectndose a la red mediante un transformador. La
pistola consta en su boca de un cilindro con dos orificios. Por uno de ellos se
introduce el cable pelado y por el otro se introduce la patilla del zcalo al que se
desea enrollar.
- Cable de dimetro fino, especial para wire-wrapping y pelacables graduado para

asegurar una longitud apropiada y fija de la zona de cable pelada.
- Soldador y trencilla desoldadota para soldar todos los zcalos a la placa y

algunos de los componentes a los propios zcalos.
Aunque finalmente, el prototipo presentado a examen ser el montado con wire-

wrapping, el mtodo de montaje utilizado durante toda la fase de diseo fue el de la
tradicional placa de insercin.
Estas fotos, tomadas con una cmara digital, corresponden a el montaje en placa de
insercin durante la primera fase del diseo.
Fue en una placa de este tipo donde fuimos probando todas las fases de nuestro
diseo, tanto para el subsistema analgico, como para el digital, y donde fuimos

haciendo las correcciones pertinentes aprovechando las facilidades que estas placas
ofrecen a tal efecto.
Una vez que los resultados obtenidos fueron satisfactorios, y que todo pareca
funcionar tal y como desebamos, completamos nuestros esquemas circuitales en
papel y los repasamos varias veces para estar seguros de que coincidan con el
montaje realizado, y fuimos desmontando todos los componentes para pasar a
utilizarlos en el montaje wire-wrapping.
A continuacin, describimos detalladamente el proceso de montaje:
- Para empezar, nos encontramos con las placas de wrapping desnudas, sin un
solo componente.
- Lo primero que hicimos fue decidir la ubicacin de los distintos bloques,

estando para ello en posesin de todo el esquema circuital sobre papel.
- Acto seguido, pasamos a colocar los distintos zcalos en los puntos

apropiados, fijndolos a la parte superior de la placa con cinta aislante, dando
la vuelta a la misma y soldndolos adecuadamente a la cara inferior,
que es la que cuenta con los contactos metlicos apropiados.
- A continuacin, pasamos a hacer todos los taladros necesarios para

acoplar los conectores banana hembras, los leds y los jacks de audio.
- El siguiente paso consisti en etiquetar convenientemente toda la cara inferior

de la placa, para agilizar el proceso de cableado, ya que de otro modo
hubiramos tenido que estar dndole la vuelta continuamente y eso habra
sido muy negativo en trminos de eficiencia.
- Tras etiquetar todas las patillas convenientemente, pasamos a cablear todo el

circuito, utilizando la herramienta en forma de pistola comentada con
anterioridad.

- Una vez que todos los cables estuvieron conectados, tuvimos que comprobar
con un polmetro todas las conexiones una a una, para asegurarnos de que
todo estaba bien y para detectar algunos errores que habamos cometido
durante la etapa del cableado.
- A continuacin, colocamos todos los componentes, soldando resistencias,

condensadores y leds y pinchando o encajando los distintos integrados
sobre sus correspondientes zcalos.
- Finalmente, incluimos todos los condensadores de filtrado de alimentacin,

soldndolos directamente entre las patillas correspondientes en la cara inferior
de la placa, con el fin de optimizar el filtrado a travs de una mayor
proximidad a los puntos de alimentacin.
Tras hacer todo esto fuera de horas de laboratorio, tuvimos que volver a ste para
comprobar el correcto funcionamiento de la nueva placa y depurar errores que slo
podan ser detectados mediante el uso del osciloscopio.
En general, los errores de montaje que hemos detectado no han sido demasiados,
aunque, como caba esperar, tuvimos que corregir algunos cables que haba ido a parar a
patas equivocadas.
Entre las ventajas obtenidas al utilizar este montaje, cabe destacar la reduccin en el
tamao final del mismo (que en el otro caso vena a ocupar cuatro placas amarillas de
tamao estndar) y, sobre todo, la mayor robustez de ste si se le compara con su
equivalente en insercin.

Aspecto final de emisor
Aspecto final del receptor
DISEO PRCTICO
SUBSISTEMA DIGITAL

1.0. GENERADOR DE RELOJES
A la hora de disear nuestro circuito, hemos decidido utilizar dos seales de reloj
independientes, una para el subsistema analgico y otra utilizada exclusivamente
para las modulaciones analgicas.
En ambos casos, hemos generado una seal unipolar de pulsos cuadrados con duty
cycle del 50%, para lo cual hemos recurrido a dos temporizadores 555 en
configuracin aestable y a sendos divisores de frecuencia implementados a travs
de biestables J-K (74HC76) con las entradas J y K conectadas directamente a nivel
alto (biestables tipo T).
El esquema utilizado es de la forma:
+5V
R1
R2
8 7 6 5
NE555N C1 C2
1 2 3 4
Reloj f
Reloj 2f J Q
CLK
K
La frecuencia escogida para el reloj encargado de controlar el subsistema digital

ha sido de 10 khz. Para el clculo de los valores de las resistencias y
condensadores a utilizar, utilizamos las relaciones proporcionadas por el
fabricante en la dataste del producto.
1 1.44
La frecuencia viene dada por f = =
T ( R1 + 2 R2 )C1

R2
Y el valor del duty cycle D =
R1 + R2
A partir de estas relaciones, obtuvimos que un posible conjunto de valores es de la

forma:
f = 20 khz
C1 10 nF
C2 10 nF
R1 2.4 k
R2 2.4 k
Tras el divisor de frecuencia la frecuencia de la seal ser de 10 khz y su duty

cycle ser del 50%. En realidad, la tolerancia en los valores de las resistencias
hace que la frecuencia no sea exactamente de 10 khz, sino algo inferior (en torno a
9.7-9.8 khz), pero dado que este parmetro no es crtico para el subsistema digital,
no parece necesario ajustar con potencimetros para obtener un valor ms preciso.
En el segundo reloj s que nos interesa, en cambio, obtener un valor exacto de 6.4
khz a la salida del divisor de frecuencia, por lo que utilizaremos un potencimetro
para ajustar la frecuencia de seal proporcionada por el 555 hasta obtener f=12.8
khz.
Utilizando las mismas ecuaciones que para el caso anterior, el conjunto de valores
obtenidos ahora viene dado por la tabla:
f = 12.8 khz
C1 10 nF
C2 10 nF
R1 6.2 k
R2 4.7 k (potencimetro)
1.1. MDULO EMISOR

1.1.1. Unidad de entrada
La unidad de entrada constituye el primer bloque a tratar dentro del subsistema digital y
va a permitir al usuario seleccionar las distintas opciones de transmisin.
En la prctica bsica, esta unidad debera estar constituida por un conjunto de micro-
interruptores con el que programar el cdigo del perifrico sobre el que actuar, dos
microinterruptores independientes de los anteriores con los que seleccionar cifrado y
apertura de canal, y un pulsador sobre el que actuar para enviar la orden de transmisin.
En nuestro caso, todos estos elementos se han implementado a travs de un teclado

alfanumrico en el que se distinguen tres funcionalidades bien diferenciadas:
- Bloque numrico, que permite seleccionar de un modo inmediato el receptor

sobre el que se desea actuar. Los nmeros vlidos van del cero al siete, ambos
inclusive y estando este ltimo reservado para la direccin de difusin o
broadcast.
- Tecla de cifrado (). Permite seleccionar la el tipo de seal que se desea

transmitir: seal cifrada o seal sin cifrar.
- Tecla de transmisin (#). Esta tecla acta como pulsador de transmisin y, a la

vez, sirve para abrir y cerrar el canal gracias a la mejora de automatizacin en el
proceso de apertura y cierre del mismo.
A la hora de abordar la implementacin de esta unidad de entrada, lo primero que

tuvimos que hacer fue incluir resistencias de pull-up en todas las lneas del teclado que
queramos utilizar.
La captura y retencin del nmero seleccionado se ha hecho en diversos pasos. En

primer lugar, las salidas del teclado correspondientes a los nmeros en cuestin (del 0 al
7) se conectan a un codificador 74HC148, a la salida del cual obtendremos el valor
binario de cada nmero cada vez que este se pulse, junto a una seal GotSomething.
Tanto las tres lneas correspondientes al nmero en binario, como la de la seal GS se

hacen pasar por un inversor con histresis (74HC14) con la doble intencin de que

pasen a ser activas a nivel alto y de que la propia caracterstica de histresis nos sirva
para evitar transiciones espreas de seal.
A la salida del inversor, las lneas procedentes del codificador entran en lo que
podramos denominar circuito de retencin. Este est compuesto por un multiplexor
(74HC157) y seis flip-flops D (74HC174). En realidad, la idea es utilizar un
multiplexor independiente para cada lnea binaria y combinarlo con dos biestables tipo
D en serie para muestrear el valor de la seal y realimentarla al multiplexor, tal y como
se describe en la siguiente figura tomada del manual del laboratorio:
La seal GS del codificador, tras pasar por el inversor con histresis, ser la que acte
como seal de seleccin comn para los tres multiplexores. De este modo, cada vez que
pulsemos un nmero del teclado, obtendremos el valor binario del mismo en las salidas
Q1, Q3 y Q5 del 74HC174, que sern las que ataquen las entradas del codificador BCD-
7 segmentos, del registro de paridad y del registro de transmisin paralelo/serie.
En lo que respecta a las teclas de cifrado y de canal, lo primero que cabe destacar es la
necesidad de incluir un filtro antirrobotes para evitar transiciones espreas de la seal.
ste est constituido por un filtro paso-bajo, seguido de un inversor con ciclo de
histresis.
A la salida del inversor, ambas entradas atacan sendos flip-flops J-K (74HC86), que
actan como biestables tipo T por tener sus dos entradas J y K conectadas a nivel alto.
De este modo, cada vez que pulsemos la tecla de cifrado o de transmisin/canal, el valor
en las salidas de estos biestables cambiar de 0 a +5, o de +5 a 0, obtenindose un
comportamiento anlogo al que cabra esperar de un microinterruptor.

Finalmente, llevando la seal procedente de la tecla de transmisin desde la salida del

inversor hasta el registro paralelo/serie, y sin hacer que esta pase por ningn tipo de
biestable, conseguimos que, al pulsar dicha tecla, se verifique el doble objetivo de
abir/cerrar canal automticamente y mandar la seal apropiada para que se active la
transmisin de los datos seleccionados hacia el receptor.
El esquema completo de la unidad de entrada es de la forma:
1.1.2. Mdulo de Visualizacin
El mdulo de visualizacin nos permite conocer en cada momento cul es el estado

de las distintas opciones de transmisin seleccionadas en el mdulo emisor.
El bloque est compuesto por un display de 7 segmentos en el que se refleja el

cdigo del receptor sobre el que se desea actuar. La opcin de cifrado o no viene
determinada por el punto situado en la esquina inferior izquierda del display,
mientras que la opcin de apertura o cierre de canal se representa mediante el led de
color verde situado junto al display.
Para hacer que el visualizador funcione correctamente, hemos utilizado un

decodificador apropiado (74HC4511), hasta el que llegan las lneas del nmero
codificado en binario. Entre el decodificador y el display, se ha colocado una matriz

de resistencias de 220 ohmios, para asegurarnos de que las entradas de ste ltimo
se atacan con un voltaje adecuado.
En lo que respecta a las lneas del canal y cifrado, hemos considerado apropiado
incluir sendos transistores (BC109) para evitar insuficiencias en el suministro de
corriente ante el hecho de tener que atacar simultneamente a los leds, al registro
paralelo/serie y, en el caso del cifrado, al comprobador de paridad.
1.1.3. Generador de Paridad
Como parte de la mejora de generacin y deteccin de paridad, en el emisor

debemos incluir un generador de paridad que nos proporcione la seal adecuada
para atacar al registro paralelo/serie.En nuestro caso, hemos utilizado el circuito
74HC280, en cuyas entradas se colocan los bits del cdigo binario del receptor
seleccionado y el bit de cifrado.
Nuestro objetivo es que cuando consideremos los

tres bits de cdigo, el de cifrado y el de paridad,
el nmero de bits con valor 1 (+5 V) sea siempre
impar. Para ello, tomaremos la salida even
(par) del 74HC280, que valdr 1 cuando el
nmero de unos de los otros bits sea par y cero
cuando sea impar. Est salida ir directamente al
registro de transmisin para ser comparada con la
seal de paridad generada en el receptor.

1.1.4. Transmisor digital
El transmisor digital se ha implementado con un registro carga paralelo / salida serie

(74HC165), al que se llevan todas las lneas de cdigo del receptor, canal, cifrado y
paridad.
Siguiendo las especificaciones del enunciado, el primer bit del registro ha puesto a
nivel alto para asegurar un nivel alto de la lnea cuando el transmisor est en reposo.
A continuacin de este se incluye un bit de arranque a nivel bajo y, acto seguido, se
transmite el resto de bits siguiendo el modelo:
...1 0 B2 B1 B0 CH CF Par 1...
Siguiendo este cdigo de colores, el esquema del conexionado del registro

paralelo/serie es de la forma:
La lnea discontinua es la lnea de transmisin de datos que ir directamente al

registro serie / paralelo del receptor.
1.1.5. Circuito de reset
Para asegurarnos de que el estado inicial del subsistema emisor es conocido y

siempre el mismo, parece interesante incluir un circuito de reset que se encargue de

inicializar los valores de los biestables cada vez que desconectemos y volvamos a
conectar la alimentacin.
En nuestro caso, hemos optado por un circuito de reset tpico consistente en un

montaje RC entre tierra y Vcc, en el que la entrada de reset de los distintos chips que
conectemos a l se site durante unos instantes a nivel bajo para luego estabilizarse
y quedarse a nivel alto.
Esto se consigue con el circuito propuesto porque cada vez que concectamos la
alimentacin, la red RC acta produciendo una subida de tensin exponencial en su
punto medio, con una constante de tiempo = RC que vendr dada por la expresin:
t

Vo = Vcc (1 e )
Como queremos que todos aquellos puntos a los que est conectado el reset se
pongan a nivel bajo durante un cierto tiempo, utilizaremos el valor VIL obtenido
durante la caracterizacin para saber qu voltaje se considera bajo por la familia
lgica utilizada, en nuestro caso: VIL=1.8 V.
Conociendo esto, podemos tratar de despejar el valor de tau en la expresin anterior

para un tiempo total en nivel bajo algo inferior a 1 segundo, que ser ms que
suficiente para inicializar los biestables y no tendr demasiada relevancia a escala
humana. Si as lo hacemos, y despus de utilizar valores normalizados para la
resistencia y el consendador, el circuito de reset final es de la forma:
= RC = 2.02
tnivel bajo = 0.9019 sg 4.3K
R = 4.3 k
C = 470 uF 470F
En todos los esquemas de esta memoria, la presencia de un crculo azul se ha utilizado

para referirse a las entradas de los circuitos hasta los que llega el reset.
Las funciones ms importantes de este reset son poner a cero las salidas de los
biestables D (74HC174) y J-K (74HC76), as como inicializar a cero el valor del display
tras encender brevemente todos sus segmentos (para ello, atacamos la entrada LT del
74HC4511).
En realidad, el circuito de reset slo se ha implementado en el emisor a fin de ahorrar

espacio y complejidad de cableado en el circuito receptor, y por considerar que lo que
verdaderamente nos importa es que sea el bloque emisor el que se inicialice con unos
parmetros preestablecidos. En cualquier caso, si este prototipo estuviera destinado a
un mbito profesional, sera necesario incluir tambin un circuito de reset en el receptor.
1.2. MDULO RECEPTOR
1.1.1. Receptor digital
De manera complementaria a lo comentado para el transmisor digital, el ncleo de

este bloque consta de un registro de entrada serie / salida paralelo (74HC164), hasta
cuya entrada llega la lnea de transmisin de datos procedente del emisor.
Las lneas de salida atacarn a la lgica de comparacin, al generador de paridad y,

en el caso de las posiciones correspondientes a los bits de cifrado y canal, a un
circuito de retencin basado en biestables que describiremos con posterioridad.
1.1.2. Selector de dispositivo
Este bloque est compuesto por tres micro-interruptores, que nos van a permitir
seleccionar el cdigo del dispositivo receptor.
La posicin baja de cada microinterruptor corresponder a un uno binario, mientras

que la posicin alta ser la correspondiente al cero binario. El bit ms significativo
del nmero programado es el situado ms a la izquierda de los tres.
[a modo de ejemplo, en esta figura se ha seleccionado el receptor de cdigo 011 = 3]

El montaje en cuestin no es demasiado complicado, debiendo incluirse resistencias

de pull-up como ya ocurra con el teclado en el emisor.
1.1.3. Detector de paridad
El bloque utilizado para generar la paridad es completamente anlogo al descrito

para el emisor, por lo que las mismas consideraciones son aqu aplicables. Las
lneas de entrada procedern del registro serie/paralelo y la salida EVEN (PAR) del
74HC280 se llevar a uno de los comparadores para intervenir directamente en la
lgica de comparacin.
1.1.4. Controlador de seleccin
Como ya hemos comentado, el registro serie/paralelo est recibiendo en todo

momento los datos procedentes del emisor, que se colocan en sus distintas salidas
siguiendo algo similar a una rotacin cclica.

Pues bien, la idea para la deteccin de palabras est en observar el valor de dichas
salidas en cada instante, en ir tomando fotografas instantneas del valor de las
mismas, y en comparar dichas fotografas con una serie valores (todos ellos
prefijados, a excepcin del de paridad, que se determina en tiempo de ejecucin )
para detectar la posible transmisin de una orden procedente del emisor.
Para la comparacin, vamos a utilizar tres comparadores de 8 bits (74HC85). En el

primero de ellos, que podramos denominar general o comn, comparamos el
bit de arranque (siempre a cero), el bit de paridad y el bit de parada o stop (siempre
a uno lgico). Cuando este comparador estime que el patrn observado a la salida
del registro paralelo/serie puede corresponder al de una palabra vlida, pondr a uno
su salida (O=), lo que a su vez habilitar a los otros dos comparadores para estudiar
el la idoneidad del cdigo nmerico y su correspondencia con el del receptor.
El hecho de tener que utilizar tres comparadores se debe a haber implementado la

mejora de direccin de difusin o broadcast. As, adems del comparador general
o comn, tendremos un comparador que tratar de comparar el cdigo procedente
del emisor con el cdigo programado en el receptor a travs de los
microinterruptores y otro que se encargar de comparar el cdigo enviado por el
emisor con el codigo 111 = 7 correspondiente a la direccin de difusin. Las salidas
(0=) de estos dos ltimos comparadores se harn pasar por una puerta OR (=
NOR[74HC02] + INV [74HC04]) de manera que cuando cualquiera de las dos se
ponga a nivel alto, la seal de validacin tambin se ponga a dicho nivel.
As pues, a la salida del inversor, tenemos una lnea de validacin comparadores

que se pondr a nivel alto cuando recibamos una palabra con el formato correcto y
en la que el cdigo programado coincida con el del receptor o con el de difusin.
Como hemos decidido implementar el autmata de deteccin de palabras (cuya

descripcin se realiza de manera ms detallada en el apartado de Mejoras), a la
salida del mismo tendremos tambin una lnea de confirmacin, que podemos
denominar validacin autmata, y que slo se pondr a nivel alto cuando el
formato de la palabra concuerde con las especificaciones del formato de
transmisin.
La seal de validacin general, deber ponerse a nivel alto cuando y slo cuando
las seales de validacin comparadores y validacin autmata estn a nivel alto,

por lo que haremos pasar ambas por una puerta AND [=NAND(74HC00) +
INV(74HC04) ]. A la salida de este ltimo inversor tendremos la seal de
validacin deseada, que slo se pondr a nivel alto cuando se reciba una palabra
correcta en todos los sentidos, incluyendo formato, cdigo coincidente con el del
receptor o broadcast y no solapamiento temporal con ninguna otra palabra.
Una vez hecho esto, debemos asegurarnos de retener el valor de los bits de canal y
cifrado cada vez que haya una deteccin vlida de de palabra.
Para ello, llevaremos las lneas del registro serie/paralelo correspondientes a dichas
posiciones hasta sendos biestables tipo D (por comodidad, hemos utilizado un
74HC174) y capturaremos su valor utilizando como seal de reloj la seal de
validacin general que acabamos de describir en el prrafo anterior.
Los valores de salida de estos biestables Q0 y Q1 se llevarn hasta los

multiplexores analgicos para hacer efectiva la seleccin deseada y hasta sus
respectivos leds de color rojo (cifrado) y verde (canal), utilizando dos transistores
BC109 en estos dos ltimos casos para asegurar un suministro apropiado de
corriente.

SUBSISTEMA ANALGICO
2.1. Adaptador de seal
Este mdulo aparece a la entrada del bloque emisor y tambin en el bloque receptor.
Su papel es el de adaptar impedancias, niveles de tensin y limitar el ancho de banda.
Como simplificacin, lo utilizaremos nicamente en el bloque emisor, ya que no es
indispensable en el receptor.
Adaptador de nivel e impedancia
Esta parte del adaptador de seal tiene el esquema de la figura
Para el diseo tenemos que cumplir una serie de requisitos:
Vo 1-2 V
Necesitamos la Zout de walkman, de donde obtendremos la seal de audio de

entrada de nuestro sistema. En nuestro caso, segn su manual, nuestro walkman tiene
Zout = 50
La funcin de C1 es el acoplo del circuito en alterna, parte adems de un filtro paso

alto, donde R1 y R2 (R2<<R1) marcan la frecuencia de corte inferior fci, que debe ser de
20Hz.
La Zout de nuestro walkman ser la Zin del adaptador. As, pues, tenemos:
1
Z in 50 = + R1 R2 R1 R1 = 50
jwC1

Esta aproximacin la realizamos ya que el paralelo de R1 y R2 tiende a R1 porque

R2>>R1 como exigen las especificaciones.
Conocido que fci debe ser de 20Hz, C1 es muy sencillo de calcular con el mtodo
de las constantes de tiempo en cortocircuito.
1 1
f ci =
2

Siendo:
= C1 * Req = C1 * R1 R2 C1 * R1 = C1 * 30
Luego, tendremos:
C1=265 F
Como se ver a continuacin, este valor lo modificaremos para simplificar el diseo,

eliminando un filtro paso alto posterior y aumentando la frecuencia de corte inferior de
ste. Escogeremos una fci de 250 Hz, ms restrictiva, con lo que obtendremos un C1
final de 22F.
La funcin de transferencia o respuesta en amplitud terica para este filtro, se puede

calcular fcilmente con Maple y ser de la forma:

R2 viene implementado por un potencimetro y se har lo suficientemente grande

para que R2>>R1 y Vo1-2Vp. Tomamos un potencimetro de valor 20K.
Filtro limitador de ancho de banda
Este filtro tendr como funcin principal limitar el ancho de banda de la seal
procedente del adaptador de nivel e impedancia. Para lograr el filtrado paso banda
necesitaremos, en principio, un filtro paso bajo conectado a uno paso alto. Veremos que
el filtro paso alto no es necesario si el filtro paso alto del mdulo anterior lo limitamos
algo ms, exigiendo una mayor frecuencia de corte inferior.
Como filtros especficos utilizaremos los filtros de Sallen-Key, en su versin paso

bajo y paso alto (aunque como acabamos de comentar, este ltimo no ser necesario)
a. Desarrollo terico: filtros paso alto y paso bajo Sallen-Key
o Filtro paso bajo de Sallen-Key
Un filtro paso bajo Sallen-Key de orden 2 tiene el siguiente aspecto:
Este circuito es equivalente a:

Planteamos las ecuaciones de los nudos X e Y:
vi V y vo
Y: = * jwC1 + (V y v o ) * jwC1
R A
V y vo A vo
X: = jwC 2 *
R2 A
Tendremos entonces:
vo vo v o
V y = jwC 2 * R2 * + = ( jwC 2 * R 2 + 1)
A A A
Sustituyendo en la ecuacin X:
vo v v
vi ( jwC 2 R2 + 1) = 2 * o * jwC1 R1 o * w 2 C 2 C1 R2 R1 v 0 * jwC1 R1
A A A
v
[
vi = o * jw * (C 2 R2 + 2C1 R1 C1 R1 A) + 1 w 2 C 2 C1 R2 R1
A
]
Por lo tanto:
vo A
= =
vi w C 2 C1 R2 R1 + jw * (C 2 R2 + 2 * C1 R1 A * C1 R1 ) + 1
2
jw = s
A
=
s C 2 C1 R2 R1 + s * (C 2 R2 + 2 * C1 R1 A * C1 R1 ) + 1
2
- Debemos identificar Q y wo comparando la anterior ecuacin con la que sigue:
vo A
= 2 (1)
vi s s
2
+ +1
w0 w0 * Q
De donde resultan:
1 1 1
w0 = y = * (C 2 R 2 + 2 * C1 R1 A * C1 R1 )
C 2 C1 R2 R1 Q C 2 C1 R2 R1
Como simplificacin tomaremos: C1=C2=C y R1=R2=R.

Con esto las frmulas quedan de la forma:
wo = 1/(RC)
1/Q =3-A
- Obtendremos ahora la expresin de los polos en funcin de wo y Q, para una vez

obtenidos los valores de stos, sea sencillo calcular el valor de aquellos.
Para conocer la expresin de los polos debemos igualar el denominador de (1) a 0 y

despejar los valores de s. De esta forma tendremos:
wo
s2 + s + wo2 = 0
Q
2
w w
o o 4 wo2
Q Q
s=
2
A partir de esta expresin deducimos la existencia de dos polos de valores:
1 1
s1 = wo * + 2
1
2Q 4Q
1 1
s 2 = wo * 2
1
2Q 4Q
- Como valor ptimo de Q debemos elegir uno tal que nos asegure la mxima
atenuacin fuera de la banda de paso del filtro, es decir, una cada mxima de 40dB por
dcada, que significa la existencia de un polo doble a wo.
1 1 1 1
Con esto: s1 = s2 + 1 = 1 =

2Q 4Q 2 Q 2
Sin embargo, experimentalmente se comprueba que para valores mayores de Q=

1/2 aparece un pico en la curva de respuesta frecuencial. Esto se demuestra
tericamente por la proximidad de los polos del filtro a los ejes imaginarios. Es por ello
que tomaremos Q= 1/2 como valor a tener en cuenta en el diseo

Aunque las caractersticas de los filtros de orden dos son suficientes para el cometido
que se les encomienda en esta prctica, en algunos casos decidimos realizar filtros de
orden cuatro y en otros de orden seis, con mayor cada a la frecuencia de corte
deseada.
Para realizar stos elegimos como mtodo de construccin el basado en el

polinomio de Butterworth B(s) 2. De esta manera, la ganancia queda como funcin:
1
T ( s) =
B(s)
Para el orden cuatro, el factor B(s) ser:
B(s) = (s2+0,7654s+1)*(s2+1,8478s+1)
Este filtro lo construiremos con dos filtros Sallen-Key de orden dos en cadena , los
cuales hemos estudiado previamente a esto.
De manera que obtendremos como parmetros:
1/Q1 = 0,7654 A1 = 3-1/Q1 = 2,2346
1/Q2 = 1,8478 A2 = 3-1/Q2 = 1,1522
El diagrama de Bode terico para un filtro Butterworth de orden cuatro y frecuencia

de corte superior de 4800 khz es de la forma:
2
N.R, Malik. Circuitos electrnicos. Anlisis, simulacin y diseo. Prentice Hall. 1996. Pg 886

Para el orden seis que queremos lograr, el factor B(s) ser:
B(s) = (s2+0,5176s+1)*(s2+1,4142+1)*(s2+1,9318+s)
Este filtro de orden seis podemos implementarlo con tres filtros Sallen-Key de orden
dos en cadena.
Luego debemos equiparar :
1/Q1 = 0,5176 A1= 3-1/Q1
1/Q2 = 1,4142 A2 = 3-1/Q2
1/Q3 = 1,9318 A3 = 3-1/Q3
El diagrama de Bode terico para un filtro de Butterworth de orden seis y frecuencia

de corte 4200 es de la forma:
o Filtro paso alto de Sallen-Key
El filtro paso alto de Sallen-Key es igual que su correspondiente paso bajo,

cambiando resistencias por condensadores y viceversa.

Por tanto, tendr el siguiente aspecto:
Procediendo de nuevo al anlisis del circuito de manera similar a la realizada

con el filtro paso bajo, obtenemos que:
A 2 * s2
vo wo
= 2
vi
+ (RC * (3 A) )s + 1
s
wo2
Repetimos en este caso la suposicin de que R1=R2=R y C1=C2=C.
Volvemos a lograr como parmetros: w0=1/RC y 1/Q=3-A.
b. Diseo prctico
Utilizaremos para realizar el filtro limitador de ancho de banda un filtro paso

bajo de orden 4, implementado con dos filtros Sallen-Key como indica la figura.

Para realizar el diseo tomamos valores normalizados: Rn = 1 y Cn = 1F. Para

realizar el escalado de frecuencias necesitamos conocer el valor del escalado . Si
tomamos como frecuencia de corte superior 4,8KHz:
= 2*4800 = 30159
Para un escalado razonable de impedancias tomaremos como factor de escalado Ro = 1

k.
Resultar entonces:
Cn
C= = 33F
* Ro
R = Rn * Ro = 1k
Para un diseo Sallen-Key, como dedujimos anteriormente, necesitamos como

ganancias:
1/Q1 = 0,7654 A1 = 3-1/Q1 = 2,2346 (ganancia del primer filtro)
1/Q2 = 1,8478 A2 = 3-1/Q2 = 1,1522 (ganancia del segundo filtro)
Si incorporamos realimentacin al circuito, como se mostraba en la figura anterior,

tendremos:
- A1=2,2346
10 5
1
2,2346
1 = = 0,447
10 5
1 RB1 1 0,447
1 = = = 1,23
R R A1 0,447
1 + B1
R A1
Resultando:
RB1= 1,2k
RA1= 1k

- A2 = 1,1522
10 5
1
1,1522
2 = = 0,868
10 5
1 RB 2 1 0,868
2 = = = 0,152
R B1 R A2 0,868
1+
R A1
De este modo obtendremos como resistencias de realimentacin del segundo filtro de

Sallen-Key:
RB2= 150
RA2= 1k
La respuesta terica en frecuencia de este filtro puede obtenerse representando con

Maple el mdulo de la funcin de transferencia (lo que equivale al diagrama de Bode,
pero sin necesidad de emplear escala logartmica):
Las medidas experimentales vienen a confirmar estos clculos tericos, tanto en lo

referente al valor mximo de amplitud como a la frecuencia de corte superior. Para
compensar la amplificacin introducida por el filtro, jugaremos con el potencimetro
situado en el mdulo de adaptacin de seal.

Tras el filtro limitador de ancho de banda conectaremos un seguidor de tensin para

aislar impedancias de salida y entrada entre este mdulo y el siguiente, operacin que
realizaremos en varias ocasiones dentro del diseo.
Como seguidor utilizaremos el operacional LF356,

cuya ventaja principal frente a otros, pese a venir uno
en cada integrado, es que se puede regular su offset de
manera fcil. Consta de dos patillas entre las que
colocaremos un potencimetro que se regular para
eliminar el offset. La operacin es muy simple. Se
conectan las entradas del operacional a masa y se mide
con el osciloscopio la salida. Si se observa un nivel de
contnua, variaremos la resistencia del potencimetro
hasta eliminarlo totalmente.
El seguidor de tensin se logra interconectando salida y entrada inversora del

operacional, como indica la figura.
2.2. Cifrador y descifrador de audio
Desarrollo terico: Modulacin por amplitud de pulso con

seales unipolar y bipolar
Para obtener una modulacin por amplitud de pulso es necesario multiplicar la seal
moduladora por la portadora, en este caso un tren de pulsos, que bien podr ser unipolar
o bipolar.
Esquema del proceso de modulacin

Estudiemos ambos casos por separado:
1. Modulacin por amplitud de pulso unipolar.
y (t ) = x(t ). p (t )
siendo p(t ) = 1 !t!< T1
To
= 0 T1 <!t!<
2
luego :
Y ( w) = X (w) * P( w)
siendo :
Seal unipolar en dominio del tiempo
2
P( w) = 2 a (w kw
k =
k p ) wp =
To
Teniendo que:
a k coeficiente de Fourier
T1
1 2T1
a0 =
T0 dt =
T1
T0
1
T1
jkw p t sen(kw p T1 )
ak =
T0 e
T1
dt =
k
Modulacin en dominio de la frecuencia
como T0 = 4T1 en los requisitos

1
a0 = , a k = 0 para k = 2,4,6,...
2

sen(k )
ak = 2 para impares
k

2. Modulacin por amplitud de pulso bipolar.
En este caso, la seal bipolar tiene como valores:
p(t ) = 1 t < T1
T0
= 1 T1 < t <
2
entonces, de igual manera que antes:

Y ( w) = P( w) * X ( w)
siendo

2
P( w) = 2 a ( w kw
k =
k p ) wp =
To
con a k :
ao = 0
T 1
1 jkw p t
T1
jkw p t
T0/2
jkw p t 2.senkw pT1
ak = e dt T 1 e dt T 1 e dt =
Seal bipolar en dominio del T0 T 0 / 2 k
pero como T0 = 4T1 en el caso que tomaremos

2.senk
ak = 2
k
por lo tanto, para valores de k pares los coeficientes de Fourier tienen valor 0:
[a k ] = 0, 1 ,0, 1 1
,0, ,0,...
3 5
Diseo prctico
En principio, el cifrador y el descifrador de audio son exactamente iguales en emisor

y receptor. La funcin del cifrador ser modular la seal de audio para que sea
transportada. El proceso consistir en que la seal de entrada, una vez haya pasado por
el adaptador de entrada, se multiplicar por la seal portadora y, una vez realizado esto,
la filtraremos para quedarnos con el espectro invertido.
El descifrador de audio se encontrar en el receptor y ser exactamente igual que el

cifrador. Invertir el proceso de modulacin de ste.
La portadora ser una seal cuadrada bipolar con un ciclo de trabajo del 50% y
amplitud entre +1 y 1V. Como frecuencia de portadora escogimos un valor de 6,4 Hz.

Para generarla empleamos un reloj formado por un 555 que dar una onda cuadrada
bipolar con el doble de frecuencia, y un JK que lograr dividir la frecuencia entre dos
para conseguir un duty cicle del 50%, como ya se explic en su momento.
1) Modulador:
El modulador estar compuesto de varias partes: un inversor, un multiplexor

analgico, un filtro de salida del mdulo y un limitador de tensin.
Para realizar la multiplicacin de la seal con la portadora, lo que haremos ser

utilizar el multiplexor analgico, un 74HC4051.
El proceso ser muy simple. Como multiplicar la seal por la portadora cuadrada es
trocear la seal de acuerdo con el periodo y la amplitud de la portadora (ciclos positivos
darn lugar a la seal original; negativos darn lugar a la seal invertida),
introduciremos, en una entrada del multiplexor, la seal original y, en la otra, la
invertida. El reloj ser la seal que elegir en unos periodos la seal original o la
invertida, obtenindose a la salida una de las dos, en funcin con el valor de la
portadora.
El circuito inversor que tratar la seal estar formado por un operacional LF356,
cuyas propiedades de eliminar offsets ya hemos comentado al hablar de los seguidores
de tensin . Es muy importante que a la entrada del multiplexor analgico controlemos
los offsets para evitar un tono a la salida a la frecuencia de la seal portadora.

Para realizar el inversor, tomaremos como

modelo el de la figura. R12 es la Rbias que tiene como
funcin eliminar la Ibias que circula de manera no
deseada por las entradas del operacional, como
comentamos en la caracterizacin de los
operacionales, y como se describe en el apartado
2.2.1 del manual de Aspectos prcticos de diseo y
medida en laboratorios de electrnica. Resultar
Rbias = R11|| R13 = 5k.
El filtro de salida del mdulo lo diseamos de nuevo de orden 4. Para realizar el

diseo tomamos valores normalizados: Rn = 1 y Cn = 1F. Para realizar el escalado de
frecuencias necesitamos conocer el valor del escalado . Si tomamos como frecuencia
de corte superior 7,2KHz:
= 2*7200 45239
Para un escalado razonable de impedancias tomaremos como factor de escalado Ro = 1

k.
Resultar entonces:
Cn
C= = 22F
* Ro
R = Rn * Ro = 1k

Para un diseo Sallen-Key, como dedujimos anteriormente, necesitamos como

ganancias:
1/Q1 = 0,7654 A1 = 3-1/Q1 = 2,2346 (ganancia del primer filtro)
1/Q2 = 1,8478 A2 = 3-1/Q2 = 1,1522 (ganancia del segundo filtro)
Si incorporamos realimentacin al circuito, como se mostraba en la figura anterior,

tendremos:
- A1=2,2346
10 5
1
2,2346
1 = = 0,447
10 5
1 RB1 1 0,447
1 = = = 1,23
R B1 R A1 0,447
1+
R A1
Resultando:
RB1= 1,2k
RA1= 1k
- A2 = 1,1522
10 5
1
1,1522
2 = = 0,868
10 5
1 RB 2 1 0,868
2 = = = 0,152
R R A2 0,868
1 + B1
R A1
De este modo obtendremos como resistencias de realimentacin del segundo filtro de

Sallen-Key:
RB2= 150
RA2= 1k

La respuesta en frecuencia terica del filtro que acabamos de disear es de la forma:
Y, una vez ms, observamos que las medidas experimentales coinciden con la
representacin terica obtenida con Maple, tanto en lo que respecta a la frecuencia de
corte como al valor de la amplificacin.
Tras el filtro de salida del mdulo colocaremos un adaptador de

tensin para contrarrestar la ganancia 2 que hemos obtenido a la
salida del filtro. Para ello, utilizaremos un divisor de tensin
formado por una resistencia R1 de valor 80k Y un potencimetro
de 100k que regularemos para obtener la salida deseada.
2) Demodulador
El demodulador consta de las mismas partes que el modulador: un circuito inversor

igual al que hemos estudiado, un multiplexor semejante al comentado ms arriba, un
filtro de salida que en este caso hemos diseado de orden seis en lugar de orden cuatro,
para disminuir el ruido que pudiera llegar hasta aqu, y el adaptador de tensin.
Debido a que previamente hemos descrito la mayor parte de los componentes, nos
centraremos en el filtro paso bajo de orden seis. Como frecuencia de corte superior
establecimos 4,12 KHz

Ya que comentamos el desarrollo terico previo no entraremos en demasiados

detalles. El conjunto estar formado por tres filtros concatenados que deben cumplir los
siguientes valores de ganancias:
1/Q1 = 0,5176 A1= 3-1/Q1= 2,28
1/Q2 = 1,4142 A2 = 3-1/Q2 = 1,5858
1/Q3 = 1,9318 A3 = 3-1/Q3 = 1,0682
Con lo que obtendremos, con el mismo desarrollo que en los filtros anteriores:
R = 8,2 k C = 4,7 F
RA1 = 8,2k RB1 =12k
RA2 = 8,2k RB1 =4,7k
RA1 = 8,2k RB1 =520
Y la respuesta en frecuencia terica del nuevo filtro se obtiene, una vez ms

representando con Maple el valor absoluto de la funcin de transferencia:

Una vez ms, observamos que los valores experimentales concuerdan con los tericos,
lo que nos obligar a introducir un atenuador resistivo para compensar la elevada
ganancia introducida por el filtro (superior a 4).
Este atenuador estar formado por una resistencia

de valor 82k y un potencimetro de 100k para
lograr contrarrestar el incremento de ganancia del
filtro.
2.3. Selector de seal de cifrado
Aparece tanto en emisor como en receptor. Se

encarga de seleccionar la seal que obtendremos a la
salida dependiendo de lo que escojamos en la unidad de
entrada del emisor y lo que aparezca en el selector del
receptor.
De nuevo utilizaremos un multiplexor analgico

semejante al utilizado en el apartado anterior.

o En el emisor las entradas al multiplexor sern la seal cifrada y la original.

Segn que el bit de cifrado est activado, escoger una u otra.
o En el receptor mediante el bit de

cifrado y el de canal, escogeremos
entre la seal cifrada, la que llega del
canal, y masa (permite la
implementacin de canal cerrado).
Tras ambos selectores de cifrado colocamos un seguidor de tensin como el

comentado al hablar del filtro limitador de ancho de banda. Su funcin, de nuevo, ser
aislar la impedancia de salida del selector frente a la siguiente etapa.
2.4. Etapa de salida de potencia (en receptor)
La etapa de salida es la encargada de atacar los auriculares. Para ello en las

especificaciones del fabricante aparece un montaje con un LM386 como el de la
figura.

ESQUEMAS FIN
ESQUEMAS FINALES
+5V
R1
R2
8 7 6 5
NE555N C1 C2
1 2 3 4
Reloj f
Reloj 2f J Q
CLK
K
GENERADOR RELOJ




CONCLUSIONES
Una vez concluido el trabajo podemos asegurar que estamos bastante satisfechos con los
resultados. A pesar de que hemos dedicados muchas horas al diseo y construccin, y
sobre todo al paso de las placas de insercin al sistema de wire-wrapping, el resultado
ha estado a la altura de nuestras expectativas.
No nos vamos a engaar: el resultado no es perfecto, hay ciertos aspectos que

no hemos logrado solucionar completamente. Por ejemplo, el sistema digital presenta
ciertos problemas con el bit de cifrado en el receptor. La mayor parte de las veces no
surge ningn error, pero de manera aleatoria, y donde normalmente funciona bien, cada
cierto numero de ocasiones, al cambiar el estado del canal, se enciende el bit de cifrado
sin que se haya activado en el emisor. Suele suceder una de cada veinte o treinta veces
que se cambia el estado del canal. No obstante hemos comprobado en numerosas
ocasiones que cuando sucede este problema no es por una falsa deteccin en el
autmata. Si hubiera un mal diseo el error se producira siempre, o al menos siempre
que transmitisemos la misma palabra en las mismas condiciones, pero en este caso no
hay un patrn comn para confirmarlo, por lo que deducimos que no se debe a esto.
Tras consultarlo con el profesor de nuestro turno, nos asegur que el problema
no era demasiado grave y que las causas podan ir ms all de nuestra capacidad
resolutiva. En realidad, las opciones que barajamos con un mayor grado de
probabilidad para explicar estos fallos aleatorios son:
- Las posible existencia de algn mal contacto o de algn punto en el que, al pulsar
sobre la tecla de transmisin, la propia presin que se ejerce sobre la placa provoque
algn tipo de cortocircuito entre cables pelados muy prximos.
- La presencia de ruido que, a pesar de haber filtrado todos los integrados de la parte
digital, podra ocasionar errores aleatorios de ese tipo.
- La posible existencia de problemas relacionados con el skew o con pequeos

retardos en las lneas de transmisin que son prcticamente imposibles de subsanar
con nuestros medios.
Por otro lado, consideramos que la calidad del audio es bastante buena, aunque
no hemos logrado eliminar un pequeo pitido de fondo que en realidad permite escuchar
perfectamente el audio. Acotamos la zona de introduccin del mismo a uno de los

potencimetros que regula la amplitud de la seal cifrada. Si desconectbamos este, el
desapareca, pero aumentaba considerablemente el volumen de la seal
cifrada/descifrada respecto a la transmitida sin cifrar. Es por ello que preferimos
mantener un compromiso entre ambas cuestiones intentando equiparar volmenes de
todas las seales y a la vez disminuyendo el pitido de fondo, aunque sin eliminarlo del
todo.
En cualquier caso, lo cierto es que estas pequeos detalles no sirven sino para
confirmarnos la elevada complejidad de todo diseo electrnico y los muchos factores
que en l intervienen condicionando pequeos aspectos de su funcionamiento.
Una vez ms, reiteramos que, desde nuestro punto de vista, el resultado final ha sido
altamente positivo y que, a nivel personal, lo cierto es que este laboratorio nos ha
parecido ciertamente estimulante y nos a ayudado a ver por primera vez desde una
nueva perspectiva la del diseador todos esos pequeos aparatos electrnicos que
hoy por hoy forman parte de nuestra realidad cotidiana.

BIBLIOGRAFA
1) Circuitos electrnicos. Anlisis, Simulacin y Diseo. N.R. Malik. Prentice

Hall. 1998.
2) Signals and Systems. Oppenheim, Willsky . Prentice-Hall 1997
3) Enunciado de la prctica del Laboratorio de Electrnica de Circuitos del curso

2001-2002, Sistema de difusin selectiva de mensajes con cifrado de audio y
control digital. Departamento de Ingeniera Electrnica. ETSI
Telecomunicacin. Universidad Politcnica de Madrid
4) Aspectos prcticos de diseo y medida en laboratorios de electrnica.

Departamento de Ingeniera Electrnica. ETSI Telecomunicacin. Universidad
Politcnica de Madrid

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Sistema de difusin selectiva con cifrado LCEL

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Arquitectura del sistema emisor:

La arquitectura del emisor se muestra en la figura que sigue:

Describiremos cada parte, que detallaremos a lo largo de esta memoria.

- Para observar la seleccin realizada, tendremos la unidad de visualizacin, que

- Para transmitir la secuencia de bits con esta informacin, un transmisor digital

- La seal de audio la introduciremos en el sistema analgico, que comienza en un

- Un cifrador de audio tomar la seal original y la invertir en frecuencia, para

Memoria final Pgina 3 de 60

Arquitectura del sistema receptor:

La arquitectura del receptor se basa en los mdulos que aparecen en la figura:

Describindolo de manera concisa:

- A travs de la lnea de datos, la secuencia de bits llega al receptor digital,

- Mediante el selector de dispositivo escogemos el cdigo del receptor, que

- El descifrador de audio llevar a cabo la demodulacin de la seal.

- Un nuevo mdulo, esta vez el selector de cifrado de la seal, deber decidir

Memoria final Pgina 4 de 60

Opcionalmente se nos propusieron algunas mejoras que al ser implementadas

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EXPERIMENTOS PREVIOS: CARACTERIZACIN

CARACTERIZACIN DIGITAL: FAMILIA LGICA 74HCXXXX.

Para realizar la caracterizacin de la familia lgica 74HCXXXX escogeremos el

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Memoria final Pgina 6 de 60

CARACTERIZACIN ANALGICA: AMPLIFICADOR OPERACIONAL

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En la hoja de caractersticas del amplificador operacional elegido aparece con una

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De nuevo trabajaremos con el amplificador operacional LM324. Nos dan un

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Para calcular R3 debemos observar el circuito en contnua. Los condensadores

Observamos que en la hoja de caractersticas de nuestro amplificador aparece

Para que se cumpla Vo = G*(V+ - V-) = 0 V+ = V-, por lo tanto, como:

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Para frecuencias medias nuestro circuito tiene el siguiente aspecto:

Su realimentacin es tensin-serie (siendo tensin la seal de muestreo y serie la

Con ello calculamos los siguientes parmetros:

Memoria final Pgina 9 de 60

Siendo el circuito resultante:

Rin es de valor muy alto, por lo que lo aproximaremos a un circuito abierto. Ro

Resolviendo el circuito que resulta, obtendremos:

Luego resultar una frecuencia de corte superior:

b) frecuencia de corte inferior