Flip Flop

Los flip-flops son circuitos capaces de permanecer en uno de dos estados estables. Su
funcionamiento es similar al de un relevador de enganche.

Un pulso de entrada selecciona uno de los estados del flip-flop, el cual puede
permanecer por tiempo indefinido.

El siguiente pulso de entrada lleva al flip-flop al estado opuesto, que tambin es

estable.
Los dos estados opuestos se consideran estables porque es necesario aplicar un
pulso de entrada para cambiar el nivel de la salida.

Por consiguiente, un flip-flop es un dispositivo biestable, similar en su operacin a un

circuito multivibrador biestable. La abreviatura para el flip-flop es FF.

Los flip-flops son importantes en circuitos lgicos porque presentan caractersticas de

memoria.

Para cada pulso de entrada el circuito mantiene las condiciones de salida hasta la
llegada del siguiente pulso de entrada. Debe notarse que las compuertas lgicas no
tienen esta capacidad de memoria.

Flip-Flop maestro-esclavo

Un flip flop maestro-esclavo se construye con dos flip flops, uno sirve de maestro y
otro de esclavo. Durante la subida del pulso de reloj se habilita el maestro y se
deshabilita el esclavo. La informacin de entrada es transmitida hacia el flip flop
maestro. Cuando el pulso baja nuevamente a cero se deshabilita el maestro lo cual
evita que lo afecten las entradas externas y se habilita el esclavo. Entonces el esclavo
pasa al el mismo estado del maestro. El comportamiento del flip-flop maestro-esclavo
que acaba de describirse hace que los cambios de estado coincidan con la transicin
del flanco negativo del pulso.

FLIP-FLOP JK MAESTRO-ESCLAVO

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Flip-Flop disparado por flanco

Otro tipo de flip flop que sincroniza el cambio de estado durante la transicin del pulso
de reloj es el flip flop disparado por flanco. Cuando la entrada de reloj excede un nivel
de umbral especifico ( threshold level), las entradas son aseguradas y el flip flop no se
ve afectado por cambios adicionales en las entradas hasta tanto el pulso de reloj no
llegue a cero y se presente otro pulso.

FLIP-FLOP D DISPARADO POR FLANCO POSITIVO

Algunos flip flops cambian de estado en la subida del pulso de reloj, y otros en el
flanco de bajada. Los primeros se denominaran Flip flop disparados por flanco positivo
y los segundos Flip flops disparados por flanco negativo. La distincin entre unos y
otros se indicar con la presencia o ausencia de una negacin en la entrada de reloj
como se muestra en la figura.

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Parmetro de los Flip-Flops

Adems de los parmetros caractersticos de la familia lgica a que pertenecen, como

son niveles lgicos, fan-out., tc. Cabe destacar una serie de parmetros, ms o
menos normalizados, relativos a la temporizacin de las diferentes seales que
intervienen en la conmutacin de los flip-flops. De ellos cabe destacar los siguientes:

1. Tiempo de establecimiento (SET UP TIME). Es el tiempo anterior al flanco activo de

toma de datos durante el cual las entradas no deben cambiar.
2. Tiempo de mantenimiento (HOLD TIME). Es el tiempo posterior al flanco activo de
toma de datos durante el cual las entradas no deben cambiar.
3. Frecuencia mxima de reloj. Es la frecuencia mxima admisible de la seal de reloj
que garantiza el fabricante.
4. Duracin del tiempo alto de reloj. Es el tiempo mnimo que debe durar la parte alta
del impulso de reloj.
5. Duracin del tiempo bajo de reloj. Es el tiempo mnimo que debe durar la parte baja
del impulso de reloj.
6. Tiempo bajo de PRESET Y CLEAR. Es el tiempo mnimo que debe activarse las
entradas asncronas para garantizar su funcionamiento.
7. Tiempo de retardo o propagacin. Es el tiempo que transcurre desde el flanco activo
del reloj que produce la conmutacin y el momento en que sta tiene lugar.

Flip-Flop disparado por flanco negativo

Para el caso de los flip flops disparados por flanco positivo la diferencia es que el
cambio de estado ocurre en la subida del pulso de reloj.

La diferencia bsica entre flip flops disparados por flanco y los disparados por nivel, es
que en los disparados por flanco los cambios se efectan en el frente de bajada o en
el de subida del pulso de reloj, y aunque las entradas cambien de valor durante la
duracin del pulso, no se efectan cambios hasta el siguiente pulso de reloj.

En los flip flops disparados por nivel en cambio el flip flop responde a los cambios de
las entradas mientras el pulso de reloj est en 1.

En cuanto a la representacin los flip flops disparados por nivel no poseen el smbolo
> en la entrada de reloj.

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Flip Flop tipo J K: flip flop universal

El flip flop JK puede considerarse como el flip flop universal puesto que puede
configurarse para obtener los dems flip-flops. En el cuadro a continuacin se muestra
el equivalente de cada uno de lo tipos de flip flop en funcin del J K.

Los sistemas digitales pueden operar en forma asncrona o sncrona. En los sistemas
asncronos, las salidas de los circuitos lgicos pueden cambiar de estado en cualquier
momento en que una o mas de las entradas cambie. En los sistemas sncronos los
tiempos exactos en que alguna salida puede cambiar de estado se determinan por
medio de una seal denominada reloj o clock. Esta seal de reloj consiste en una serie
de pulsos rectangulares o cuadrados como se muestra en la figura.

Denominaremos periodo al tiempo entre transiciones sucesivas en la misma direccin,

esto es entre dos flancos de subida o entre dos flancos de bajada. La transicin de
estado en los circuitos secunciales sncronos se efectan en el momento en el que el
reloj hace una transicin entre 0 y 1 (flanco de subida) o entre 1 y 0 (flanco de bajada).
Entre pulsos sucesivos de reloj no se efectan cambios.

El inverso del periodo es lo que denominamos la frecuencia del reloj.

El ancho del pulso de reloj es el tiempo durante el cual la seal de reloj est en 1.
En el anlisis anterior sobre el latch SC podemos ver que es un circuito asncrono, ya
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que el estado cambia en cualquier momento que cambiemos las entradas y no
sincronizado con un pulso de reloj.

Hay dos maneras de arreglar esto. Una es la de que el estado cambie una vez que
termine el ciclo de reloj, y otra es la que el cambio ocurra en los flancos de bajada o de
subida del pulso de reloj. Mas adelante se explicar como hacerlo.

En general se llama latch al circuito que sea asncrono y transparente, y Flip-Flop a los
que sean sncronos y no transparentes.

1. Asncrono: las salidas cambian independientemente del reloj .

2. Transparente: las salidas cambian inmediatamente en respuesta a un cambio en las
entradas.
3. Sncrono: las salidas cambian en los flancos de subida o bajada del pulso de reloj.
4. No transparente: durante la duracin del pulso de reloj, los cambios en las entradas
no se reflejan en las salidas.
Como vimos anteriormente el FF SC presenta un problema con el estado 11. Existen
otras configuraciones que eliminan este estado prohibido.
Flip Flop tipo J K
Un flip flop JK es un refinamiento del flip flop SC, en el que se elimina el estado
indeterminado. Para J=K=1 el estado futuro ser igual al estado presente negado.

Flip Flop tipo D

El flip-flop tipo D mostrado en la figura es una modificacin del FF SC. La entrada D va

directamente hacia la entrada S y el complemento de D hacia la entrada C. De esta
forma tenemos que el estado futuro ser igual al valor de la entrada D.

Flip Flop tipo T

Un flip flop tipo T se obtiene uniendo las dos entradas de un flip flop tipo JK. Si T=0 se
mantendr el estado, si T=1 el estado futuro ser igual al complemento del estado
presente.

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Para todos los flip-flops anteriores la tabla caracterstica describe el comportamiento
del flip-flop mientras el reloj est en 1. Durante el periodo en el que el reloj est en 0,
no hay cambios en las salidas. Se denominan flip flop disparados por nivel.

No es objetivo de este curso el anlisis detallado del comportamiento interno de los flip
flops. Solo se muestra la circuiteria interna como referencia. En lo futuro indicaremos
los flip flops con su diagrama simplificado.

Entradas asncronas

Los Flip-flops contenidos en los circuitos integrados a menudo proveen unas entradas
adicionales para fijar en el estado 1 o en el 0 al FF en cualquier momento de forma
asncrona, sin importar las condiciones presentes en las otras entradas. Esta entradas
son normalmente llamadas SET o PRESET (para fijar en 1) o CLEAR (para fijar en 0).

Son tiles para colocar los flip-flops en un estado inicial, antes de comenzar con su
funcionamiento de forma sncrona, sin la necesidad de utilizar un pulso de reloj. Por
ejemplo, despus de encender un sistema digital, el estado inicial de los flip-flop es
indeterminado. Activando la entrada de clear, se inicializan en cero, y luego se
comienza con el funcionamiento normal.

La figura muestra un flip-flop con las entradas adicionales mencionadas. Para efecto
de este curso y para simplificar los diagramas, a menudo se obviar la inclusin de
estas entradas adicionales, si no son necesarias.

Estas entradas pueden actuar con un nivel ALTO ( 1 ) o con un nivel BAJO(0) .
En las tablas de especificaciones de los circuitos integrados se incluyen tablas que

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indican en cada caso la forma de funcionamiento. En el caso que se muestra, al
aplicar un 0 en la entrada de clear el flip-flop se fijar en 0.

Elementos biestables: Flip-flops R-S, M-S, J-K, T y D, sncronos y asncronos

Biestables.

Los biestables son el primer eslabn de componentes para la memorizacin de datos.

A partir del elemento ms simple.

Los circuitos con re alimentacin no son combinacionales. Constituyen un nuevo tipo,

los

llamados secuenciales.

La caracterstica principal de un circuito secuencial es que su salida no slo depende

de

su entrada, sino de sus entradas anteriores, que quedan recogidas en lo que

llamaremos estado.

Supongamos el siguiente circuito elemental con realimentacin.

Tipos de biestables y su utilizacin:

RS JK T D

ASINCRONO uso comun interes

teorico

POR EL NIVEL interes interes uso comun

teorico teorico

POR FLANCO interes uso comun uso comun interes

teorico teorico

MAESTRO uso comun uso comun uso comun interes

ESCLAVO teorico

Flips-Flops

Un biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador capaz

de permanecer en un estado determinado o en el contrario durante un tiempo
indefinido. Esta caracterstica es ampliamente utilizada en electrnica digital para
memorizar informacin. El paso de un estado a otro se realiza variando sus entradas.
Dependiendo del tipo de dichas entradas los biestables se dividen en:

Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS.

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Sncronos: adems de las entradas de control posee una entrada de sincronismo o de
reloj. Si las entradas de control dependen de la de sincronismo se denominan
sncronas y en caso contrario asncronas. Por lo general, las entradas de control
asncronas prevalecen sobre las sncronas.

Aplicaciones

Un biestable puede usarse para almacenar un bit. La informacin contenida en

muchos biestables puede representar el estado de un secuenciador, el valor de un
contador, un carcter ASCII en la memoria de un ordenador, o cualquier otra clase de
informacin.

Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los

biestables almacenan el estado previo de la mquina que se usa para calcular el
siguiente.

El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el
biestable cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1.
La salida de un biestable puede conectarse a la entrada de reloj de la siguiente y as
sucesivamente. La salida final del conjunto considerado como una cadena de salidas
de todos los biestables es el conteo en cdigo binario del nmero de ciclos en la
primera entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de biestables
usados.

Una cadena de biestables T como la descrita anteriormente tambin sirve para la

divisin de la frecuencia de entrada entre 2n, donde n es el nmero de biestables entre
la entrada y la ltima salida.

Biestable RS

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas

principales permiten al ser activadas:

R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

S: el grabado (set en ingls), puesta a 1 nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que

posea tras la ltima operacin de borrado o grabado. En ningn caso deberan
activarse ambas entradas a la vez, ya que esto provoca que las salidas directa (Q) y
negada (Q') queden con el mismo valor: a bajo, si el flip-flop est construido con
puertas NOR, o a alto, si est construido con puertas NAND. El problema de que
ambas salidas queden al mismo estado est en que al desactivar ambas entradas no
se podr determinar el estado en el que quedara la salida. Por eso, en las tablas de
verdad, la activacin de ambas entradas se contempla como caso no deseado (N. D.).

Biestable RS (Set Reset) asncrono

Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas

NAND o NOR, segn se muestra en la siguiente figura:

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 Tabla de verdad biestable RS

R S Q (NOR) Q' (NAND)

0 0 q N. D.

0 1 1 0

1 0 0 1

1 1 N. D. q

N. D.= Estado no deseado q= Estado de memoria

Biestable RS (Set Reset) sncrono

Circuito Biestable RS sncrono a) y esquema normalizado b).

Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la

de permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un
ejemplo de un biestable sncrono a partir de una asncrona, junto con su esquema
normalizado:

Su tabla de verdad es la siguiente:

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Tabla de verdad biestable RS

C R S Q (NOR)

0 X X q

1 0 0 q

1 0 1 1

1 1 0 0

1 1 1 N. D.

X=no importa

Biestable D (Data o Delay)

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de
subida.

El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o
0). Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El
funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto,
idntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj.
Recuerde que Q sigue a D en cada flanco del impulso de reloj.

Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo),

cuya salida adquiere el valor de la entrada D cuando se activa la entrada de
sincronismo, C. En funcin del modo de activacin de dicha entrada de sincronismo,
existen dos tipos:

Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls).

Activo por flanco (de subida o de bajada).

La ecuacin caracterstica del biestable D que describe su comportamiento es:

Qsiguiente=D

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Y su tabla de verdad:

D Q Qsiguiente

0 X 0

1 X 1

X=no importa

Esta bscula puede verse como una primitiva lnea de retardo o una retencin de
orden cero (zero order hold en ingls), ya que los datos que se introducen, se obtienen
en la salida un ciclo de reloj despus. Esta caracterstica es aprovechada para
sintetizar funciones de procesamiento digital de seales (DSP en ingls) mediante la
transformada Z.

Ejemplo: 74LS74

Biestable T (Toggle)

Smbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T

cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de
reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo,
el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de
un biestable JK, unin que se corresponde a la entrada T.

La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad:

T Q Qsiguiente

0 0 0

0 1 1

1 0 1

1 1 0

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Biestable JK

Es verstil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es idntico

al del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La
diferencia est en que el flip-flop J-K no tiene condiciones no validas como ocurre en el
S-R.

Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y

bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser
activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.

K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que

posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en
el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al
que tena.

La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

J K Q Qsiguiente

0 0 0 0

0 0 1 1

0 1 X 0

1 0 X 1

1 1 0 1

1 1 1 0

X=no importa

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