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DISPOSITIVOS DIGITALES PORGRAMABLES

Desarrollar proyectos de automatizacin y control, a travs del diseo, la administracioin y la


aplicacin de nuevas tecnologas para satisfacer las necesidades del sector productivo

Cuatrimestre cuarto
Horas practicas 54
Horas totales 90
Horas totales por semana 6
Horas teoricas 36

OBJETIVO DE LA ASIGNATURA

El alumno adquirir los conocimientos de dispositivos digitales programables necesarios para


disear, desarrollar y conservar sistemas automatizados y de control e n los procesos productivos

UNIDAD 1

Unidad 1 Entonrno de programacin de dispositivos


lgicos programables
Horas practicas
Horas totales

Interfaces y dispositivos de programacin

Lenguaje lgico estndar

Lenguaje VHDL

Unidad 2 Sistemas embebidos

Logica combinacional y secuencial en VHDL

Mquina de estados en VHDL

Unidad de registros, memorias, y ALU en VHDL.

bloques funcionales en un PLD

Unidad 4: CONTROL DE PROCESOS CON PLD


Dispositivos lgicos programables (PLD) vs y microcontrolador

Estructura fsica y elctrica en un sistema de control con PLD

Aplicaciones del control con PLD

Lenguaje C para DSP

Introduccin a las arquitecturas DSP

Programacin para DSP

Estructura de programacin y funciones.

UNIDAD 5 Aplicaciones de los DSP en la industria.

Mdulos embebidos DSP

Aplicaciones para el control de potencia utilizando el DSP

PAL (PROGRMMABLE ARRAY LOGIC )

Simplest implementation of programable logic

Logic gates and registers fixed

Programmable sum of products array and output control

ENTITY

Used to define external view of a model (i.e symbol)

<entity_names> is

Generic declaretions

END ENTITY <entity_name> ; (1076-1993 version)


Analogy symbol
Can by any alpha/numerical name
Port declaration
Used to describe the inputs and outputs

Ejemplo
ENTITY <entity_name> IS
Generic declaration
PORT (
SIGNAL clk, clr: IN BIT;

--NOTE: SIGNAL is assumed and is not required

Q: OUT BIT

);

MORE EXAMPLES

GENERIC (

CONSTANT tplh,tphl : time := 5ns;

--NOTE constant is assumed and is not required tphz, tplz :TIME := 3ns;

default_ value : INTEGER := 1 ;

cnt_dir : STRING := uup

);

ARCHITECTURE

Used to define the function of the model (i.e schematic)

CONFIGURATION

Used to associate an architecture with an entity.

PACKAGE

Collection of information that can be referenced by VHDL models (I . e library )

Consist of two parts: package declaration and package body.

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