Los circuitos de muestreo y retencin (S / H) son ampliamente utilizados en aplicacin del sistema

de adquisicin de datos analgicos, la parte frontal estos sistemas, junto con circuitos de
acondicionamiento de seal. Por esta razn puede influir en la precisin de ajuste en el que el
sistema opera. En este sentido, debido a existencia de muchas fuentes de error en los circuitos de
esta naturaleza, el diseo de un S / H se convierte en uno de la tarea an ms difcil del diseador
de circuitos analgicos.

Circuitos de muestreo y retencion

Las siguientes son las configuraciones del circuito S / H utilizan comnmente en De acuerdo con el
aumento de su complejidad, que resulta de la bsqueda de la mejor rendimiento.

La implementacin ms simple de una S / H es un circuito de tipo seguidor fuente. Si bien es

rpido, tiene desventajas cuando se utiliza en circuitos de alta precisin como el conmutador MOS
tiene el tiempo de apertura influenciada por la tensin de entrada debido a la variacin en el
voltaje mnimo para la conduccin (V).

Adems, la linealidad del circuito seguidor de fuente no permite alcanzar precisiones por encima
de 7 bits de muestreo casi siempre opera con un terminal a tierra, independientemente de tensin
de entrada, haciendo que el tiempo sea el mismo para toda la gama tensin de entrada. Sin
embargo, debido a la caracterstica de paso bajo, es difcil obtener una alto valor para el tiempo de
establecimiento. Este circuito se puede mejorar Cuando se utiliza un condensador de
compensacin en paralelo con RI y un interruptor CMOS con DUMMY. De este modo, se puede
llegar a tasas de 50 MHz y 8 Bit.

Circuito de muestreo y retencin con integrador.

El circuito de la Fig. 1.3 al estar en modo de muestreo, los transistores M1 y M2 estn impulsando.
La clave M2 conecta la entrada y la salida del amplificador A1, ambos los condensadores C1 y C2
estn conectados. Con el cierre de la toma de muestras cambiar M1, el voltaje de entrada se
realiza un muestreo de los condensadores C1 y C2 en el punto X. Este circuito puede lograr un
tiempo de muestreo baja (5 ns), aunque con una precisin de 8 bits.

Fig 1.3

Rango de tensiones de entrada

Dado que el conmutador del circuito S/H es, simplemente, uno o varios transistores, se imponen
ciertas restricciones en el rango de valores de la seal de entrada y salida. En primer lugar,
supongamos que el conmutador es un transistor NMOS cuya tensin de puerta est conectada a
un reloj cuyo estado ALTO es VDD y su estado BAJO VSS . Por ejemplo, en el caso de una lgica
compatible TTL, VDD = 5V y Vss = OV. Cuando el reloj est ALTO, el transistor debe ir a zona lineal
independientemente de la tensin de entrada y a zona de corte si el reloj es BAJO.

Circuito S/H con realimentacin directa hacia la entrada del circuito S/H. es la seal de reloj.

Circuitos S/H mejorados con reduccin de offset

En el apartado anterior, se vio que el mayor problema del circuito S/H con reduccin de offset era
el paso a saturacin del amplificador operacional situado en la entrada. Un mtodo sencillo para
evitar este problema consiste en el uso de dos conmutadores adicionales y la seal de reloj
complementada ( Fig. 9). En este circuito, cuando el reloj est ALTO, se entra en el periodo de
seguimiento de la seal y Sl y 53 se cierran en tanto que S2 se abre. De este modo, el primer
operacional se realimenta directamente desde la salida eliminndose la tensin de offset de
entrada del amplificador B. Sin embargo, cuando el reloj pasa a BAJO, comienza el periodo de
retencin y ambos amplificadores se realimentan por separado como seguidores de tensin,
garantizando el buen comportamiento en frecuencia del sistema.

Circuito S/H con eliminacin de offset y mejor comportamiento en frecuencia. Sl y S3 estn

controlados por el reloj y S2 por el complementado.

Circuito S/H con eliminacin de efecto pedestal

sta es otra configuracin parecida a la anterior pero que cuenta con una caracterstica especial
(Fig. 10). El condensador se encuentra entre el terminal negativo y la salida de modo que la
diferencia de tensin en el condensador es VOUT Este signo negativo implica que, para conseguir
estabilizar el sistema con realimentacin negativa, se intercambian los roles habituales de las
entradas inversoras y no inversoras del amplificador A.

A qu se debe la curiosa realimentacin a travs del terminal positivo? Imaginemos que se

aparece una pequea excitacin, p. e. ruido, en VB durante el periodo de seguimiento. Aceptemos
que esta tensin crece. En consecuencia, al estar conectado VB al terminal inversor, VOUT
disminuye. Como VOUT es la entrada no inversora del amplificador A, el incremento inicial de VB
causa un descenso en la salida de A, que no es sino VB, estabilizando el sistema.

Circuito S/H con eliminacin de pedestal

Circuito S/H con paso por tierra en periodo de seguimiento

Este circuito cuenta con las siguientes propiedades. Cuando el reloj est ALTO, los conmutadores
51 y 53 se cierran en tanto que 52 se abre. En estas circunstancias, ocurren dos cosas:

a) Los nudos B y OUT se cortocircuitan y, como Bes una tierra virtual, VOUT =O durante el intervalo
de seguimiento.

b) El condensador CH se carga con una diferencia de tensin VIN.

Sin embargo, cuando el reloj pasa a BAJO, S1 y S3 se abren y 52 se cierra. En estas circunstancias, la
tensin de salida VOUT es la del condensador que se haba cargado con una tensin ViN durante el
periodo de seguimiento.

Circuito S/H con paso a tierra en periodo de seguimiento.