DISEO DE SISTEMAS DIGITALES

DEBER 2
Profesor: Mg. Sara Ros Trmino: II
Paralelo: 2 Ao: 2017
1) Se da el siguiente diagrama de bloques de un Circuito Digital Convertidor, el cual recibe una
entrada (N)2 en binario de 4 bits. Tiene adems una entrada habilitadora EN.L, la seal del
Reloj CLK.H y la seal de borrado CLEAR.L La salida final del circuito XS3 es de 8 bits y
corresponde al nmero (N)2 convertido a XS3.

4 Circuito 8
(N)2 Digital
Convertidor
XS3
EN.L

CLK.H CLEAR.L
Figura 1

Considere segn la figura mostrada a continuacin, que el circuito digital Convertidor est
constituido por los siguientes integrados y conexiones: Se tiene un comparador y un sumador,
adems un registro de 4 bits bsico con clear y dos bloques conformados por 4 muxs de 2 a 1
c/u. Para las conexiones avance de arriba hacia abajo y de izquierda a derecha. Para el MSB
o LSB considere el siguiente ejemplo A(A3,A2,A1,A0) en donde A3=MSB y A0=LSB.
(N)2 1001
4 4

A B

Comparador

A>B

N>9
D Q (N)2
4 S
0011 Io 4
CLK 4 Y 4
MUX T
4 21
RESET
1001
I1 A B
EN
EN.L Co Sumador
Cout
Sum
4 S
0011 Io R 4
4
MUX D Q
CLK.H
21 D
0100 I1 Registro 4 bits
EN CLK Q
EN.L CLEAR.L
RESET
XS3decenas 4 XS3unidades Figura 2
D Q
Presente el cdigo VHDL y la simulacin del bloque 4Mux 2-1 y del registro.
CLK
CLK
RESET RESET
2) Se da el siguiente diagrama de bloques de un Circuito Digital , el cual recibe 4 entradas T, U,
V y W en BCD de 4 bits cada una. Tiene adems dos entradas selectoras S1.H y S0.H, la seal
del Reloj Clock.H y la seal de borrado Clear.L. La salida final del circuito N se presentar a
travs de un Display.

(T)BCD
4
7
(U)BCD Circuito
4
Digital
(V)BCD N
4
(W)BCD
4
S1.H S0.H Clock.H Clear.L
Figura 3

Tome en cuenta que el circuito digital est constituido por los siguientes integrados y
conexiones. Asuma que el Decodificador para Display se encuentra empaquetado con el
nombre DecDis_paq y que el nombre del componente es Dec. Considere que el display est
fuera del circuito digital. Para las conexiones avance de arriba hacia abajo y de izquierda a
derecha. Considere como MSB a T(3) y como LSB a T(0) por ejemplo.

(T)BCD I0
4 Dec
para a
(U)BCD I1 Registro b
4 L M display c N
4MUX-4to1
(V)BCD I2 Y D Q X d
4 4 e
4 7
(W)BCD I3 f
4 CLK g
EN
S1 S0 EN
RESET

S1.H S0.H
Clock.H Clear.L Figura 4
Se pide:

a) Escriba el cdigo VHDL del bloque de 4MUX 4 1.

b) Escriba el cdigo VHDL del decodificador para display.
c) Empaquete en 1 solo archivo los elementos creados en a) y en b)
d) Implemente el Circuito Digital en VHDL usando descripcin estructural o lgica.
e) Indique el procedimiento general para crear un banco de prueba para el circuito de la
figura 3.
f) Indique un procedimiento para agregar el circuito de la figura 3 al catlogo IP de Quartus.

3) Para el diagrama ASM de la figura 5 realice la simulacin usando Quartus II, y obtenga las
formas de onda de las salidas RN, DP, Dec Acc y Clear Acc. Para las entradas se observan los
diagramas de tiempo con las respectivas formas de ondas. Presente:
a) Los diagramas de las formas de onda simuladas de las salidas.
b) El cdigo VHDL del controlador.
c) Indique el procedimiento para transferir el cdigo fuente VHDL a la FPGA.
 Figura 5

Figura 6

4) Se tiene una seal V1 = 5 + 5 Cos (2 f1 t) [V] con una frecuencia f1 = 100Hz. Adems,
considere que el tiempo de la prueba sea de 1 segundo. Se ingresa la seal a un amplificador
cuya fuente es Vcc= 15V y la salida VA (que luego ingresa a la figura 7) debe ubicarse entre
2V y 13V. Esta salida amplificada VA se ingresa a un convertidor analgico a digital, que
transforma la seal hacia 4 bits (Salida del contador segn la figura 7). Presente la grfica de
la seal VA y de los 4 bits obtenidos luego de la conversin de los 2 primeros periodos.
Considere que la frecuencia del reloj es 1KHz. Asuma que Inicio se pulsa en t=0. Realice el
desarrollo manualmente, sin simulador.