UCSM-Escuela Profesional de Ing.

Electrnica
Sistemas Digitales II - (Fase2)

PRCTICA 3
Tema: FLIP-FLOPS-CONTADORES
1. Objetivo:
Diseo e Implementacin de circuitos contadores.

2. Actividades

Implementacin Fsica y Simulacin

I. Utilizando flip-flops J-K o tipo D, disear un contador asincrnico ascendente mdulo especificado por el jefe de
Prcticas. Incluya el circuito de visualizacin en displays de nodo comn y el circuito de borrado manual que permita
empezar en cero en cualquier momento.

II. Disear un contador asincrnico ascendente, utilizando los contadores 7490, 7492, 7493, 74190, 74192, 74193.
Incluya el circuito de visualizacin en displays de nodo comn y el circuito de borrado manual que permita empezar
en cero en cualquier momento. (Si se considera conveniente se puede usar un flip flop JK o tipo D para las centenas)

III. Utilizando flip-flops J-K o tipo D, disear un contador sincrnico descendente, mdulo especificado en la tabla
correspondiente a la parte prctica. Incluya el circuito de visualizacin en displays de nodo comn y el circuito de
borrado manual que permita empezar en cero en cualquier momento. Para el tem I y III se debe presentar el siguiente
anlisis:
Diagrama de estados
Tabla de Estados
Asignacin de estados
Tabla de comportamiento de la red secuencias sincrnica (utilizando FF-JK)

3. Informe
I. Explicar las diferencias, en una hoja como mnimo, del diseo de contadores sincrnicos y asincrnicos.
II. Determinar cmo se obtiene una seal de reloj de 6 Hz, a partir de una seal de reloj generada por un cristal de 12
MHz.
III. Se desea disear un contador binario que haga cuentas pares o impares bajo el control de una entrada U. Si U=0 la
cuenta ser: 0,2,4,6 y si U=1 la cuenta ser: 1,3,5,7. Considerar que la entrada de control U slo puede cambiar
mientras el contador est en el estado ms elevado de la cuenta par o impar. El paso de la cuenta impar a par (al
ponerse U=0) se har decrementando en una unidad al estado ms alto de la cuenta impar. Por el contrario, el paso
de la cuenta par a la impar (al ponerse U=1) se har incrementando en una unidad el mximo estado par. Utilizar Flip
Flops J-K disparados por el flanco de bajada con entradas asncronasactivas a nivel bajo para la inicializacin. Presentar
la simulacin del circuito diseado en el paquete computacional.
IV. Investigar las ventajas de utilizar FPGA para la implementacin de circuitos sincrnicos.
4. Conclusiones
5. Recomendaciones
6. BIBLIOGRAFA:
[1] TOCCI, R./WIDMER/MOSS. Sistemas Digitales. Principios y Aplicaciones. Pearson.2010.
[2] FLOYD, T. Sistemas Digitales. Pearson.2012.