Arquitectura FPGA fina y gruesa

Tecnologas Programables 22
UNIDAD 5
Arquitectura FPGA
5.1 Fundamentos Tericos.
Un FPGA (Field Programmable Gate Array - Arreglo de Compuertas Programable en

Campo) es, al igual que un PLD y un CPLD, un ASIC programable, pero que requiere
estrategias de programacin diferentes y que por ende su arquitectura no se basa en
arreglos tipo PLA.
En otras palabras, un FPGA se compone de elementos con recursos no

comprometidos que pueden ser seleccionados, configurados e interconectados por
usuario. Recordemos que en un PLD las interconexiones entre los elementos ya estn
hechas, solamente podemos habilitar o deshabilitar la interconexin; en el caso de un
FPGA no hay nada interconectado.
Estos dispositivos se componen de cierto nmero de Mdulos Lgicos, que

determinan la capacidad del dispositivo. Los mdulos son independientes entre s y
pueden interconectarse para formar un modulo ms complejo. Dependiendo del
fabricante, estos mdulos pueden ser Bloques Configurables, como en los FPGA's de
Xilinx, o bien, Elementos de Funcin Fija formados por arreglos de compuertas, como en
el caso de los dispositivos de Actel1.
Los mdulos en un FPGA, se interconectan por medio de Canales Configurables (ver

figura 5.1). Al proceso de interconexin, se le conoce como Enrutamiento y consiste en
determinar la mejor estrategia de interconectar los mdulos, ya sea en forma manual o
mediante alguna herramienta de diseo electrnico (EDA).
Por la capacidad de un FPGA (el ms sencillo contiene 1,200, hasta los ms grandes
que contienen 4,000,0002 de compuertas lgicas), se dice que son dispositivos para
diseos LSI y VLSI.
1
En el mercado actual, los dispositivos fabricados por Xilinx y por Actel, son los ms utilizados comercialmente segn un estudio realizado por la
IEEE.
2
Dato actualizado hasta el primer semestre del ao 2000. El XCV3200 de Xilinx es el FPGA con mayor capacidad en el mercado.
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Juan Carlos Herrera Lozada jlozada@ipn.mx
Juan Carlos Gonzlez Robles jgrobles@ipn.mx
La gran ventaja de utilizar estos dispositivos radica en que todo el desarrollo se
lleva a cabo en un solo ambiente de trabajo. El diseador propone la funcin lgica a
realizar y en base a mtodos de descripcin define los parmetros de su problema.
Esto se hace por medio de cdigo programable, que puede ser un Lenguaje de
Descripcin de Hardware, o bien, un diagrama esquemtico de conexiones.
Macrocelda de
Entrada / Salida.
Bloque Lgico
Configurable.
Canales de Ruteo
Configurables para
Interconexin.
Figura 5.1. - Arquitectura demostrativa, no detallada, de un FPGA de Xilinx.
Una vez delimitado el problema, se optimiza su representacin lgica mediante

mtodos de minimizacin (Sntesis Lgica); posteriormente se simula, lgica y
elctricamente (Simulacin). Con la ayuda del software actual que es muy sofisticado,
este ltimo paso puede llegar a ser muy aproximado al comportamiento real del
dispositivo.
Se selecciona, entonces, el dispositivo que mejor se adapte a las condiciones de

nuestro problema segn criterios de capacidad, velocidad, consumo de energa,
costo, etc., y finalmente se programa en campo.
Despus de la programacin se puede ejercer una optimizacin si se cree necesario

hacer modificaciones en el diseo. Slo bastara con hacerlas en el cdigo y repetir los
pasos anteriormente descritos. El dispositivo se podr reconfigurar nuevamente hasta
en unos 200 intentos, que segn el fabricante, es el tiempo de vida promedio.
De acuerdo a varias bibliografas consultadas, las principales ventajas de disear

sobre FPGA's se enlistan a continuacin:
a) Minimizacin del nmero de componentes en un diseo. Con esto se reducen los

gastos de inventario, inspeccin y prueba, as como el nmero de fallas a nivel circuito
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impreso, propiciando un ahorro de espacio fsico. As, una medida de la eficiencia
de un Dispositivo Programable se expresa mediante el nmero de dispositivos de
funcin fija (Circuitos Integrados de Catlogo) que pueden remplazarse.
b) Reduccin en el tiempo de diseo. Debido a su naturaleza programable,

reducen el tiempo y los costos de desarrollo, no slo de nuevos productos sino tambin
de aquellos que requieren modificaciones (reingeniera), ya que son reutilizables tantas
veces como sea necesario. Esto ltimo se debe a que los cambios en el diseo son
realizados mediante una nueva programacin que se prueba inmediatamente si se
est utilizando un dispositivo programable en el mismo circuito (IS).
c)Uso de una gran variedad de herramientas de Diseo Asistido por Computadora

(CAD), disponibles actualmente en el mercado. Estas herramientas promueven y
facilitan el diseo sobre este tipo de dispositivos. As mismo, no se requiere de grandes
recursos de cmputo
5.2 FPGAs Coarse Grained (Granularidad Gruesa) y Fine Grained (Granularidad

Fina).
La complejidad de los elementos contenidos en los mdulos lgicos, es factor

determinante para medir el desempeo de un FPGA. Recordemos que
independientemente del fabricante, los mdulos lgicos realizan las operaciones
bsicas que en conjunto representan la funcin que operar el FPGA. Como ya lo
habamos mencionado con anterioridad en la Unidad 3, en el apartado referente a los
ASICs Programables, un FPGA al igual que un CPLD, son dispositivos con una
arquitectura avanzada.
La arquitectura avanzada, llamada as por la densidad de sus componentes y sus

estrategias de interconexin entre mdulos, tiene dos derivaciones estructurales de
acuerdo al tipo de mdulos lgicos que la conforman: Granularidad Gruesa y
Granularidad Fina.
Los mdulos lgicos en una arquitectura de Granularidad Gruesa (Coarse Grained

CG), son mdulos grandes generalmente consistentes de una o ms Tablas de
Bsqueda y dos o ms flip flops. Si analizamos la configuracin fsica de cada
mdulo lgico o Grano, podemos advertir que particularmente cada uno de ellos,
puede ejecutar una funcin simple o una funcin compleja, que adicionada a otra
funcin ejecutada por un mdulo diferente conforman un sistema ms complejo. La
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Tabla de Bsqueda (LookUp Table - LUT) acta como una memoria donde se
encuentra almacenada la tabla de verdad que representa la funcin lgica del
circuito, as en una LUT es posible implementar cualquier funcin deseable. Por lo
anterior se dice que un mdulo que contiene elementos como stos, es un Grano
Grueso.
Por otra parte, una arquitectura de Granularidad Fina (Fine Grained FG), est
estructurada por una gran cantidad de mdulos lgicos pequeos que realizan
funciones relativamente simples. Cada Grano o mdulo en este tipo de arquitectura
est compuesto de un circuito de dos entradas que realiza una funcin lgica
determinada, o en algunos otros casos por un multiplexor 4 a 1. Adicionalmente
contienen un solo flip flop.
Como hemos de suponer, entre ambas granularidades existen diferencias. La CG

permite implementaciones menos detalladas debido a que desde un nivel muy bsico
se tienen mdulos complejos. Sin embargo, son dispositivos con una gran densidad de
compuertas, ya que el hecho de utilizar LUT deja entrever que se pueden realizar
diseos grandes. Los FPGAs con tecnologa SRAM, como los de Xilinx o los de Altera,
tienen arquitecturas CG, y son ISP (Programables en Sistema).
La arquitectura FG, como la de los FPGAs de Actel, est relacionada con la

tecnologa de programacin Antifuses. La simpleza de la constitucin de cada mdulo,
permite implementaciones ms detalladas y sobre todo ms veloces. Debido a que
para llegar a implementar una funcin compleja se requiere el uso de varios mdulos,
se trata de dispositivos de alta densidad de mdulos (comparndolos con los
anteriores), sien embargo, realmente son FPGAs con una gran cantidad de mdulos
(por su tamao), pero cada mdulo tiene un nmero mnimo de compuertas lgicas a
diferencia de los FPGAs CG, que pueden tener menor nmero de mdulos pero cada
mdulo tiene un nmero grande de compuertas lgicas. La apreciacin puede ser
engaosa. Los FPGAs con tecnologa Antifuses como los de la arquitectura FG, son
Programables Fuera del Sistema (OSP).
4.3 FPGA OTP (One Time Programmable Programable Una Vez).
Anteriormente, en la Unidad 3, comentamos acerca de los ASICs Programables Una

Sola Vez (One Time Programmables - OTP) y los Programables Varias Veces (Many Times
Programmables MTP), as como de la llamada Lgica Configurable.
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En el contexto de desarrollo de sistemas empleando FPGAs resulta muy
socorrido el uso de estos conceptos. No redundaremos en stos, nos limitaremos a
aplicarlos en las arquitecturas implicadas.
En el mercado del diseo en FPGAs es muy importante conocer las ventajas que nos
ofrece un dispositivo en relacin al otro. Como resulta obvio, un dispositivo OTP no es
nada conveniente si estamos desarrollando prototipos experimentales, en este caso la
mejor opcin es emplear dispositivos MTPs. Un FPGA OTP, se dice que es un dispositivo
con Lgica No Reconfigurable, debido a que su lgica solamente puede ser
configurada en una sola ocasin. Por el contrario, un FPGA MTP es un dispositivo de
Lgica Reconfigurable.
Debido a la tecnologa de programacin, un OTP es bsicamente programado

mediante una tecnologa Antifuses que una vez establecidas las conexiones y
desconexiones, ya no es posible reestablecer el circuito. Los FPGAs de Actel3 utilizan
esta tecnologa, que a pesar de su desventaja en la reprogramacin adiciona
satisfactoriamente otras ventajas como lo son: la velocidad de desempeo (cuestin
que analizaremos cuando tratemos el apartado 5.4) y la prevencin de fallas en el
momento en que se descarga una configuracin en un dispositivo ISP (Programable en
Sistema)4. Adems no requieren de un soporte en hardware adicional para mantener
su configuracin como en el caso de los SRAM, ya que no son voltiles.
Los FPGAs de Xilinx y los de Altera son MTP, programndose mediante tecnologa
SRAM, por lo que pueden ser Programados en Sistema, a diferencia de los OTP que se
programan Fuera de Sistema. Debido a que los SRAM necesitan almacenar su
configuracin en RAM, son mdulos voltiles y requieren en ocasiones una memoria
exterior para hacerlo, lo que implica mayor hardware de soporte. As mismo, se trata de
dispositivos ms lentos en comparacin a los OTP, pero con la gran ventaja de que son
completamente Reconfigurables y tienen una mayor capacidad de compuertas
lgicas.
5.4 Algunas Familias de FPGAs Comerciales, Utilizadas en el Mercado Actual.
3
Posteriormente comentaremos que Actel fabrica otra clase de dispositivos a los que llama Pro ASICs, los cuales no utilizan una
tecnologa de programacin Antifuses, sino FLASH EEPROM, por lo que resultan reprogramables.
4
Esta ventaja es muy mencionada por Actel y la justifica exponiendo que el sistema donde est empotrado el FPGA puede llegar a
afectar mediante ruido elctrico o algn otro factor, la configuracin del dispositivo; o debido a que el cable que sirve de interfase
de descarga de la configuracin, presente alguna anomala. Sin embargo, de acuerdo a nuestra experiencia personal, no llega a
pasar y son fallas que se pueden prevenir.
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Los diseadores coinciden en afirmar que desde el punto de vista usuario,
existen tres fabricantes mayoritarios en la distribucin de FPGAs y software de soporte:
Xilinx, Altera y Actel. En el mercado mundial podemos encontrar otros tantos con
producciones menores pero que figuran tambin como FPGAs tiles: Lucent, Texas
Instruments, Philips, QuickLogic, Cypress, Atmel, etc. En este apartado nos enfocaremos
en los tres principales, dando una breve introduccin a las familias lgicas y sus
caractersticas principales.
Todo fabricante ofrece la informacin de sus productos por Internet, donde

podemos encontrar hojas de especificaciones, notas de aplicacin (proyectos
realizados) y tutoriales para el manejo de dispositivos y software de diseo, entre otras
opciones. Se recomienda visitar los sitios WEB para familiarizarse con los trminos y
facilitar la bsqueda de informacin. En cada sitio WEB, es posible solicitar una copia
gratuita de los Data Books (manuales), as como una copia de evaluacin del software
de diseo (en la Unidad 5, trataremos ms a detalle lo referente al software de
propietario). Por lo general, en el sitio WEB aparece la opcin PRODUCTS (productos),
con la que accedemos a las Digital Libreries (Bibliotecas Digitales5) que son los
manuales que contienen la informacin tcnica de cada familia disponible.
Las direcciones de los sitios son:

Xilinx: http://www.xilinx.com
Altera: http://www.altera.com
Actel: http://www.actel.com
El desarrollo de sistemas en FPGAs en tan amplio y necesario en la actualidad, que

la evolucin en las tcnicas y metodologas en diseo digital electrnico, ha hecho
que en la mayora de las Universidades adopten la enseanza de estos conceptos
como parte de la formacin acadmica del profesionista en reas afines. Cada
fabricante tiene instituido un University Program (Programa Universitario) en el que
donan a las Universidades, software de diseo y hardware (tarjetas de programacin y
dispositivos) tras una solicitud formal que justifique el uso de los recursos con propsito
docente. En los mismos sitios WEB est la informacin pertinente.
5.4.1 FPGAs de Xilinx.
5
Llamadas as, simplemente por estar en formato accesible electrnicamente, y no a travs de un libro consultable fsicamente,
como en el caso de un manual tradicional TTL. Adems la distribucin gratuita contiene la misma informacin que Internet en un
Disco Compacto Multimedia con archivos PDF (Acrobat Reader), que tambin incluye el software instalable para leerlos.
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Xilinx est considerado como uno de los fabricantes ms fuertes a nivel
mundial. Sus FPGAs (tambin fabrica PLDs y CPLDs) estn basados en la tecnologa
SRAM y son dispositivos MTP, programables en sistema (IS).
Sus principales familias de FPGAs son: XC3000, XC4000, XC Virtex, y XC Spartan. La

estructura de estos dispositivos est compuesta por mdulos lgicos llamados por Xilinx,
CLBs (Configurable Logic Blocks Bloques Lgicos Configurables), basados en Tablas
de Bsqueda (LookUp Tables - LUTs). Cada CLB contiene circuitos que les permiten
realizar operaciones aritmticas eficientes (como la de un algoritmo de Suma Paralela).
Tambin los usuarios pueden configurar las tablas de bsqueda como celdas
read/write (lectura/escritura)de RAM. A la vez, a partir de la serie XC 4000, se incluye
un generador interno de seal de reloj con 5 diferentes frecuencias.
Adems de los CLBs, los FPGA de este fabricante incluyen otros bloques complejos
que configuran la entrada de los pines fsicos que conectan el interior del dispositivo
con el exterior, a estos bloques se les llama IOBs (Input/Output Blocks Bloques de
Entrada/Salida). Cada IOB contiene una lgica compleja que permite que un pin
pueda actuar como entrada, salida o un tercer estado.
La figura 5.2 muestra a detalle, la arquitectura del XC4003E de Xilinx. Ntese la

complejidad de un CLB, as como la disposicin de los IOBs alrededor del dispositivo,
sirviendo como interfases entre el FPGA y el mundo exterior
Arquitectura del Xilinx XC4003E

LSI (Large Scale Integration) 3000 a
Bloques Lgicos 5000 Compuertas Lgicas.
Configurables (CLBs) Tecnologa SRAM
C1 C2 C3 C4
Estructura tipo ASIC
H1 DIN S/R EC
S/R
Control
Arreglos Tri-States
G4
G3 G
DIN
F'
SD Reconfiguraciones ilimitadas, descarga
G2 Func. G' D Q
G1
Gen. H' de configuracin (Downloaded) de la PC
1
EC
RD a la Tarjeta en aprox. 1 segundo.
H G'
Y
Func. H'
S/R
F4 Gen. Control
F3 F
Func. DIN
SD
F2 Gen.
F'
G' D Q
F1 H'
EC
RD
1
H'
X
K
F'
Bloques de E/S
(IOBs)
C LB C LB
Interconexiones S witc h
Ma trix
Programables
C LB C LB
Figura 5.2. Arquitectura de un FPGA XC4003E de Xilinx.
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La serie XC Virtex, o tan solo Virtex, es la ms nueva de todas las propias de
Xilinx. Se dice que los dispositivos pertenecientes a esta familia son los ms rpidos
(velocidades de trabajo de hasta 250 Mhz), densos en compuertas y menor consumo
de potencia, pero por lo mismo son los ms costosos.
Apropiados para diseos muy grandes, complejos y de alto desempeo, el FPGA

XCV3200E, de la familia Virtex (en especfico, de la serie Virtex E) es el dispositivo ms
grande y poderoso de este fabricante, con cerca de 4,047,000 de compuertas lgicas
(4 millones).
La serie Spartan surgi como una opcin para sustituir diseos probados de menos
de 15,000 compuertas por dispositivos de bajo costo y alto desempeo (adems
incluyen el soporte de los CORES prediseados), pero sacrificando algunas
caractersticas que manejan las series estndar de Xilinx, como la XC4000 tradicional o
la serie Virtex. Las series estndar XC3000 y su sucesora, la 4000, son series que muestran
la mayor parte de las caractersticas funcionales de los FPGAs de Xilinx, pero con la
gran desventaja que son dispositivos de baja densidad de compuertas. Sin embargo, el
uso de la serie XC4000 (en especial el XC40003E) es muy favorecido para el diseo e
implementacin de prototipos de bajo impacto6.
La tabla 5.1, ilustra una breve comparacin entre familias de Xilinx, tomando como
parmetros de comparacin a la densidad de compuertas lgicas y a los nmeros de
pines configurables como entradas o salidas.
Familia Pines de E/S Nmero de Compuertas Lgicas

Viirtex E 176 A 804 470,000 a 4,047,000
Virtex 180 a 512 34,000 a 1,124,000
Spartan
77 a 260 2,000 a 150,000
y Spartan II
XC 4000 56 a 448 10,000 a 180,000
Tabla 5.1. Comparacin de densidad entre las diferentes Familias de FPGAs de Xilinx.
5.4.2 FPGAs de Altera.
Altera ofrece dos familias de FPGAs con caractersticas diferentes, pero

conservando algunas bsicas que representan las ventajas originales de las primeras
6
Un diseo de bajo impacto, es un circuito digital simple, que no llega a ser un sistema completo. Recordemos que un diseo
pequeo en un FPGA ser grande en comparacin a uno diseado sobre un PLD o algunos CPLDs de poca capacidad.
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familias estndar: FLEX 6000, 8000, y 10K; as como la ms novedosa, APEX 20K. Las
primeras familias estndar, la FLEX 6000 y la 8000, an se utilizan ampliamente. La serie
FLEX estndar contiene un nmero considerado de compuertas en tecnologa SRAM
con tablas de bsqueda, agregando mayor flexibilidad a los diseos (FLEX: Flexible
Logic Element Matrix Matriz Flexible de Elementos Lgicos).
A continuacin, en la tabla 5.2, se listan las diferencias en densidad de las diferentes

familias. Ntese que la serie APEX 20K es la que contiene el mayor nmero de
compuertas y es la que se usa para diseos ms complejos y dedicados.

APEX 20K 250 a 780 263,000 a 2,670,000
FLEX 10K 59 a 470 10,000 a 250,000
FLEX 8000 71 a 218 16,000 a 24,000
FLEX 6000 68 a 208 2,500 a 16,000
Tabla 5.2. Comparacin de densidad entre las diferentes Familias de FPGAs de Altera.
La serie estndar FLEX combina la arquitectura de los CPLDs con los FPGAs. El
dispositivo consiste de una arquitectura muy parecida a la de un CPLD, en la que el
nivel ms bajo de la jerarqua es un conjunto de Tablas de Bsqueda, en lugar de un
bloque muy similar a un SPLD, por lo mismo se considera un FPGA. Por ejemplo, el FLEX
8000 est basado en tecnologa de programacin SRAM, teniendo una tabla de
bsqueda de 4 entradas en su mdulo lgico ms bsico. La figura 5.3, ilustra la
arquitectura general del FLEX 8000. El mdulo lgico bsico, nombrado por Altera,
Elemento Lgico (Logic Element), contiene la LUT de 4 entradas, un flip flop y un
elemento de acarreo (carry) de propsito especial para circuitos aritmticos (similar al
XC4000 de Xilinx). El Elemento Lgico tambin incluye circuitos en cascada que
permiten una implementacin eficiente de funciones AND amplias.
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Figura 5.3. Arquitectura de un FPGA FLEX 8000 de Altera.
Esta arquitectura agrupa Elementos Lgicos en grupos de 8, y los llama Bloques de

Arreglos Lgicos (Arrays Logic Blocks ALBs). Cada ALB, contiene una interconexin
local que le permite conectarse con otro ALB, a la vez, la misma interconexin sirve
para conectarse a la interconexin global de la crossbar7 (matriz de interconexiones),
nombrada por Altera como FastTrack. As, las interconexiones se hacen al estilo de los
CPLDs, pero la configuracin de los Bloques de Arreglos Lgicos utilizan tecnologa
SRAM propia de los FPGAs.
4.4.3 FPGAs de Actel.
Actel ofrece una serie de familias OTP que resultan ampliamente utilizadas despus
de haber probado satisfactoriamente un diseo (emigrar a otro FPGA). Las principales
son: La serie estndar ACT, y las ms nuevas por orden cronolgico de aparicin, sX, sX
A, mX y la ms reciente, eX. Todas las anteriores son programables fuera del sistema
(OS). Tambin ofrece una familia reprogramable a la que llama Pro ASIC (es de alta
densidad de componentes, y Actel no la considera parte de los FPGAs), basada en
una tecnologa Flash EEPROM programable en sistema (IS).
Los FPGAs de Actel, emplean como mdulo o elemento bsico una estructura tipo
Arreglo Fijo de Compuertas. La figura 5.4, muestra un dispositivo ACT 3, donde podemos
apreciar como la lgica del arreglo est dispuesta en renglones de mdulos lgicos
interconectables, rodeados hacia fuera de la ilustracin por Mdulos de E/S
7
La crossbar de un FPGA de Altera est conformada por varias otras, por lo que resulta muy avanzada, incluyendo mayores
ventajas que la de un CPLD tpico.
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(Input/Output Modules). La estructura de interconexiones consiste en pistas o
lneas fijas de interconexin horizontales y verticales con los segmentos de alambrado.
Hay muchas pistas en cada canal entre los renglones de la lgica. Las pistas verticales
son menos y pasan sobre los canales horizontales y los mdulos lgicos.
Figura 5.2. Arquitectura de un FPGA ACT 3 de Actel.
El FPGA de Actel utiliza tecnologa antifusible que proporciona una programacin

permanente y no voltil. El dispositivo tiene muchos antifusibles para conectar las
entradas y salidas de los mdulos de lgica y E/S a los segmentos de alambrado de los
canales. Tambin tiene antifusibles que interconectan los segmentos de alambrado
entre las pistas para ofrecer conexiones de diferentes longitudes.
Una de las principales caractersticas de los mdulos lgicos de los FPGAs de Actel,
es que los mdulos no se programan8 para que efecten una operacin, sino que toda
la programacin se hace mediante antifusibles en las pistas de alambrado.
Dentro de las series antifusibles, la familia eX es la tiene el mejor desempeo, con las
caractersticas ms novedosas, pero en contraparte es la de menor densidad de
compuertas. La serie mX es la que entrega el menor retardo de propagacin entre
todas las familias y fabricantes de FPGAs, combinando la tecnologa antifusibles con las
interconexiones de alta rapidez para alcanzar velocidades de trabajo de hasta 450
Mhz. La serie Pro ASIC de Actel con tecnologa reprogramable EEPROM es la de mayor
8
Recordemos que en un CLB de Xilinx, la funcin lgica a implementar se programa configurando las tablas (LUTs). Mientras que
en un Mdulo de Actel, la funcin es fija, por lo que se dice que son arreglo de lgica o funcin fija.
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densidad de componentes, pero ostenta el menor desempeo en comparacin a
los dispositivos de las otras familias.
La tabla 5.3 ilustra la comparacin entre familias de Actel en relacin al nmero de

compuertas.

EX 84 a 132 3,000 a 12,000
sX y sX A 130 a 360 12,000 a 108,000
MX 57 a 202 3,000 a 54,000
Pro ASIC 210 A 446 98,000 a 473,000
ACT 1, 2, y 3 56 a 244 2,000 a 25,000
Tabla 5.3. Comparacin de densidad entre las diferentes Familias de FPGAs de Actel.
UNIDAD 6
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Metodologa de Diseo VLSI con Herramientas CAD
6.1 Metodologa de Diseo sobre ASICs Programables.
El elemento fundamental en cualquier metodologa actual en el diseo de circuitos,

tanto digitales como analgicos, es la especificacin y forma en la que se describe el
diseo. La captura clsica de diagramas esquemticos resulta obsoleta si se pretende
estimar desarrollos complejos con miles de elementos, hacindose necesaria la
participacin de un lenguaje dedicado a la especificacin del hardware, describiendo
de manera abstracta el funcionamiento de cada elemento fsico involucrado.
Como tal, el uso de un lenguaje formal implica conocer las diferentes apreciaciones
en la programacin lineal y paralela de procesos especficos, no slo como parte del
cdigo de un programa, sino en el algoritmo mismo que por su naturaleza como pieza
de hardware representa arquitecturas seriales o paralelas9, con la intencin de
optimizar resultados aprovechando los recursos disponibles.
Sin la evolucin en las metodologas de diseo, concernientes a las herramientas

VLSI CAD (Diseo Asistido por Computadora para dispositivos VLSI), sera imposible
integrar y ataer diseos con la complejidad que los dispositivos actuales lo permiten.
La implementacin de circuitos sobre ASICs programables, fundamenta el estudio de
los dispositivos VLSI a nivel sustrato y como tecnologa de aplicacin para la
construccin de diseos personalizados10.
El diseo sobre dispositivos VLSI programables, particularmente digitales11, tiene sus

inicios desde hace ms de una dcada. El conjunto EDA (Electronic Desig Automation
Diseo Electrnico Automatizado) son todas las herramientas, tanto hardware como
software, que se utilizan para el diseo de sistemas electrnicos. Dentro de EDA, las
herramientas VLSI CAD juegan un importante papel en el diseo de hardware a travs
de software. En virtud del inminente incremento en la complejidad de los circuitos VLSI,
se hace indispensable un sofisticado aporte por parte de las herramientas CAD para
automatizar el proceso de desarrollo, repercutiendo en una disminucin en el tiempo
9
El estudio de las arquitecturas en hardware, inici tiempo atrs en comparacin con el uso del software para modelar el
funcionamiento de las mismas.
10
El campo de desarrollo de dispositivos VLSI se divide en dos partes: la primera es el diseo de estos dispositivos a nivel sustrato,
es decir, la construccin del circuito integrado como tal. La otra parte hace referencia a la utilizacin de los dispositivos
comercialmente existentes para aplicaciones de usuario, que es el enfoque que se les da en este trabajo.
11
Actualmente es posible disear sobre dispositivos digitales (FPGAs, CPLDs) o sobre analgicos (FPAAs,- Field Programmable
Analog Array Arreglo Analgico Programable en Campo); de cualquier forma, el flujo de diseo es muy similar respetando
algunas restricciones en cuanto a aplicacin y topologa del dispositivo.
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de diseo, aumentando la calidad del producto y reduciendo los costos de
produccin.
Hoy en da, existen variados ambientes de desarrollo para ASICs programables

(FPGAs y CPLDs, reconfigurables y no reconfigurables), algunos con herramientas de
software completas para aceptar la captura, simulacin, sntesis y configuracin fsica
del dispositivo; a la vez que otros son ms modestos en sus capacidades; o en otros
casos se adaptan a las herramientas de propietario disponibles en el mercado actual.
Entre los diferentes fabricantes se respetan estndares de diseo con Lenguajes de
Descripcin de Hardware (HDLs, posteriormente se comentar formalmente al
respecto, en el apartado 6.3.1.2) pero no as de captura de esquemticos y mucho
menos de configuracin fsica de dispositivos, debido a que los ambientes y
arquitecturas de propietario, son distintas entre s a causa de la manufactura y de la
creciente evolucin de las nuevas familias de ASICs programables que los diferencian.
Los ambientes completos Foundation Series, MAX+PLUS II y Actel DeskTOP,

representan los ms utilizados actualmente para el diseo e implementacin de
aplicaciones con lgica programable (Unidad 7). Para la elaboracin de estos apuntes
nos adecuamos al uso de estos tres ambientes y especficamente a la implementacin
sobre FPGAs como principal arquitectura programable. Lo concerniente a los CPLDs no
es materia de discusin en este trabajo, aunque no se desconoce la familiaridad entre
ambas tecnologas, por lo que resulta similar el tratamiento en el diseo respetando las
restricciones consideradas para cada arquitectura.
La figura 6.1 esquematiza de manera general, la secuencia de fases necesarias

para disear sobre ASICs programables (en especial, sobre FPGAs). Obsrvese la
prioridad que precede cada uno de los pasos dentro del flujo de diseo VLSI, tomando
en consideracin que dependiendo del fabricante, el nombre de la fase puede variar
manteniendo su operatividad bsica de acuerdo al caso de estudio presentado.
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Figura 6.1. Flujo de desarrollo para ASICs programables, utilizando herramientas VLSI CAD.
1. Captura del diseo (Design Entry). En este paso se procede a la captura del
modelo dentro del ambiente de desarrollo VLSI CAD elegido por el diseador. La
captura puede ser mediante uno (es vlido el uso de varios) de los siguientes medios
que describen el funcionamiento del circuito: diagrama esquemtico, mediante un
Lenguaje de Descripcin de Hardware (HDL Hardware Description Language), o
mediante un Netlist (Archivo de Conexiones). En el caso de la captura de
esquemtico, el software de diseo cuenta con bibliotecas muy extensas de
componentes de uso comn, por lo que slo basta con realizar interconexiones entre
las primitivas12 formando el sistema digital (referirse a la figura 6.2).
12
Una primitiva es una celda lgica bsica, o bien un circuito muy simple formado con elementos muy bsicos; por ejemplo, una
compuerta lgica. Debido a su naturaleza, la primitiva es el elemento que se encuentra en el nivel ms bajo de la jerarqua de
diseo en el VLSI CAD.
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Figura 5.6. Editor de diagramas esquemticos.
El mtodo clsico para la interconexin de los distintos smbolos de una hoja de

diagrama son los cables o wires. Un cable tiene una correspondencia inmediata con el
circuito real, se trata de una conexin fsica que une una terminal con otra, creando
una correspondencia para la transmisin de la seal elctrica. Debido a la cantidad
de cables que puede presentar un diseo complejo, el editor permite la agrupacin en
buses. La conexin hacia el exterior del circuito integrado se conoce como puerto, no
obstante la mayora de los editores hace la referencia conforme a la direccin de su
seal: IPAD (puerto de entrada), OPAD (Puerto de Salida), agregando el pin
bidireccional IOPAD (Puerto de Entrada/Salida)
Una captura por medio de un HDL tambin culmina con smbolos que se integran es
un diagrama esquemtico. Algunos ambientes, en especial los ms sofisticados,
permiten editar cdigo introduciendo la descripcin del funcionamiento del circuito
por medio de: Tablas de Estado, Diagramas de Estado (con herramienta grfica o
cdigo directo), y Ecuaciones; siguiendo una sintaxis natural. Los editores que
incorporan los diferentes ambientes VLSI CAD admiten cdigo HDL y posteriormente
crean una Macro reutilizable, que es un mdulo esquemtico (simblico) que
representa un componente cuya funcin es especfica. La biblioteca de la macro se
adiciona automticamente a las bibliotecas del software para quedar disponible en el
entorno de la captura esquemtica, pudindose utilizar como elemento
independiente o combinado con las primitivas originales, como se puede observar en
la figura 6.3.
CIDETEC IPN
Figura 6.3. Editor de HDL y diagrama de conexiones de una macro creada.
Un diseo mediante HDL, inicia con el planteamiento tradicional de mtodo de

descripcin. El proceso de diseo VLSI puede verse como una secuencia de
transformaciones sobre representaciones fsicas del modelo a partir de una descripcin
del comportamiento (behavioral) o una descripcin estructural (structural) del mismo.
La descripcin del comportamiento representa el funcionamiento de un circuito en

relacin a sus entradas y salidas, esto es, se modela la operacin integral del circuito
desde un panorama muy exterior. En este sentido, la representacin estructural
describe la conformacin del circuito en trminos de los componentes y las
interconexiones entre ellos. Cada una de las descripciones tiene connotaciones ms
formales, por ejemplo a la descripcin de comportamiento se le llama tambin RTL13
(Register Transfer Level Transferencia a Nivel de Registros), mientras que a la estructural
se le conoce como GTL (Gate Transfer Level Transferencia a Nivel de Compuertas
Lgicas).
13
La descripcin de Comportamiento o RTL, tiene adems, otra forma de nombrarse: High Level Modules (Mdulos de Nivel Alto),
y hacen referencia a que son mdulos que describen su funcionamiento desde el nivel ms alto de abstraccin, tal y como lo
comentaremos en el apartado 5.2.
CIDETEC IPN
La mayora de los diseos complejos (por ejemplo, un microprocesador) se
describen a nivel RTL, en consecuencia a que es ms simple describir un
comportamiento que realizar un diseo componente a componente. La desventaja es
obvia, a nivel compuerta perdemos de cierta forma el control de las acciones,
suponiendo solamente el funcionamiento sin reparar en cmo se est llevando a cabo
y por quin. Hace algunos aos era un verdadero inconveniente; sin embargo, la
evolucin y sofisticacin de las herramientas VLSI CAD, soporta que ahora sean
programadas con algoritmos inteligentes que compilan de la mejor manera un diseo,
dejando a consideracin del diseador si se desea un circuito con restricciones de
velocidad de procesamiento o con restricciones de espacio fsico.
2. Sntesis Lgica (Logic Sntesis). El software de desarrollo incluye la herramienta

propia para realizar la sntesis lgica de un cdigo en HDL o de un diagrama
esquemtico. A travs de una compilacin es posible producir un Netlist a partir de
cualquiera de los mtodos de captura. Un Netlist es un archivo que registra la
descripcin de las celdas lgicas y sus conexiones especficas, que conforman un
circuito.
3. Particin del Sistema (System Partitioning). Un sistema completo no necesariamente

grande, se divide y distribuye en determinadas piezas dentro del ASIC programable. Lo
anterior tiene la finalidad de realizar una particin fsica del dispositivo para facilitar la
labor del mapeo colocando estratgicamente las celdas lgicas de acuerdo a su
respectiva correspondencia en un diseo.
4. Simulacin Pretrazado (Prelayout Simulation). Hasta el tercer paso, an no se ha

comenzado con el diseo fsico, solamente se ha realizado el diseo lgico del circuito
modelado. La mayora de los ambientes de desarrollo incluyen dos tipos de simulacin,
una llamada lgica y la otra fsica. La diferencia es comn, la primera es antes de dirigir
el diseo hacia una tecnologa particular (dispositivo fsico) y la otra es posterior a
dirigirlo.
5. Planeacin de la Superficie (Floorplanning). Una vez que se simul el diseo, se

procede a mapear el netlist sobre el ASIC programable seleccionado. La configuracin
de las celdas lgicas y sus respectivas conexiones, descritas por el netlist, se distribuyen
sobre la superficie del circuito integrado a manera de identificar recursos.
6. Colocacin (Placement)14. Estratgicamente, el software decide la colocacin de

las celdas sobre un bloque del dispositivo fsico. Los algoritmos inteligentes con los que
trabaja el sistema de compilacin, deciden la mejor ubicacin para cada celda lgica
14
Las tareas de Place y Rute, propias de los FPGAs, son conocidas como el Fitter (Ajuste) en el diseo sobre CPLDs.
CIDETEC IPN
respetando ciertas consideraciones como las lneas de retardo o las redundancias
en el diseo (componentes o conexiones repetidas).
7. Ruteo (Rutting). Realiza la conexin entre las celdas y los bloques que conforman
los arreglos lgicos.
8. Extraccin (Extraction). Determina la resistencia y capacitancia elctrica, entre las
interconexiones para verificar un correcto ruteo de las lneas. El software de diseo se
encarga automticamente de generar el ruteo y la extraccin de impedancias, sin
embargo, algunas herramientas incluyen editores para realizar las conexiones de modo
personalizado.
9. Simulacin Postrazado (Postlayout Simulation). Una vez que se han colocado y

ruteado las celdas lgicas, la configuracin fsica que ha adquirido el dispositivo puede
simularse. A este tipo de simulacin se le conoce como fsica, debido a su proximidad
con el comportamiento real que tendr el diseo.
6.2 Niveles de Abstraccin.
Independientemente de la descripcin abstracta global del diseo

(Comportamiento o Estructural), es necesario definir el mtodo que se seguir para
jerarquizar los diferentes niveles de concepcin con los que se trabajar.
Principalmente, los diseadores definen dos mtodos para jerarquizar los niveles de
desarrollo en funcin de una operatividad por bloques, donde cada bloque realiza de
manera independiente una tarea, dividiendo el proceso en mdulos.
1. - Diseo de Abajo hacia Arriba(Bottom Up).
Se trata de un mtodo ascendente mediante el cual se realiza la descripcin del

circuito a modelar, empezando por describir los componentes ms bsicos del sistema
(primitivas) para posteriormente agruparlos en diferentes mdulos, y stos a su vez en
otros mdulos hasta llegar a uno solo que representa el sistema completo. Una
aproximacin a este mtodo se representa en el diagrama a bloques de la figura 6.4a.
2. - Diseo de Arriba hacia Abajo (Top Down).
Este mtodo parte de una idea en un alto nivel de abstraccin y despus proseguir
la descripcin hacia abajo, incrementando el nivel de detalle segn sea necesario. En
otras palabras, el circuito inicial se divide en diferentes mdulos, cada uno de los
cuales se encuentra a su vez subdividido hasta llegar a los elementos primarios de la
CIDETEC IPN
descripcin, siguiendo un flujo descendente (figura 6.4b). No necesariamente se
debe alcanzar un nivel de primitivas, ya que un planteamiento correcto no lo permite.
a) Bottom - Up b)Top- Down
Figura 5.4. Abstracciones en el diseo, de acuerdo planteamiento.
6.2.1 Caso de Estudio: Comparacin entre Mtodos de Jerarquizacin.
Una de las principales comparaciones entre ambos mtodos es la complejidad que

representa llevar a cabo las conexiones entre las primitivas implicadas. Para diseos
grandes, no es factible conectar miles de componentes a bajo nivel y pretender que el
diseo completo funcione adecuadamente, por lo tanto el flujo Bottom Up no es
recomendable. El hecho de unir un nmero elevado de componentes bsicos entre s,
sin una estructura que permita separarlos en bloques, hace que sea ms complejo el
anlisis del circuito, con esto aumenta la probabilidad de cometer errores debido a
que no resulta fcil detectarlos.
El mtodo Top Down es ampliamente utilizado en la actualidad, ya que permite

dividir un circuito grande en otros circuitos ms pequeos derivados del mismo, lo que
permite tratar de manera ms personal un mdulo sin llegar a un nivel de abstraccin
muy bajo. Expresamente, este tipo de jerarquizacin presenta tres ventajas
considerables:
CIDETEC IPN
a) Incrementa la productividad del diseo. Al especificar un diseo en HDL, el software

de desarrollo generar automticamente el nivel correspondiente de compuertas
lgicas, por lo que el tiempo utilizado en un diseo disminuye radicalmente.
b) Incrementa la reutilizacin del diseo. En el proceso de diseo VLSI se utilizan

tecnologas genricas (Circuitos Integrados Genricos), esto es que la tecnologa a
utilizar no se fija sino hasta llegar al diseo fsico (physical design, ver figura 5.1),
permitiendo reutilizar los datos del diseo nicamente cambiando la tecnologa de
implementacin. As es posible crear un nuevo diseo a partir de uno ya existente.
c) Rpida deteccin y prediccin de errores. Como es necesario un claro anlisis en la

definicin de la descripcin del diseo, es posible detectar y predecir errores desde el
momento de modularizar.
CIDETEC IPN

Arquitectura FPGA fina y gruesa

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Tecnologas Programables 22

5.1 Fundamentos Tericos.

Un FPGA (Field Programmable Gate Array - Arreglo de Compuertas Programable en

En otras palabras, un FPGA se compone de elementos con recursos no

Estos dispositivos se componen de cierto nmero de Mdulos Lgicos, que

Los mdulos en un FPGA, se interconectan por medio de Canales Configurables (ver

Figura 5.1. - Arquitectura demostrativa, no detallada, de un FPGA de Xilinx.

Una vez delimitado el problema, se optimiza su representacin lgica mediante

Se selecciona, entonces, el dispositivo que mejor se adapte a las condiciones de

Despus de la programacin se puede ejercer una optimizacin si se cree necesario

De acuerdo a varias bibliografas consultadas, las principales ventajas de disear

a) Minimizacin del nmero de componentes en un diseo. Con esto se reducen los

b) Reduccin en el tiempo de diseo. Debido a su naturaleza programable,

c)Uso de una gran variedad de herramientas de Diseo Asistido por Computadora

5.2 FPGAs Coarse Grained (Granularidad Gruesa) y Fine Grained (Granularidad

La complejidad de los elementos contenidos en los mdulos lgicos, es factor

La arquitectura avanzada, llamada as por la densidad de sus componentes y sus

Los mdulos lgicos en una arquitectura de Granularidad Gruesa (Coarse Grained

Como hemos de suponer, entre ambas granularidades existen diferencias. La CG

La arquitectura FG, como la de los FPGAs de Actel, est relacionada con la

4.3 FPGA OTP (One Time Programmable Programable Una Vez).

Anteriormente, en la Unidad 3, comentamos acerca de los ASICs Programables Una

Debido a la tecnologa de programacin, un OTP es bsicamente programado

5.4 Algunas Familias de FPGAs Comerciales, Utilizadas en el Mercado Actual.

Todo fabricante ofrece la informacin de sus productos por Internet, donde

Las direcciones de los sitios son:

El desarrollo de sistemas en FPGAs en tan amplio y necesario en la actualidad, que

5.4.1 FPGAs de Xilinx.

Sus principales familias de FPGAs son: XC3000, XC4000, XC Virtex, y XC Spartan. La

La figura 5.2 muestra a detalle, la arquitectura del XC4003E de Xilinx. Ntese la

Arquitectura del Xilinx XC4003E

Figura 5.2. Arquitectura de un FPGA XC4003E de Xilinx.

Apropiados para diseos muy grandes, complejos y de alto desempeo, el FPGA

Familia Pines de E/S Nmero de Compuertas Lgicas

5.4.2 FPGAs de Altera.

Altera ofrece dos familias de FPGAs con caractersticas diferentes, pero

A continuacin, en la tabla 5.2, se listan las diferencias en densidad de las diferentes

Familia Pines de E/S Nmero de Compuertas Lgicas

Figura 5.3. Arquitectura de un FPGA FLEX 8000 de Altera.

Esta arquitectura agrupa Elementos Lgicos en grupos de 8, y los llama Bloques de

4.4.3 FPGAs de Actel.

Figura 5.2. Arquitectura de un FPGA ACT 3 de Actel.

El FPGA de Actel utiliza tecnologa antifusible que proporciona una programacin

La tabla 5.3 ilustra la comparacin entre familias de Actel en relacin al nmero de

Familia Pines de E/S Nmero de Compuertas Lgicas

6.1 Metodologa de Diseo sobre ASICs Programables.

El elemento fundamental en cualquier metodologa actual en el diseo de circuitos,

Sin la evolucin en las metodologas de diseo, concernientes a las herramientas

El diseo sobre dispositivos VLSI programables, particularmente digitales11, tiene sus

Hoy en da, existen variados ambientes de desarrollo para ASICs programables

Los ambientes completos Foundation Series, MAX+PLUS II y Actel DeskTOP,

La figura 6.1 esquematiza de manera general, la secuencia de fases necesarias

Figura 5.6. Editor de diagramas esquemticos.

El mtodo clsico para la interconexin de los distintos smbolos de una hoja de

Figura 6.3. Editor de HDL y diagrama de conexiones de una macro creada.

Un diseo mediante HDL, inicia con el planteamiento tradicional de mtodo de

La descripcin del comportamiento representa el funcionamiento de un circuito en

2. Sntesis Lgica (Logic Sntesis). El software de desarrollo incluye la herramienta

3. Particin del Sistema (System Partitioning). Un sistema completo no necesariamente

4. Simulacin Pretrazado (Prelayout Simulation). Hasta el tercer paso, an no se ha

5. Planeacin de la Superficie (Floorplanning). Una vez que se simul el diseo, se

6. Colocacin (Placement)14. Estratgicamente, el software decide la colocacin de