TUTORIAL LENGUAJE VHDL PRCTICAS DE LABORATORIO

PRCTICA 1
Los operadores VHDL y las compuertas lgicas
Cuando se disea con lgica programable se requiere del manejo de
tres elementos:
Lenguaje del tipo HDL (Hardware Description Language),
Dispositivo lgico programable (CPLD o FPGA)
Plataforma de desarrollo.

Introduccin al lenguaje VHDL

Un programa en VHDL requiere de tres mdulos fundamentales:

El mdulo de las bibliotecas (LIBRARY), que es la parte en la que se listan

todas las bibliotecas que se usaran en el diseo. Como por ejemplo: ieee,
std, work, etc.
El mdulo de la entidad (ENTITY), que es la parte donde se especifican los
pines de entrada/salida del circuito.
El mdulo de la arquitectura (ARCHITECTURE), que es la parte que
contiene el cdigo que describe el comportamiento del circuito.

Los comentarios empiezan con dos guiones "--" seguidos, hasta el final de lnea.
Los caracteres son cualquier letra o nmero y se escriben entre comillas simples: '2',
't'. Las cadenas son un conjunto de caracteres y se escriben entre comillas dobles:
"hola", los bits son en realidad caracteres, y es posible formar con ellos cadenas y
representar nmeros por ejemplo: "1110100", O"126", X"FE"; el primer nmero es
binario, el segundo octal, esto se indica con una O antecediendo la cadena, el
ltimo nmero es hexadecimal; indicado por la X delante de la cadena. Palabras
reservadas. Son aquellas que tienen un significado especial en VHDL. La entidad
puede tomar cualquier nombre, excepto las palabras reservadas En la arquitectura
se describe el comportamiento funcional del mdulo entidad. La arquitectura
incluye una parte declaratoria y una parte operatoria. La parte declaratoria puede
incluir diferentes tipos de declaraciones (seales internas, componentes,
constantes, etc.). La parte operatoria incluye el cdigo funcional del mdulo; La
figura I muestra la estructura bsica de cualquier cdigo en VHDL.

Secciones bsicas de un cdigo VHDL.

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LOS OPERADORES VHDL Y LAS COMPUERTAS LGICAS

OBJETIVO:
El alumno aprender el funcionamiento de los operadores en lenguaje VHDL
para construir diferentes tipos de expresiones mediante los cuales se pueden
calcular datos.
En lenguaje VHDL existen operadores de asignacin con los cuales se
transfieren valores de un objeto de datos a otro y operadores de asociacin
que relacionan un objeto de datos con otro. La figura 1.1 muestra los
operadores ms utilizados.

Figura 1.1 Operadores en lenguaje VHDL.

ACTIVIDADES:
1. Crear una carpeta de trabajo, tal como se muestra en la figura 1.2

Figura 1.2. Carpeta de trabajo.

2. Ejecutar la plataforma de desarrollo para lgica programable de Altera

(MaxPlus+II o Quartus) o de Xilinx (ISE-Project Navigator).
3. Utilizar la herramienta de diseo en el editor de texto para introducir el
cdigo funcional de las diferentes compuertas lgicas en lenguaje VHDL. El
archivo en VHDL generado debe tener la extensin *.vhd. La figura 1.3
muestra el cdigo requerido para las compuertas: OR, XOR, AND

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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity COMPUERTAS is
Port ( A : in STD_LOGIC;
B : in STD_LOGIC;
COR : out STD_LOGIC;
CXOR : out STD_LOGIC;
CAND : out STD_LOGIC);
end COMPUERTAS;

architecture Behavioral of COMPUERTAS is

begin
COR <= A OR B;
CXOR <= A XOR B;
CAND <= A AND B;
end Behavioral;

Figura 1.3. Cdigo VHDL para las compuertas: OR, XOR, AND

4. Utilizar la herramienta de simulacin de la plataforma de desarrollo para

verificar el comportamiento lgico de las compuertas bsicas. La figura 1.4
muestra la simulacin de esta prctica.

Figura 1.4. Simulacin del cdigo VHDL para las compuertas: OR, XOR, AND

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