Síntese Lógica baseada no uso de rede de transistores
Processo e técnicas.
Valentina Montserrat
Universidade Federal do Rio Grande do Sul
Instituto de Informática
Porto Alegre, Brasil
vmontserrat@inf.ufrgs.br
Abstract—Este trabalho tem como objetivo mostrar como é o
funcionamento da síntese lógica aplicada à geração de redes de
transistores por meio do fluxo standard cell, assim como as
principais técnicas utilizadas para o processo.
Palavras chave—síntese lógica; rede de transistores; fluxo
standard cell; biblioteca de células; mapeamento tecnológico.
I. INTRODUÇÃO
Com o aumento da necessidade de construir circuitos
integrados de aplicação específica, chamados de ASICS,
cresce junto a demanda por formas de concepção otimizadas
desses circuitos, tanto por parte do projetista como por parte de
parâmetros de projeto, tais como área, consumo de potência,
desempenho e timing.
O fluxo standard cell permite que a concepção de circuitos
integrados seja realizada através de etapas de síntese e análise
através de dados pré definidos como entrada, que determinam o
circuito como resultado final. Dentro desse fluxo está
compreendida a síntese lógica, que transforma a descrição do
circuito em um conjunto de redes de transistores e
interconexões para a etapa de síntese física transcrever em
forma de leiaute, utilizando uma biblioteca de células (redes
de transistores formam as células, estas podem ser vistas como
portas lógicas, base para construção dos circuitos) pré
definidas.
Esse processo permite que a concepção de circuitos
integrados seja mais rápida do que em um processo full custom
– onde o projetista forma as redes de transistores unidade a
unidade – e ainda possibilita análises sobre a viabilidade da
construção do circuito.
Este trabalho revisa as técnicas e desafios no
desenvolvimento da síntese lógica para o uso de redes de
transistores, considerando as etapas de formação da síntese
lógica, desde a descrição de linguagem de hardware até a
netlist, com vistas em otimizar parâmetros com minimização
de perdas em outras características.
Também salienta o aprimoramento de algoritmos em
etapas fundamentais da síntese lógica, como o mapeamento
tecnológico; e a perspectiva de aproximar a síntese lógica da
síntese física e vice versa.
II. GERAÇÃO DE REDES DE TRANSISTORES
A. Redes de transistores em standard cell
A geração de redes de transistores para compor circuitos
integrados pode ser realizada através de um processo manual
de projeto conhecido como full custom ou por um processo
automatizado de passos de forma sequencial com base em uma
combinação lógica, este conhecido como fluxo standard cell,
usando uma linguagem de descrição de hardware e
combinando com uma biblioteca de células, que resulta em
uma rede de células. Projetos em full custom geram um custo
de tempo de desenvolvimento elevado, enquanto projetos em
standard cell tem limitações por dependência de bibliotecas de
células, e risco de menor qualidade do circuito integrado.
As células do processo standard cell precisam ser
caracterizadas e validadas para poderem constituir as
bibliotecas pré definidas que participam da formação de novas
células – redes de transistores - durante o processo do fluxo.
Criar células com qualidade em standard cell é um desafio,
visto que o algoritmo empregado determina a rede de
transistores, processo conhecido como mapeamento
tecnológico, e de acordo com o mapeamento é possível
otimizar o circuito com base em algum parâmetro de qualidade
específico. Por qualidade entende-se as características de
desempenho, consumo de potência, área, timing. A parte do
fluxo standard cell responsável pela transcrição de uma
especificação HDL em uma descrição de rede de transistores,
em forma de netlist, é a síntese lógica.
B. Síntese Lógica
A síntese lógica é composta por uma série de passos que
interpretam um conjunto de parâmetros dados em linguagem
de descrição de máquina (referenciados pela sigla HDL) que
depois de transcritos podem ser representados em forma de
rede de transistores. As descrições em HDL podem ser do tipo
estrutural, comportamental ou RTL – register transfer logic.
Esta última descreve em alto nível uma determinada lógica,
que é a utilizada no fluxo standard cell.
A síntese lógica pode ser realizada para implementações em
FPGA, dispositivos com hardware pré-definidos e dependem
da descrição lógica para depois da síntese os recursos de
hardware existentes estarem configurados de forma a compor o
circuito lógico esperado; ou para o fluxo standard cell, a
interpretação de um HDL junto da biblioteca de células
permitem ao fim da síntese uma netlist que compoe a rede de
transistores, permitindo na etapa de síntese física completer a
concepção do circuito até a etapa de leiaute.
As etapas que constituem o fluxo da síntese lógica são
 Otimização independente da tecnologia: tem como
entrada a rede booleana não otimizada e como
saída a rede boolenana otimizada;
 Mapeamente tecnológico: precisa da rede booleana
otimizada e da biblioteca de células, e tem como
saída a rede de células;
 Otimização dependente da tecnologia: tem como
entrada a rede de células e como saída a rede
otimizada.
III. SÍNTESE LÓGICA NO FLUXO STANDARD CELL
Para melhor produtividade do designer de projeto de
circuitos integrados, assim como para um projeto bem
executado, aumentar o nível de abstração da síntese logica é
um objetivo constante para aprimorar o processo de otimização
da síntese.
Diversas técnicas são aplicadas na busca de algoritmos
mais eficazes, tratando diretamente da biblioteca de células;
das redes booleanas com técnicas que são não são diretamente
vinculadas à tecnologia em questão, trabalhando sobre a rede
booleana não otimizada provinda do RTL, e as que dependem
diretamente da tecnologia, estas utilizando a rede booleana já
otimizada no processo do fluxo de síntese lógica.
A qualidade da netlist resultante do processo de síntese
lógica interfere de forma direta no processo de síntese física, e
questões como testes e estimativas de atraso e sua minimização
são trabalhadas no emprego de técnicas como o Esforço
Lógico; especialmente na etapa de mapeamento tecnológico,
etapa chave para desenvolvimento da síntese lógica no fluxo
standard cell, bons algoritmos empregados permitem melhor
equilíbrio entre esses fatores de qualidade na produção do
circuito integrado.
A. Mapeamento tecnológico
Das etapas da síntese lógica, o mapeamento tecnológico
caracteriza a mais importante, segundo a literatura. Diversos
algoritmos para otimização da etapa foram propostos, para as
diferentes possibilidades de síntese lógica. No que diz respeito
ao fluxo standard cell, o mapeamento é diretamente
relacionado à biblioteca de células disponível, além do
algortimo empregado.
Aqui o conjunto de funções lógicas definida em RTL,
textual, é transformado em uma rede de transistores de uma
determinada biblioteca de células, para uma determinada
tecnologia, respeitando as restrições de projeto.
O processo consiste na interpretação do circuito lógico
independente da tecnologia para um grafo acíclico dirigido,
Direct Acyclic Graph - denominado DAG. Essa etapa prepara a
estrutura de dados para o próximo passo, o de identificação de
padrões. Esta etapa busca padrões entre o grafo e a biblioteca
de células disponível. De acordo com o número de padrões a
complexidade do algoritmo de busca pode aumentar,
comprometendo o tempo de execução do processo. Finalmente,
a etapa de cobertura define, entre os padrões identificados,
quais devem ser utilizados para atender as restrições de projeto.
Ao longo do mapeamento, o algoritmo busca minimizar os
custos das restrições de projeto. As restrições permitem definir
quais características o circuito final terá, tais como área,
consumo, atraso; vinculadas diretamente com a biblioteca de
células, durante a etapa de busca de padrões, que no fluxo
standard cell vem sendo amplamente utilizado o algoritmo que
busca padrões de forma booleana, sobre uma estrutura de
dados do tipo And-Inverter Graph, ou AIG, um caso particular
de DAG.
Apesar do mapeamento tecnológico estar limitado à
evolução das bibliotecas de células disponíveis, o
melhoramento em algoritmos para minimizar custos de
restrição de projeto ainda pode ser muito explorado para ênfase
em desenvolvimento de redes de transistores. .
B. Otimização de rede booleana não otimizada
Através de uma descrição em RTL é possível formar uma
rede booleana. No processo de síntese lógica, a rede booleana
pode ser otimizada independente da tecnologia utilizada, sendo
o segundo passo do fluxo, como foi visto na figura 1. Uma vez
otimizada ela pode passar para a fase de mapeamento
tecnológico, o qual depende da tecnologia.
O procedimento mais usual é o de divisão da rede booleana,
seja por divisão booleana ou algébrica. Divisão booleana
abrange todas as possibilidades das funções enquanto a divisão
algébrica é mais rápida.
Além desse método, é também conhecido o Kerneling, que
realiza divisões dos nós da rede.
C. Biblioteca de células
Apesar de depender externamente da biblioteca de
células(bibliotecas pré-definidas), seu desenvolvimento é
primordial para o progresso do fluxo de síntese lógica, como
visto anteriormente em Mapeamento Tecnológico. Logo, ter
disponível uma ampla biblioteca de células possibilita o
desenvolvimento em diversas tecnologias.
Por outro lado, quando a biblioteca é muito extensa, a busca
se torna maior, aumentando a complexidade do algortimo, e
mais demorado se torna o processo de caracterização no
mapeamento tecnológico.
A biblioteca de células tem em sua característica o fator de
qualidade das restrições de projeto: area, consumo de potência
e dados temporais são definidos pelas células em função de seu
tipo: tamanho, número de funções lógicas, ou capacidade de
fornecer corrente.
Quando uma determinada característica de qualidade
disponível é otimizada no mapeamento tecnológico, alguma
outra tem efeito contrário. Algoritmos que trabalham a
otimização buscando um equilibrio entre elas são uma possível
tendência de pesquisa. .
D. Esforço lógico no mapeamento tecnológico
Uma técnica utilizada para desdenvolvimento de células
lógicas é o esforço lógico, utilizado nas concepções de
circuitos full custom. No caso de standard cell, o esforço lógico
pode ser aplicado ao mapeamento tecnológico, no intuito de
minimizar o atraso pelo dimensionamento das portas.
A técnica consiste de manipular as dimensões de área de
uma porta lógica em função de sua passagem de carga
continua. Essa técnica de controle do dimensionamento permite
manter constante o atraso.
Algumas pesquisas sugerem através de seus resultados, que
o algoritmo de mapeamento tecnológico possa ser direcionado
ao conceito e aplicação do esforço lógico, minimizando atrasos
significativos quando tratada a distribuição de carga, sem
deixar de atender as restrições de projeto como um todo, o qual
o mapeamento tecnológico também é responsável.
E. Netlist: efeitos na síntese física
A netlist é composta de toda a rede de transistores ao final
da síntese lógica, permite ao processo de síntese física utilizar
os dados de células e interconexões para posicionar e rotear o
conjunto no leiaute.
A estrutura da netlist reflete diretamente na etapa seguinte
- de síntese física. Uma netlist otimizada para as aplicações de
posicionamento dos blocos lógicos permite, por exemplo,
menores interconexões, o que melhora os resultados de atraso
e também de área, visto que o custo do circuito integrado
diminui em função da área necessária na bolacha de silício –
especialmente por ocorrer menor disperdício quando um
circuito tem falha no teste.
A otimização dependente da tecnologia é a etapa mais
próxima da netlist, e além do mapeamento tecnológico e
esforço lógico, outras técnicas podem ser empregadas para
otimizações locais no circuito após o mapeamento tecnológico,
da rede booleana otimizada. Das mais difundidas temos gate
sizing, gate reapplication e as transformações por de Morgan.
A reestruturação do caminho crítico, no escopo de
mudanças não locais, dependem diretamente da análise de
timing. O processo se dá em duas fases, com a identificação de
partes do circuito que possam ser modificadas, e a seleção de
conjuntos dessas porções para modificar, seguido de teste da
modificação realizada e no caso de haver melhoria, manter a
modificação.
IV. DESAFIOS
Ainda não se alcançou um método perfeito de desenvolver
a síntese lógica baseada no uso de rede de transistores, visto
que as variáveis em questão são dependentes – otimiza-se uma
característica, perde-se em outra.
Busca-se a concepção de circuitos integrados realizados em
melhor tempo do que na concepção do tipo full custom, mas
que resultem netlist de qualidade – redes de transistores com
desempenho tão bom quanto o realizado no projeto por conta
do professional projetista. Bons algoritmos desenvolvidos para
etapas específicas do fluxo de síntese lógica permitem no
resultado da netlist uma rede de transistores mais polida para a
próxima etapa do fluxo standard cell.
Algoritmos de fatoração e de grafos são explorados para
otimizar as redes lógicas, onde os de fatoração trabalham sobre
a rede Booleana de entrada, minimiza as variáveis e mapeia a
expressão otimizada; os grafos são a representação da rede,
onde as arestas tem ligação direta com um transistor da rede, e
o objetivo é diminuir o número de arestas, sem modificar a
lógica. Alguns trabalhos sugerem que esses algoritmos possam
ser combinados. Esses algoritmos são empregados em
ferramentas EDAs, que visam otimizar as redes com menor
custo de tempo em relação ao processo puramente manual.
No que diz respeito ao mapeamento tecnológico, a
escalabilidade ainda é a maior dificuldade. Pelo mapeamento
tecnológico é possível definir características em foco nas
restrições de projeto, como área, atraso, potência e
desempenho, e o algoritmo empregado é fundamental para
atender as restrições sem depreciar outras características; a
gerência da memória e o tempo de execução são quesitos de
procura de algoritmos que encontrem um equilíbrio entre os
fatores: o número de bibliotecas de células elevado, que
melhora o processo de mapeamento do ponto de vista de
produtividade, implica a necessidade de maior memória
disponível, e a procura por padrões entre a estrutura de dados
da rede e a biblioteca de células se torna mais lenta.
Ainda procuram-se formas de vincular o mapeamento
tecnológico às características de leiaute, visto que o
posicionamento dos transistores obtidos pela netlist interfere
em características como área e atraso. Alguns trabalhos
sugerem a busca de algoritmos visando avaliação diretamente
do ordenamento dos transistores para minimizar quebras de
difusão, mantendo os transistores da rede alinhados para
aproveitar , otimizando área em um tempo de concepção do
circuito mais apropriado do que o necessário para um projeto
full custom.
Com a possibilidade de vincular alguns aspectos da síntese
física durante o processo de síntese lógica, há a perspectiva de
ter capacidade de testes de atraso mais precisas, especialmente
pela melhor estimativa das interconexões nas redes de
transistores. As técnicas utilizadas para estimativas em testes
ainda não tem a precisão necessária para minimizer o atraso
como desejado, e algumas pesquisas mostraram que pode haver
o aumento em consumo potência e área.
 CONCLUSÕES
O constante aumento da necessidade de circuitos integrados
para fins específicos no mercado tecnológico exige uma
demanda maior no processo de produção, especialmente
quando o foco é na rede final de transistores, que torna
processo full custom com custo de tempo elevado, e com isso é
necessário recorrer ao processo de fluxo standard cell.
Para tanto ainda é necessário desenvolver algoritmos que
aumentem o nível de abstração da concepção dos circuitos
integrados, nas ferramentas de desenvolvimento, buscando
encontrar um padrão de qualidade similar ao realizado passo a
passo a nível de transistor.
Dentro das técnicas e tecnologias desenvolvidas para cada
parte do fluxo de síntese lógica nesse contexto, percebe-se
vasta quantidade de pesquisas possíveis em diversos tipos de
algoritmos com o intuito de tornar mais eficiêntes as diversas
etapas do processo.
Buscas por estimativas mais precisas, e testes com maior
abrangência, possibilitam que em trabalhos futuros os
parâmetros de projeto tenham maior equilíbrio entre si, e
facilitem processos seguintes de síntese.
Ainda é possível aprimorar o mapeamento tecnológico que
depende da biblioteca de células e do algoritmo empregado,
para que o conjunto resulte em netlists de maior qualidade,
facilitando um bom leiaute da rede de transistores, e
encontrando um bom gerenciamento entre a quantidade de
memória necessária e o tempo de execução para o processo.
REFERÊNCIAS
[1] S. Karandikar and S. Sapatnekar, Logical effort based technology
mapping, Proceedings of IEEE International Conference on Computer-
Aided Design, Santa Clara, CA, 2004, pp. 419–422.
[2] L. Scheffer, L. Luciano, and G. Martin, EDA for IC implementation,
circuit design, and process technology, Taylor & Francis Group, 2006,
pp.38-64.
[3] L. da Rosa, “Automatic Generation and Evalution of Transistor
Networks in Different Logic Styles”, Tese (doutorado) – Universidade
Federal do Rio Grande do Sul. Programa de Pós-Graduação em
Microeletrônica. Porto Alegre, 2008.