Circuito DRAM.

¿En qué consiste la celda básica?

Todos los tipos de memoria son de acceso aleatorio, es decir en palabras individuales de la memoria son accedidas
directamente mediante la lógica de direccionamiento cableada interna. La memoria más común es la denominada
memoria de acceso aleatorio (RAM Random-Access-Memory). Este es, por supuesto, un mal uso del termino ya que
todas las memorias listadas en la tabla son de acceso aleatorio.

Tabla 1.1 Tipos de memorias semiconductoras

Una característica distintiva de la RAM es que es posible tanto leer datos como escribir rápidamente nuevos datos en
ellas. Tanto de lectura como de escritura se ejecutan mediante señales eléctricas.
La otra característica distintiva de la RAM es que es volátil. Una RAM debe estar siempre alimentada. Si se interrumpe
la alimentación se pierden los datos. Así pues, las RAM pueden utilizarse solo como almacenamiento temporal. Las
dos formas tradicionales de RAM utilizadas en los computadores son la DRAM y la SRAM.

DRAM
Las tecnologías de RAM se dividen en dos variantes: dinámicas y estáticas. Primero nos enfocaremos en la memoria
dinámica y posteriormente en la estática. DRAM es acrónimo de “Dynamic Random Access Memory” (Memoria
dinámica de acceso aleatorio). El término dinámico indica que para que la memoria mantenga los datos requiere que
estos estén actualizados dentro de un cierto periodo de tiempo, así cuando estas memorias son desenergizadas
pierden los datos que guardan. La estructura física de una DRAM se muestra en la figura 1.1.
 Figura 1.1 RAM física

El término acceso aleatorio indica que cada celda en la memoria puede ser leída o escrita en cualquier orden. Una
RAM dinámica (DRAM) está hecha con celdas que almacenan los datos como cargas eléctricas en condensadores.
La presencia o ausencia de carga en un condensador se interpretan como el uno o el cero binarios. Ya que los
condensadores tienen una tendencia natural a descargarse, las RAM dinámicas requieren refrescos periódicos para
mantener memorizados los datos. El refresco de toda la memoria se consigue ejecutando una operación de lectura
sobre cada una de las filas que componen la memoria (Ver
Circuito de refresco figura 1.2).

Figura 1.2 Refresco de una memoria DRAM

La lógica de refresco puede realizarse mediante circuitos lógicos pero es preferible usar circuitos controladores de
refresco diseñados específicamente y muy versátiles para adaptarse a los requerimientos de la aplicación.
Para la realización de esta interfaz el bus de direcciones se divide en dos partes: filas y columnas. Mediante un
multiplexor y una unidad de control se selecciona qué parte pasa a la DRAM, activándose además las líneas RAS, CAS
y WE según convenga. Por otra parte un temporizador envía periódicamente una indicación a la unidad de control
para realizar el refresco. Entonces, la unidad selecciona un contador como entrada a la DRAM a través del multiplexor
y éste se va incrementando en cada ciclo de refresco.

El término dinámica hace referencia a esta tendencia a que la carga almacenada se pierda, incluso manteniéndola
siempre alimentada.
La figura 1.3 muestra la estructura típica de una celda elemental de memoria DRAM, que memoriza un bit. La línea de
direcciones se activa cuando se va a leer o a escribir el valor del bit de la celda. El transistor actúa como un conmutador
que se cierra (permitiendo el paso de la corriente) si se aplica tensión eléctrica a la línea de direcciones, y se abre (no
fluye corriente) cuando la tensión aplicada es nula.
 Figura 1.3 Estructura típica de celdas de memoria DRAM.

Escritura
Para la operación de escritura se aplica un valor de tensión en la línea de bit; un valor de tensión alto representa un
uno, y una tensión baja representa un cero. Se aplica entonces una señal a la línea de direcciones, permitiendo que se
transfiera carga al condensador.

Lectura
Para la operación de lectura, cuando se selecciona la línea de direcciones, el transistor entra en conducción y la carga
almacenada en el condensador es transferida a la línea de bit y a un amplificador detector o amplificador de lectura.
Este amplificador compara la tensión del condensador con un valor de referencia y determina si la celda contiene un
uno lógico o un cero. La lectura de la celda descarga el condensador, cuya carga debe restablecerse para completar la
operación.

Como se mencionó anteriormente los datos de una memoria DRAM están organizados en celdas de memoria donde
cada celda contiene un número específico de bits, por ejemplo una DRAM de 1M*4 bit tiene 4 bits por celda, donde
cada celda de memoria tiene una única dirección determinada por la dirección de fila y una dirección de columna. El
transistor integrado funciona como un conmutador que puede ser utilizado para controlar el flujo de corriente entre
el corte y saturación. En una DRAM cada transistor conmuta un único bit, si el transistor está saturado y la corriente

puede fluir, entonces es un 1 lógico, si está en corte, entonces es un cero lógico.

 Figura 1.4 Diagrama de circuito de la DRAM
En la actualidad cada celda de memoria además de los transistores y condensadores para almacenar los bits de
información; tienen circuitos de soporte que en general incluye los componentes del diagrama de circuito de la figura
1.4
La manera general de representar este circuito es con un diagrama a bloques como se muestra en la siguiente figura.

Figura 1.5 Diagrama de bloques de una DRAM

SRAM
SRAM proviene de ("Static Random Access Memory"), lo que traducido significa memoria estática de acceso aleatorio.
Se trata de una memoria RAM que tiene la característica de estar construida a base de transistores (a diferencia de la
memoria DRAM que la mayoría utilizamos en las computadoras, la cuál está fabricada a base de capacitores).
La característica más importante de la memoria SRAM es que por las propiedades electrónicas del transistor, este no
necesita estarse cargando constantemente de electricidad (a diferencia del capacitor de la DRAM, el cuál necesita
estar constantemente recargándose, porque en caso contrario pierde el dato almacenado); por ello tienden a ser
memorias sumamente rápidas y también costosas (ya que es más caro fabricar un transistor que un capacitor).
Son memorias físicamente semejantes a las memorias DRAM convencionales (SIMM, DIMM, RIMM, DDR, etc.), como
se muestra en la figura 2.1, que tienen un conector para ser insertadas en una ranura
especial para ellas en la tarjeta principal (Motherboard).

Figura 2.1 Representación física de la SRAM

En contraste con la memoria dinámica, un RAM estática (SRAM) es un dispositivo digital, basado en los mismos
elementos que se usan en el procesador.
Las celdas de memoria de acceso aleatorio estático (SRAM) se componen de un biestable flip-flop conectado a la
circuitería interna por dos transistores de acceso (Figura 2.2). Cuando no se accede a la celda, los dos transistores
permanecen cerrados, manteniendo el dato capturado en el flip-flop de una forma biestable, permitiendo así el
almacenamiento de datos y por lo tanto, a diferencia de las memorias RAM dinámicas, no existe la necesidad de
actualizar periódicamente el contenido de la memoria. Los esquemas de una celda real de memoria SRAM de un bit
se muestra en la figura 2.3 (MOS y bipolar).

Figura 2.2 Transistor

Figura 2.3 MOS y bipolar

La figura 2.4 muestra la estructura típica de una celda elemental de memoria SRAM de forma más clara. Cuatro
transistores (T1, T2, T3 T4) están conectados en una configuración cruzada que produce estados lógicos estables. En
el estado lógico 1, en el punto C1 está en alta y el C2 en baja. En este estado T1 y T4 están en conducción, y T2 y T3
están en corte. Ambos estados son estables y se mantienen mientras se esté alimentando la celda con una tensión
continua de <<corriente directa>> A diferencia de DRAM, no se necesita refrescar el dato para mantenerlo.
 Figura 2.4 Estructura típica
de una celda SRAM
Al igual que una celda DRAM, la línea de direcciones en la
SRAM se emplea para abrir o cerrar un conmutador. La línea de
direcciones controla en este caso dos transistores (T5 y T6).
Cuando se aplica una señal a esta línea, los dos transistores
entran en conducción, permitiendo la operación de lectura o de
escritura. En una operación de escritura, el valor de bit
deseado se aplica a la línea B, y su complemento se aplica a la línea B negada. Esto fuerza a los cuatro transistores
(T1, T2, T3, T4) al estado apropiado. En una operación de lectura, el valor de bit se lee de la línea B.

Como estas memorias son de Acceso Aleatorio, significa que las posiciones en la memoria pueden ser escritas o leídas
en cualquier orden, independientemente de cuál fuera la última posición de memoria leída o escrita. Cada bit en una
SRAM se almacena en cuatro transistores, que forman un biestable, como mencionamos arriba. Este biestable tendrá
dos estados, utilizados para almacenar un 0 o un 1. Se utilizan otros dos transistores adicionales para controlar el
acceso al biestable durante las operaciones de lectura y escritura. Una SRAM típica utilizará seis MOSFET para
almacenar cada bit. Adicionalmente, podemos encontrar otros tipos de SRAM, que utilizan ocho, diez, o más
transistores por bit. Esto es utilizado para implementar más de un puerto de lectura o escritura en determinados tipos
de memoria de video.

Figura 2.5 Circuito SRAM

Modos de operación:

Una memoria SRAM tiene tres estados distintos de operación: standby, en el cual el circuito está en reposo, reading o
lectura, durante el cual los datos son leídos desde la memoria, y writing o escritura, durante el cual se actualizan los
datos almacenados en la memoria. Para hacer más entendible la explicación haremos referencia la figura 2.5
Reposo: Si bus de control (WL) no está activado, los transistores de acceso M5 y M6 desconectan la celda de los buses
de datos. Los dos biestables formados por M1 – M4 mantendrán los datos almacenados mientras dure la alimentación
eléctrica.
Lectura: Asumimos que el contenido de la memoria es 1, y está almacenado en Q. El ciclo de lectura comienza cargando
los buses de datos con el 1 lógico, y luego activa WL y los transistores de control. A continuación, los valores
almacenados en Q y Q se transfieren a los buses de datos, dejando BL en su valor previo, y ajustando BL a través de
M1 y M5 al 0 lógico. En el caso que el dato contenido en la memoria fuera 0, se produce el efecto contrario: BL será
ajustado a 1 y BL a 0.
Escritura: El ciclo de escritura se inicia aplicando el valor a escribir en el bus de datos. Si queremos escribir un 0,
ajustaremos BL to 1 y BL a 0, mientras que para un 1, basta con invertir los valores de los buses. Una vez hecho esto,
se activa el bus WL, y el dato queda almacenado.

REFERENCIAS
[1]Daniel Francisco Gómez Prado. (2001). Diseño de un controlador de memorias . 2001, de Facultad de Ingeniería
Electrónica de la Universidad Nacional Mayor de San Marcos Sitio web:
http://sisbib.unmsm.edu.pe/bibvirtualdata/publicaciones/electronica/Agosto_2001/Pdf/6_diseno.pdf

[2]William Stallings. (2005). Organización y arquitectura de computadores. Madrid : Pearson Prentice Hall.

[3]Informática Moderna. (2018). La memoria SRAM. 2018, de Informática Moderna Sitio web:
http://www.informaticamoderna.com/Memoria_SRAM.htm