Đề 521

KIỂM TRA CUỐI KỲ

MÔN KIẾN TRÚC MÁY TÍNH

Ngày KT : 27/05/2015

Thời gian: 90 phút - Tổng số câu : 30

(Sinh viên được xem tài liệu)

Dành cho 6 câu tiếp theo

Cho sơ đồ mô tả datapath của bộ xử lý MIPS đơn chu kỳ và chi tiết của bộ “Next PC”:

Bộ “NextPC” được gọi tham gia vào datapath của một lệnh khi tín hiệu PCSrc = 1. Bỏ qua thời gian
trễ cho bộ điều khiển. Thời gian trễ của các khối thuộc datapath: “bộ nhớ lệnh” (I-Mem), “bộ cộng”
(Add, PC30+1), “bộ hợp kênh” (Mux), “bộ tính toán số học luận lý” (ALU), “thanh ghi” (đọc/ghi

Trang 1/5
Đề 521

Regs), “bộ nhớ dữ liệu” (D-Mem), “bộ mở rộng dấu” (SE), “bộ mở rộng dấu/không” (E) theo bảng
sau:

I-Mem Add, +1 Mux ALU Regs D-Mem SE, E

220ps 12ps 5ps 60ps 25ps 220ps 5ps

Câu 1: Các khối chức năng (thuộc datapath) nào tham gia vào lệnh (chọn phát biểu đầy đủ nhất):
SUB Rd, Rs, Rt # Reg[Rd] = Reg[Rs] SUB Reg[Rt]
a. Instruction Memory, Registers file, ALU, Adder ( PC30+1)
b. Tất cả các khối trừ D-Mem, E
c. Tất cả các khối trừ D-Mem và Next-PC
d. Instruction Memory, ALU, Adder ( PC30+1), Next-PC
Câu 2: Chọn phát biểu đúng khi bộ xử lý thực thi lệnh:
SW Rt, Offs(Rs) # Mem[Reg[Rs]+Offs] = Reg[Rt]
a. Khối “Next-PC” tham gia vào datapath thực thi lệnh này
b. Cờ “Zero” có thể bằng 1
c. Các tín hiệu “RegWrite”, “ALUSrc”, “MemtoReg” lần lược bằng x, 1, 0
d. Giá trị thanh ghi PC tăng lên 1 nhờ bộ cộng “+1”
Câu 3: Giả sử bộ xử lý đơn chu kỳ này hỗ trợ thêm lệnh “LWR” (Load Word Register). Xác đinh
giá trị các tín hiệu điều khiển RegDst, ALUSrc, MemtoReg, PCSrc. Lệnh LWR có cú pháp
như sau:
LWR Rd, Rt(Rs) #Reg[Rd] = Mem[Reg[Rt]+Reg[Rs]]
a. 1 – 0 – 1 – 0 b. 0 – 0 – 1 – 1 c. 0 – 0 – 1 – 0 d. 1 – 1– 0 – 1
Câu 4: Thời gian trễ của các khối tham gia vào “critical path” câu lệnh xác định thời gian trễ nhỏ
nhất của câu lệnh đó. Tính thời gian trễ trong “critical path” của lệnh “beq $0, $8, exit” trong
trường hợp điều kiện $8 = $0:
a. 247ps b.310ps c.315ps d. 305ps
Câu 5: Chu kỳ xung nhịp ngắn nhất có thể của thiết kế này :
a. 305ps b.555ps c.565ps d. 347ps
Câu 6: Từ thiết kế trên, người ta sửa đổi sang dạng đa chu kỳ. Với thiết kế đa chu kỳ, mỗi chu kỳ
sẽ thực thi một trong 5 công đoạn: nạp lệnh (IF), giải mã lệnh (ID), tính toán (EX), truy xuất bộ
nhớ dữ liệu (MEM), ghi giá trị vào thanh ghi (WB). Chu kỳ xung nhịp ngắn nhất có thể của thiết
kế đa chu kỳ :
a. 220ps b.247ps c.5ps d. 440ps
Câu 7: Chọn phát biểu đúng về RAM ‘DDR3-1600’ :
a. Đây là một loại RAM động đồng bộ (SDRAM)
b. Tần số xung nhịp lớn nhất cấp cho RAM này là 1600 MHz
c. RAM này cần chu kỳ làm tươi để bảo toàn mức luận lý 0
d. RAM thế hệ mới này có thời gian truy xuất dữ liệu nhanh hơn SRAM

Trang 2/5
Đề 521

Dữ liệu cho 3 câu tiếp theo :

Giã sử mỗi địa chỉ bộ nhớ có kích thước 1 Byte, cho sơ đồ mạch giải mã địa chỉ của một bộ nhớ như
sau :

Câu 8: Kích thước vùng nhớ mà ở đó tín hiệu CS2 tích cực (CS2 = 0)
a. 0x3FFF byte b. 4KB c. 8KB d. 16KB

Câu 9: Không gian địa chỉ của tín hiệu CS1:

a. 0 – 0x1FFF b. 0 – 0xFFFF c. 0 – 0x3FFF d. 0 – 0x4000
Câu 10: Không gian địa chỉ của tín hiệu CS3:
a. [0x8000 – 0xBFFF] OR [0xC000 – 0xFFFF] b. 0x4000 – 0xFFFF
c. 0x4000 – 0xFFFF d. [0x4000 – 0x7FFF] OR [0xC000 – 0xFFFF]
Câu 11: Bộ xử lý MIPS pipeline 5 trạng thái có thời gian trễ của mỗi trạng thái theo bảng sau:
IF ID EX MEM WB
220 ps 150 ps 150 ps 210 ps 100 ps
Chu kỳ xung nhịp nhỏ nhất có thể của bộ xử lý này:
a. 220ps b.300ps c.250ps d. 100ps

Cho đoạn chương trình hợp ngữ MIPS sau dành cho 4 câu tiếp theo:

loop: lw $t3, 100($t1)

sll $t3, $t3, 2
add $t4, $t3, $a0
sw $t2, 0($t4)
addi $t1, $t1, 4
addi $t2, $t2, -1
bne $t2, $zero, loop

Câu 12: Giả sử bộ xử lý là đơn chu kỳ, ban đầu $t2 = 5, $t1 = 0. Cần bao nhiêu chu kỳ xung nhịp
để thực thi đoạn chương trình trên?

a. 5 b. 25 c. 28 d. 35
Câu 13: Giả sử bộ xử lý là đa chu kỳ (CPI của các lệnh tương ứng: lw = 5, sw/sll/add/addi = 4, bne
= 3), ban đầu $t2 = 5, $t1 = 0. Cần bao nhiêu chu kỳ xung nhịp để thực thi đoạn chương trình
trên?
a. 25 b. 28 c. 140 d. 196
Câu 14: Giả sử bộ xử lý là 5-stage pipeline, không xét hazard, ban đầu $t2 = 5, $t1 = 0. Cần bao
nhiêu chu kỳ xung nhịp để thực thi đoạn chương trình trên?
a. 39 b. 47 c. 75 d. 98

Trang 3/5
Đề 521

Câu 15: Giả sử bộ xử lý là đơn chu kỳ, thời gian trễ của lệnh “lw” là 900ps. Sau đó bộ xử lý được
cải tiến thành đa chu kỳ, thời gian trễ của mỗi giai đoạn là 200ps. Tính speed up trong trường
hợp bộ xử lý thực hiện đoạn chương trình trên, ban đầu $t2 = 5, $t1 = 0?
a. 1 b. 1.1 c. 1.2 d. 1.3
Dành cho 4 câu tiếp theo: Cho đoạn chương trình hợp ngữ MIPS sau, ban đầu $t3 = 1:

loop: addi $t1, $t1, 4

lw $t4, 4($t1)
addi $t2, $t2, 4
sw $t4, 0($t2)
addi $t3, $t3, -1
bne $t3, $zero, loop

Câu 16: Giả sử bộ xử lý là 5-stage pipeline. Có bao nhiêu data hazard ở đoạn chương trình trên?
a. 2 b. 3 c. 4 d. 5
Câu 17: Giả sử bộ xử lý là 5-stage pipeline, chỉ dùng phương pháp chèn stall để giải quyết data
hazards. Tính CPI trung bình cho đoạn chương trình trên?
a. 1.7 b. 3.2 c. 1 d. 3.7
Câu 18: Giả sử bộ xử lý là 5-stage pipeline, dùng phương pháp chèn stall và forwarding để giải
quyết data hazards. Tính tổng số chu kỳ xung nhịp cho đoạn chương trình trên?
a. 10 b. 11 c. 12 d. 13
Câu 19: Tính speedup cho trường hợp bộ xử lý là 5-stage pipeline, sử dụng stall và forwarding với
trường hợp bộ xử lý là đa chu kỳ cùng thực thi đoạn chương trình trên?
a. 2.3 b. 2.4 c. 3.0 d. 3.1
Dành cho 3 câu tiếp theo:

Thiết kế bộ nhớ đệm có kích thước phần chứa dữ liệu 4KB. Giả sử bộ nhớ chính có dung lượng
64Mx8, mỗi cache line phần dữ liệu có kích thước 4 byte.

Câu 20: CPU mỗi lần truy xuất 1 byte. Số lượng line của bộ nhớ đệm là:
a. 211 b. 210 c. 29 d. 28
Câu 21: CPU mỗi lần truy xuất 1 byte. Sử dụng kỹ thuật ánh xạ trực tiếp (direct-mapped), số bit
của các trường offset, index, tag lần lượt là:
a. 2, 10, 14 b. 2, 9, 15 c. 4, 8, 14 d. 4, 9, 13
Câu 22: CPU mỗi lần truy xuất 2 byte. Sử dụng kỹ thuật 4-way set associative, số bit của các
trường offset, set_index, tag lần lượt là:
a. 2, 8, 16 b. 2, 9, 15 c. 1, 8, 16 d. 1, 10, 15
Câu 23: Chọn phát biểu đúng về trường hợp ghi giá trị vào thanh ghi 0 của bộ thanh ghi MIPS (ví
dụ lệnh “addi $0, $2, 10”):
a. Đây là trường hợp phát sinh lỗi khi chạy giống như trường hợp chia một số cho 0
b. Giá trị mới vẫn được lưu vào thanh ghi $0 nhưng sau đó tự động reset về giá trị 0
c. Thanh ghi $0 không phải là một thanh ghi trong bộ 32 thanh ghi MIPS

Trang 4/5
Đề 521

d. Giá trị trên BusW không được kết nối vào thanh ghi $0 nên giá trị 0 được bảo toàn
Dành cho 4 câu tiếp theo

Giả sử thời gian truy xuất của bộ nhớ chính cần 30 chu kỳ xung nhịp, số lệnh truy xuất bộ nhớ chiếm
20% tổng số lệnh. Hệ thống bộ nhớ sử dụng bộ nhớ đệm dữ liệu L1 với tỉ lệ miss (miss rate) là 8%.
Tần số hoạt động của CPU là 2GHz.

Câu 24: Giả sử CPI lý tưởng là 2 (cho cả việc nạp lệnh), bộ nhớ đệm lệnh có tỉ lệ hit là 100%, hỏi
CPI trung bình trong trường hợp trên là bao nhiêu
a. 2.8 b. 2.1 c. 3.5 d. 2.5
Câu 25: Giả sử CPI lý tưởng là 2, giả sử không có bộ nhớ đệm dữ liệu và lệnh, hỏi CPI trung bình
trong trường hợp trên là bao nhiêu
a. 30 b. 32 c. 36 d. 38
Câu 26: Nếu chúng ta thiết kế thêm bộ nhớ đệm dữ liệu L2 với tỉ lệ miss (miss rate) là 18% và hit
time là 3ns, bộ nhớ đệm lệnh có tỉ lệ hit là 100%. Với CPI lý tưởng là 2 (cho cả việc nạp lệnh),
hỏi CPI trung bình là bao nhiêu?
a. 2.12 b. 2.18 c. 2.76 d. 3.12
Câu 27: Giả sử ngoài bộ nhớ đệm dữ liệu L1, chúng ta còn có thêm bộ nhớ đệm L1 cho lệnh, và tỉ
lệ miss là 2%. Giả sử CPI lý tưởng là 2 trong trường hợp hit lệnh và hit dữ liệu, hỏi CPI trung
bình là bao nhiêu trong trường hợp này?
a. 2.6 b. 2.8 c. 3.1 d. 3.5
Dành cho 3 câu tiếp theo:

Một hệ thống máy tính MIPS, CPU định địa chỉ theo 1 byte. Bộ nhớ đệm có dung lượng 8KB, mỗi
line có kích thước 32 byte

Câu 28: Bộ nhớ đệm được thiết kế theo phương pháp 4-way set-associative, độ rộng của các
trường tag, set-index, offset là:
a. 18, 8, 6 b. 17, 9, 6 c. 19, 8, 5 d. 18, 9, 5
Câu 29: Bộ nhớ đệm được thiết kế theo phương pháp 4-way set-associative, một đoạn chương
trình thực thi vòng lặp 5 lần, trong mỗi vòng lặp CPU truy xuất 258 byte liên tiếp bắt đầu từ địa
chỉ 0. Giả sử ban đầu bộ nhớ đệm rỗng, số lần miss :
a. 25 b. 64 c. 9 d. 8
Câu 30: Giả sử bộ nhớ đệm được thiết kế theo phương pháp direct mapping, ban đầu bộ nhớ đêm
rỗng, CPU truy xuất các ô nhớ có địa chỉ 100, 104, 112, 1060, 1064, 1096, 2007, 8254, 8255,
8256, 102. Hit rate tương ứng chuỗi truy xuất trên:
a. 4/11 b. 5/11 c. 6/11 d. 7/11

Trang 5/5
Đề 521

Trang 6/5