UNIVERSIDAD NACIONAL DE INGENIERÍA P.A.

2015-I
FACULTAD DE INGENIERÍA MECÁNICA 04-05-2015
Departamento Académico de Ingeniería Aplicada

LABORATORIO 2 DE ANÁLISIS Y DISEÑO DE CIRCUITOS DIGITALES

(MT-127)

INSTRUCCIONES: SIN APUNTES, SIN COPIAS, CELULARES APAGADOS. Solo se

permite el uso de calculadoras. LEER ATENTAMENTE ANTES DE RESOLVER.

Docente: Ing. CIP Daniel Leonardo Barrera Esparta.

PROBLEMA N°1:

Escribir V o F para cada enunciado y/o completar según sea el caso. Escriba solamente
la respuesta (V, F o el resultado) en la hoja del examen (0,5 puntos cada uno).

1) Un circuito sumador no es un circuito MSI. ( )

2) Siendo la fórmula del período para el Timer en modo Astable T=0.693*C1*(R1+2*R2),
siendo C1=20uF, R1=97.3 Kohm y R2=50.4 Mohm, el período del circuito de reloj
será aproximadamente 1 segundo. ( )
3) Los circuitos secuenciales de Evento Manejado son circuitos asíncronos que cambian
su estado inmediatamente cuando están habilitados. ( )
4) El latch NAND tiene estados prohibidos. ( )
5) Los flip flop temporizados se dividen en: de eventos manejados, de reloj no manejado
y de pulso manejado. ( )
6) Complete: Cuando el transistor fue inventado en 1947 fue considerado una
revolución, sin embargo los transistores enfrentaron el problema conocido
como…………..
7) El retraso de propagación es el retraso entre las entradas válidas y salidas válidas ( )
8) Con el método de la máquina de Mealy, se reducen la cantidad de estados
necesarios en el diseño. ( )
9) La corriente de fan out es la capacidad de corriente que un circuito ofrece como
máximo en su salida. ( )
10) Completar el siguiente circuito restador:
PROBLEMA N°2:

Operación del Filtro Separador para el proceso de Gas Natural

Dentro de planta de procesamiento de gas se requiere un Filtro Separador de dos fases,

para separar el agua del gas natural (ver esquemático de la Figura N°1) y se desea que
este proceso se dé ininterrumpidamente para asegurar la mayor producción y la mayor
rentabilidad para la empresa sin perjudicar el medio ambiente. Usted ha ingresado como
practicante en la mencionada planta, sin embargo, luego de una semana, ha ocurrido una
falla grave en la tarjeta electrónica que opera el proceso y se le encarga a usted que la
diagnostique, llegando a la conclusión luego de dos horas de análisis, que algunas partes
de la tarjeta se encuentran dañadas (su esquema de análisis se visualiza en la Figura
N°2) y requieren reemplazo, el cual se estima que llegará como mínimo en dos semanas.
Es por ello que el gerente de la planta le encarga la misión de implementar un circuito que
se conecte en paralelo a la tarjeta instalada y mantenga la filosofía de operación, en el
menor tiempo posible, disponiendo de un maletín solamente con los circuitos integrados
con tecnología TTL básicos como compuertas lógicas: AND, OR, NOT, XOR, NAND,
NOR; flip flops JK, D; timer 555, resistencias, protoboards, entre otros (con un stock de 40
unidades por cada componente).

Fig.1 Diagrama de Proceso e Instrumentación del Filtro Separador

 Fig.2 Análisis de la tarjeta electrónica CVM-2014

Luego, a usted se le entrega la filosofía de operación, el cual luego de una lectura rápida
usted identifica los siguientes nombres para los componentes (tags) y genera los
siguientes enunciados de operación y lógica:

Tags:

- Switch de baja presión al ingreso PAL-110 (1) = BP

- Switch de alta presión diferencial PDAH-111 (2) = APD
- Switch de muy alto nivel LAHH-112 (3) = MAN
- Switch de alto nivel LAHH-113 (4) = AN1
- Switch de alto nivel LAHH-114 (5) = AN2
- Comando para solenoide de apertura/cierre de válvula XV-101 para ingreso de Gas
(6)=VA
- Comando para solenoide de apertura/cierre de válvula LV-102 de control de nivel de
condensados 1 (7)=LA
- Comando para solenoide de apertura/cierre de válvula LV-103 de control de nivel de
condensados 2 (8)=LB
- Comando para solenoide de apertura/cierre de válvula XV-104 para salida de Gas
(9)=VB
- Señal de Inicio/ Parada START/STOP = HS
- Señal de Parada de Emergencia = EM
- Señal de Secuencia en automático = XS
- Señal de Reloj de Flancos Variables de Tarjeta: CLK

Operación General de componentes:

- Todas las válvulas se apertura mediante la activación de una solenoide y/o tarjeta
electrónica dedicada y se cierra mediante la desactivación de la misma, se activa
con una señal digital de 5VDC y se desactiva con una señal de 0 VDC (1 lógico
para apertura y 0 lógico para cierre).
- El transmisor de presión PT-101 genera una señal de 4-20mA para un rango de 40
barg – 140 barg y a través del conversor ADC envía una trama digital en BCD
 mediante protocolo de comunicación "UNI-FIM", el cual solo envía dos valores
antes de la presión baja, las cuales son 75 barg y 92.1 barg numéricamente
seteados (considerando una aproximación de dos decimales) a través de su
resultante luego del escalamiento con la señal de 4-20mA (Es decir, para 90 barg,
por ejemplo, la señal equivalente en el rango de 4-20mA será x=4+16*(90-
40)/(140-40)=12.00 mA y 12.00= 1100 0010 0000). La trama digital es enviada
una sola vez al inicio y se envía primero la trama de la señal escalada de
presión menor en BCD y a continuación la trama de la señal escalada de
la presión mayor en BCD. El protocolo UNI-FIM recibe 7 entradas de protocolo y
es exactamente similar a lo que recibiría un display CÁTODO común de 7
segmentos.
- Todos los switch generan un estado binario 1 cuando se cumple dichas
condiciones, y un estado binario 0 cuando no las cumple.
- La señal de START Y STOP se unen en una sola señal HS, la cual si HS es 1 se da
cuando se activa START y cuando HS es 0 es porque se activa STOP. La señal HS
habilita la alimentación del circuito secuencial.
- El circuito de Clock produce flancos repetitivos de acuerdo a la Lógica de Operación
(Ayuda: esto permitirá evitar repeticiones en las salidas para el diseño de
la tabla de excitación del circuito secuencial).

Lógicas:

Lógica de Condición:

La lógica de Condición opera con las siguientes restricciones:

Condición de Automático: Cuando las señales BP, APD, MAN, AN1 y AN2 no se
encuentran activadas, la señal XS se activa, VA=VB=1 y LA=LB=0. Es el único caso
donde se activa XS.

Condición de Paro por baja presión de línea ó alta presión diferencial: Cuando
cualesquiera de las señales BP ó APD se encuentren activadas, las señales
VA=VB=LA=LB=XS=0 (Condición predomina sobre las demás).

Condición de apertura de válvula VB: La válvula VB no se apertura cuando

BP=APD=AN1=AN2=0 y MAN=1.

Condición de apertura/cierre de válvula LA: Se apertura la válvula LA cuando

MAN=0 y AN1=1 sin importar el estado de AN2, y se cierra la válvula LA cuando
MAN=AN2=1 y AN1=0; para ambos casos siempre y cuando BP=APD=0. Para
otros casos, la válvula LA permanece cerrada.

Condición de cierre de válvula LB: Se cierra la válvula LB cuando MAN=AN2=0 y

AN1=1, siempre y cuando BP=APD=0. Para otros casos, la válvula LA se abre,
siempre y cuando BP=APD=0
 Condición de Emergencia: Cuando la señal EM se encuentre activada, todas las
señales de comando (salida) se desactivan (Condición Predomina sobre las
demás).

Incoherencia: Cualquier condición incoherente, hace que todas las salidas del
Circuito sean desactivadas (se debe sustentar mediante notas escritas todas las
condiciones de incoherencia).

Lógica de Operación:

Se inicia con una condición donde (VA=VB=1 y LA=LB=0) cuando XS=1. Luego se
cierra la válvula de salida por 5 segundos (VB=0 en 5 segundos), luego se apertura la
válvula de salida y la válvula LA por 60 segundos (VA=VB=LA=1, LB=0 por 60 segundos),
luego se cierra la válvula de ingreso y se abre LB por 10 segundos (VA=0 y VB=LA=LB=1
por 10 segundos), se cierran las válvulas LA y LB por 7 segundos (LA=LB=VA=0, VB=1
por 7 segundos) y finalmente se regresa a la condición inicial luego de 14 segundos.

Se pide:

a) Elaborar el esquema general del chip principal de control dañado. (2 puntos)

b) Elaborar la tabla de verdad completa de la Lógica de Condición (1 punto)
c) Simplificar y obtener las expresiones de la Lógica de Condición (1 punto)
d) Dibujar el esquemático del circuito de la Lógica de Condición (1 punto)
e) Elaborar la tabla de verdad del circuito de la Lógica Secuencial utilizando flip flops
J-K (2 puntos)
f) Simplificar y obtener las expresiones de la Lógica Secuencial utilizando flip flops J-K
(2 puntos)
g) Dibujar el esquemático del circuito de la Lógica Secuencial utilizando flip flops J-K
(1 punto)
h) Elaborar la tabla de verdad de la decodificación de la señal análoga en el protocolo
"UNI-FIM" del transmisor de temperatura, muestre sus cálculos y justifique su
tabla (2 puntos).
i) Simplificar y obtener las expresiones de la decodificación de la señal análoga en el
protocolo "UNI-FIM" (2 puntos)
j) Dibujar el esquemático del circuito de la decodificación de la señal análoga en el
protocolo "UNI-FIM" (1 punto)