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UNIVERSIDAD NACIONAL DEL ALTIPLANO

FACULTAD DE INGENIERÍA MECÁNICA ELÉCTRICA, ELECTRÓNICA


Y SISTEMAS

ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA

SEMESTRE VII

LABORATORIO DIGITAL

INFORME FINAL – EXPERIENCIA #02

PRESENTADO POR

 QUILLA MANGO, Gerson Paolo 105656

PUNO

2013
Escuela profesional de Laboratorio Digital
Ingeniería Electrónica
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EXPERIENCIA Nº 02

INTERFACES DE FAMILIAS LOGICAS TTL A CMOS

INFORME FINAL

I. MARCO TEÓRICO:

1. INTRODUCCIÓN:

Aunque en el diseño de sistemas digitales lo más frecuente es utilizar circuitos de la misma


familia lógica, en muchos casos el diseñador se ve en la necesidad de tener que utilizar
diferentes familias. Las razones que conducen a la necesidad de utilizar diferentes familias son
diversas, siendo una de ellas la necesidad interconectar diferentes subsistemas digitales.

En general, al diseñar un sistema digital, se deben tener muy presentes las características de
entrada y salida de cada circuito, garantizando que los niveles de corriente y tensión de salida
y entrada de los diferentes circuitos a interconectar sean compatibles entre sí. La
compatibilidad entre circuitos correspondientes a una misma familia lógica siempre está
garantizada, sin embargo, cuando se conectan diferentes familias esto no es así; siendo muy
frecuente que la interconexión directa entre diferentes familias no sea posible.

El objetivo de este tema es estudiar la interconexión entre diferentes familias lógicas. En


concreto nos vamos a centrar en la interconexión entre las familias CMOS de 5V, de baja
tensión y TTL, advirtiendo que esta última está en clara desaparición, siendo prácticamente
nulos los sistemas de nuevo diseño que utilizan esta tecnología.

2. CONDICIONES DECOMPATIBILDAD ENTRE FAMILIAS:

Cuando se conecta la salida de un circuito (al que denominamos excitador o driver) a la


entrada de otro (que denominaremos carga o receiver), deben cumplirse dos condiciones,
unas impuestas por las tensiones y otras por las corrientes.
Desde el punto de vista de las tensiones debe existir una correcta interpretación, por parte del
circuito que funciona como carga, de los niveles de tensión proporcionados a la salida del
circuito excitador. Si un circuito está excitado (por tanto, fijando un determinado valor lógico a
su salida) y a su vez éste ataca a otro, las condiciones de compatibilidad entre ambos, desde el
punto de vista de tensiones, se pueden escribir de la siguiente forma:

Las dos primeras condiciones (ec. 36) garantizan que los niveles lógicos de salida de un circuito
(excitador, driver) sean interpretados correctamente por el otro (carga, receiver). Las dos

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últimas desigualdades (ec. 37) son de seguridad, y se deben cumplir para que las tensiones de
salida del circuito excitador en ningún caso superen las mínimas y máximas permitidas a las
entradas de circuito que actúa como carga. Este último aspecto es especialmente importante
cuando se interconecten familias lógicas que funcionan con diferentes tensiones de
alimentación, por ejemplo la conexión de familias TTL o CMOS a 5V, actuando como drivers a
familias de baja tensión (actuando como receivers). Hemos de advertir que los fabricantes no
suelen dar los valores de VOLmín, VILmín VOHmáx y VIHmáx, por lo que las condiciones de las dos
últimas desiguadades (ec. 36) se deben deducir a partir del análisis de los circuitos de entrada
y salida de los dispositivos interconectados, si bien con carácter general los valores de VOHmáx y
VIHmáx coinciden con el valor de la alimentación, y VOLmín y VILmín suelen ser 0 voltios.

Desde el punto de vista de corrientes, se debe cumplir que el circuito excitador debe ser capaz
de suministrar la corriente que demanda la entrada del circuito que funciona como carga,
lógicamente garantizando la compatibilidad de tensiones (ecs. 36 y 37). Por tanto, desde el
punto de vista de corrientes deben cumplirse dos condiciones:

 Los signos de las corrientes de entrada y salida deben ser opuestos, tanto a nivel alto
como a nivel bajo, considerando las corrientes entrantes a los circuitos como positivas.

 Los valores de los módulos de las corrientes deben cumplir las siguientes
desigualdades:

En la figura 39 se muestran gráficamente las relaciones de compatibilidad de tensiones y


corrientes que acabamos de ver:

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En la figura 40 se muestran los niveles lógicos de entrada y salida para las diferentes familias
de baja tensión, TTL y CMOS alimentadas a 5V. Bien entendido que esta tabla se ha establecido
suponiendo que los márgenes de las tensiones de alimentación de las familias de baja tensión
es de 2.7-3.6V. A partir de los niveles de tensión mostrados en la figura 40, junto con los
valores de las corrientes de entrada y salida, se puede realizar un resumen de la
compatibilidad entre las diferentes familias. En este sentido, la tabla 3 da una visión resumida
de la compatibilidad entre las familias CMOS de 5V, algunas subfamilias de baja tensión (LV,
LVC, ALVC, LVT) y la familia TTL.

Tabla 3. Compatibilidad entre familias lógicas, suponiendo que las familias de baja tensión
están alimentadas con tensiones dentro del rango de 2.7-3.6V.

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Leyenda:

T: compatible en tensión y en corriente.


DT: divisor de tensión.
DN: circuito desplazador de nivel.
RP: resistencia de “pull-up” a 5V.
HCT: utilización de una puerta HCT como interfaz.
LVC/T: circuito LVC o LVT como interfaz.

A modo de ejemplo, de la tabla 3 se deduce que la salida de un circuito de la familia LV puede


atacar a la entrada de una TTL pero no a un CMOS alimentado a 5V, en este último caso se
necesita intercalar entre la salida del LV y la entrada del CMOS un desplazador de nivel (level
shifter). También se puede ver que la salida de un CMOS alimentado a 5V puede atacar a la
entrada de un LVC, LVT, TTL y a otro CMOS (como es lógico) pero se necesita un adaptador de
nivel para los LV y ALVC.

En lo que sigue, para una mayor claridad, todas las tensiones y corrientes asociadas al circuito
que actúa como driver (circuito 1 de la figura 41) se le añadirá en subíndice (1) y las asociadas
a circuito que actúa como receiver (circuito 2 de la figura 41) se le añadirá el subíndice (2)

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II. DESARROLLO DE LA PRÁCTICA:

Primer circuito:

Se implementó el siguiente circuito:

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Y los resultados fueron los siguientes:

Tensión FIGURA A
Medida

ENT=‘1’ ENT=‘0’

TP1 4.98 V 0V

TP2 0.20 V 4.98 V

TP3 3V 0V

Segundo circuito:

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Los resultados obtenidos se muestran a continuación:

Tensión
Medida FIGURA B

ENT=‘1 ENT=‘0’

TP1
4.98 V 0V

TP2 0.15 V 4.34 V

TP3 0.05 V 0.37 V

TP4 0.03 V 0.27 V

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Tercer Circuito:

En la siguiente tabla se muestra los resultados obtenidos:

Tensión FIGURAC
Medida

ENT=‘1 ENT=‘0’

TP1
4.98 V 0V

TP2
0.16 V 4.39 V

TP3
0.47 V 4.24 V

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III. BLOQUE DE PREGUNTAS:

 ¿En el circuito de la figura A por qué se puede excitar una entrada CMOS desde una
salida TTL si tenemos incompatibilidad en los niveles lógicos? Explique qué función
cúmplela resistencia R1

 En el circuito de la figura B, ¿Si la entrada del 74LS07 y la alimentación poseen


niveles TTL, porqué se puede excitar la entrada CMOS con este dispositivo?

 En el circuito de la figura B, ¿En este circuito podemos omitir la resistencia R1?


Justifique.

 En el circuito de la figura B, ¿Se puede reemplazar el 74LS07 por un 74LS04?


Justifique.

Sí se puede reemplazar, ya que la configuración interna de compuertas que tienen es similar.

 En el circuito de la figura C, explique la función que cumple el transistor BC337.

 ¿Qué característica importante presenta la interface de la figura C a nivel lógico?

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IV. SUGERENCIAS Y CONCLUCIONES:

 Siempre existirá un margen de error en los resultados finales de los valores teóricos,
prácticos y simulados.
 Implementar y desarrollar los circuitos con el Data-Sheet de los circuitos integrados en
uso.

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