La unidad de procesamiento central dsPIC®, o CPU, integra a la perfección

las mejores características de un microcontrolador (MCU) de 16 bits y un

procesador de señal digital (DSP). La ejecución de subproceso de instrucción
simple simplifica la depuración de aplicaciones y garantiza una operación
determinística. La arquitectura dsPIC es una arquitectura de bus de Harvard
modificada. Esto significa que se accede al programa y a las memorias de
datos en buses separados.Sin embargo, existen mecanismos para almacenar y
acceder a datos constantes desde el espacio de memoria del programa. Esto
permite un uso más eficiente de la memoria disponible en el chip para algunas
aplicaciones. Algunas instrucciones, específicamente las instrucciones DSP de
doble operando, permiten accesos duales desde la memoria de acceso
aleatorio de datos (RAM) durante el mismo ciclo de instrucciones. Esto es de
gran beneficio para las aplicaciones DSP, como el filtrado de señales.

El dsPIC ® proporciona una gran cantidad de modos de direccionamiento para

facilitar el desarrollo del código y mejorar la eficiencia del compilador de
C. La mayoría de los modos de direccionamiento operan ortogonalmente en
un conjunto de dieciséis registros de propósito general de 16 bits, lo que
significa que todas las instrucciones son compatibles con todos los modos de
direccionamiento. Las fuentes de interrupción de vectores individuales se
pueden programar en uno de siete niveles de prioridad. La latencia fija de
cinco ciclos, desde la solicitud de interrupción hasta la entrada de rutina del
servicio de interrupción, proporciona una operación de aplicación rápida y
determinista. La pila de interrupción es parte de la RAM en el chip y
proporciona una verificación automática de límites para evitar
subdesbordamientos o desbordamientos.
Algunos aspectos destacados

• CPU única que integra funciones de MCU y DSP

• Arquitectura modificada de Harvard
• Admite instrucciones de un solo ciclo y tres operandos:
o A = B + C
• Dieciséis registros de propósito general de 16 bits ( WREG0: WREG15 )
• Respuesta de interrupción rápida y determinista con múltiples
prioridades y vectores
• Pila de software flexible con detección de desbordamiento
• Los generadores de direcciones duales (AGU) permiten el acceso
simultáneo a la memoria de datos en un solo ciclo