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7/5/2018 2:54:50
1. TEMA: El inversor MOS
2. OBJETIVOS
3. MATERIALES Y EQUIPO
4. INTRODUCCIÓN
Como requisitos previos, el alumno debe estar familiarizado con el diseño lógico
a nivel de transistor, siendo capaz de plantear el esquema a nivel de redes de
transistores nMOS y pMOS de circuitos lógicos digitales simples.
5. MARCO TEÓRICO
5.2. DSCH
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lógicos (Puertas lógicas) están ordenadas de forma jerárquica.
6. DESARROLLO
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Figura 2. Sección transversal de la puerta de transmisión
6.2. El Inversor
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símbolo del transistor que necesite de la librería de símbolos que aparece
a la derecha y arrástrelo sobre la ventana de edición de los esquemas.
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Figura 6. Inversor entrada 0 salida 1
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Figura 8. Comportamiento dinámico de un inversor CMOS
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Figura 9. Comportamiento dinámico de un inversor CMOS
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Figura 11. Inversor MOS entrada 0 salida 1
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Figura 13. Comportamiento dinámico de un inversor CMOS
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Figura 14. Dispositivos nMOS Y pMOS
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Como el polisilicio es un conductor pobre, se prefiere metal para
interconectar señales y suministros. A continuación, la conexión de
entrada del inversor está hecha con metal. El metal y el polisilicio están
separados por un óxido que impide las conexiones eléctricas.
Por lo tanto, una caja de meta dibujado a través de una caja de polisilicio
no permite una conexión eléctrica. Para construir una conexión eléctrica,
se necesita un contacto físico. La capa correspondiente se llama
contacto.
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Figura 17. Sección transversal del inversor MOS
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Figura 19. Simulación transitoria del circuito inversor CMOS
Para las otras tres combinaciones, la ruta nMOS se corta, pero al menos
una pMOS vincula la salida al suministro Vdd. Los dispositivos nMOS
pasan 0 y los pMOS pasan 1.
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Figura 21. Compuerta NAND (A=0, B=0)
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Figura 23. Compuerta NAND (A=1, B=0)
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Figura 23. Comportamiento dinámico de la compuerta NAND
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Figura 25. Simulación transitoria de la compuerta NAND
Para las otras tres combinaciones, la ruta nMOS se corta, pero al menos
una pMOS vincula la salida al suministro Vdd. Los dispositivos nMOS
pasan 0 y los pMOS pasan 1.
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Figura 26. Compuerta AND (A=0, B=0)
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Figura 28. Compuerta AND (A=1, B=0)
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Figura 30. Comportamiento dinámico de la compuerta AND
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Figura 32. Simulación transitoria de la compuerta AND
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Figura 34. Compuerta XOR (A=0, B=0)
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Figura 36. Compuerta XOR (A=1, B=0)
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Figura 38. Comportamiento dinámico de la compuerta XOR
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Figura 40. Simulación transitoria de la compuerta AND
6.3.4 El multiplexor
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Figura 41. Multiplexor (A=0, B=0, S=0)
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Figura 43. Multiplexor (A=0, B=1, S=0)
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Figura 45. Multiplexor (A=1, B=0, S=0)
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Figura 47. Multiplexor (A=1, B=1, S=0)
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Figura 49. Comportamiento dinámico de la compuerta XOR
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fuerza (débiles). La tabla de verdad se verifica de la siguiente manera.
Una lógica 0 corresponde a una tensión 0 y una lógica 1 a 1.20 V.
7. CONCLUSIONES
8. RECOMENDACIONES
9. BIBLIOGRAFÍA
[1] Sicard, E., & Dhia, S. B. (2005). Basics of CMOS Cell Design. Tata McGrawHill
Education.
[2] Sicard, E. (2005, marzo). Microwind &Dsch version 3.0. INSA Toulouse. Available:
https://fenix.tecnico.ulisboa.pt/downloadFile/3779571243591/manual_lite.pdf
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