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UNIVERSIDAD DE LAS FUERZAS ARMADAS ESPE

DEPARTAMENTO DE ELÉCTRICA Y ELECTRÓNICA

DISEÑO VLSI (2848)

INFORME DE LABORATORIO 1.2

TEMA: Compuertas lógicas y circuitos


combinacionales MOS

Alumno: Alex Lamiño

Docente: Dr. Pablo Ramos

Sangolquí, 07 de mayo de 2018

7/5/2018 2:54:50
1. TEMA: El inversor MOS

2. OBJETIVOS

- Conocer la manera en que trabajan los transistores NMOS y PMOS y sus


combinaciones para formar celdas lógicas básicas y circuitos
combinacionales en el entorno Microwind & Dsch.
- Establecer las condiciones de diseño óptimo y adecuado para crear
compuertas lógicas y circuitos combinacionales MOS.

3. MATERIALES Y EQUIPO

- Software Microwind 3.1


- Manual de Usuario Versión Lite Microwind & Dsch

4. INTRODUCCIÓN

En esta práctica de laboratorio se pretende introducir al alumno en el manejo de


Microwind, permitiendo la familiarización con las opciones del programa, así
como el análisis de los resultados obtenidos en diseños sencillos de celdas
lógicas básicas y circuitos combinacionales. De este modo, el alumno será capaz
de desarrollar los problemas de diseño propuestos empleando la herramienta de
la forma más apropiada.

Como requisitos previos, el alumno debe estar familiarizado con el diseño lógico
a nivel de transistor, siendo capaz de plantear el esquema a nivel de redes de
transistores nMOS y pMOS de circuitos lógicos digitales simples.

5. MARCO TEÓRICO

5.1. El entorno Microwind


Microwind es un programa de diseño y simulación de circuitos integrados
a nivel físico. Permite diseñar el circuito desde el punto de vista de la
fabricación en Silicio (Si), sin ningún tipo de abstracción. En todo
momento estaremos trabajando las máscaras que se pueden utilizar en
el Layout.

Este programa nos permite utilizar la tecnología CMOS, donde podemos


diseñar transistores MOS, NMOS, PMOS, condensadores, resistencias,
bobinas y contactos. A todos estos componentes les podemos
especificar tanto sus dimensiones como su longitud de canal, además
con la herramienta de simulación nos permite comparar el
comportamiento estático y dinámico del componente diseñado.

5.2. DSCH

DSCH es un editor lógico y simulador, es usado para validar la


arquitectura del circuito lógico antes de empezar con el diseño micro
electrónico. DSCH provee al usuario de un entorno cómodo, lo diseños

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lógicos (Puertas lógicas) están ordenadas de forma jerárquica.

Microwind permite diseñar y simular un circuito integrado a un nivel de


descripción físico. El paquete contiene una librería de lógica común y
circuitos integrados y analógicos para ver y simular. Microwind incluye
todos los comandos para editar las máscaras como herramientas para
ver el proceso en 2D, 3D y compilador verilog.

La extracción del circuito eléctrico se realiza de forma automática y el


simulador produce un voltaje analógico y las curvas de corriente.

6. DESARROLLO

6.1. Los dispositivos MOS

6.1.1.1 La puerta de transmisión

Los dispositivos nMOS y pMOS exhiben rendimientos pobres cuando


transmiten una información lógica particular. El nMOS degrada el nivel
lógico 1, el pMOS degrada el nivel lógico 0. Por lo tanto, se puede
construir una compuerta de paso perfecta a partir de la combinación de
ambos dispositivos, nMOS y pMOS, que funcionan de forma
complementaria, lo que mejora las prestaciones de conmutación.

Figura 1. Diseño de la puerta de transmisión en Microwind

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Figura 2. Sección transversal de la puerta de transmisión

Figura 3. Comportamiento dinámico de la puerta de transmisión

En la figura 3 se puede apreciar como la señal de entrada se trasmite


hacia la salida únicamente cuando la puerta está habilitada, se puede
apreciar una ligera diferencia en el tiempo de transición de 0.314 ns hasta
completar la estabilidad a los 0.500 ns.

6.2. El Inversor

6.2.1. El inversor lógico

Vamos a implementar el circuito lógico correspondiente a un inversor


CMOS empleando el programa Dsch3. Una vez abierto seleccionamos el

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símbolo del transistor que necesite de la librería de símbolos que aparece
a la derecha y arrástrelo sobre la ventana de edición de los esquemas.

Figura 4. Diagrama esquemático de un inversor TTL

Figura 5. Comportamiento dinámico de un inversor TTL

Ahora, si simulamos el inversor con muchas salidas, el retardo y el


consumo se verán incrementados. En la figura 5 podemos observar que
el retardo o el tiempo de respuesta de la compuerta es absolutamente
despreciable.

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Figura 6. Inversor entrada 0 salida 1

Figura 7. Inversor entrada 1 salida 0

Al igual que en el caso anterior diseñado con la compuerta inversora, en


este diseño con transistores MOS la figura 8 nos permite observar que el
retardo o el tiempo de respuesta de la compuerta en absolutamente
despreciable, además de mostrarnos a manera de un Switch la
respectiva activación del transistor sea este nMOS o pMOS.

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Figura 8. Comportamiento dinámico de un inversor CMOS

A continuación, se muestra el diseño de un inversor MOS a partir de un


dispositivo nMOS y un pMOS conectados en serie.

Figura 8. Inversor CMOS en Microwind

En la figura 9 tenemos representado los niveles de tensión o de


activación de nuestro inversor MOS y vemos que tienen amplitud de la
señal de entrada e invertida, al tratarse de un inversor.

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Figura 9. Comportamiento dinámico de un inversor CMOS

En la figura 9 además podemos preciar como la señal de entrada se


trasmite hacia la salida totalmente opuesta, se puede apreciar una ligera
diferencia en el tiempo de transición de 0.453 ns en la primera etapa,
0.498 ns en la segunda etapa hasta completar la estabilidad a los 0.500
ns, mediante transcurre el tiempo de funcionamiento los valores de 0 y 1
pasan con más fuerza.

6.2.2. El inversor CMOS

Aquí los transistores pMOS y nMOS funcionan como conmutadores.


Cuando la señal de entrada es lógica 0, el nMOS se desconecta mientras
pMOS pasa Vdd a través de la salida. Cuando la señal de entrada es
lógica 1, el pMOS se desconecta mientras de nMOS pasa a Vss a la
salida.

Figura 10. El inversor MOS

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Figura 11. Inversor MOS entrada 0 salida 1

Figura 12. Inversor MOS entrada 1 salida 0

Al igual que en el caso anterior diseñamos una compuerta inversora con


transistores MOS, las figura 11 y 12 nos permiten observar como los
transistores nMOS y pMOS entran en activación o desactivación
respectivamente y la salida correspondiente.

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Figura 13. Comportamiento dinámico de un inversor CMOS

En la figura 13 podemos observar que el retardo o el tiempo de respuesta


de la compuerta es absolutamente despreciable es decir produce una
respuesta inmediata.

6.2.3. Diseño manual del inversor


Por defecto, la longitud propuesta es la longitud mínima disponible en la
tecnología (2 λ) y el ancho es de 10 λ. En tecnología 012 𝜇m, donde λ es
0.06 𝜇m, el tamaño correspondiente es 0.12 𝜇m para la longitud y 0.6 𝜇m
para el ancho.

Figura 13. Menú selector para el tipo de dispositivos MOS

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Figura 14. Dispositivos nMOS Y pMOS

Con celdas CMOS, el metal y el polisilicio se utilizan como


interconexiones para señales. El metal es un conductor mucho mejor que
el polisilicio. En consecuencia, el polisilicio solo se usa para interconectar
puertas, como el puente entre las compuertas pMOS y nMOS. El
polisilicio rara vez se usa para interconexiones largas, excepto si se
espera un gran valor de resistencia.

Figura 15. Conexión entre transistores nMOS Y pMOS

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Como el polisilicio es un conductor pobre, se prefiere metal para
interconectar señales y suministros. A continuación, la conexión de
entrada del inversor está hecha con metal. El metal y el polisilicio están
separados por un óxido que impide las conexiones eléctricas.

Figura 16. Contacto entre transistores nMOS Y pMOS

Por lo tanto, una caja de meta dibujado a través de una caja de polisilicio
no permite una conexión eléctrica. Para construir una conexión eléctrica,
se necesita un contacto físico. La capa correspondiente se llama
contacto.

Figura 16. Conexiones adicionales para el inversor MOS

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Figura 17. Sección transversal del inversor MOS

Esta característica es una ayuda significativa para comprender la


estructura del circuito y la forma en que las capas se apilan una encima
de la otra.

Figura 18. Fabricación paso a paso del circuito inversor MOS

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Figura 19. Simulación transitoria del circuito inversor CMOS

En la figura 19 podemos preciar como la señal de entrada se trasmite


hacia la salida totalmente opuesta, se puede apreciar una ligera
diferencia en el tiempo de transición de 0.466 ns en la primera etapa,
0.499 ns en la segunda etapa hasta completar la estabilidad a los 0.500
ns, mediante transcurre el tiempo de funcionamiento los valores de 0 y 1
pasan con más fuerza. La tabla de verdad se verifica de la siguiente
manera. Una lógica 0 corresponde a una tensión 0 y una lógica 1 a 1.20
V.

6.3. Compuertas básicas

6.3.1. La compuerta NAND

Figura 20. Tabla de verdad compuerta NAND

En el diseño CMOS, la compuerta NAND consta de dos nMOS en serie


conectados a dos pMOS en paralelo. Los nMOS en serie atan la salida
al suelo para una sola combinación A = 1, B = 1.

Para las otras tres combinaciones, la ruta nMOS se corta, pero al menos
una pMOS vincula la salida al suministro Vdd. Los dispositivos nMOS
pasan 0 y los pMOS pasan 1.

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Figura 21. Compuerta NAND (A=0, B=0)

Figura 22. Compuerta NAND (A=0, B=1)

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Figura 23. Compuerta NAND (A=1, B=0)

Figura 22. Compuerta NAND (A=1, B=1)

En la figura 23 podemos observar que el retardo o el tiempo de respuesta


de la compuerta NAND la cual absolutamente despreciable es decir
produce una respuesta inmediata.

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Figura 23. Comportamiento dinámico de la compuerta NAND

La arquitectura de las celdas ha sido optimizada debido a un fácil manejo


de entradas y salidas. Las barras de suministro tienen la propiedad de
conectarse naturalmente a las celdas vecinas, por lo que no se requiere
un esfuerzo específico para el enrutamiento de la fuente.

Figura 24. Celdas de una compuerta NAND en Microwind

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Figura 25. Simulación transitoria de la compuerta NAND

En la figura 25 podemos preciar como la señal de entrada se trasmite


hacia la salida totalmente opuesta, se puede apreciar una ligera
diferencia en el tiempo de transición de 0.960 ns en la primera etapa
hasta completar la estabilidad a los 0.500 ns, mediante transcurre el
tiempo de funcionamiento los valores de 0 y 1 pasan con más fuerza. La
tabla de verdad se verifica de la siguiente manera. Una lógica 0
corresponde a una tensión 0 y una lógica 1 a 1.20 V.

6.3.2. La compuerta AND

La compuerta AND es la suma de una puerta NAND y un inversor. En


CMOS, las puertas negativas (NAND, NOR, INV) son más rápidas y
simples que las puertas no negativas (AND, OR, Buffer).

En el diseño CMOS, la compuerta AND consta de dos nMOS en serie


conectados a dos pMOS en paralelo y después una etapa inversora. Los
nMOS en serie atan la salida al suelo para una sola combinación A = 1,
B = 1.

Para las otras tres combinaciones, la ruta nMOS se corta, pero al menos
una pMOS vincula la salida al suministro Vdd. Los dispositivos nMOS
pasan 0 y los pMOS pasan 1.

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Figura 26. Compuerta AND (A=0, B=0)

Figura 27. Compuerta AND (A=0, B=1)

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Figura 28. Compuerta AND (A=1, B=0)

Figura 29. Compuerta AND (A=1, B=1)

En la figura 30 podemos observar que el retardo o el tiempo de respuesta


de la compuerta AND la cual posee ligeras variaciones de transición
debido a su etapa de inversión adicional.

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Figura 30. Comportamiento dinámico de la compuerta AND

La arquitectura de las celdas ha sido optimizada debido a un fácil manejo


de entradas y salidas. Las barras de suministro tienen la propiedad de
conectarse naturalmente a las celdas vecinas, por lo que no se requiere
un esfuerzo específico para el enrutamiento de la fuente.

Figura 31. Celdas de una compuerta AND en Microwind

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Figura 32. Simulación transitoria de la compuerta AND

En la figura 32 podemos preciar como la señal de salida posee


variaciones de transición, se puede apreciar una ligera diferencia en el
tiempo de transición de 0.826 ns la cual se mantiene mientras transcurre
el tiempo de funcionamiento los valores de 0 y 1 pasan con menos fuerza.
La tabla de verdad se verifica de la siguiente manera. Una lógica 0
corresponde a una tensión 0 y una lógica 1 a 1.20 V.

6.3.3. La compuerta XOR

Figura 33. Tabla de verdad compuerta NAND

Existen muchas posibilidades para implementar la función XOR en


CMOS. El diseño menos eficiente, pero el más avanzado, consiste en
construir el circuito lógico XOR a partir de su ecuación booleana.

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Figura 34. Compuerta XOR (A=0, B=0)

Figura 35. Compuerta XOR (A=0, B=1)

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Figura 36. Compuerta XOR (A=1, B=0)

Figura 37. Compuerta XOR (A=1, B=1)

En la figura 38 podemos observar que el retardo o el tiempo de respuesta


de la compuerta XOR la cual posee despreciables variaciones de
transición diseño mediante lógica booleana.

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Figura 38. Comportamiento dinámico de la compuerta XOR

La arquitectura de las celdas ha sido optimizada debido a un fácil manejo


de entradas y salidas. Las barras de suministro tienen la propiedad de
conectarse naturalmente a las celdas vecinas, por lo que no se requiere
un esfuerzo específico para el enrutamiento de la fuente.

Figura 39. Celdas de una compuerta XOR en Microwind

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Figura 40. Simulación transitoria de la compuerta AND

En la figura 40 podemos preciar como la señal de salida posee


variaciones de transición bastante considerables, se puede apreciar una
ligera diferencia en el tiempo de transición de la primera etapa 0.241 ns
con respecto a la segunda etapa 0.971 ns la cuales se van perdiendo
mientras transcurre el tiempo de funcionamiento y los valores de 0 y 1
pasan con menos fuerza (débiles) aunque fuertes en ciertas
circunstancias. La tabla de verdad se verifica de la siguiente manera. Una
lógica 0 corresponde a una tensión 0 y una lógica 1 a 1.20 V.

6.3.4 El multiplexor

Multiplexor significa transmitir una gran cantidad de información a través


de un número menor de conexiones. Un multiplexor digital es un circuito
que selecciona información binaria de una de muchas señales lógicas de
entrada y la dirige a una sola línea de entrada. El componente principal
del multiplexor es una celda básica llamada puerta de transmisión. La
puerta de transmisión deja pasar una señal si se activa la habilitación.

Figura 40. Puerta de transmisión usada como multiplexor

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Figura 41. Multiplexor (A=0, B=0, S=0)

Figura 42. Multiplexor (A=0, B=0, S=1)

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Figura 43. Multiplexor (A=0, B=1, S=0)

Figura 44. Multiplexor (A=0, B=1, S=1)

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Figura 45. Multiplexor (A=1, B=0, S=0)

Figura 46. Multiplexor (A=1, B=0, S=1)

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Figura 47. Multiplexor (A=1, B=1, S=0)

Figura 48. Multiplexor (A=1, B=1, S=1)

En la figura 49 podemos observar que el retardo o el tiempo de respuesta


de un multiplexor de 2 a 1 el cual posee despreciables variaciones de
transición diseño, para facilidad de manejo y entendimiento de muestran
las señales de control y de entrada de forma automática (clock) y de
forma manual respectivamente.

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Figura 49. Comportamiento dinámico de la compuerta XOR

La arquitectura de las celdas ha sido optimizada debido a un fácil manejo


de entradas y salidas. Las barras de suministro tienen la propiedad de
conectarse naturalmente a las celdas vecinas, por lo que no se requiere
un esfuerzo específico para el enrutamiento de la fuente.

Figura 50. Celdas de una compuerta XOR en Microwind

En la figura 51 podemos preciar como la señal de salida posee


variaciones de transición bastante considerables, se puede apreciar una
ligera diferencia en el tiempo de transición de la primera con respecto a
las demás las cuales se van perdiendo mientras transcurre el tiempo de
funcionamiento, pero toman nuevos valores de retardo dependiendo las
entradas y señales de control y los valores de 0 y 1 pasan con menos

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fuerza (débiles). La tabla de verdad se verifica de la siguiente manera.
Una lógica 0 corresponde a una tensión 0 y una lógica 1 a 1.20 V.

Figura 51. Simulación transitoria de la compuerta AND

7. CONCLUSIONES

- Si simulamos un inversor cargado con una única salida, el retardo de


conmutación es pequeño. Ahora, si cargamos el inversor en varias salidas,
aumentan el consumo y el consumo de energía y el consumo de potencia
aumenta linealmente con la capacidad de carga.
- El componente principal del multiplexor es una celda básica llamada puerta
de transmisión. La puerta de transmisión deja pasar una señal si se
únicamente si se activa la habilitación.
- Tanto la tradicional álgebra booleana, así como las leyes de Morgan son muy
útiles para simplificar expresiones y así poder realizar un diseño que puede
o no ser óptimo, pero sin duda funciona correctamente.

8. RECOMENDACIONES

- Se recomienda mantener una constante práctica en el diseño de transistores


nMOS Y pMOS pues serán sumamente necesarios en prácticas posteriores.
- Se recomienda analizar de mejor manera a la puerta de transmisión ya que
constituye la base para el análisis y diseño de circuitos combinacionales y
secuenciales.

9. BIBLIOGRAFÍA
[1] Sicard, E., & Dhia, S. B. (2005). Basics of CMOS Cell Design. Tata McGrawHill
Education.
[2] Sicard, E. (2005, marzo). Microwind &Dsch version 3.0. INSA Toulouse. Available:
https://fenix.tecnico.ulisboa.pt/downloadFile/3779571243591/manual_lite.pdf

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