23.

Comparador analógico

23.1 Descripción general

El Comparador Analógico compara los valores de entrada en el pin positivo AIN0 y el pin
negativo AIN1. Cuando el

la tensión en el pin positivo AIN0 es mayor que la tensión en el pin negativo AIN1, el
comparador analógico

salida, ACO, está configurado. La salida del comparador se puede configurar para activar la
función de captura de entrada del temporizador / contador1. En

Además, el comparador puede disparar una interrupción separada, exclusiva para el

Comparador Analógico. El usuario puede seleccione Disparo de interrupción en subida, falla o
alternancia de la salida del comparador. Un diagrama de bloques del comparador y su la lógica
circundante se muestra en la figura 23-1.

El bit ADC de reducción de potencia, PRADC, en "Minimizar el consumo de energía" en la

página 42 debe estar desactivado porescribiendo en el cero lógico para poder usar la entrada
de ADC MUX.

23.2 Entrada multiplexada del comparador analógico

Es posible seleccionar cualquiera de los pines ADC7 ... 0 para reemplazar la entrada negativa al
Comparador analógico. El multiplexor ADC se utiliza para seleccionar esta entrada y, en
consecuencia, el ADC debe desconectarse para utilizar esta característica. Si el bit Habilitar
Multiplexor del Comparador Analógico (ACME en ADCSRB) está configurado y el ADC está
apagado (ADEN en ADCSRA es cero), MUX2 ... 0 en ADMUX selecciona el pin de entrada para
reemplazar la entrada negativa al Comparador Analógico, como se muestra en la Tabla 23-1. Si
se borra ACME o se establece ADEN, se aplica AIN1 a la entrada negativa del Comparador
analógico. Comparador, como se muestra en la Tabla 23-1. Si se borra ACME o se establece
ADEN, se aplica AIN1 a la entrada negativa a el Comparador Analógico.
• Bit 6 - ACME: multiplexor de comparador analógico habilitado

Cuando este bit se escribe lógicamente uno y el ADC se apaga (ADEN en ADCSRA es cero), el
multiplexor ADC selecciona la entrada negativa al Comparador analógico. Cuando este bit se
escribe cero lógico, AIN1 se aplica a la entrada negativa del Comparador analógico. Para
obtener una descripción detallada de este bit, consulte "Entrada multiplexada del comparador
analógico" en la página 234.

• Bit 7 - ACD: Deshabilitar comparador analógico

Cuando este bit se escribe uno lógico, la alimentación del Comparador analógico se
desconecta. Este bit se puede establecer en cualquier hora de apagar el Comparador
Analógico. Esto reducirá el consumo de energía en modo activo e inactivo. Cuando cambiando
el bit ACD, la Interrupción del Comparador Analógico debe desactivarse al borrar el bit ACIE en
el ACSR.

De lo contrario, puede producirse una interrupción cuando se cambia el bit.

• Bit 6 - ACBG: comparador analógico Bandgap Select

Cuando se establece este bit, un voltaje de referencia de banda prohibida reemplaza la
entrada positiva al Comparador analógico.

Cuando se borra este bit, se aplica AIN0 a la entrada positiva del comparador analógico.
Cuando el bandgap la referencia se usa como entrada al Comparador Analógico, llevará cierto
tiempo que la tensión se estabilice. Si no estabilizado, la primera conversión puede dar un
valor incorrecto. Ver "Referencia de voltaje interno" en la página 50

• Bit 5 - ACO: salida del comparador analógico

La salida del comparador analógico se sincroniza y luego se conecta directamente a ACO. La

sincronización introduce un retraso de 1 - 2 ciclos de reloj.

• Bit 4 - ACI: Indicador de interrupción del comparador analógico

Este bit lo establece el hardware cuando un evento de salida del comparador desencadena el
modo de interrupción definido por ACIS1 yACIS0. La rutina de interrupción del comparador
analógico se ejecuta si se establece el bit ACIE y se establece el bit I en SREG.

ACI es borrado por hardware al ejecutar el vector de manejo de interrupciones

correspondiente. Alternativamente, ACI es borrado escribiendo una lógica a la bandera.

• Bit 3 - ACIE: habilitación de interrupción del comparador analógico

Cuando el bit ACIE está escrito uno lógico y el bit I en el registro de estado está configurado, la
interrupción del comparador analógico Está activado. Cuando se escribe cero lógico, la
interrupción se desactiva.

• Bit 2 - ACIC: habilitación de captura de entrada del comparador analógico

Cuando está escrito uno lógico, este bit permite que la función de captura de entrada en Timer
/ Counter1 sea activada por el Comparador analógico. La salida del comparador está en este
caso directamente conectada a la entrada de captura front-end lógica, haciendo que el
comparador utilice el cancelador de ruido y las características de selección de borde de la
entrada del temporizador / contador1

Interrupción de captura. Cuando se escribe cero lógico, no hay conexión entre el comparador
analógico y la entrada la función de captura existe Para que el comparador active la
interrupción de captura de entrada del temporizador / contador1, el ICIE1

Se debe configurar un bit en el registro de máscara de interrupción del temporizador (TIMSK1).

• Bits 1, 0 - ACIS1, ACIS0: selección del modo de interrupción del comparador analógico

Estos bits determinan qué eventos del comparador activan la interrupción del comparador
analógico. Lo diferente las configuraciones se muestran en la Tabla 23-2.
• Bit 7: 2 - Reservado

Estos bits son bits no utilizados en el ATmega48A / PA / 88A / PA / 168A / PA / 328 / P, y

siempre se leerán como cero.

• Bit 1, 0 - AIN1D, AIN0D: AIN1, AIN0 Entrada digital desactivada

Cuando este bit se escribe uno lógico, el búfer de entrada digital en el pin AIN1 / 0 se
deshabilita. El PIN correspondiente

El bit de registro siempre se leerá como cero cuando se establezca este bit. Cuando se aplica
una señal analógica al pin AIN1 / 0 y

la entrada digital de este pin no es necesaria, este bit debe escribirse uno lógico para reducir el
consumo de energía en

el búfer de entrada digital.

24. Convertidor analógico a digital

24.1 Funciones

• Resolución de 10 bits

• 0.5 LSB integral no linealidad

• Precisión Absoluta de ± 2 LSB

• 13 - 260μs Tiempo de conversión

• Hasta 76.9kSPS (hasta 15kSPS a máxima resolución)

• 6 canales de entrada de terminación única multiplexados

• 2 canales de entrada de terminación única adicionales multiplexados (solo paquetes TQFP y

QFN / MLF)
• Canal de entrada del sensor de temperatura

• Ajuste izquierdo opcional para la lectura del resultado de ADC

• 0 - Rango de voltaje de entrada VCC ADC

• Voltaje de referencia ADC 1.1V seleccionable

• Funcionamiento libre o modo de conversión simple

• Interrupción en la conversión de ADC completa

• Cancelador de ruido en modo reposo

24.2 Descripción general

El ATmega48A / PA / 88A / PA / 168A / PA / 328 / P presenta un ADC de aproximación sucesiva

de 10 bits. El ADC es conectado a un multiplexor analógico de 8 canales que permite ocho
entradas de voltaje de terminación única construidas desde los pines del Puerto A. Las
entradas de voltaje de un solo extremo se refieren a 0V (GND).

El ADC contiene un circuito de muestreo y retención que garantiza que el voltaje de entrada al
ADC se mantenga en una

nivel constante durante la conversión. Un diagrama de bloques del ADC se muestra en la

Figura 24-1 en la página 238.

El ADC tiene un pin de voltaje de suministro analógico separado, AVCC. AVCC no debe diferir
más de ± 0.3V de VCC. Ver el párrafo "Cancelador de ruido ADC" en la página 243 sobre cómo
conectar este pin.

Los voltajes de referencia internos nominalmente 1.1V o AVCC se proporcionan en el chip. La

referencia de voltaje puede ser externamente desacoplado en el pin AREF por un condensador
para un mejor rendimiento de ruido.

El bit ADC de reducción de potencia, PRADC, en "Minimizar el consumo de energía" en la

página 42 debe estar desactivado por escribiendo un cero lógico para habilitar el ADC.

El ADC convierte una tensión de entrada analógica en un valor digital de 10 bits mediante una
aproximación sucesiva. Los el valor mínimo representa GND y el valor máximo representa el
voltaje en el pin AREF menos 1 LSB.

Opcionalmente, se puede conectar AVCC o un voltaje de referencia interno de 1,1 V al pin

AREF escribiendo al REFSn bits en el Registro ADMUX. La referencia de tensión interna puede
ser desacoplada por un externo condensador en el pin AREF para mejorar la inmunidad al
ruido.
El canal de entrada analógica se selecciona escribiendo a los bits MUX en ADMUX. Cualquiera
de los pines de entrada ADC, así como GND y una referencia de tensión de bandgap fija, se
pueden seleccionar como entradas de terminación única para el ADC. El ADC es

habilitado al configurar el bit ADC Enable, ADEN en ADCSRA. Las selecciones de referencia de
voltaje y canal de entrada no entrará en vigencia hasta que se establezca ADEN. El ADC no
consume energía cuando se borra ADEN, por lo que es recomienda apagar el ADC antes de
ingresar a los modos de suspensión de ahorro de energía.

El ADC genera un resultado de 10 bits que se presenta en los Registros de datos de ADC, ADCH
y ADCL. Por defecto, el resultado se presenta ajustado a la derecha, pero opcionalmente se
puede presentar ajustado a la izquierda configurando el bit ADLAR en

ADMUX.

Si el resultado se deja ajustado y no se requiere una precisión superior a 8 bits, es suficiente

leer ADCH. De otra manera,
ADCL debe leerse primero, luego ADCH, para garantizar que el contenido de los registros de
datos pertenezca al mismo conversión. Una vez que se lee ADCL, se bloquea el acceso ADC a
los registros de datos. Esto significa que si ADCL ha sido leído, y una conversión completa antes
de que se lea ADCH, no se actualiza el registro y el resultado de la conversión se pierde Cuando
se lee ADCH, el acceso ADC a los registros ADCH y ADCL se vuelve a habilitar.

El ADC tiene su propia interrupción que se puede activar cuando se completa una conversión.
Cuando el ADC accede a los Registros de datos está prohibido entre la lectura de ADCH y
ADCL, la interrupción se disparará incluso si el resultado se perdió.

24.3 Comenzar una conversión

Se inicia una única conversión deshabilitando el bit ADC de reducción de potencia, PRADC, en
"Minimizing Power". Consumo "en la página 42 escribiendo un cero lógico y escribiendo uno
lógico en el bit de conversión de inicio de ADC,

ADSC. Este bit permanece alto mientras la conversión esté en progreso y será borrado por
hardware cuando el la conversión se completa. Si se selecciona un canal de datos diferente
mientras una conversión está en progreso, el ADC finalice la conversión actual antes de realizar
el cambio de canal.

Alternativamente, varias fuentes pueden activar automáticamente una conversión. Auto

Triggering es habilitado por configurar el bit de habilitación del activador automático de ADC,
ADATE en ADCSRA. La fuente de disparo se selecciona configurando el ADC

Trigger Seleccione bits, ADTS en ADCSRB (consulte la descripción de los bits ADTS para obtener
una lista de las fuentes de activación). Cuando se produce un borde positivo en la señal de
disparo seleccionada, el preescalador ADC se reinicia y se inicia una conversión.

Esto proporciona un método para iniciar conversiones a intervalos fijos. Si la señal de disparo
aún está configurada cuando el la conversión finaliza, no se iniciará una nueva conversión. Si se
produce otro borde positivo en la señal de disparo durante la conversión, el borde será
ignorado. Tenga en cuenta que se establecerá un indicador de interrupción incluso si la
interrupción específica es desactivado o el bit Habilitación de interrupción global en SREG está
desactivado. Por lo tanto, se puede activar una conversión sin causando una interrupción Sin
embargo, se debe borrar el Indicador de interrupción para activar una nueva conversión en el

siguiente evento de interrupción.

El uso del Indicador de interrupción de ADC como fuente de activación hace que el ADC inicie
una nueva conversión tan pronto como esté en curso.

la conversión ha terminado. El ADC luego funciona en modo de ejecución libre, muestreando y

actualizando constantemente el Registro de datos ADC. La primera conversión debe iniciarse
escribiendo una lógica en el bit ADSC en ADCSRA. En este modo, el ADC realizará conversiones
sucesivas, independientemente de si la bandera de interrupción de ADC, ADIF

está despejado o no Si Auto Triggering está habilitado, se pueden iniciar conversiones

individuales escribiendo ADSC en ADCSRA en uno. ADSC puede también se usará para
determinar si una conversión está en progreso. El bit ADSC se leerá como uno durante la
conversión,independientemente de cómo se inició la conversión.

Por defecto, el circuito de aproximación sucesiva requiere una frecuencia de reloj de entrada
entre 50 kHz y 200 kHz para obtener la resolución máxima. Si se necesita una resolución
inferior a 10 bits, la frecuencia del reloj de entrada al ADC puede ser superior a 200 kHz para
obtener una mayor frecuencia de muestreo.

El módulo ADC contiene un preescalador, que genera una frecuencia de reloj ADC aceptable
desde cualquier CPU frecuencia superior a 100 kHz. La preescalada es establecida por los bits
de ADPS en ADCSRA. El preescalador comienza a contar desde el momento en que se enciende
el ADC configurando el bit ADEN en ADCSRA. El preescalador sigue corriendo por siempre que
se establezca el bit ADEN, y se restablezca continuamente cuando ADEN esté bajo.

Al iniciar una conversión de final único configurando el bit ADSC en ADCSRA, la conversión
comienza en el siguiente borde ascendente del ciclo de reloj de ADC.

Una conversión normal lleva 13 ciclos de reloj ADC. La primera conversión después de
encender el ADC (ADEN en ADCSRA está configurado) toma 25 ciclos de reloj ADC para
inicializar el circuito analógico.

Cuando la tensión de referencia del gap del bandgap se usa como entrada al ADC, tomará un
cierto tiempo para que el voltaje estabilizar. Si no está estabilizado, el primer valor leído
después de la primera conversión puede ser incorrecto.

La muestra real y retención tiene lugar 1.5 ciclos de reloj ADC después del inicio de una
conversión normal y 13.5

El reloj ADC cicla después del comienzo de una primera conversión. Cuando se completa una
conversión, el resultado se escribe en el

Registros de datos ADC, y ADIF está configurado. En el modo de conversión simple, ADSC se
borra simultáneamente. el software puede volver a establecer ADSC y se iniciará una nueva
conversión en el primer flanco ascendente del reloj del ADC.

Cuando se utiliza el Disparo automático, el preescalador se restablece cuando se produce el

evento desencadenante. Esto asegura un retraso fijo desde el evento disparador hasta el inicio
de la conversión. En este modo, la muestra y retención tiene lugar dos reloj ADC ciclos después
del borde ascendente en la señal de la fuente del disparador. Tres ciclos adicionales de reloj de
la CPU se utilizan para lógica de sincronización.

En el modo de ejecución gratuita, se iniciará una nueva conversión inmediatamente después

de que se complete la conversión, mientras ADSC sigue siendo alto. Para obtener un resumen
de los tiempos de conversión, consulte la Tabla 24-1 en la página 242.