PRODUCTO DE UNIDAD 2
Este proyecto fue publicado en Febrero del 2010 por el alumno
Abstract — En este artículo se presenta una guía básica sobre
información más relevante sobre la FPGA, también cuenta con la
resolución de los ejercicios propuestos.
Palabras claves— FPGA , ISE Design Suite, VHDL.
I. INTRODUCCIÓN
La resolución de diversos problemas lógicos se basa en
determinar cuando son verdaderos o falos, debido a la
complejidad de resolverlos analíticamente y a la extensión de
los mismos es necesario la optimización de recursos para la
elaboración de proyectos a partir del uso de circuitos
comerciales, los cuales consumen potencia que en muchos
casos es desperdiciada, o simplemente al ser circuitos de
propósito general suelen desperdiciarse sus entradas y salidas
provocando no poder sacarle el mayor provecho a las mismas.
Tratando de solucionar este problema existen circuitos
diseñados a la medida los cuales cumplen un propósito o
aplicación específica, uno de estos son las FPGA las cuales se
pueden programar haciendo arreglos de hardware, de esta
manera se reduce el consumo de potencia y se logra un mejor
uso de los recursos, ya que se tienen en estos módulos, además
se consigue una menor densidad de integración.
Con estos avances podremos diseñar e implementar los
ejercicios planteados, dándoles solución con VHDL EN ISE
Design Suite.
II. ESTADO DEL ARTE
En los últimos años ha sido de gran importancia y de gran ayuda
la implementación de circuitos lógicos secuenciales,
combinacionales entre otros por medio de la tarjeta FPGA, los
cuales se pueden programar haciendo arreglos de hardware, de
esta manera se reduce el consumo de potencia y se logra un
mejor uso de los recursos que se tienen en estos módulos
además se consigue una menor densidad de integración en los
proyectos en los cuales se están usando.
A continuación algunos antecedentes relacionados al tema de
investigación realizados:
A. Diseño Sobre FPGA de una Unidad Aritmética
Decimal
Alejando Baena Alonso en la Ingeniería Técnica Industrial en
Electrónica Industrial
El objetivo que se planteó para su proyecto fue el diseño del
modelo VHDL de una Unidad Aritmética Decimal, que pueda
funcionar como coprocesador/acelerador dentro de otro
sistemas más complejo, en otras palabras se trató de un
componente virtual utilizable en cualquier tipo de sistemas que
requieran operar en decimal. Se implementó sobre una FPGA,
la SPARTAN-3E.
B. Uso de Redes Neuronales Artificiales para Mejorar
el Tránsito en las Vías.
El siguiente artículo fue realizado en el año 2016 y sus autores
fueron Edwin Fernando Mejía Peñafiel. De Escuela Superior
Politécnica del Chimborazo, y Walter Armando Orozco
Iguasnia, Universidad Estatal Península de Santa Elena.
Este artículo pretende dar una idea de cómo las Redes
Neuronales Artificiales (ANNs), una técnica de la Inteligencia
Artificial (IA), se puede acoplar a resolver el problema del
tráfico en las vías de la ciudad de Riobamba, provincia de
Chimborazo, país Ecuador, usando cuatro semáforos estándar,
a través de un ejemplo se indica el uso de componentes
electrónicos como FPGAs (Field Programmable Gate array) y
los sensores en este campo, a través de detectar y contar autos
puede dar mayor fluidez al tráfico. La vía que mayor cantidad
de autos tenga se dará mayor prioridad para la luz verde.
Usando el algoritmo de aprendizaje de un Perceptrón Simple.
C. Implementación de un Procesador Digital de Audio
Basado en FPGA
El siguiente artículo fue realizado en el año 2013 y su autor
fue David Lorente Izquierdo, Universidad Politécnica de
Valencia
El procesado digital de señal aplicado al audio es uncampo
bien conocido y viene siendo aplicado con éxito creciente
desde hace varias décadas. Sin embargo, los dispositivos
utilizados para implementar algoritmos digitales de audio han
sido tradicionalmente dispositivos de tipo DSP o procesadores
de propósito general. Por otra parte, el procesado digital de
señal basado en dispositivos FPGA es un campo en continuo
desarrollo, mostrándose los dispositivos FPGA como una
alternativa en crecimiento frente a los DPS, en algoritmos
difícilmente implementables sobre DSP o sobre procesadores
de propósito general. Es por eso que se desea estudiar la
viabilidad de adaptar algoritmos clásicos de procesado de
1
audio a las características particulares de los dispositivos
FPGA

III. DESARROLLO DE EJERCICIOS

𝑭𝒊𝒈𝟑. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝒅𝒆 𝒃𝒍𝒐𝒒𝒖𝒆𝒔 𝑬𝒋𝟏

A. Ejercicio1

Textura es la organización de una superficie como un conjunto  Diagrama Esquemático

de elementos repetidos. En un proceso automático para
clasificar texturas artificiales, un sensor de 4 puntos (como el
24 mostrado en la il4stracion 14) envía señales a un circuito
combinatorio cuya tarea es discriminar (emitiendo pulsos [1])
los siguientes elementos:

𝑭𝒊𝒈𝟏. 𝑬𝒎𝒊𝒔𝒊ó𝒏 𝑫𝒆 𝑷𝒖𝒍𝒔𝒐𝒔

En todos los casos que inspecciona el sensor se activan al menos

dos puntos de la rejilla (por consiguiente, no se presentan casos
en los cuales se activa tan solo un punto, ni casos en los que no
se activa ningún punto). Minimizar la función booleana F(A, B,
C, D) a la salida del circuito discriminador haciendo uso de
condiciones irrelevantes (o No-Importa). Realizar el circuito
mediante inversores y compuertas NO-Y(o NAND).
𝑭𝒊𝒈𝟐. 𝑺𝒆𝒏𝒔𝒐𝒓 𝒅𝒆 𝒄𝒖𝒂𝒕𝒓𝒐 𝒑𝒖𝒏𝒕𝒐𝒔
 Deducción de la función lógica
𝑭(𝑨, 𝑩, 𝑪, 𝑫, 𝑬) = ∑(3,6,7,9,10,11)
𝑭(𝑨, 𝑩, 𝑪, 𝑫, 𝑬) = 𝐴̅𝐵̅ 𝐶𝐷 + 𝐴̅𝐵𝐶𝐷
̅ + 𝐴̅𝐵𝐶𝐷 + 𝐴𝐵̅ 𝐶̅ 𝐷
+ 𝐴𝐵̅ 𝐶𝐷̅ + 𝐴𝐵̅ 𝐶𝐷
𝑭𝒊𝒈𝟒. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝒆𝒔𝒒𝒖𝒆𝒎á𝒕𝒊𝒄𝒐 𝑬𝒋𝟏
B. Ejercicio2
El sistema nervioso humano, incluyendo al cerebro, está hecho
de billones de células especializadas llamadas neuronas. Cada
neurona posee sinapsis (nodos, puntos de conexión con otras
neuronas) que pueden ser de dos tipos: (1) excitatorias e (2)
inhibitorias. Cada neurona tiene una sola terminal de salida, (la
cual se denomina axón), y transmite por ella una señal [1]
cuando el número de sinapsis excitatorias con entradas [1],
excede al número de sinapsis inhibitorias con entrada [1] por al
menos el número N (umbral de la neurona). Determine la
función de la salida F(A, B, C, D, E) en el axón de la neurona,
dadas las siguientes condiciones:
 N=1.
 No se presenta nunca el caso en el cual el número de
“unos” en las sinapsis de excitación es igual al número
de “unos” en la sinapsis de inhibición.
Minimizar F mediante mapas de Karnaugh haciendo uso de las
condiciones irrelevantes (o No Importa) implementar con
compuertas No- Y (o NAND).

 Simplificando la expresión:
𝑭=𝑩 ̅ 𝑪 = ̅̅̅̅̅̅
̅ +𝑨 𝑩𝑨̅̅̅̅
̅𝑪

 Diagrama de bloques

2
 a) Obtenga a partir de este decodificador un
demultiplexor (una entrada y ocho salidas con tres
líneas de selección).
b) Si se desea que el demultiplexor diseñado tenga una
entrada de habilitación (activa a nivel alto), ¿Qué
modificaciones haría sobre el circuito anterior?
c) Qué modificaciones haría en el diseño realizado, tras
los dos apartados anteriores, si el decodificaor hubiese
tenido salidas a nivel bajo?
𝑭𝒊𝒈𝟓. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝑵𝒆𝒖𝒓𝒐𝒏𝒂
 Deducción de la función lógica
A, B, C Sinapsis de excitación.
A, D, E Sinapsis de inhibición.
𝑩𝟎 = ̅̅̅̅
̅̅̅̅ 𝐴0 ̅̅̅̅
𝐴1 ̅̅̅̅
𝐴2
 Deducción de la función lógica
𝑩𝟏 = 𝐴0 ̅̅̅̅
̅̅̅̅ ̅̅̅̅ 𝐴1 𝐴2
𝑭(𝑨, 𝑩, 𝑪, 𝑫, 𝑬) 𝑩𝟐 = ̅̅̅̅
̅̅̅̅ 𝐴0 𝐴1 ̅̅̅̅
𝐴2
𝑩𝟑 = ̅̅̅̅
̅̅̅̅ 𝐴0 𝐴1 𝐴2
= ∑(4,8,12,13,14,16,20,21,22,24,25,26,28,29,31,31) 𝑩𝟒 = 𝐴0 ̅̅̅̅
̅̅̅̅ 𝐴1 ̅̅̅̅
𝐴2
𝑩𝟓 = 𝐴0 ̅̅̅̅
̅̅̅̅ 𝐴1 𝐴2
𝑩𝟔 = 𝐴0 𝐴1 ̅̅̅̅
̅̅̅̅ 𝐴2
 Simplificando la expresión: ̅̅̅̅
𝑩𝟕 = 𝐴0 𝐴1 𝐴2

̅̅̅̅̅̅̅̅̅̅̅̅̅̅
̅̅̅̅̅̅̅̅̅
𝑭 = ̅̅̅̅
𝑪𝑬̅ ̅̅̅̅
𝑩𝑬̅ ̅̅̅̅
𝑪𝑫̅
 Diagrama de bloques
 Diagrama de bloques

𝑭𝒊𝒈𝟖. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝒅𝒆 𝒃𝒍𝒐𝒒𝒖𝒆𝒔 𝑬𝒋𝟑

𝑭𝒊𝒈𝟔. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝒅𝒆 𝒃𝒍𝒐𝒒𝒖𝒆𝒔 𝑬𝒋𝟐

 Diagrama Esquemático

 Diagrama Esquemático

𝑭𝒊𝒈𝟗. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝒆𝒔𝒒𝒖𝒆𝒎á𝒕𝒊𝒄𝒐 𝑬𝒋𝟐

𝑭𝒊𝒈𝟕. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝒆𝒔𝒒𝒖𝒆𝒎á𝒕𝒊𝒄𝒐 𝑬𝒋𝟐

D. Ejercicio4

C. Ejercicio3 En la figura se muestra un dispositivo empleado para la

Se dispone de un decodificador de 3 a 8, con salidas activas a
nivel alto, que incorporan además una entrada de habilitación
(E) activa a nivel bajo. Además, se pueden utilizar puertas
NOR de dos entradas. Se pide:
detección de tres tipos de monedas que, pasan por un plano
inclinado. Consta de tres rayos de luz que inciden sobre tres
fotoceldas marcadas como A, B y C. Al incidir un rayo de luz
sobre una fotocelda se genera un cero lógico a su salida, al
interrumpirse un haz de luz la fotocelda genera un uno lógico.
El problema es entonces diseñar un circuito cuyas entradas sean
3
A, B y C y sus salidas, indique se pasó una moneda se 0.20,
0.50 ó 1.00
𝑭𝒊𝒈𝟏𝟎. 𝑭𝒊𝒈 𝑫𝒆𝒕𝒆𝒄𝒄𝒊ó𝒏 𝒅𝒆 𝑴𝒐𝒏𝒆𝒅𝒂𝒔
 Deducción de la función lógica
𝑓.20 = 𝐵̅ 𝐶
𝑓.50 = 𝐴̅𝐵
𝑓1.00 = 𝐴
 Diagrama de bloques
𝑭𝒊𝒈𝟏𝟏. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝒅𝒆 𝒃𝒍𝒐𝒒𝒖𝒆𝒔 𝑬𝒋𝟒
 Diagrama Esquemático
𝑭𝒊𝒈𝟏𝟐. 𝑫𝒊𝒂𝒈𝒓𝒂𝒎𝒂 𝒆𝒔𝒒𝒖𝒆𝒎á𝒕𝒊𝒄𝒐 𝑬𝒋𝟐
III. CONCLUSIONES
 En el artículo presentado se observa que HDL es un
lenguaje óptimo para diseño digital, debido a sus
distintos niveles de abstracción. El criterio de diseño
del lenguaje HDL es aumentar la velocidad y
minimizar el área del circuito digital, razón por la cual
es muy utilizado.
 Tanto los diagramas de secuencia como los diagramas
UML son de gran ayuda para representar el
comportamiento del sistema a diseñar.
 La tabla de verdad es una guía para la programación
en VHDL que permite visualizar de manera más rápida
cuantas entradas y cuantas salidas se debe tener y
según la tabla de verdad que tipos de sentencias
conviene usar.
 Al implementar todos los sistemas en un solo módulo,
se reduce la cantidad de entradas digitales, y al utilizar
la sentencia ‘process’ se asegura que todas tendrán un
procesamiento concurrente.
 Al utilizar VHDL se comprobó que, es un lenguaje que
permite realizar de una manera eficiente una
programación descriptiva de hardware en la cual se
puede aprovechar al máximo la potencialidad de las
FPGA.
 Se comprobó la ventaja de utilizar FPGA frente a
manejar circuitos integrados estándar, ventajas como
ahorro de espacio, menor consumo de energía, que es
reprogramable, procesamiento en paralelo.
 Las FPGA en medio actual deben tener un enfoque
industrial para aprovechar al máximo sus
características.
IV. RECOMENDACIONES
 Se recomienda utilizar las librerías necesarias para la
implementación de las aplicaciones en la FPGA.
 Se recomienda utilizar el procesamiento en paralelo
para aplicaciones que así lo requieran.
 Se recomienda simular antes de implementar las
aplicaciones en la FPGA y recordar que actualmente
para la versión de ISE 14.7 no está habilitada esta
opción.
 Se debe tener en cuenta la cantidad de entradas y
salidas que vamos a utilizar de a FPGA y de necesitar
más entradas de las que tenemos se recomienda
multiplexarlas.
V. REFERENCIAS
[1] Aguirre A, Zulay F, Pateti Antonio, (2010) Diseño y
simulación de una red neuronal en VHDL y su aplicación en
filtrado de un electrocardiograma,Unidad Culhuacan, Instituto
Politécnico Nacional, México, D.F
[2] Gonzales, J. (s.f.). Introducción al Lenguaje de Descripción
de Hardware. Fecha de consulta 13 de Diciembre del 2015,
Dsiponbible en
:http://arantxa.ii.uam.es/~jgonzale/fco/curso07-
08/download/seminarios-vhdl.pdf
[3] Toledo K., Torres J., Rodríguez J (2013) Implementación
en VHDL de un Detector de Envolvente para demodulación
BFSK, La Habana, Cuba.
[4] Jaquenod, G. (1999). Lenguajes de Descripción de
Hardware. Fecha de consulta 13 de Diciembre del 2015 ,
4
Disponible en:
http://www.proenergia.net/ftp/colarte/Cursos%20Academicos/
LOGICA%20DIGITAL/CLASES/AHDL.pdf
[5] Carpio, F. P. (14 de Octubre de 1997). Lenguaje para
Descripción y Modelado de Circuitos.Fecha de consulta 13 de
Diciembre del 2015, de Universidad de Valencia, disponble