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Les bus sont des canaux qui assurent le transport des données entre l'unité centrale et les
différents périphériques . Il y a eu plusieurs types Chacun dispose de caractéristiques propres
qui le rendent plus ou moins performant. Le résultat de ces performances se chiffre
essentiellement en terme de débits en Mega-octets par seconde (Mo/s) qui est équivalent au
Mega bytes par seconde (MB/s) ou encore en Méga bits par seconde (Mb/s). Pour cela on
augmente leurs bandes passantes et leurs fréquences de fonctionnement
Le bus interne : Pour circuler entre les divers composants de la carte mère, les données
prennent le bus interne, sous le contrôle du chipset. La fréquence du bus interne est la même
que celle de la carte mère. C'est une autoroute à plusieurs pistes divisée en :
• Bus de données : voie véhiculant les données. Sur les PC actuels, il est d'une largeur
de 32 bits permettant le transfert de 4 octets de données à la fois.
• Bus d'adresses ou bus mémoire : voie véhiculant les adresses mémoires.
Actuellement, c'est un adressage 32 bits, adressant au maximum 4 096 Mo de mémoire
vive. La fréquence du bus mémoire limitée jusqu'à présent à 66 Mhz passe avec le
chipset 440 Bx à 100 Mhz. Le bus mémoire du futur Kamai (sortie début 1999) devrait
attendre 200 MHz.
Le bus originel était de 4.77 MHz. Actuellement ce bus système est à 100 Mhz, mais Intel
annonce 133 Mhz en mai 1999 et 200 Mhz fin 1999.
Les bus d'extension : bus destinés aux cartes d'extensions.
Il y en a au moins deux (ISA et PCI). C'est la voie empruntée par les données transitant vers ou
en provenance du "monde extérieur", c'est à dire les cartes d'extension ou les connecteurs
situés sur la face arrière de l'ordinateur. Un composant (intégré maintenant au chipset), le
contrôleur d'extension, fait la frontière entre les bus d'extension et le bus de données.
EL BRAHMI FOUAD
bus 2
A l'époque des 486 et Pentium, le bus ISA est devenu insuffisant mais tous les périphériques
n'ont encore pas besoin de communication rapides sur 32 bits.
Brochage
Développé par IBM pour les micro-ordinateurs PC/XT (au début des années 80), il comprend dans sa
première version 62 broches (bus de données de 8 bits) et, dans sa deuxième version (EISA) 62 + 36
broches (bus de données de 16 bits)
Le connecteur mâle se trouve sur les cartes d'extension :
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bus 3
A25 A6 Adresse 6
A26 A5 Adresse 5
A27 A4 Adresse 4
A28 A3 Adresse 3
A29 A2 Adresse 2
A30 A1 Adresse 1
A31 A0 Adresse 0
B1 GND Masse
R à Z (à 1 pendant la phase
B2 RESET
Reset)
B3 +5V +5 VDC
B4 IRQ2 Requête d'interruption 2
B5 -5VDC -5 VDC
B6 DRQ2 Requête de tâche DMA 2
B7 -12VDC -12 VDC
Sélection de cartes (ndla
B8 /CARD SLCTD
: ?)
B9 +12VDC +12 VDC
B10 GND Masse
Autorisation d'écriture en
B11 /SMEMW
mémoire centrale
Autorisation de lecture en
B12 /SMEMR
mémoire centrale
B13 /IOW Validation d'écriture
B14 /IOR Validation de lecture
Reconnaissance de requête
B15 /DACK3
DMA 3
Reconnaissance de requête
B16 DRQ3
DMA 3
Reconnaissance de requête
B17 /DACK1
DMA 1
B18 DRQ1 Requête DMA 1
B19 /REFRESH Raffraîchissement
Horloge système (67 ns, 8
B20 CLOCK à 8.33 MHz, 50% de
rapport cyclique)
B21 IRQ7 Requête d'interruption 7
B22 IRQ6 Requête d'interruption 6
B23 IRQ5 Requête d'interruption 5
B24 IRQ4 Requête d'interruption 4
B25 IRQ3 Requête d'interruption 3
Reconnaissance de requête
B26 /DACK2
DMA 2
Compte final de tâche
B27 T/C
DMA
Verrouillage des adresses
B28 ALE
(multiplexage)
B29 +5V +5 VDC
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bus 4
Validation de libération du
C1 SBHE
bus
C2 LA23 Adresse 23
C3 LA22 Adresse 22
C4 LA21 Adresse 21
C5 LA20 Adresse 20
C6 LA18 Adresse 19
C7 LA17 Adresse 18
C8 LA16 Adresse 17
Validation de lecture
C9 /MEMR
mémoire
Validation d'écriture
C10 /MEMW
mémoire
C11 SD08 Bit 8
C12 SD09 Bit 9
C13 SD10 Bit 10
C14 SD11 Bit 11
C15 SD12 Bit 12
C16 SD13 Bit 13
C17 SD14 Bit 14
C18 SD15 Bit 15
Sélection d'accès mémoire
D1 /MEMCS16
16 bits
Sélection d'accès E/S 16
D2 /IOCS16
bits
D3 IRQ10 Requête d'interruption 10
D4 IRQ11 Requête d'interruption 11
D5 IRQ12 Requête d'interruption 12
D6 IRQ15 Requête d'interruption 15
D7 IRQ14 Requête d'interruption 14
Reconnaissance de requête
D8 /DACK0
DMA 0
D9 DRQ0 DMA Request 0
Reconnaissance de requête
D10 /DACK5
DMA 5
Reconnaissance de requête
D11 DRQ5
DMA 5
Reconnaissance de requête
D12 /DACK6
DMA 6
D13 DRQ6 Requête DMA 6
Reconnaissance de requête
D14 /DACK7
DMA 7
D15 DRQ7 Requête DMA 7
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bus 5
D16 +5 V
Demande de contrôle du
D17 /MASTER
système (DMA)
D18 GND Ground
.LE BUS PCI (Peripheral Component Interconnect)
Le bus PCI, destiné à remplacer son ancêtre, le bus ISA, utilisé pour les communications avec
les E/S d’un PC (carte vidéo, Carte réseau, contrôleur de disque dur, carte DAQ... ). Proposé
par Intel dès 1992, normalisé la première fois en 1993, il est au cœur de tous les ordinateurs
compatibles PC depuis 1994. Son arrivée, en même temps que celle du microprocesseur
Pentium, a permis d’augmenter considérablement les performances de nos machines.
le PCI ne dépend pas directement du processeur, il est géré par un circuit indépendant. Cela va
lui permettre d'évoluer en fréquence au cours du temps avec de nouvelles versions. On atteint
actuellement 100 et bientôt 133 MHz avec les derniers Pentium III.
A l'origine le PCI fonctionnait à une fréquence de 33 MHz et sa largeur de bande passante est
de 32 bits. Le taux de transfert est de 132 Mo/s pour une fréquence de 66 MHz.
• La bande passante crête est de 132 Mb/s (32bits 33Mhz) à 528 Mb/s (64bits 66Mhz)
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bus 6
cache, la mémoire système (RAM), la passerelle PCI et le bus PCI. Chaque composant a une
fonction bien précise. Chaque composant du système PCI adhère à un concept de "standard
ouvert". En d'autres termes, chaque composant a une méthode spécifique qu'il utilise pour
réagir réciproquement avec les composants adjacents. Parce que ces méthodes d'interaction
des composants sont les même dans tout le système PCI, cela rend l'architecture PCI
adaptable à un grand nombre de configurations. De plus, parce qu'elle supporte un nombre
impressionnant de possibilité de connexion (sur un bus PCI on peut connecter 256 cartes, plus,
on peut connecter 256 bus PCI pour former un système PCI = 256carte/bus x 256bus = 65536
unités logiques PCI !), l'architecture PCI est toujours d'actualité.
PCI BIOS initialise les appareils et gère l'ordre de hiérarchie des appareils du bus. C'est lui qui
assigne une adresse pour chaque appareil et c'est lui qui fait l'interface avec le système
d'exploitation.
La passerelle PCI. Que ce soit dans le sens PCI vers PCI ou PCI vers le système (CPU,
RAM…), la passerelle opère de la même façon. La passerelle facilite la communication entre
les différents éléments. Elle gère le trafic des données sur les bus Ainsi, lorsqu'un émetteur veut
transmettre des données, c'est à elle qu'il envoie une requête. La passerelle vérifie la
disponibilité du bus puis la disponibilité de la cible. Si tous les éléments sont satisfaisants, elle
autorise la transmission. C'est elle aussi qui alloue la transmission en bus mastering.
La transmission
La notion de bus d'adresses et de bus de données n'existe plus dans l'architecture PCI. Les
adresses et les données sont envoyées part séquence dans le bus PCI. L'adresse est d'abord
envoyée puis ce sont le tour des données.
Un bus PCI 32 bit est capable de transporter des données de 32 bits et des adresses de 32
bits. Mais pour des adresses 64 bit, ils doivent utiliser deux cycles d'horloge pour les
transporter, c'est le procédé DAC (Dual Adress Cycles).
Comparaison des cycles de transmission
Un bus PCI 64 bit est donc avantageux aux regards des résultats ci-dessus. Mais pourquoi
utiliser des adresses 64 bits ? Le formatage des adresses en 64 bits est utilise si par exemple,
on veut accéder à tout l'espace dans une mémoire de plus de 4 Go (jusqu'à 17.milliards de
Go !).
Voyons maintenant le problème du point de vu de la bande passante. Les systèmes PCI sont
actuellement, en générale à 33 MHz. Seulement, une nouvelle spécification a été créée pour
permettre une évolution du bus PCI et ainsi atteindre la vitesse de 66 MHz. Malheureusement,
et vue la distribution mondiale de bus 33MHz, cette nouvelle spécification n'est encore adoptée
par les constructeurs. Le tableau ci-dessous résume les bandes passantes accessibles avec
les deux technologies.
La version du bus PCI que l’on trouve actuellement dans les PC est une version 32bits avec
une fréquence d’horloge maxi de 33Mhz et une technologie 5v. Avec l’arrivée du
microprocesseur Pentium II, nous allons voir apparaître d’autres versions du bus PCI ( 64 Bits
ou 66 Mhz). Malheureusement, ces différentes versions ne sont pas toujours compatibles entre
elles... ainsi, vous ne pourrez pas insérer des cartes utilisant une technologie 5v dans des
connecteurs prévus pour une technologie 3,3v. Par ailleurs, l’insertion d’une carte ne supportant
pas la vitesse de 66 Mhz dans un Bus à 66Mhz fera chuter la vitesse de tout le bus à 33Mhz, et
l’ensemble de la machine sera pénalisée !
PASSERELLE ‘HOST’ et Chipset PCI
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bus 7
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bus 8
• Style B Ce format n'utilise qu'une rangée de connecteur. Il est ainsi possible de l'insérer
dans un connecteur Style A. Elle n'utilisera alors que la rangée du haut.
Le Small PCI n'est en aucun cas concurrent du PCMCIA ou du Cardbus. En effet, le SPCI n'est
prévu que pour un usage interne. Une carte ne pourra pas être insérée à chaud (Hot Plug). En
fait, elle s'installera comme n'importe quelle carte d'extension PCI. De plus, sa surface sera
nettement moins résistante que le PCMCIA. Par contre, elle sera nettement plus véloce que le
Cardbus. Ces performances seront obtenues grâce à des technologies telles que le Bus
Mastering et une bande passante plus large. Les premiers systèmes disposants de tels
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bus 9
La société Compaq est l'investigatrice de cette norme. Mais, désormais, il s'agit d'un Industry
Open standard. Cela sous-entend que n'importe quel constructeur peut utiliser cette norme
sans payer de quelconques royalties. De plus, son développement est désormais public et
ouvert à tous.
Pour pouvoir utiliser cette norme, il y a certains prérequis au niveau hardware. Le système doit
être capable de stopper l'alimentation électrique d'un slot uniquement, sans pour autant gêner
les autres. De plus, il doit être capable de protéger les autres adaptateurs des chocs électriques
causés par le Hot-Plug. En effet, il serait inimaginable qu'une autre carte plante ou subisse des
micro-coupures lors de ces manipulations. Le système d'exploitation doit pouvoir gérer le retrait
et l'ajout de cartes à chaud, tant au niveau hardware qu'au niveau logiciel. Les adaptateurs Hot-
Plug et leurs drivers doivent être conçus en ce sens.
Lors de l'insertion d'une carte dans un slot libre, les étapes suivantes vont se produire :
1. Installation à chaud et fixation de l'adaptateur
2. L'utilisateur doit signaler au système que le slot peut être à nouveau alimenté. A cet effet,
il peut le faire de manière logicielle via le système d'exploitation ou de manière hardware.
En ce cas, les cartes-mères Hot-Plug sont souvent dotées d'un "interrupteur" situé à côté
de chaque slot
3. Le système ré-alimente le slot et détecte le composant. Il va alors charger le driver, qu'il
possède peut-être. Dans la négative, il sera demandé à l'utilisateur de le fournir
Le PCIx
IBM, Hewlett-Packard et Compaq se sont regroupés pour jeter les bases d'une nouvelle
spécification PCI destinée aux serveurs. Celle-ci offrira des performances nettement
supérieures aux niveaux des performances I/O. Cette spécification, dont le nom de code est
Project I, serait le premier pas d'une série de développements conjoints. Le but final étant
d'assurer à ces trois sociétés un rôle dominant dans le monde des serveurs basés sur une
architecture x86.
Le PCIx sera à même de supporter une fréquence de bus de 133Mhz pour des transferts de
1Go par seconde. Pour mémoire, le PCI actuel est limité à une fréquence de 66Mhz pour
123Mo/s. Les nouveaux composants PCIx offriront une compatibilité avec le matériel PCI
actuel.
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bus 10
brochage
Ce bus permet des transferts de données sur 32 bits à 33 MHz; le connecteur est composé de 98 + 22
broches.
Il existe différentes déclinaisons du connecteur, suivant que l'on travaille sur 32 ou 64 bits de données, et
suivant la tension de l'alimentation du système (5 V ou 3,3 V); l'allure de ces cartes est donnée par les
croquis ci-dessous..
Broche +5V +3,3V Universelle Description
A1 TRST Réinitialisation de la logique de test
A2 +12V +12 VDC
A3 TMS Sélection du mode de test
A4 TDI Test Data Input
A5 +5V +5 VDC
A6 INTA Interruption A
A7 INTC Interruption C
A8 +5V +5 VDC
A9 RESV01 Réservé VDC
A10 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
A11 RESV03 Réservé VDC
A12 GND03 (OPEN) (OPEN) Masse ou ouvert (clé)
A13 GND05 (OPEN) (OPEN) Masse ou ouvert (clé)
A14 RESV05 Réservé VDC
A15 RESET Reset
A16 +5V +3,3V Rail "Signal" +V I/O (+5 V ou +3,3 V)
A17 GNT Grant PCI use
A18 GND08 Masse
A19 RESV06 Réservé VDC
A20 AD30 Adresse/Donnée 30
A21 +3,3V01 +3,3 VDC
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bus 11
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bus 12
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bus 13
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bus 14
+V I/O vaut 3,3V sur les cartes 3,3V, 5V sur les cartes 5V , et définit les rails
"signal" sur une carte universelle.
En juin 1996, Intel, Microsoft, les principaux fabriquants de cartes vidéo, ainsi que quelques
grands constructeurs de PC, ont défini le cahier des charges d'un nouveau bus, le bus AGP
destiné à gérer les cartes graphiques.
La bande passante d'un bus PCI est partagée par l'ensemble des périphériques connectés
à la carte mère-depuis les adaptateurs SCSI jusqu'aux cartes son et accélérateurs
graphiques. En revanche, le bus AGP est dédié exclusivement à l'affichage. Il possède une
bande passante plus importante que le bus PCI. Le bus AGP se caractérise en effet par une
vitesse d'horloge minimale de 66 MHz, ce qui autorise des taux de transfert atteignant
jusqu'à 266 Mo/s.
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bus 15
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bus 16
Gestion de la mémoire.
Mémoire locale (ou mémoire AGP): espaces disjoints réservés dynamiquement dans la
mémoire système à laquelle le processeur graphique peut accéder rapidement
Ces espaces (de 1 Ko à 128 Ko) sont reconnus par le processeur graphique comme un seul
espace continu grâce au GART (Graphics Address Remapping Table)
Chipset: redirige les adresses virtuelles, utilisées par les applications et le processeur
graphique, vers les adresses physiques.
Ces adresses physiques sont utilisées pour accéder à la mémoire système, au Local Frame
Buffer (LBF : mémoire locale graphique) et à la mémoire AGP.
L'accès à la mémoire graphique, donc à la mémoire AGP se fait donc par le GART, et ceci pour :Le
processeur graphique le CPU car celui-ci ne sait pas gérer lui-même, directement, la mémoire
AGP
La mémoire AGP est, en fait, des espaces réservés dynamiquement dans la mémoire système
à laquelle le processeur graphique peut accéder rapidement. Ces espaces (de 1 Ko à 128 Ko)
disjoints sont reconnus par le processeur graphique comme un seul espace continu grâce au
GART (Graphics Address Remapping Table) comprit dans le chipset, qui redirige les adresses
virtuelles, utilisées par les applications et le processeur graphique, vers les adresses physique.
Ces adresses physiques sont utilisées pour accéder à la mémoire système, au Local Frame
Buffer (LBF : mémoire locale graphique) et à la mémoire AGP.
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bus 17
Gestion de la mémoire.
Pour accéder à la mémoire graphique, donc à la mémoire AGP, le processeur graphique doit
impérativement passer par le GART. IL en va de même pour le CPU car il ne sait pas gérer lui-
même, directement, la mémoire AGP. Il en va de même pour les systèmes PCI qui veulent avoir
accès à la mémoire graphique (capture vidéo par exemple)
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bus 18
La spécification du bus comporte quelques fils qui permettent le "pipelining"( en gros : travail à
la chaîne ). Cela optimise les temps de latence dus aux temps d'accès à la mémoire et aux
temps d'accès au bus.
L'idée est de combler l'inactivité du bus pendant le temps de latence. Ainsi, après une demande
d'accès à une donnée dans la mémoire système, on n'attend pas d'obtenir la donnée pour faire
une nouvelle demande mais on comble ce temps perdu en envoyant une trame de n demandes
dont la durée est égale au temps de latence.
On a ensuite une trame de n données puis on recommence l'envoie d'une trame de n
demandes en commençant par la demande An+1.
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bus 19
Nom de la
Pin Nom de la broche Pin
broche
A1 V dc 12+ B1 spare
A2 spare B2 +5 V dc
A3 * Reserved B3 +5 V dc
A4 -USB B4 USB+
A5 Ground B5 Ground
A6 #INTA B6 INTB#
A7 #RST B7 CLK
A8 #GNT B8 REQ#
A9 VCC 3.3 B9 VCC 3.3
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bus 20
EL BRAHMI FOUAD
bus 21
Pour le bus ISA, il s'agit des valeurs théoriques maximales du bus. Pour les valeurs réelles, il faudra
diviser ces valeurs par un coefficient variant entre 2 et 8. Ces coefficients dépendent du protocole utilisé
par le bus d'E/S. Ils correspondent au nombre de cycle utilisés pour le transfert d'une donnée sur le bus
ISA. Cette valeur est généralement paramétrable dans le bios.
Le bus V-Link a été conçus pour augmenter la bande passante entre les 2 chipsets de la carte mère, qui
jusque là étaient reliés via le bus PCI. Ce bus spécial est cadencé à 133 Mhz et est capable de géré des
données sur 8 bits. De plus le V-Link est un bus dit « Double Pumped » ce qui permet d’obtenir au final
une bande passante de 266 Mo/seconde entre le Southbridge et le Northbridge (c'est les noms génériques
des 2 chipsets).
La version 1x du bus AGP permet d'envoyer un Qwords ( 64 bits ) en deux cycles d'horloge. La version
2x permet d'envoyer un Qwords en un cycle. Pour le 4x les temps d'attentes entre deux émissions de
données ont été supprimés, ce qui permet de doubler le taux de transfert par rapport à la version 2x.
Résume
La vitesse du bus PCI est un diviseur de la vitesse du bus processeur.
Si la vitesse du bus est de 50 Mhz alors la vitesse du bus PCI est 50/1.5 = 33,333 Mhz. Une
remarque en ce qui concerne les bus PCI. Certaines cartes mères autorisent des fréquences
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bus 22
de 75Mhz et 83 Mhz. Lorsque l'on utilise ces fréquences, on augmente légèrement la vitesse du
bus PCI. Il y a quand même une limite. Par exemple les cartes mères avec un bus processeur à
100 Mhz ou 133 Mhz ne permettent pas d'avoir un bus PCI fonctionnant à 50 Mhz, dans ce cas
il fonctionne d'ailleurs à 33,3333 Mhz. On à donc :
Vitesse du bus
66 Mhz 75 Mhz 83 Mhz
processeur
Fréquence du
33 333 333 Hz 37 500 000 Hz 41 500 000 Hz
bus PCI
Taux de
133 Mo/s 146 Mo/s 162 Mo/s
transfert
Cela permet de comprendre pourquoi sur certaines cartes mères les performances des cartes PCI
augmentent
http://worldserver.oleane.com/heissler/carte_mere/carte_mere.html - 2.Calcul de la bande passante
maximal d'un bus
Le taux de transfert théorique d'un bus se calcul de la manière suivante :
Fréquence_Bus_En_Hertz*Largeur_du_Bus_en_bits =Nombre
de bits par seconde
Nombre de bits par seconde / 8 = Nombre d'octect par seconde
Nombre d'octect par seconde / 1024 =Nombre de Ko par seconde
Nombre de kilo-octect par seconde / 1024 =Nombre de Mo par seconde
Exemple : Pour un bus PCI la fréquence du bus est de 33 Mhz et sa largeur est de 32 bits on a donc :
(((33 333 333*32 ) /8) / 1024) / 1024 = 127.15 MB/s
Mem Mem
Mem Mem Mem DDR Mem DDR
RamBus 1 RamBus 4
SDRAM SDRAM SDRAM SDRAM
canal canaux
PC100 PC133 PC1600 PC2100
PC800 PC800
Largeur du
bus de
données en 64 64 64 64 16 16
bit
EL BRAHMI FOUAD
bus 23
Fréquence
du bus en 100 133 100 133 800 800
Mhz
Taux de
transfert en 800 1064 1600 2133 1600 6400
Mo/s
Taux de
transfert en 762.93 1017.25 1525.87 2034.50 1525.87 6103.51
MB/s
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