Ministerul Educaţiei, Culturii si Cercetarii Republicii Moldova

Universitatea Tehnică a Moldovei

Facultatea Calculatoare informatica si
microelectronica

RAPORT
Lucrarea de laborator Nr.1
la
Analiza si Sinteza Dispozitivelor Numerice

Tema: Sinteza circuitelor logice combinaţionale.

Varianta 9

A efectuat: Viorel Rotari

A verificat: S.Munteanu

Chisinau-2018
 Scopul lucrării:
Studierea practică şi cercetarea procesului de sinteză a circuitelor logice
combinaţionale.

Sarcina lucrării:
1. Se efectuează minimizarea funcţiilor logice y1 şi conform variantei din
tabelul 2.1. Pentru ambele funcţii se efectuează sinteza circuitului logic în setul
de elemente ŞI-NU.
2. Funcţia y1 se reprezintă în forma disjunctivă normală perfectă şi forma
conjunctivă normală perfectă. Pentru forma disjunctivă normală perfectă se
efectuează sinteza circuitului logic în setul de elemente ŞI-NU.
3. Funcţia y2 se reprezintă în toate cele 8 forme normale.

Nr. variantei Funcţii logice

y1= y1=V(0, 2, 4, 5, 7, 8, 10, 12 ,15)
9
y2=V(2, 3, 4, 5, 7, 8, 9, 11, 12, 14)

Desfăşurarea lucrării:

a) la standul de laborator:
1. Se verifică corectitudinea funcţionării circuitelor integrate ale standului
de laborator.
2. Se asamblează şi se reglează circuitul logic combinaţional, care realizează
două funcţii din tema pentru acasă în setul de elemente ŞI-NU (la indicaţia
profesorului).
3. Pentru circuitele asamblate se determină costul şi timpul de reţinere.

b) în LogicWorks:
1. Din biblioteca de elemente Simulation Gates.clf se selectează elementele
NAND cu numărul corespunzător de intrări. Din biblioteca Simulation IO.clf
se selectează dispozitivele de intrare-ieşire Binary Probe şi Hex Keyboard.
2. Se asamblează circuitul logic combinaţional în Fereastra de lucru şi se
verifică corectitudinea lui. Se studiază diagrama de timp.
3. Pentru circuitele asamblate se determină costul şi timpul de reţinere.
 Rezolvarea lucrării:
Tabelul de adevăr: Nr. x1 x2 x3 x4 y1 y2
0 0 0 0 0 1 0
1 0 0 0 1 0 0
2 0 0 1 0 1 1
3 0 0 1 1 0 1
4 0 1 0 0 1 1
5 0 1 0 1 1 1
6 0 1 1 0 0 0
7 0 1 1 1 1 1
8 1 0 0 0 1 1
9 1 0 0 1 0 1
10 1 0 1 0 1 0
11 1 0 1 1 0 1
12 1 1 0 0 1 1
13 1 1 0 1 0 0
14 1 1 1 0 0 1
15 1 1 1 1 1 0

FDN y1:

y1=(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)
V(x1x2x3x4)V (x1x2x3x4)V (x1x2x3x4).

Minimizarea funcţiei y1:

y1= x3x4 V x2x4 V x1x2x4 V x2x3x4

 FDN y2:

y2=(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)
V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)

Minimizarea funcţiei y2:

y2= x1x2x3 V x1x2x4 V x2x3x4 V x1x3x4 V x1x2x4 V x1x2x4

FDN: y1 = x1x2x3x4 V x1x2x3x4 V x1x2x3x4 V x1x2x3x4 V x1x2x3x4 V x1x2x3x4 V

x1x2x3x4 V x1x2x3x4 V x1x2x3x4.

FCN: y1=(x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4)

& (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4)

FDN y1 în setul de elemente ŞI-NU:

FDN: y1 = x1x2x3x4 & x1x2x3x4 & x1x2x3x4 & x1x2x3x4 V x1x2x3x4 & x1x2x3x4 &
x1x2x3x4 & x1x2x3x4 & x1x2x3x4.
Schema circuitului logic conform minimizărilor în setul de elemente ŞI-NU:

Diagrama temporală:

Schema circuitului logic în setul de elemente ŞI-NU pentru y1:

 Diagrama temporală:

FDN y2:
1)si/sau y2=(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)
V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)
2) şi-nu/şi-nu:

y2=(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)

V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)V(x1x2x3x4)
3) sau/şi-nu: y2 =(x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) &
(x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4)
& (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4)

3) sau-nu/sau: y2 =(x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4) V

(x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4)
V (x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4)
FCN y2:
1)sau/şi y2= (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) &
(x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4) & (x1Vx2Vx3Vx4)

2) şi-nu/şi:y2= (x1x2x3x4) & (x1x2x3x4) & (x1x2x3x4) & (x1x2x3x4) & (x1x2x3x4) &
(x1x2x3x4)

3) şi/sau-nu: y2= (x1x2x3x4) V (x1x2x3x4) V (x1x2x3x4) V (x1x2x3x4) V (x1x2x3x4) V

(x1x2x3x4)

4) sau-nu/sau-nu: y2 = (x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4) V

(x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4) V (x1Vx2Vx3Vx4)

Concluzii:
În urma efectuării lucrării date am obţinut experienţă în domeniul studierii şi cercetării
procesului de sinteză a circuitelor logice combinaţionale. Mai mult decît atît am făcut
cunoştinţă cu etapele de sinteză unui circuit logic combinaţional (CLC) şi cu metodele de
minimizare a funcţiilor logice. Dacă să discutăm despre metoda diagramelor Veitch-
Karnaugh, putem menţiona că ea este una din cele mai eficiente metode, însă are un neajuns
şi anume că ea se poate aplica numai pentru funcţiile a căror număr de variabile nu este mai
mare decît 6. În contextul minimizărilor putem să mentionăm şi aportul pe care îl au
formulele lui De Morgan. Anume cu ajutorul acestor formule, din formele iniţiale, putem să
obţinem alte forme noi şi în unele cazuri mai simplu de implimentat.