Transistores de Efecto de Campo

parte 2

Rev. 2.1
Curso Electrónica 1
Fernando Silveira
Instituto de Ingeniería Eléctrica

F. Silveira Univ. de la República, Montevideo, Uruguay Curso Electrónica 1 1

 Contenido

Transistor nMOS: Símbolos de circuito

No idealidades:
– Efecto de Modulación de Largo de Canal
– Corriente Subumbral

Transistor pMOS y tecnología CMOS

Representación gráfica de las ecuaciones del transistor

Llave analógica

Modelo de pequeña señal

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 Transistor nMOS: Símbolos de circuito
S G D

n+ n+ D D D

G B G B G

p S S S

B
Flecha en sentido de
juntura BS en directo
nMOSFET discreto
D D

G G Diodo DB en
“antiparalelo”
S S

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 Efecto Modulación de Largo de Canal (1)
VG2> VG1>0
VS= 0

S G D VD > 0,”grande”

n+ n+
ID aprox.
constante, Q i:
determinada Lcalc xpinchoff practicamente
por esta p L se anula aquí
zona,
ID≈VP/R(Qi) B Vch =VD
Vch =VS =0 Vch =VP/Qi ≈0

VD => xpinchoff => Lcalc = (L – xpinchoff)

=> ID (prop. a W/Lcalc)
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 Efecto Modulación de Largo de Canal (2)

VG2> VG1
ID

Q VG1

pendiente gd

VA VDSAT VD

VA: tensión de Early β  VDS 

.(VGS − Vt ) .1 + 
2
ID =
2(1 + δ )  VA 

El transistor en saturación no es una fuente de corriente ideal, tiene una
conductancia de salida gd=(1/ro) ≅ (ID/VA)

VA∝ L (en primera aproximación)

En primera aproximación VA independiente de ID, en realidad existe
dependencia notoria

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 Corriente subumbral (1)

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 Corriente subumbral (2)

Inversión Moderada Inversión Fuerte (S.I.)

(M.I.) ID∝(VG-VT)2

Inversión Débil (W.I.)

ID∝eVG/(n.UT)
UT=k.T/q
n: factor de pendiente

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 Corriente subumbral (3)
• Genera consumo estático en circuitos digitales

10
-2
VT0
-4
Delay
10
ION
-6
ID(A)

10

-8
10

-10
10

ILEAK
-12
10
0 0.5 1 1.5 2
VG(V)
• Se usa en diseño de circuitos de muy bajo consumo
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 Transistor pMOS
S G D
S S S

p+ p+ G B G B G

D D D

n
pMOSFET discreto
S S
B Diodo en
Vt 0 ,VGB ,VSB ,VDB ,VGS ,VDS < 0 G G “antiparalelo
”
D D

Considerar ecuaciones del transistor nMOS, corriente en sentido contrario

(de S a D) y tomar como variables las tensiones opuestas a las del nMOS:

Vt 0 ,VBG ,VBS ,VBD ,VSG ,VSD > 0

β
.(V − (V ))
2
Ej: Ecuación en saturación ID = SG t0 + δ .VBS
referida a la S: 2(1 + δ )
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 Tecnología MOS complementaria (CMOS)
Conexión
Ej. Proceso pozo n (“n-Well”) al sustrato
pMOS del pMOS
nMOS

S G D S G D Bp

n+ n+ p+ p+ n+

n-well

p Si

Pozo n (sustrato
para pMOS)

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 Representación Gráfica de la Ecuación del
Transistor: Diagrama de Memelink / Jespers (1)
VDB
W
Qi' = C 'ox (VGB − VT 0 − (1 + δ ).Vch ), I D = µ . ∫ Qi' dVch
L VSB

DB V
W
I D = µ . C 'ox ∫ (VGB − VT 0 − (1 + δ ).Vch )dVch
L 123
1424 3V SB λ, n
β

Q’i @ Vch=0

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 Representación Gráfica de la Ecuación del
Transistor: Diagrama de Memelink / Jespers (1)
DBV
W
I D = µ . C 'ox ∫ (VGB − VT 0 − (1 + δ ).Vch )dVch
123
14L243V SB λ, n
β

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 Diagrama de Memelink / Jespers (2)
VT0+λ.VCB
VGB
S
Zonal Lineal,
G D
VDB < VP = (VGB-VT0)/λ
VT0
n+ n+
VCB
VSB VDB VP

S
VT0+λ.VCB G D Saturación,
VGB
VDB > VP = (VGB-VT0)/λ

n+ n+ ID independiente de VDB
VT0 igual a β por área del
VCB triángulo.
VSB VP VDB

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 Ej. 1. Descarga de un condensador por un
transistor nMOS (1)
Valor final de tensión en el
5V condensador ?
0V

VC(t=0)= 5V
Para analizar el circuito
primero debemos saber que
terminal es la Source y cuál
el Drain ?

• La source es de donde salen los portadores

• nMOS: portadores electrones
• => es el terminal que esté al menor potencial de los dos =>
5V
0V
D
S VC(t=0)= 5V

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 Ej. 1 Descarga de un condensador por un
transistor nMOS (2)
5V Valor final de tensión en el
0V
D condensador ?
S VC(t=0)= 5V

VT0+λ.VCB
VGB

Valor final de
tensión en el
condensador 0V
VT0
VCB
VSB=0 VP VDB=VC

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 Ej. 2 Carga de un condensador por un transistor
nMOS.
5V Valor final de tensión en el
0V
condensador ?

VC(t=0)= 0V
VT0+λ.VCB
5V S VGB

VT0
Valor final de tensión
en el condensador: VP VCB
< 5V (en realidad
carga muy lenta VSB=VC VP VDB=5V
después de VP)

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 Carga y Descarga de un condensador por un
transistor nMOS: Moraleja.

Un transistor nMOS es buena llave para tensiones bajas (para
transmitir un cero en el mundo digital).

Análogamente, un transistor pMOS operará bien para
tensiones altas (para transmitir un uno en el mundo digital).

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 Llave analógica: Resistencia On (1)

Aplicaciones: Sistemas con Datos muestreados (sample and hold,
procesamiento analógico con datos muestrados), MUX Analógico

Se caracteriza por su Conductancia On o Resistencia On, definida
como:
∂ I DS
g on = R1 =
on ∂ V DS V ≅ 0
DS

Se define para VDS ≅ 0 pues si se tiene por ejemplo:

Vi Vo Vi Vo

Rllave = Ron

La mayor parte del “tiempo de

establecimiento” (tiempo hasta
que Vo iguala a Vi a menos de
t
un error dado), la tensión en la
llave (Vi-Vo) es pequeña
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 Llave analógica: Resistencia On (2)

Vcont
Vcont alto (Vcont= VDD) => llave on =>

Vi Vo g on = 1 =
∂ I DS
= β .(V DD − VT 0 − n.Vi )
R on
∂ V DS V DS ≅ 0
CL n = (1 + δ )

Zona lineal (Inversión Fuerte)

Vi < (VDD-VT0)/n

Vi ≥ (VDD-VT0)/n => transistor cortado => gon=0, Ron=∞

En realidad: inversión moderada y débil => gon Ron

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 Llave analógica CMOS: Resistencia On (3)

g n = β n .(VGB − VT 0 n − n n .V SB )
Vcont: VDD=on, = off
VGB = V DD , V SB = Vi
g n = β n .(V DD − VT 0 n − n n .Vi )
Vi Vo V DD − VT 0 n
VDD g n = 0 @ Vi =
nn

g p = β p .(V BG − VT 0 p − n p .V BS )
V BG = V DD , V BS = V DD − Vi
g p = β p .(V DD − VT 0 p − n p .(V DD − Vi ))

( n p − 1).V DD + VT 0 p
g p = 0 @ Vi =
np

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 Llave analógica CMOS: Resistencia On (4)
Vcont: VDD=on, = off 1/(Ron llave)=gn+gp

Vi VDD Vo
gn gp

g n = β n .(V DD − VT 0 n − n n .Vi )
V DD − VT 0 n
g n = 0 @ Vi =
nn
g p = β p .(V DD − VT 0 p − n p .(V DD − Vi ))

( n p − 1).V DD + VT 0 p
g p = 0 @ Vi =
np Vi

Ej. si VDD = 5, nn = np = 1.5, ((np-1).VDD+|VT0p|)/np (VDD-VT0n)/nn VDD

VT0n = -VT0p = 0.7V 2.1V 2.9V

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 Llave analógica CMOS: Resistencia On (5)
Bajo VDD
Vcont: VDD=on, = off 1/(Ron llave)=gn+gp

Vi VDD Vo

“GAP” , g=0, R=∞

gn
gp

Vi

((np-1).VDD+|VT0p|)/np (VDD-VT0n)/nn VDD

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 Llave analógica CMOS: Resistencia On (6)
Bajo VDD

n=1.5, VTon = VTop = 0.7V

Vcont: VDD=on, = off

Switch Conductance (mS)

0.25

0.20
VDD=5V
0.15
Vi VDD Vo
0.10
VDD=1.5V
0.05 gn gp

0.00 Vi / VDD
0 0.2 0.4 0.6 0.8 1
gap

nn .VT 0 p + n p .VT 0 n 2.VT 0

∃ gap ⇔ VDD < VDD min = ≅
{
nn + n p − nn .n p for Tn ≅T p 2−n

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 Modelo de pequeña señal y baja frecuencia en
saturación

gm.vg
G
gms.vs S D
S D B
+ +
vs gd vd
G + vg
B- - -

gm= (∂ID/∂VG), gms= n.gm, gd ≅ (ID/VA)

Para VGS-Vt>0, en
β 2.β ID
gm = (VGS − Vt ) = .I D = realidad > 100…
1+ δ 1+ δ (VGS − Vt ) 2 200mV

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 gm MOS vs. Bipolar (1)

MOS Bipolar

ID IC
gm = gm =
(VGS − Vt ) 2 VT

Denominador
Denominador =
>100 .. 200 mV
26mV a
temperatura
ambiente

=> A igual corriente gm MOS << gm Bipolar

=> Efecto en respuesta en frecuencia
(wT=gm/C)

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 gm MOS vs. Bipolar (2)
Transistor
40
bipolar:
35 gm/Ic, transistor bipolar gm/IC
independiente de
30
la corriente en un
25
gran rango
gm/ID(1/V)

20

15

10 Para un transistor
(W/L =100) y
5 tecnología (0.8µm)
particular.
0 -15 -10 -5 0
10 10 10 10
ID(A)

A mayor corriente disminuye la “eficiencia de generación de gm”

Para operar a la máxima frecuencia que permite la tecnología
=> alto gm => alta corriente => inversión fuerte => baja eficiencia
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 MOS vs. BJT
BJT MOS
VBE / VGS ≅ Constante Variable
IB / IG ≠0 ≅ 0 (en DC y baja
frecuencia)
Control Tensión (VBE) Tensión (VG, VS,
Corriente (IB) VGS)
Llave cerrada Zona Saturación, Zona Lineal,
VCE ≅ Constante ≅ Resistencia
Fuente de Zona Activa, Zona Saturación,
Corriente IC vs. VBE ID vs. VGS (o VG)
exponencial cuadrático
gm/IC, gm/ID 1/UT, constante 1/nUT maximo,
decreciente

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