2. Analizar el circuito generador de combinaciones.

¿Qué tipo de circuitos

utiliza?, ¿En qué estado trabaja?

Generador de combinaciones:

-Para verificar el funcionamiento de los flip-flops, utilizar el siguiente circuito generador de

reloj, con el CI 74112 (flipflop JK)

-Este generador de funciones trabaja en estado alto , como un multivibrador generando

pulsos de señales.
4. Cual es la finalidad de un latch? Y un flip-flop?.

 Latch.

Un latch (LAT MEMORI INGLET) es un circuito electrónico usado para almacenar

información en sistemas lógicos asíncronos. Un Latch puede almacenar un bit de
información. Los latches se pueden agrupar, algunos de estos grupos tienen
nombres especiales, como por ejemplo el 'latch quad ' (que puede almacenar cuatro
bits) y el 'latch octal' (ocho bits). Los latches son dispositivos biestables que no
tienen entrada de reloj y cambian el estado de salida solo en respuesta a datos de
entrada, mientras que los biestables cuando tienen data de entrada cambian el
estado de salida en respuesta a una entrada de reloj.
 Flip-flop.

Un biestable, también llamado báscula (flip-flop en inglés), es un multivibrador capaz

de permanecer en un estado determinado o en el contrario durante un tiempo
indefinido. Esta característica es ampliamente utilizada en electrónica digital para
 memorizar información. El paso de un estado a otro se realiza variando sus
entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:
 Asíncronos: sólo tienen entradas de control. El más empleado es el biestable RS.
 Síncronos: además de las entradas de control posee una entrada de sincronismo o
de reloj. Si las entradas de control dependen de la de sincronismo se denominan
síncronas y en caso contrario asíncronas. Por lo general, las entradas de control
asíncronas prevalecen sobre las síncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de
subida o de bajada). Dentro de los biestables síncronos activados por nivel están los
tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D.

Los biestables se crearon para eliminar las deficiencias de los latches.

6. Muestre una tabla resumen con las ecuaciones características obtenidas a partir
de las tablas de verdad para los biestables SR, JK, D, T.

8.Utilize los manuales de especificaciones de TTL y CMOS y haga una lista de dos
flip-flops con señal de reloj disparado por flanco de subida y otros dos flip-flops
con señal de reloj disparado por flanco de bajada. Dibuje el diagrama de terminales
de estos circuitos.
Flip Flop T (Toggle)

Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable T

cambia de estado ("Toggle" en inglés) cada vez que la entrada de sincronismo o de
reloj se dispara mientras la entrada T está a nivel alto. Si la entrada T está a nivel
bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de
control de un biestable JK, unión que se corresponde a la entrada T.La ecuación
característica del biestable T que describe su comportamiento es:
𝑄(𝑡+1) = 𝑇 ⊕ 𝑄(𝑡)

FLIPFLOP TIPO D (DELAY)

El flip-flop D resulta útil cuando se necesita almacenar un único bit de datos (1 o 0).
Si se añade un inversor a un flip-flop S-R obtenemos un flip-flop D básico. El
funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto,
idéntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del
reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj.Para ello, el
dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida
adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En
función del modo de activación de dicha entrada de sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), también denominado registro o cerrojo (Latch en inglés).
Activo por flanco (de subida o de bajada).
La ecuación característica del biestable D que describe su comportamiento es:
𝑄(𝑡+1) = 𝐷

10.Analizar los resultados obtenidos en la parte experimental.

1. Latch SR con puertas NOR y NAND

 Latch SR con puertas NOR
 Realizando la simulación:

XSC1

Tektronix

P 1 2 3 4 T
LED1 G
R 7 U1A Q
2 R1 5
VCC
5V 150Ω
74LS02N
J1
VCC
LED2
0 1 U2A
1 R2 6
3 0
Q' 150Ω
S 74LS02N
 S R Q (t) Q’ (t)

entradas teórico laboratorio simulación

S R Q(t+1) Q’(t+1) Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 Q(t) Q’(t) Q(t) Q’(t) Q(t) Q’(t)
0 1 0 1 0 1 0 1
1 0 1 0 1 0 1 0
1 1 x x x x x x

 Latch SR con puertas NAND

 Realizando la simulación:

XSC1

Tektronix

P 1 2 3 4 T
LED1 G
S 12 U1A Q
7 R1 9
VCC
5V 150Ω
74LS00D
J1
VCC
LED2
0 1 U2A
8 R2 10
11 0
Q' 150Ω
R 74LS00D

S R Q (t) Q’ (t)

entradas teórico laboratorio simulación

S R Q(t+1) Q’(t+1) Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 x x x x x x
0 1 1 0 1 0 1 0
1 0 0 1 0 1 0 1
1 1 Q(t) Q’(t) Q(t) Q’(t) Q(t) Q’(t)
 2. Flip Flop SR
Comparamos los resultados teóricos con los obtenidos
experimentalmente:

Teórico CLK = 0 CLK = 1

Q(t) R S Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 0 Q(t) Q(t) 0 1
0 0 1 Q(t) Q(t) 1 0
0 1 0 Q(t) Q(t) 0 1
0 1 1 Q(t) Q(t) x x
1 0 0 Q(t) Q(t) 1 0
1 0 1 Q(t) Q(t) 1 0
1 1 0 Q(t) Q(t) 0 1
1 1 1 Q(t) Q(t) x x

Laboratorio CLK = 0 CLK = 1

Q(t) R S Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 0 Q(t) Q(t) 0 1
0 0 1 Q(t) Q(t) 1 0
0 1 0 Q(t) Q(t) 0 1
0 1 1 Q(t) Q(t) x x
1 0 0 Q(t) Q(t) 1 0
1 0 1 Q(t) Q(t) 1 0
1 1 0 Q(t) Q(t) 0 1
1 1 1 Q(t) Q(t) x x

Realizando la simulación:
XSC1

Tektronix

P 1 2 3 4 T
G

VCC U3A LED1

S 8
5V 5 U1A
Q 1 R1 3
74LS00D 150Ω
J2 74LS00D
7
VCC
LED2
0 1 9 U2A
U4A 2 R2 4 0
6
Q' 150Ω
74LS00D
R 74LS00D
 CLOCK S R Q(t)

simulación CLK = 0 CLK = 1

Q(t) R S Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 0 Q(t) Q(t) 0 1
0 0 1 Q(t) Q(t) 1 0
0 1 0 Q(t) Q(t) 0 1
0 1 1 Q(t) Q(t) x x
1 0 0 Q(t) Q(t) 1 0
1 0 1 Q(t) Q(t) 1 0
1 1 0 Q(t) Q(t) 0 1
1 1 1 Q(t) Q(t) x x

3. Flip Flop tipo D a partir de un S-R.

Tipo D:
 Aplicando Karnaugh:

𝑸(𝒕+𝟏) = 𝑫

6
XSC1

VCC Tektronix
5V
VCC D U1A LED1 P 1 2 3 4 T
G
J1 2 U3A Q
4 R1 8
10
74LS00D 150Ω
1 74LS00D
0 1

LED2
U4A
U5A U2A 5 R2 9 0
74LS04N 3
7 Q' 150Ω
74LS00D
74LS00D
 CLOCK D Q(t) Q’(t)
teórico laboratorio simulación
CLK Q(t) D Q(t+1) Q’(t+1) Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 0 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t)
0 0 1 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t)
0 1 0 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t)
0 1 1 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t)
1 0 0 0 1 0 1 0 1
1 0 1 1 0 1 0 1 0
1 1 0 0 1 0 1 0 1
1 1 1 1 0 1 0 1 0

4. Latch D y Flip Flop D

 Preset y clear en 74LS74-tipo D.

XSC1

Tektronix

VCC 4 LED1 P 1 2 3 4 T
G
5V Q
VCC 4 U1A R1 5
~1PR
J1 12 7 150Ω
1D 1Q 5

23 1CLK ~1Q 6
0 1 LED2
~1CLR
0 1 8 R2 6
1 74LS74N 0
3 150Ω
Q'
CLOCK D Q(t)
Activando el clear:
 Observamos la salida Q=0

Activando el Preset:

Observamos la salida Q=1.

 Latch 74LS75-tipo D.

XSC1
VCC LED1
5V Tektronix
U1A Q4 R1 3
VCC
J1 2 1D1 1Q1 16 150Ω P 1 2 3 4 T
1 ~1Q1 1
G

2 3 1D2 1Q2 15
13 1EN1
5
~1Q2 14

0 1 R2
74LS75N 8 0
Q' 150Ω
LED2
 D EN Q(t)
observamos que los lach funcionan para nivel alto del EN

5.Flip Flop JK (74LS76)

XSC1

VCC
5V 2 LED1 Tektronix
VCC 2 Q R1
U1A 3 P 1 2 3 4 T
J1 ~1PR
1 7 150Ω G

4 1J 1Q 15
9 1 1CLK
5 16 1K ~1Q 14
LED2
0 1 ~1CLR
R2
3
4 8 0
74LS76N
6 150Ω
Q'