Professor: Acbal Achy

 Portas lógicas básicas e portas universais

Detector
de zero
 Postulados e Teoremas ◦ Identidades booleanas
◦ POSTULADOS DE HUNTINGTON  A.0=0eA+1=1
 A+B = B+A Absorção;
 A.B = B.A  A.1=AeA+0=A
Neutralidade;
 A + (B .C) = (A+B ).(A+C)
 A.A=AeA+A=A
 A . (B+C ) = (A.B) + (A.C)
Dualidade;
 A . A’ = 0 e A + A’ = 1
 A’’ = A
A partir das identidades do slide anterior desenvolveu-se os teoremas abaixo:
1. 𝐴 + 𝐴𝐵 = 𝐴
ҧ =𝐴+𝐵
2. 𝐴 + 𝐴𝐵
3. 𝐴𝐵 + 𝐴𝐵ത = 𝐴
ҧ
4. 𝐴𝐶 + 𝐴𝐵𝐶 = 𝐴𝐶 + 𝐵𝐶
ത = 𝐴𝐵 + 𝐵𝐶
5. 𝐴𝐵 + 𝐴𝐶 + 𝐵𝐶 ത
6. 𝐴. 𝐵. 𝐶 … = 𝐴ҧ + 𝐵ത + 𝐶ҧ + … − 𝑇𝑒𝑜𝑟𝑒𝑚𝑎 𝑑𝑒 𝐷𝑒𝑀𝑜𝑟𝑔𝑎𝑛
7. 𝐴 + 𝐵 + 𝐶 + … = 𝐴.ҧ 𝐵.
ത 𝐶.ҧ … − 𝑇𝑒𝑜𝑟𝑒𝑚𝑎 𝑑𝑒 𝐷𝑒𝑀𝑜𝑟𝑔𝑎𝑛
 Auxilia na simplificação e projeto de circuitos
lógicos;

 Formato padrão: (A’ = A barrado)

1. ABC + A’BC’;
2. AB+A’BC’+C’D’+D;
3. A’B+CD’+EF+GK+HL’
 Outra maneira para facilitar a construção
expressões booleanas mínimas;

 Formato padrão:
1. (A+B+C).(A+C);
2. (A+B’).(C’+D).F;
3. (A+C).(B+D’).(B’+C).(A+D’+E’);
 Exercício

Obs: apesar de simplificar a expressão o circuito

continuou com o mesmo número de componentes
 Quando se sabe todas as saídas desejadas para
todas as condições de entrada do sistema é
possível montar uma tabela-verdade;
◦ Adota-se: A = 1 e A’ = 0,
 Exemplo – dado a tabela verdade, monte a
expressão booleana
A B C Y
0 0 0 0
0 0 1 0
0 1 0 1 A’BC’
0 1 1 1 A’BC
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1 ABC

Y = A’BC’+A’BC+ABC
 Procedimento completo de projeto
 Qualquer problema de lógico pode ser resolvido a
partir dos passos abaixo
1. Interprete o problema e construa uma tabela-verdade para
descrever o funcionamento;
2. Escreva o termo AND para cada caso em que a saída seja 1;
3. Escreva a expressão da soma-de-produto para a saída;
4. Simplifique a expressão de saída;
5. Implemente o circuito para a expressão final.

 Exemplo: Projete um circuito lógico com 3 entradas,

cuja a saída só será nível ALTO quando a maioria
das entradas for nível ALTO
 Método gráfico  Simplificar equação lógica ou
converter uma tabela-verdade no seu circuito
combinacional;
 Formato do Mapa de Karnaugh (M-K)
◦ Mostrar as relações entre as entradas lógicas e saídas
desejadas. Pontos importantes:
1. A Tabela Verdade fornece o valor para cada combinação.
O mapa K faz isso de modo diferente;
2. Os quadrados do M-K são nomeados de forma que
quadrados adjacentes horizontalmente difiram apenas em
uma variável. A mesma forma acontece com os verticais;
3. Denominação da montagem do M-K: A’B’; A’B; AB; AB’...;
4. Uma vez preenchida o M-K com os 0s e 1s, a expressão
na forma de soma-de-produto para a saída X pode ser
obtida fazendo a operação OR dos quadrados que tem 1.
 Agrupando um par de 1s adjacentes, elimina-se a
variável que aparece nas formas complementadas e não-
complementadas.
 Quando uma variável aparece nas formas completadas e
não-completadas ela é eliminada. Um grupo de dois
elimina 1 var; um quarteto elimina 2 var e um octeto
elimina 3 var;
 Etapas:
1. Construa o M-K e coloque os 1s e 0s de acordo com a tabela-
verdade;
2. Analise o mapa quanto os 1s adjacentes e os 1s isolados;
3. Agrupe todo par adjacente que contem 1s;
4. Agrupe qualquer octeto, mesmo se já tenha sido agrupado no par;
5. Agrupe qualquer quarteto que contenha um ou mais 1s que não
tenha sido agrupado  usar o menor número de agrupamento;
6. Agrupe quaisquer pares necessários para incluir quaisquer 1s que
ainda não tenha sido agrupado  usar o menor número de
agrupamento;
7. Forme a soma OR de todos os termos gerados por cada grupo.
 Procedimento:
1. Passe a expressão para a forma de Soma-de-Produtos;
2. Para cada termo produto da expressão coloque 1 no
respectivo quadrado da combinação e 0 nos outros;
 Exemplo
Y = C’(A’B’D’+D)+AB’C+D’
 O M-K é um processo estruturado e
ordenado;
 Não depende do talento do projetista;
 A depender da qualidade da simplificação, o
usuário tem a equação booleana mínima;
 Pode não fornecer o circuito combinacional
mínimo;
 Pode ser aplicado para qualquer número de
variáveis de entrada.
 Ex-OR

 Detector de diferença de fase

 Ex-NOR
 Coincidencia
 Transmissor de dados deixa um bit de paridade  Receptor
pode detectar um erro caso ocorra em um único bit. O circuito
abaixo gera e codifica a paridade.