UNIVERSIDAD NACIONAL DE TRUJILLO

Facultad de Ingeniería

FLIP – FLOP TIPO J - K

Electrónica Digital II

AUTOR:

DOCENTE:

Trujillo, Perú
15 de Octubre de 2018

Contenido
Resumen .......................................................................................................................... 1
Objetivos .......................................................................................................................... 2
Fundamento Teórico ...................................................................................................... 2
Problema ......................................................................................................................... 2
Hipotesis .......................................................................................................................... 3
Contrastacion De Hipotesis ........................................................................................... 3
1. Equipo ................................................................................................................... 3
2. Diseño Experimental ........................................................................................... 4
3. Realizacion Del Experimento Y Obtencion De Datos ......................................... 4
4. Tablas De Datos ...................................................................................................... 6
Análisis Y Discusión De Resultados .............................................................................. 6
Conclusiones .................................................................................................................... 6

RESUMEN

El "flip-flop" J-K, es el más versátil de los flip-flops básicos. Tiene el carácter de

seguimiento de entrada del flip-flop D sincronizado, pero tiene dos entradas,
denominadas tradicionalmente J y K. Si J y K son diferentes, la salida Q toma el valor de
J durante la subida del siguiente pulso de sincronismo.

1
 Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son
ambos high (alto), entonces en la siguiente subida de clock la salida cambiará de estado.
Puede realizar las funciones del flip-flop set/reset y tiene la ventaja de que no hay estados
ambiguos. Puede actuar tambien como un flip-flop T para conseguir la acción de
permutación en la salida, si se conectan entre sí las entradas J y K. Esta aplicación de
permutar el estado, encuentra un uso extensivo en los contadores binarios.

OBJETIVOS

• Aplicar los conocimientos de los flip flop.

• Entender el comportamiento de un flip-flop tipo J-K.

• Comprobar los resultados teóricos con los prácticos.

FUNDAMENTO TEÓRICO

Un biestable (flip-flop en inglés), es un multivibrador capaz de permanecer en uno de dos

estados posibles durante un tiempo indefinido en ausencia de perturbaciones.1 Esta
característica es ampliamente utilizada en electrónica digital para memorizar
información. El paso de un estado a otro se realiza variando sus entradas. Dependiendo
del tipo de dichas entradas los biestables se dividen en:

Asíncronos: solamente tienen entradas de control. El más empleado es el biestable RS.

Síncronos: además de las entradas de control posee una entrada de sincronismo o de reloj.
Si las entradas de control dependen de la de sincronismo se denominan síncronas y en
caso contrario asíncronas. Por lo general, las entradas de control asíncronas prevalecen
sobre las síncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de
subida o de bajada). Dentro de los biestables síncronos activados por nivel están los tipos
RS y D, y dentro de los activos por flancos los tipos JK, T y D.

Los biestables síncronos activos por flanco (flip-flop) se crearon para eliminar las
deficiencias de los latches (biestables asíncronos o sincronizados por nivel).

2
 Fig.01. latch con entrada de habilitación.

PROBLEMA

¿Cómo es el comportamiento de un flip-flop tipo j-k?

HIPOTESIS

El flip-flop tipo JK, es de tipo sincronico con dos líneas de entrada de datos (J y K),
una entrada de reloj(CJK), dos entradas asincrónicas(Preset y Clear) y dos salidas
complementarias (Q y Q’), Las entradas J y K se pueden manipular para producir
cualquier condición de salida predecible.

CONTRASTACION DE HIPOTESIS

1. EQUIPO

• V: Voltímetro.
• D: 02 diodos Led.
• RL: 3x300 y 3x470 Ω.
• 01-IC: 74LS76AP.
• 01-IC: 74LS00AP.
• XFG: Generador de ondas cuadradas de frecuencia variable.
• OSC: Osciloscopio Digital.

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 2. DISEÑO EXPERIMENTAL

Para comprobar la hipótesis planteada, es imperativo el diseño del circuito

lógico experimental que se muestra en la imagen a continuación.

Fig.02.Construccion de circuito flip-flop tipo J-K

3. REALIZACION DEL EXPERIMENTO Y OBTENCION DE DATOS

1. Construya el flip – flop tipo J – K de la figura 2.

Fig.03. Prueba experimental del circuito de la figura 02 terminada.

2. Coloque en estado 1 la entrada de J y en 0 la entrada K, del flip – flop, y la señal

de CLK en estado 0, y luego a 1, verificar el comportamiento de la salida Q y Q
complementadas del flip - flop.

4
 Fig.04. Prueba experimental del circuito

2. Coloque en estado 0 la entrada de J y en 1 la entrada K, del flip – flop, y la señal

de CLK en estado 0, y luego a 1, verificar el comportamiento de la salida Q y Q
complementadas del flip - flop.

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TABLAS DE DATOS

Los datos experimentales obtenidos en la práctica de laboratorio se muestran en

las siguientes tablas.

J K CLK Q Q’
0 0 ꜜ Qo Q’o
0 1 ꜜ 0 1
1 0 ꜜ 1 0
1 1 ꜜ Q’o Qo

Tabla 01. Datos experimentales de flip-flop j-k, con disparo de flanco de bajada.

J K CLK Q Q’
0 0 ꜛ Qo Q’o
0 1 ꜛ 0 1
1 0 ꜛ 1 0
1 1 ꜛ Q’o Qo

Tabla 02. Datos experimentales de flip-flop j-k, con disparo de flanco de subida.

ANÁLISIS Y DISCUSIÓN DE RESULTADOS

• El siguiente montaje que se realizó con el IC 7476 el cual corresponde a unflip

flop tipo JK. Del cual se puede decir que un dispositivo biestable que aparte de
las entradas J y K y las salidas Q y Q, también tiene una entrada para la señal de
reloj (CLK), lo que significa que es sincrónico.
• La entrada de reloj del flip- flop biestable se comporta de diferente manera
dependiendo de las características de este. Se pudo observar durante la práctica
que la entrada CLK de sincronismo o de reloj cumple una misión que es la de
permitir el cambio de estado del flip-flop biestable cuando en este se produce
unflanco de subida o de bajada, según sea su diseño.
• De acuerdo con la tabla de verdad, cuando las entradas J y K están a nivel lógico
1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia de
estado

CONCLUSIONES

• Se puede concluir que los flip-flop son dispositivos de fácil funcionamiento e

interpretación sobre todo los sincrónicos, debido a que los cambios de las salidas
son eventos esperados (ya que fácilmente podemos saber el estado de cada una de
las entradas o salidas sin que estas cambien repentinamente).
• La señal de reloj es una onda cuadrada o rectangular, los registros que funcionan
con esta señal, sólo pueden cambiar cuando la señal de reloj hace una transición,
también llamados flancos, por lo tanto, la señal de reloj sólo puede hacer 2
transiciones (o Flancos)