1.

Introducción

El lazo de fase cerrada (PLL, de phase-locked loop) o lazo amarrado por fase se usa
en forma extensa en las comunicaciones electrónicas para modulación, demodulación,
generación de frecuencia y síntesis de frecuencia. Los PLL se usan tanto en los
transmisores como en los receptores, con modulación analógica o digital, y con la
transmisión de pulsos digitales.

2. Resumen

Se realizó el diseño y la implementación del circuito PLL, se probara en los

laboratorios de electrónica, el funcionamiento coincide con los resultados teóricos y de
simulación. De encontrar concordancia con los resultados se llegará a una conclusión.

3. Objetivos

Conocer las características de los circuitos PLL

Entender el funcionamiento de un Comparador de fase y un VCO.

Conocer el circuito PLL integrado CD4046

Encontrar aplicaciones respecto al PLL.

Implementar el circuito, realizar mediciones y comparar resultados (teóricos,

simulados y prácticos).

4. Materiales

Circuito Integrado CD4046

C1 47nF

C2 4.7nF

C3 100pF

R1 33K

R2 47K

R3, R4 100K

Fuentes, Osciloscopio, Generadores

 5. Procedimiento

Explicación

Cuando un PLL está enganchado a una señal FM, el VCO tendrá la frecuencia
instantánea de la señal. El voltaje de entrada VCO, es el voltaje de error que fue filtrada a la salida
del detector de fase, correspondiente a la salida modulada.

Simulacion

𝟏
Frecuencia de corte 𝒇𝒄 = 𝟐𝝅𝑹𝑪 = 𝟏𝟓. 𝟗𝑲𝒉𝒛
¿Qué es un bucle de bloqueo de fase?

 Un bucle de bloqueo de fase es básicamente un circuito que implementa un bucle de

retroalimentación para procesar una señal de entrada y coincidir con su fase. La salida del
oscilador de control de voltaje (VCO) se alimenta al comparador de fase junto con la señal
de entrada. El VCO genera una forma de onda digital cuya fase coincide con la de la señal
de entrada. La combinación da como resultado un "bloqueo de fase", donde el circuito PLL
coincide con la fase y la frecuencia de la señal de entrada. Hay muchas aplicaciones de un
circuito PLL. Los circuitos PLL pueden demodular una frecuencia de FM, multiplicar
frecuencias, sincronizar los relojes del procesador y muchas otras cosas.

 Reemplazar C1 con una capacitancia diferente afecta el rango de bloqueo del PLL de
manera exponencial. Cuanto más alta sea la capacitancia, más bajos y estrechos serán los
rangos de captura y bloqueo. Podemos observar esto al graficar la frecuencia de entrada
(KHz) frente al voltaje (mV DC) en C3 . Las frecuencias más allá de los rangos mostrados en
los gráficos para cada capacitor respectivo romperán el bloqueo de fase y generarán una
lectura de voltaje inexacta a través de C3.
BIBLIOGRAFIA:

 Mills, Thomas B. “The Phase Locked Loop IC as a Communication System Building Block”.
National Semiconductor Application Note 46 June 1971
 http://electgpl.blogspot.com/2013/10/pll-4046.html
 https://sites.google.com/site/ccolonelec101/wentworth-institute-of-
technology/electronic-design/phase-lock-loop