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ZANGO JACOPIN CM-UDS-12SCI1025

Table des matières

Table des matières ................................................................................................................................... 1


I. Introduction ................................................................................................................................... 2
II. Cahier de charge ........................................................................................................................ 2
III. Modélisation ............................................................................................................................... 3
III.1. Table de vérité ............................................................................................................................ 3
III.1. Equations logiques ..................................................................................................................... 4
IV. Logigramme ............................................................................................................................... 5
V. Programme VHDL ........................................................................................................................ 6
V .1. Fichier .vhd ............................................................................................................................. 6
V.2. Fichier contraint (.ucf) ................................................................................................................ 6
VI. Les chronogrammes .................................................................................................................. 7
VII. Conclusion .................................................................................................................................. 7
VIII. Références .............................................................................................................................. 8

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I. Introduction

Les circuits logiques représentent une solution incontournable dans le domaine de


l’électronique numérique [1]. En effet, la possibilité de programmer un composant pour qu’il
puisse fonctionner selon les besoins du concepteur est une aide précieuse pour pouvoir
élaborer efficacement un circuit complexe avec des délais cours et un coût de reviens faible.
Ces circuits peuvent être programmés par le VHDL [2], langage qui permet la description de
tous les aspects d’un système matériel (hardware system): son comportement, sa structure et
ses caractéristiques temporelles. Nous nous proposons dans ce travail de programmer un Feu
de signalisation à base de ce langage.

II. Cahier de charge

La figure 1 montre l’intersection entre une route principale et une route secondaire.
Des capteurs de voitures ont été placés le long des voies C et D (route principale) et des voies
A et B (route secondaire). Les sorties de ces capteurs sont à l’état logique 0 quand il n’y a pas
de voitures et à l’état logique 1 quand il y en a.

Figure 1 : Feu de croissement

Le feu de circulation se trouvant à cette intersection est commandé par les règles
suivantes:
 Le feu E-O est vert quand il y a des voitures dans les deux voies C et D.
 Le feu E-O est vert quand il y a des voitures dans C ou D et quand il y en a dans A ou
B (ou pas du tout) mais pas dans les deux.

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 Le feu N-S est vert quand il y a des voitures dans les voies A et B et qu’il y en a dans
C ou dans D mais pas dans les deux.
 Le feu N-S est aussi vert quand il y a des voitures dans A ou B et qu’il n’y a pas de
voitures dans C et D.
 Le feu E-O est vert quand il n’y a pas de voiture du tout.

III. Modélisation

Le feu N-S et le feu E-O sont représentés respectivement par les sorties de notre
système SORT1 et SORT2 qui seront représentées en fonction des entrées A, B, C et D

III.1. Table de vérité


Nous pouvons représenter le fonctionnement de notre dispositif par la table de vérité
suivante. Où les entrées A, B, C, D représentent les différentes voies et SORT1, SORT2
représentent respectivement le feu rouge et le feu vert.

A B C D SORT1 SORT2
0 0 0 0 1 0
0 0 0 1 1 0
0 0 1 0 1 0
0 0 1 1 1 0
0 1 0 0 0 1
0 1 0 1 1 0
0 1 1 0 1 0
0 1 1 1 1 0
1 0 0 0 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 0 1 1 1 0
1 1 0 0 0 1
1 1 0 1 0 1
1 1 1 0 0 1
1 1 1 1 1 0

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Tableau 1: Table de vérité du système

III.1. Equations logiques


Les équations des sorties représentant le fonctionnement sont données par :

SORT1  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D
SORT 2  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D  A.B.C.D

Afin de rendre les équations plus simple SORT1 et SORTE plus nous allons utiliser la
méthode de Karnaugh pour la simplification comme suit. par la

SORT1 A.B A.B A.B A.B

C.D 1 0 0 0

C.D 1 1 0 1

C.D 1 1 1 1

C.D 1 1 0 1
Tableau 2 : table de Karnaugh pour la sortie SORT1

SORT1  A.D  A.B  AC


.  A.B  A.B.D  C.D est la nouvelle équations simplifiée du feu N-S

De même,

SORT2 A.B A.B A.B A.B

C.D 0 1 1 1

C.D 0 0 1 0

C.D 0 0 0 0

C.D 0 0 1 0

Tableau 3 : table de Karnaugh pour la sortie SORT2

SORT 2  A.B.D  A.B.C  B.C.D  AC


. .D est la nouvelle équations simplifiée du feu N-O

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IV. Logigramme

A travers les équations logiques simplifiées, données a la section précédente, à l’aide


des portes logiques nous avons donné le schéma logique de chaque sortie comme le montre la
figure 2 ci-dessous.

Figure 2 : schéma logique des sorties SORT1 et SORT2

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V. Programme VHDL
V .1. Fichier d’instanciation ( .vhd)

entity SYST is

Port ( AS, BS,CS, DS : in STD_LOGIC; -- configuration des entrées du système

SORT1, SORT2 : out STD_LOGIC);-- configuration des sorties du système

End SYST ;

architecture Behavioral of SYST is

component OR1

Port ( A, B,C, D : in STD_LOGIC;

S1 : out STD_LOGIC);

end component;

component ORR2

Port ( A, B,C, D : in STD_LOGIC;

S2 : out STD_LOGIC);

end component;

begin

OR1_SYST: OR1 -- connecte OR1 au system(SYST)

portmap (A=>AS, B=>BS, C=>CS, D=>DS, S1=>SORT1); -- liste des connections

OR2_SYST: ORR2-- connecte OR1 au system(SYST)

portmap (A=>AS, B=>BS, C=>CS, D=>DS, S1=>SORT2);-- liste des connections

end Behavioral;

V.2. Fichier contraint (.ucf)


NET "AS" LOC= "G18";

NET "BS" LOC= "H18";

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NET "CS" LOC= "K18";

NET "DS" LOC= "K17";

NET "SORT1" LOC= "J14";

NET "SORT2" LOC= "J15";

VI. Les chronogrammes

Pendant la simulation de notre système, pour un combinaison des entrées A, B, C, D


nous nous avons obtenu les courbes ci-dessous

Figure 3 : Chronogramme de fonctionement pour les entrées quelconque

VII. Conclusion

Il était question pour nous dans ce travail de mettre en place un module FPGA
permettant de gérer les feux de signalisation sur une route à 4 voies suivant un cahier de
charge. A partir de la table de vérité, nous ressorti les équations afin d’implémenter le
programme, et par la suite le chronogramme traduisant le fonctionnement effectif du module
et ainsi que le fichier de contrainte pour une implémentation sur la carte.

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VIII. Références

[1]. Pr.FOTSING, Surpport de cours FPGA. s.l. : Univercité de Dschang-Cameroun, 2016/2017.

[2]. Giacona, Denis.VHDL – Logique programmable ( Partie 1 – Introduction). FRANCE : École


Nationale Supérieure d'Ingénieur Sud Alsace.

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