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Biestables (Latches Y Flip – Flops)

1. Biestables.-

Los biestables son los bloques constructivos básicos en la mayoría de los


circuitos secuenciales, por lo general se encuentran pre-encapsulados en
forma de circuitos integrados estándar.

El biestable más sencillo consta de dos inversores realimentados mutuamente,


mostrado en la figura 1.

Figura 1: El biestable básico

En vista a que el circuito carece de líneas de entrada, no hay forma de


controlar o modificar su estado.

Su estado es adoptado aleatoriamente, el momento de conectar la energía de


alimentación y se mantiene permanentemente, por medio de los respectivos
lazos de realimentación.

Si realizamos un análisis analógico del circuito, veremos que el nivel de salida


está en función del nivel aplicado en la entrada; también podemos decir que la
función de transferencia entre los niveles de entrada y salida dependen de las
características físicas de los componentes que determinan los tiempos de
propagación de las señales que se aplican en sus entradas.

Por otro lado, si los niveles aplicados en las entradas se aproximan al umbral
de conmutación, es posible considerar un tercer estado denominado meta-
estable para el cual ambas salidas podrían tener el mismo nivel
transitoriamente, lo que justifica su denominación. El comportamiento meta-
estable mencionado puede compararse con el comportamiento de una pelota
frente a una colina como se observa en la figura 2

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Metaestable

Estable

Figura 2: Analogía del balón y la colina con la situación de


metaestabilidad

Si se patea la pelota con fuerza insuficiente como para superar la colina, la


pelota retornará al estado estable original, sin embargo, si el impulso aplicado a
la pelota es lo suficiente como para que la misma alcance justamente la
cúspide de la colina (estado metaestable), la pelota se detendrá
transitoriamente en la cúspide y cualquier pequeña perturbación en uno u otro
sentido hará que la pelota pase al otro estado o retorne al mismo.

Algo similar sucede con los circuitos biestables, en los que cualquier diferencia
tecnológica o perturbación externa como algo de ruido, determinará la adopción
de uno u otro estado estable.

Para que los biestables tengan una aplicación más útil, será preferible que los
mismos dispongan de entradas adicionales, por medio de las cuales podamos
forzar al biestable a uno u otro estado estable.

2. Latches y flip-flops.-

En la mayor parte de la bibliografía, los diseñadores de sistemas digitales


denominan flip-flop a aquel dispositivo secuencial que normalmente lee sus
entradas y cambia sus salidas solamente en momentos determinados por una
señal de reloj.
Asimismo, denominan con el nombre de latch a los dispositivos secuenciales
que leen permanentemente sus entradas e inmediatamente actualizan sus
salidas.

3. Latch S-R.-
Símbolo Tabla de funcionamiento

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El diagrama de flujo del flip – flop S-R:

SR
SR 10 SR
00 Q=0 Q=1 00

SR
01

Tabla de Karnaugh

Podemos considera dos alternativas en función al valor que adopten los


estados indeterminados.
3.1. Latch S-R conformado por compuertas NOR.-

En la figura 3, se muestra el esquema circuital de un latch S-R (Set – Reset)


conformado con compuertas NOR, el mismo que tiene dos líneas de entrada
denominadas S y R y dos líneas de salida denominadas Q y Q.

Tabla de Karnaugh con las indeterminaciones con nivel lógico 0:

Q* =R Q + SR =R(Q + S)

Q* = R + (Q + S)

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Figura 3: Latch S – R con compuertas NOR

3.1.1. Funcionamiento.-

Tabla de función

Figura 5: Diagrama de tiempos del latch S - R

Está claro que cuando ambas entradas se encuentran en nivel bajo, se


mantiene el nivel de la salida directa y complementada.
Cuando se pone en nivel alto la entrada SET mientras se mantiene en nivel
bajo la entrada RESET, luego del retardo respectivo, la salida adoptará el nivel
alto y la salida complementada el nivel bajo.

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Cuando se pone en nivel alto la entrada RESET mientras se mantiene en nivel
bajo la entrada SET, luego del retardo respectivo, la salida adoptará el nivel
bajo y la salida complementada el nivel alto.
La situación problémica se presenta cuando, estando ambas entradas en nivel
alto producen un nivel bajo en las salidas directa y complementada, si el nivel
en las entradas cambia simultáneamente a nivel bajo, el nivel adoptado por
cada una de las salidas será errático.
3.2. Latch S -R.-
Tabla de Karnaugh con las indeterminaciones con nivel lógico 1:

Q* = S +R Q = S R Q

El latch S -R, está conformado por compuertas NAND con sus salidas
realimentadas a las entradas en forma cruzada, tal como se ilustra en la
figura 7

Figura 7: Circuito lógico del Latch S -R

3.2.1. Funcionamiento.-

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Está claro que cuando ambas entradas se encuentran en nivel alto, se
mantiene el nivel de la salida directa y complementada.
Cuando se pone en nivel bajo la entrada SET mientras se mantiene en nivel
alto la entrada RESET, luego del retardo respectivo, la salida adoptará el nivel
alto y la salida complementada el nivel bajo.
Cuando se pone en nivel bajo la entrada RESET mientras se mantiene en nivel
alto la entrada SET, luego del retardo respectivo, la salida adoptará el nivel
bajo y la salida complementada el nivel alto.
La situación problémica se presenta cuando, estando ambas entradas en nivel
bajo producen un nivel alto en las salidas directa y complementada, si el nivel
en las entradas cambia simultáneamente a nivel bajo, el nivel adoptado por
cada una de las salidas serà errático.
Aplicación práctica:

3.2.2. Aplicación práctica.-

En la figura 6 se ilustra una posible aplicación práctica del flip flop /S – /R, que
consiste en controlar el arranque y parada de un motor con dos interruptores
independientes.

Figura 6: Aplicación práctica del latch S - R

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4. El latch S – R con entrada de habilitación.-

La figura 9 ilustra un circuito latch con entrada de habilitación conformado


con compuertas lógicas NAND.

Figura 9: Latch S – R con entrada de habilitación

La figura 10 muestra la tabla de funcionamiento del latch S – R con entrada de


habilitación.

S R C Q Q
0 0 1 Q Q
0 1 1 0 1
1 0 1 1 0
1 1 1 1 1
X X 0 Q Q

Figura 10: Tabla de funcionamiento del latch S – R con entrada de


habilitación

En la figura 11 se ilustra el diagrama de tiempos aplicado a un latch S – R con


entrada de habilitación, donde se muestra la señal de respuesta en función a
las diferentes condiciones de las señales de entrada, incluyendo las
condiciones para llegar al estado de incoherencia del circuito.

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Figura 11: Diagrama de tiempos del latch S – R con habitación

5. El latch tipo D.-


El latch tipo D mostrado en la figura 12, es útil cuando solo necesitamos
almacenar un bit de información, en cuyo caso la entrada C es de
habilitación.

Figura 12: Esquema del latch tipo D


En la figura 13 se muestra la respectiva tabla de funcionamiento:

C D Q Q
0 X Q Q
1 0 0 1
1 1 1 0

Figura 13: Tabla de funcionamiento

Figura 14: Diagrama de tiempos para el latch tipo D

6. Flip – flop tipo D de disparo por flanco positivo.-

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Este circuito difiere del Latch tipo D porque la información de la entrada D
es muestreada justamente en el flanco de subida de la señal de reloj CK.
Puede ser implementado mediante la conexión en cascada de dos latch tipo
D ( maestro y esclavo), con entradas de habilitación complementadas entre
si, como se muestra en la figura 15.

Figura 15: Flip – flop tipo D de disparo por flanco positivo

6.1. Funcionamiento.-

Cuando la entrada de reloj CK se encuentra en nivel bajo, el biestable


maestro sigue los cambios de la entrada D y cuando la señal de reloj
CK cambia a nivel alto, el biestable maestro retiene la última
información obtenida por la entrada D, la misma que se transfiere al
biestable esclavo; lo que se refleja en tabla de verdad ilustrada en la
figura 16 siguiente.

Figura 16: Tabla de funcionamiento del flip – flop tipo D


La figura 17 ilustra el símbolo del flip flop tipo D de disparo por flanco
positivo. Note que el símbolo de mayor utilizado en la patilla de entrada de
la señal de reloj CK, sugiere que el dispositivo es de disparo por flanco
positivo.

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Figura 17: Símbolo del flip – flop tipo D de disparo por flanco positivo
En el diagrama de tiempos de la figura 18 podemos observar que la salida
del flip flop maestro simbolizada con¨ Q M¨ ajusta sus niveles mientras la
señal de reloj permanece en nivel bajo y solamente, cuando se presenta el
cambio de flanco, de nivel bajo a alto, de la señal de reloj, la salida Q de la
parte esclavo del flip flop adopta el nivel que en ese instante tenía la salida
de la parte maestro del mismo. Durante la presencia de nivel alto en la
señal de reloj, la parte maestro del flip flop ignora los cambios en la entrada
D, manteniendo el nivel adoptado hasta antes del cambio de flanco de la
señal de reloj. Es preciso tomar en consideración los tiempos de encendido
y retención cuyo efecto se explica a continuación.

Figura 18: Diagrama de tiempos del flip – flop tipo D de disparo por
flanco positivo

Como podemos observar el la figura 19, los tiempos de encendido y


retención, también tiene su efecto en este tipo de flip – flop, observando en
el entorno al flanco de disparo del la señal de reloj CK, es decir que si la
información en la entrada D cambia en éste intervalo de tiempo, puede
generar una salida metaestable.

Figura 19: Ilustración de condición de metaestabilidad

7. Flip – flop tipo D de disparo por flanco negativo.-


Este flip flop funciona de manera similar al de disparo por flanco positivo,
con la única diferencia, que en el esquema circuital, las entradas de reloj
correspondientes a los módulos maestro y esclavo están complementadas.

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Figura 20: Flip – flop tipo D de disparo por flanco negativo
En el símbolo se puede observar que delante la patilla de entrada de reloj,
fuera de la señalización de flanco también se agrega la burbuja de
complementación.

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8. Flip – flop tipo D de disparo por flanco negativo con entradas
asincrónicas de reinicio (Preset) y borrado (Clear).-
La figura 21 ilustra el circuito esquemático del flip flop tipo D de disparo por
flanco con entradas asincrónicas de reinicio y borrado, las mismas que en
observación a sus características funcionales son de nivel activo bajo, es
decir que para su funcionamiento normal deben mantenerse en nivel alto;
sin embargo, mediante una señal de nivel bajo aplicada a la entrada “PR”,
ajustará la señal de salida “Q” a nivel alto, independientemente del estado
en el que se encuentre previamente el circuito. De manera similar, si se
aplica una señal de nivel bajo a la entrada de borrado “CL”, la salida “Q” se
pondrá inmediatamente en nivel bajo, independientemente del nivel en el
que se encuentre previamente.
Es lógico pensar que no está permitida la activación simultánea de las
entradas “PR” y “CL” para evitar la ambigüedad en las salida directa y
complementada del circuito.

En la figura se puede apreciar que el circuito está compuesto por dos flip
flops en cascada, el primero denominado maestro recibe la señal de
entrada que actualiza su salida QM cuando la señal de reloj se encuentra en
nivel alto, pero como la señal de reloj para el segundo flip flop denominado
esclavo se conecta por medio de un inversor, no permite que Q M actualice
su salida Q.
Cuando la señal de reloj cambia del estado alto al estado bajo (flanco de
bajada), Se desactivan los cambios en el flip flop maestro, quedando
invariable la última información almacenada en su salida Q M, la misma que
ese preciso momento actualiza el estado de la salida Q del flip flop esclavo,
permaneciendo sin cambio mientras no suceda otro flanco de bajada en la
señal de reloj.

Figura 21: Flip – flop tipo D de disparo por flanco negativo con
entradas asincrónicas de reinicio (Preset) y borrado (Clear)

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Figura 22: Símbolo del flip–flop tipo D con entradas asincrónicas de
pre ajuste (Preset) y borrado (Clear)

9. Circuito comercial del Flip – flop tipo D de disparo por flanco negativo
con entradas asincrónicas de reinicio.-

Figura 23: Circuito comercial del flip – flop tipo D de disparo por flanco
negativo con entradas asincrónicas de pre ajuste ( como el 74LS74)

Ejemplos de este tipo de biestable son los CIs 7474 y 4013

10. Flip-flop SR maestro-esclavo.-

Puede ser conformado de forma similar a los flip – flops tipo D vistos
anteriormente, con la única variante que ahora se utilizan latches S – R en
lugar de los tipo D.

Figura 24: Flip – flop S - R maestro – esclavo

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Figura 25: Tabla de verdad del flip – flop S - R maestro – esclavo
En el diagrama de tiempos del flip flop SR de disparo por flanco, también se
cumple lo mencionado para el flip flop tipo D de disparo por flanco en lo que
se refiere a los momentos en que se interpretan las señales de entrada y la
salida del mismo, como se puede observar en el diagrama de tiempos de la
figura 26, la parte maestro del flip flop, solo interpreta los niveles presentes
en las entradas, los momentos previos al cambio de flanco del reloj y la
salida adopta el nivel presente en la salida de la parte maestro
precisamente el momento del cambio de flanco; asimismo, durante la
presencia del pulso de reloj, los cambios en las entradas “S” y “R”, no
afectan a la salida de la parte maestro ni a la salida de la parte esclavo del
flip flop.

Figura 26: Diagrama de tiempos del flip – flop S – R maestro – esclavo

11. Flip-flop JK maestro-esclavo.-

Una forma de evitar la situación de incertidumbre que se presenta en la


salida del flip – flop S – R, es realimentando los niveles de salida directa y

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complementada a las entradas S y R en forma cruzada, tal como se ilustra
en la figura 27 siguiente, es decir, que la salida complementada se
realimenta a la entrada S mediante una compuerta lógica AND, de forma
similar, la salida directa a la entrada R. Esta configuración para la
combinación J=K=1 hará que la salida bascule de un estado a otro, es decir
que si se tenía un nivel alto cambiará a nivel bajo y viceversa; la figura 28
presenta la respectiva tabla de verdad del circuito mientras que la figura 29
ilustra el símbolo utilizado.

Figura 27: Flip-flop JK maestro-esclavo

Figura 28: Tabla de verdad del flip-flop JK maestro-esclavo

Figura 29: Símbolo lógico

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Captura del “1” Captura del “0”

Figura 30: Diagrama de tiempos del flip-flop JK maestro-esclavo

Los niveles en las entradas J y K del flip –flop maestro – esclavo deben
mantenerse válidas durante todo el intervalo activo de la señal de reloj (C=1),
de lo contrario se puede producir lo que se denomina la captura de “1” o la
captura de “0” debido a los niveles de las salidas directa y complementada
realimentadas a las compuertas AND en las entradas S y R del biestable
maestro.

12. Flip-flop JK disparado por flanco.-

Este tipo de flip – flop resuelve los problemas de captura del “0” y el “1”.
Su realización puede ser a partir de un flip – flop tipo D de disparo por
flanco, por lo tanto, las entradas son muestreadas en el ascenso del flanco
de reloj y la salida se produce de acuerdo a la siguiente función
característica:
Q = JQ +K Q

Figura 31: Flip – flop J – K disparado por flanco

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Figura 32: Tabla de verdad del flip – flop J – K disparado por flanco

Figura 33: Símbolo lógico del flip – flop J – K disparado por flanco

Figura 34: Diagrama de tiempos del flip – flop J – K disparado por


flanco

Figura 35: Esquema lógico del flip-flop JK disparado por flanco


(74LS109)

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Ejemplo de circuitos comerciales de este tipo: CI4027, 74LS73, 7476,4027,
74F112.

13. Flip – flop tipo T (Toggle).-

Este flip – flop cambia su estado de salida con cada pulso de reloj.

Figura 36: Símbolo lógico y realizaciones del flipflop tipo T

Figura 37: Diagrama de tiempos del flip – flop tipo T

14. Ecuación característica de los diferentes biestables.-

Biestable S –R Q* = S +R Q

Biestable tipo D Q* = D

Biestable J – K Q* = JQ +K Q

Biestable tipo T Q* =Q

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