Universidad Nacional de Quilmes Diplomatura de Ciencia y Tecnología

TÉCNICAS DIGITALES

MULTIPLEXORES Y DEMULTIPLEXORES

MULTIPLEXORES.

Un circuito selector de datos/multiplexor (figura 1) presenta k entradas (D 0, D1, D2,…..... ) de datos (k = 2n

es una potencia de dos), n entradas de selección (A, B, C, .... )(1), y una salida Z.

De manera similar a la operación de un dial o llave se lectora mcánica (figura 2), un circuito selector de
datos/multiplexor(2) permite seleccionar el valor lógico que aparecerá en su salida, entre los valores lógicos
presentes en sus k entradas de datos.

Para tal fin en las n entradas de selección debe aplicarse un número binario igual al subindice decimal de
la líneas de datos que se quiere seleccionar.

(1) Estas entradas también se llaman de control o de "direccionamiento'', apareciendo a veces

designadas,𝐴0 𝐴1 , 𝐴2 , 𝐴3 , ….Las líneas 𝐷0 , 𝐷1 , 𝐷2 , … ,también se denominan "vías"

(2) Existen multiplexores en los cuales las entradas de datos se seleccionan en orden rotativo-cíclico
durante un tiempo igual para todas, por ejemplo siguiendo siempre la secuencia:𝐷0 → 𝐷1 → 𝐷2 →
𝐷3 → 𝐷0 → 𝐷1 ...

Por ejemplo, si en las entradas de selección del circuito de la figura 1 se aplica la combinación A,B = 1,0, la
salida Z resultará 0, correspondiente al valor supuesto para la entrada𝐷2 , o sea será 𝑍 = 𝐷2 = 0

Resulta así la tabla de verdad reducida de la figura 3 del selector /multiplexor de la figura 1, ampliada de
la figura 4.

Recopilación y aportes: Ing. Alberto J. Mazzone Página 1

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Esta contiene una entrada de habilitación H (" Enable"), también indicada en la figura 1, que cuando vale
0, fuerza la salida al nivel bajo, independientemente del valor de las restantes entradas. La figura 5
muestra un circuito multiplexor, basado en un decodificador cuyas entradas son las de selección A, B.
Cada AND que va la OR de salida recibe una entrada de datos y una de selección del decodificador. Puesto
que en un decodificador una salida vale 1 por vez, una sola de esas AND repetirá en su salida el valor 1/0
de la entrada D de datos que entra a ella (1.D=D). Las restantes AND estarán con su salida en O. De esta
forma, la salida Z presentará el valor 0/1 de la entrada de datos habilitada por el decodificador. Con los
valores supuestos en las entradas, siendo H=1 y para la combinación 00 presente en A, B, será 1 la salida
𝐴 ∙ 𝐵del decodificador y las restantes serán O.

Y su símbolo será:

Por lo tanto en la AND de salida 𝐴 ∙ 𝐵 ∙ 𝐷0 será:

1 ∙ 𝐷0 = 𝐷0 , y las otras AND estarán en O. Resulta 𝑍 = 𝐷0 + 0 + 0 + 0 = 0

La salida Z del multiplexor será:

𝑍 = 𝐴 ∙ 𝐵 ∙ 𝐷0 + 𝐴 ∙ 𝐵 ∙ 𝐷1 + 𝐴 ∙ 𝐵 ∙ 𝐷2 + 𝐴 ∙ 𝐵 ∙ 𝐷3 1

Expansión de Selectores/Multiplexores.
Un multiplexor con 8 entradas y con 3 entradas de selección
puede obtenerse con 2 Mux de 4x2 y un inversor como indica la
figura 7.

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Un multiplexor de 16 entradas con 4 entradas de selección como el

indicado en la figura 6 bis pueden obtenerse con Mux. De menor
cantidad de entradas, por ejemplo con módulos de 2 entradas con
entradas de selección.

Con el fin de simplificar los circuitos y justificar los coneccionados vamos a ampliar la expresión 1 para
un Mux de 16 x 4 de la figura 6 bis:

𝑍 = 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷0 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷1 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷2 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷3

+ 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷4 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷5 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷6 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷7

+ 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷8 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷9 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷10 + (𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷) ∙ 𝐷11

+ 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷12 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷13 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷14 + 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷15 2

De acuerdo a la expresión 1 un Mux de 4 x 2 genera 4 productos de 2 variables, pero si tiene una

entrada de hablitación H como indica la figura 5, la misma entra en todas las AND, por lo que dicha
expresión será ahora:

𝑍 = 𝐴 ∙ 𝐵 ∙ 𝐻 ∙ 𝐷0 + 𝐴 ∙ 𝐵 ∙ 𝐻 ∙ 𝐷1 + 𝐴 ∙ 𝐵 ∙ 𝐻 ∙ 𝐷2 + 𝐴 ∙ 𝐵 ∙ 𝐻 ∙ 𝐷3 3

En la figura 8 se han elegido como entradas de dirección de cada Mux de 4 x 2 las variables A y B del
conjunto de selección requerido (A, B, C, D).

Un decodificador de 2 x 4 se conecta de forma que sus salidas van a las entradas H de los Mux de 4 x 2, y, ,
en el primer multiplexor se conecta en H la salida 𝑂0 = 𝐶 ∙ 𝐷 , las salidas de este multiplexor serán:

𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷0 , 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷4 , 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷8 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷12

Que corresponden a los 4 de los 16 productos que están en la primera columna de la expresión 2 .

La salida 𝑂1 = 𝐶 ∙ 𝐷 se conecta en el segundo multiplexor cuyas salidas seran:

𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷1 , 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷5 , 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷9 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷13

Que corresponden a los 4 de los 16 productos que están en la segunda columna de la expresión 2 .

La salida 𝑂2 = 𝐶 ∙ 𝐷 se conecta en el segundo multiplexor cuyas salidas seran:

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𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷2 , 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷6 , 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷10 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷14

Que corresponden a los 4 de los 16 productos que están en la tercera columna de la expresión 2 .

Finalmente la salida 𝑂3 = 𝐶 ∙ 𝐷 se conecta en el segundo multiplexor cuyas salidas seran:

𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷3 , 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷7 , 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷11 𝐴 ∙ 𝐵 ∙ 𝐶 ∙ 𝐷 ∙ 𝐷15

Que corresponden a los 4 de los 16 productos que están en la segunda columna de la expresión 2 .

Las salidas de estos Mux finalmente se suman.

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Expansión de Selectores/Multiplexores en Cascada.

Otra forma de realizar la expansión es con 5 Mux de 4x2, conectando las 16 entradas es los 4 Mux de
primer nivel las entradas de selección C y D, y se conectan las salidas del primer nivel en las entradas del
Mux de segundo nivel y en sus entradas de selección se conectan B y A, de acuerdo a lo indicado en la
figura: 9.

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Generación de Funciones Lógicas:

Un Mux de 2 entradas de selección genera la siguiente suma de productos:

𝑍 = 𝐴 ∙ 𝐵 ∙ 𝐷0 + 𝐴 ∙ 𝐵 ∙ 𝐷1 + 𝐴 ∙ 𝐵 ∙ 𝐷2 + 𝐴 ∙ 𝐵 ∙ 𝐷3

La función X-OR es: 𝑍 = 𝐴⨁𝐵 = 𝐴 ∙ 𝐵 + 𝐴 ∙ 𝐵 que puedo

generar con un Mux de 4x2 haciendo:

𝐷0 = 0; 𝐷1 = 1; 𝐷2
= 1 𝑦 𝐷3 = 0

Conectando como indica la figura 10.

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