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CMOS Schaltungen
Mathieu Luisier
Institut für Integrierte Systeme, ETH Zürich
| 03.10.18 | 1
Motivation und Ziele
Motivation:
CMOS Transistoren sind Halbleiterschaltungen, die im Kern
von allen Mikroprozessoren und Speicherelementen liegen.
Heute wollen wir untersuchen, wie einfache Verknüpfungen
mit N- und P-Typ Transistoren realisiert werden können
Lernziele:
• Funktionalität von N- und P-Typ Transistoren
• Kombination von NMOS und PMOS Transistoren, um ein-
fache und komplexe Gatterfunktionen zu realisieren
• Pull-up (PMOS) und Pull-down (NMOS) Schaltungen
• Analyse der Geschwindigkeit von Transistoren
| 03.10.18 | 2
Inhalt
| 03.10.18 | 3
Inhalt
| 03.10.18 | 4
Schaltfunktionen (aus der 2. Vorlesung)
Eine Schaltfunktion 𝒇 nimmt mehrere Variablen 𝑿𝒊, z.B. 𝑵, als
Eingang und produziert eine einzige Variable 𝒀 als Ausgang
mit 𝑿𝒊 𝐮𝐧𝐝 𝒀 ∈ {𝟎, 𝟏}. Die 𝑋1 und 𝑌 Variablen sind Bits genannt
Vg
Metall
Vs
Vd
Halbleiter Oxid
Intel Single-Gate Transistor
R. Chau et al., DRC, (2003)
Id S G D ON
Vds
Elektrischer Strom Id
S G D ON
S
ON
G D
Strom durch MOS Transistoren wird von Vgs und Vds moduliert
| |
Gartenschlauchmodell
Strom verhält sich wie Wasser im Gartenschlauch
Steuer-
S (Gate) D
Reservoir
Reservoir
Die Stellung (Spannung) am Steuergate
bestimmt die maximale Durchflussmenge
|Vgs|<|Vth| Steuer-
Vds=0 S (Gate) D
Kein Strom
NMOS-
Transistor PMOS-
Transistor
P: positive
N: negative
Ladungen Id Ladungen
('Löcher')
Id
(Elektronen)
G
B B
G G G G
G
S S S D D D
Source (S), Drain (D), Gate (G), Bulk (B) Source (S), Drain (D), Gate (G), Bulk (B)
Vds=VDD=0.8V
0≥Vgs≥-VDD
Vth
0≤Vgs≤VDD
Vth
Vds=-VDD=-0.8V
(Links) Drain Strom Id in Abhängigkeit der (Links) Drain Strom Id in Abhängigkeit der
Betriebsspannung Vds für verschiedene Betriebsspannung Vds für verschiedene
Werte von Vgs an der Steuerelektrode Werte von Vgs an der Steuerelektrode
(Rechts) Drain Strom Id in Abhängigkeit (Rechts) Drain Strom Id in Abhängigkeit
von Vgs, wenn die Speisespannung VDD von Vgs, wenn die Speisespannung -VDD
zwischen Drain und Source angelegt ist zwischen Drain und Source angelegt ist
Id positiv, Schwellspannung Vth positiv Id negativ, Schwellspannung V
| th negativ
|
Complementary MOS Technologie (3)
VDD N-Typ (NMOS) Vgs VDD P-Typ (PMOS)
Gesucht: S Gesucht:
R G
Wert von Spannung VZ D Wert von Spannung VZ
Z (Ausgang) in Abhäng- (Ausgang) in Abhäng-
D Z
igkeit von Vg (Eingang) igkeit von Vg (Eingang)
G
R: Serie Widerstand R R: Serie Widerstand
S
Vgs Vgs: Vg-Vs Vgs: Vg-Vs
R R
Z Z Z Z
R R
| 03.10.18 | 14
NICHT, NAND und NOR in Schalterlogik
Die NICHT, NAND und NOR Gatter können in Schalterlogik
dargestellt werden (Vorlesung 2)
VDD=0.8 V 𝒀 𝑨
NICHT
R>0
Masse
Widerstand
VDD=0.8 V 𝒀 𝑨 𝑩
Widerstand NAND
R>0
Masse
𝑨
VDD=0.8 V 𝒀
NOR
R>0
Widerstand 𝑩 Masse
VDD=0.8 V 𝒀
Widerstand 𝑨=𝟏 𝑩=𝟏 NAND
R>0
Id 𝝋𝒀 = 𝟎 Masse
𝑨=𝟏
VDD=0.8 V 𝒀
NOR
R>0
Id Widerstand 𝝋𝒀 = 𝟎 𝑩 = 𝟏 Masse
? 1
𝑨 𝒀 ≡ 𝑨 𝒀
Masse
VDD=0.8 V
Wahrheitstabelle
PMOS A PMOS NMOS Y
1 offen zu 0
Schalterlogik 𝒀=𝟎
0.8 V |Vgs|<|Vth| Vgs>Vth 0V
NMOS
Masse | 03.10.18 | 19
NICHT-Schaltbild Analyse: 2. Fall
VDD=0.8 V
VgsP
Fall 2: A=0 (Low Pegel, VA=0 V)
S
PMOS
G D
⇒ VgsP=-0.8 V, PMOS geschlossen
𝑨 𝒀 ⇒ VgsN=0 V, NMOS gesperrt, nicht leitend
G D
NMOS ⇒ Ausgang mit VDD gebunden Y=1
S
VgsN
Masse
VDD=0.8 V
Wahrheitstabelle
PMOS A PMOS NMOS Y
0 zu offen 1
Schalterlogik 𝒀=𝟏
0V |Vgs|>|Vth| Vgs<Vth 0.8 V
NMOS
zu: leitend / offen: nicht leitend
Masse | 03.10.18 | 20
Übertragungskennlinie des CMOS Inverters
Wenn der Eingang eines CMOS Inverters von 0 auf 1
hochgeht, gibt es eine Übergangsphase mit der folgenden
Übertragungskennlinie bis der Ausgang von 1 auf 0 fällt:
Übergangsbereich: Übergangsbereich:
Beide Transistoren Beide Transistoren
Ausgangsspannung VY
leitend leitend
0.8 V
Schltungsstrom Id
PMOS PMOS PMOS PMOS
leitend gesperrt leitend gesperrt
0.0 V
0.0 V 0.8 V 0.0 V 0.8 V
Eingangsspannung VA Eingangsspannung VA
A B Y
0 0 1
𝑩 0 1 1
1 0 1
Masse 1 1 0
| |
Analyse vom CMOS NAND-Gatter: 1. Fall
VDD=0.8 V× × VDD=0.8 V
VgsP1
VgsP2 S P1 P2
S
P1 P2
G D G D 𝒀
? N1
𝒀 N2
G D
𝑨 Masse
N1
VgsN1 S Wahrheitstabelle (Schalterlogik)
A B P1 P2 N1 N2 Y
G D
𝑩 N2 0 0 zu zu NN offen 1
S zu: leitend / offen: nicht leitend / NN: unbestimmt
VgsN2
Masse
Fall 1: A=0 (Low Pegel, VA=0 V), B=0 (Low Pegel, VB=0 V)
⇒ VgsP1=-0.8 V, VgsP2=-0.8 V, VgsN1 unbestimmt, VgsN2=0 V
⇒ P1 leitend, P2 leitend, N1 unbestimmt, N2 gesperrt
⇒ Ausgang mit VDD gebunden Y=1 | |
Analyse vom CMOS NAND-Gatter: 2. Fall
VDD=0.8 V× × VDD=0.8 V
VgsP1
VgsP2 S P1 P2
S
P1 P2
G D G D 𝒀
N1
𝒀 N2
G D
𝑨 Masse
N1
VgsN1 S Wahrheitstabelle (Schalterlogik)
A B P1 P2 N1 N2 Y
G D
𝑩 N2 0 1 offen zu offen zu 1
S zu: leitend / offen: nicht leitend
VgsN2
Masse
Fall 2: A=0 (Low Pegel, VA=0 V), B=1 (High Pegel, VB=0.8 V)
⇒ VgsP1=0 V, VgsP2=-0.8 V, VgsN1=0 V, VgsN2=0.8 V
⇒ P1 gesperrt, P2 leitend, N1 gesperrt, N2 leitend
⇒ Ausgang mit VDD gebunden Y=1 | |
Analyse vom CMOS NAND-Gatter: 3. Fall
VDD=0.8 V× × VDD=0.8 V
VgsP1
VgsP2 S P1 P2
S
P1 P2
G D G D 𝒀
? N1
𝒀 N2
G D
𝑨 Masse
N1
VgsN1 S Wahrheitstabelle (Schalterlogik)
A B P1 P2 N1 N2 Y
G D
𝑩 N2 1 0 zu offen NN offen 1
S zu: leitend / offen: nicht leitend / NN: unbestimmt
VgsN2
Masse
Fall 3: A=1 (High Pegel, VA=0.8 V), B=0 (Low Pegel, VB=0 V)
⇒ VgsP1=-0.8 V, VgsP2=0 V, VgsN1 unbestimmt, VgsN2=0 V
⇒ P1 leitend, P2 gesperrt, N1 unbestimmt, N2 gesperrt
⇒ Ausgang mit VDD gebunden Y=1 | |
Analyse vom CMOS NAND-Gatter: 4. Fall
VDD=0.8 V× × VDD=0.8 V
VgsP1
VgsP2 S P1 P2
S
P1 P2
G D G D 𝒀
N1
𝒀 N2
G D
𝑨 Masse
N1
VgsN1 S Wahrheitstabelle
A B P1 P2 N1 N2 Y
G D
𝑩 N2 1 1 offen offen zu zu 0
S zu: leitend / offen: nicht leitend
VgsN2
Masse
Fall 4: A=1 (High Pegel, VA=0.8 V), B=1 (High Pegel, VB=0.8 V)
⇒ VgsP1=0 V, VgsP2=0 V, VgsN1=0.8 V, VgsN2=0.8 V
⇒ P1 gesperrt, P2 gesperrt, N1 leitend, N2 leitend
⇒ Ausgang mit der Masse gebunden Y=0 | |
NAND-Gatter in CMOS Technik: Zusammenfassung
VDD=0.8 V
×
Mit der entworfenen CMOS
Schaltung wird die gewünschte
P1 P2
Wahrheitstabelle realisiert
⇒ NAND Gatter
𝒀
𝑨 N1 Wahrheitstabelle (Schalterlogik)
A B P1 P2 N1 N2 Y
0 0 zu zu NN offen 1
𝑩 N2 0 1 offen zu offen zu 1
1 0 zu offen NN offen 1
1 1 offen offen zu zu 0
Masse
zu: leitend / offen: nicht leitend / NN: unbestimmt
Nur wenn A=B=1 ist der Ausgang Y mit der Masse gebunden | |
NOR-Gatter in CMOS Technik
VDD=0.8 V
Nehmen Sie ein paar Minuten um
× diese Schaltung zu analysieren!
𝑨 P1 Wie sieht ihre Wahrheitstabelle
aus? Handelt es sich um die
gesuchte Funktion (NOR)?
𝑩 P2
Wahrheitstabelle (Schalterlogik)
𝒀
A B P1 P2 N1 N2 Y
0 0
N1 N2 0 1
1 0
Masse Masse 1 1
zu: leitend / offen: nicht leitend / NN: unbestimmt
Der Ausgang Y ist entweder mit VDD oder der Masse gebunden | |
Inhalt
| 03.10.18 | 29
Verallgemeinerung Pull-up / Pull-down Pfad
CMOS Schaltungen können einen Pull-up und Pull-down
Pfad enthalten, der viel komplizierter als die NICHT,
NAND und NOR Gatter ist.
Beispiel: Pull-up Pfad einer CMOS Schaltung
× VDD=0.8 V
6 Eingängen:
A, B, C, D, E und F
A B D
1 Ausgang: Y
A B D
Block 1
C E
F Block 2
Y
Block 1b
A B D
F
C E
Block 1a Block 2
Block 1
A B
Block 1a1
F
C
A B C
Block 2
D E
Block 1a
Block 1a1a F
C
D ∨ E
Masse
| |
Pull-up / Pull-down: Schlussschaltung
Pull-up Pfad der Die Gleichung für Y muss noch
CMOS Schaltung bestimmt werden. Sie kann aus
dem Pull-up oder Pull-down Pfad
der Schaltung hergeleitet werden:
• Pull-down: Y=0, wenn die Pull-
∨ down Bedingung erfüllt ist und
∨ ∧ A=B=C=D=E=F=1
∧
⇒ Ypd= 𝐴A𝐵 +𝐶 A 𝐷+𝐸 +𝐹
∧
• Pull-up: Y=1, wenn die Pull-up
Bedingung erfüllt ist und
A=B=C=D=E=F=0
Eigentlich Ypu=Ypd ⇒Ypu=( 𝐴̅ + 𝐵L A 𝐶̅ + (𝐷
M A 𝐸L )) A 𝐹L
| |
Weiteres Beispiel: Pull-down Pfad
Y
Pull-down Pfad einer
CMOS Schaltung
A
B C F
H
D
Fragen:
E
• Was ist der Pull-up Pfad?
Masse • Was ist die Gleichung für Y?
| |
Weiteres Beispiel: Pull-up Pfad
Ypu =
| |
Inhalt
| 03.10.18 | 40
Wie schnell schalten CMOS Gatter?
CMOS Gatter können nicht unendlich schnell schalten.
Ladungen (Elektronen und Löcher) müssen bewegt
werden, was Laufzeit Verzögerungen verursacht
VA
1 Y
50% A
t
tpHL tpLH
VY Zeitlaufdiagram eines
90% CMOS Inverters im
50% dynamischen
10% (zeitabhängigen)
t Betrieb
tf tr
ttHL ttLH | 03.10.18 | 41
Kenndaten für das dynamische Verhalten von CMOS
Halbleiter
Materialien
Standard
Silizium III-V (InGaAs) Ge Graphene CNT
R. Chau et al., Y.Q. Wu et al., EDL R. Zhang et al., TED L. Tapasztó et al., Nat. Supratik Guha,
DRC, (2003) 30, 700 (2009) 59, 335 (2012) Nano. 3, 397 (2008) IBM Research
td = (tpHL+tpLH)/2
1 X
A &
td,INV Y
B td,AND
1 X
A &
td,INV Y
B td,AND
1
A
0
1
B
0
1
X
0
1
Y
0 | |
Zeitverhalten einer Schaltung mit Verzögerung
1 X
A &
td,INV Y
B td,AND
1
A
0
1
B
0
1
X
0
1
Y
0 | |
Inhalt
| 03.10.18 | 47
Zusammenfassung
Masse VDD=0.8 V
PMOS NMOS
𝒀 | |