МИНИСТЕРСТВО ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ

УХТИНСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

И.А. Базарова

Цифровая схемотехника

Рекомендовано УМО вузов по университетскому политехническому

образованию в качестве учебного пособия для студентов высших учебных
заведений, обучающихся по направлению 654600
«Информатика и вычислительная техника», специальности 220200
«Автоматизированные системы обработки информации и управления»

УХТА 2004
УДК 681.518
Б 17

Базарова И.А. Цифровая схемотехника: Учебное пособие. – Ухта: УГТУ, 2004. – 134 с.

ISBN 5-88179-327-7

В учебном пособии предложенный материал позволит студентам систематизированно

подходить к изучению цифровых логических схем, научит использовать схемотехнику для
решения практических и прикладных задач в области компьютерных технологий, решение
задач по синтезу цифровых схем научит понимать логику функционирования схем и пред-
ставлять роль и функции в архитектуре компьютерных систем.
Данное учебное пособие предназначено студентам, обучающимся по направлению
220200 «Автоматизированные системы обработки информации и управления».

Рецензент: заведующий локальным информационно-компьютерным центром Государст-

венного унитарного предприятия «Тимано-Печорский научно-исследова-
тельский Центр» О.А. Соловьева

© Ухтинский государственный технический университет, 2004

© Базарова И.А., 2004

ISBN 5-88179-327-7
 Оглавление
ЧАСТЬ 1. ОСНОВЫ ЦИФРОВОЙ СХЕМОТЕХНИКИ .......................................................... 5
ГЛАВА 1. ПРИНЦИПЫ ПОСТРОЕНИЯ ЛОГИЧЕСКИХ СХЕМ В ПРОЦЕССОРНЫХ СИСТЕМАХ ........ 5
§ 1.1. Основные понятия и определения ................................................................................ 5
§ 1.2. Математические основы построения цифровых логических схем ........................ 5
§ 1.3. Логические функции одной и двух переменных........................................................... 6
§ 1.4. Аксиомы и законы алгебры логики ................................................................................ 7
§ 1.5. Суперпозиция логических функций ............................................................................... 8
§ 1.6. Нормальные и совершенные нормальные формы логических функций.................. 9
Практикум 1 ............................................................................................................................. 11
§ 1.7. Применение матриц Карно для изображения и преобразования логических
функций ..................................................................................................................................... 13
§ 1.8. Построение схем на логических элементах с ограниченным количеством
входов ......................................................................................................................................... 15
Практикум 2 ............................................................................................................................. 15

ГЛАВА 2. КОМБИНАЦИОННАЯ ЛОГИКА ....................................................................................... 17

§ 2.1. Дешифраторы ................................................................................................................ 17
Практикум 3 ............................................................................................................................. 18
§ 2.2 Сумматоры ...................................................................................................................... 19
§ 2.3. Построение комбинационных схем на базе коммутаторов
(мультиплексоров) ................................................................................................................... 21
§ 2.4. Селектор-демультиплексор ......................................................................................... 24
§ 2.5. Возникновение состязаний и способ их устранения ............................................... 25
Практикум 4 ............................................................................................................................. 26

ГЛАВА 3. ПОСЛЕДОВАТЕЛЬНАЯ ЛОГИКА .................................................................................... 27

§ 3.1. Временные булевы функции ......................................................................................... 27
§ 3.2. Булевы функции I рода .................................................................................................. 29
§ 3.3. Булевы функции II рода................................................................................................. 29
Практикум 5 ............................................................................................................................. 30
ЧАСТЬ 2. РАЗРАБОТКА И ПРОЕКТИРОВАНИЕ ЦИФРОВЫХ УСТРОЙСТВ ............ 31
ГЛАВА 1. КЛАССИФИКАЦИЯ, ТЕХНОЛОГИИ И СОПРЯЖЕНИЕ ИНТЕГРАЛЬНЫХ СХЕМ ............. 31
§ 1.1. Технологии и формы представления информации .................................................. 31
§ 1.2. Схемотехника базовых элементов ТТЛ-логики ....................................................... 34
§ 1.3. Классификация и система обозначений ИС ............................................................. 38
§ 1.4. Сопряжение интегральных схем ................................................................................ 40

ГЛАВА 2. ПРОЕКТИРОВАНИЕ ЦИФРОВЫХ СХЕМ КОМБИНАЦИОННОГО ТИПА .......................... 41

§ 2.1. Проблемы проектирования ЦУ комбинационного типа ........................................ 41
§ 2.2. Логические элементы .................................................................................................... 43
§ 2.3. Драйверы .......................................................................................................................... 44
§ 2.4. Шифраторы, дешифраторы, мультиплексоры и демультиплексоры ................. 45
§ 2.5. Арифметические устройства ..................................................................................... 48

ГЛАВА 3. ПРОЕКТИРОВАНИЕ ЦИФРОВЫХ СХЕМ ПОСЛЕДОВАТЕЛЬНОГО ТИПА ....................... 51

§ 3.1. Проблемы и методики проектирования последовательных схем ........................ 51
§ 3.2. Триггеры ........................................................................................................................... 52
Практикум 6 ............................................................................................................................. 62
§ 3.3. Регистры ......................................................................................................................... 63

3
 § 3.4. Счётчики ......................................................................................................................... 68

ГЛАВА 4. ЭЛЕКТРОННАЯ ПАМЯТЬ................................................................................................ 76

§ 4.1. Классификация и система параметров запоминающих устройств.................... 76
§ 4.2. Построение оперативной памяти ............................................................................. 77
§ 4.3. Постоянная память ..................................................................................................... 81

ГЛАВА 5. РЕЛАКСАЦИОННЫЕ УСТРОЙСТВА ............................................................................... 84

§ 5.1. Система синхронизации ............................................................................................... 84
§ 5.2. Генераторы и формирователи импульсов ................................................................ 85
БИБЛИОГРАФИЧЕСКИЙ СПИСОК ....................................................................................... 88

ПРИЛОЖЕНИЕ 1 .......................................................................................................................... 89

ПРИЛОЖЕНИЕ 2 .......................................................................................................................... 93

ПРИЛОЖЕНИЕ 3 ........................................................................................................................ 103

ПРИЛОЖЕНИЕ 4 ........................................................................................................................ 121

ПРИЛОЖЕНИЕ 5 ........................................................................................................................ 125

ПРИЛОЖЕНИЕ 7 ........................................................................................................................ 131

4
Часть 1. Основы цифровой схемотехники
Глава 1. Принципы построения логических схем в процессорных системах

§ 1.1. Основные понятия и определения

Схемотехника – это совокупность:

1) физически обоснованных принципов реализации схемных элементов,
2) процессов передачи сигналов в линиях связи,
3) функционально обоснованных принципов реализации структуры из схемных элементов,
4) наборов соглашений о формах представления информации и правил организации схем-
ных (физических) интерфейсов.

Схемный элемент – электронный (или электрический) прибор или функционально закончен-

ный узел, пригодный к объединению в соответствии с правилами схемных интерфейсов.

Схемный (физический) интерфейс – это соглашение о значениях (диапазонах значений) физиче-

ского носителя информации, допускаемых при взаимных объединениях схемных элементов.

Большая интегральная схема – БИС – сверхминиатюрная электронная схема на полупровод-

никовой пластинке площадью менее 1 см2, содержащая сотни и тысячи электронных элемен-
тов и выполняющая определенные функции.

Микропроцессор – программно-управляемое электронное устройство, предназначенное для

обработки цифровой информации и построенное на одной или нескольких БИС.

Микропроцессорный комплекс – совокупность БИС и других интегральных микросхем, сов-

падающих друг с другом по конструкции и техническому использованию и предназначенных
для совместного применения.

§ 1.2. Математические основы построения цифровых логических схем

Логическая функция – это функция, которая, как и ее аргументы, логические переменные,

может принимать только два значения – "0" или "1".
Логический "0" символизирует разомкнутую цепь, отсутствие сигнала, "ложь", низкий уро-
вень сигнала.
Логическая "1" символизирует замкнутую цепь, наличие сигнала, "истина", высокий уровень
сигнала.
В зависимости от количества входных переменных различают функции одной, двух или не-
скольких переменных.

Набор – это комбинация значений логических переменных.

Задать логическую функцию значит определить ее значение для всех наборов входных пе-
ременных.

Функция считается полностью заданной, если определены ее значения для всех наборов.
Одним из способов задания логической функции является задание ее при помощи таблицы
истинности.

5
Пример 1.
А В Х
0 0 0
0 1 1
1 0 1
1 1 0
На рисунке для примеров 1(2):
А, В, (С) – входные переменные;
Х – выходная функция.

Пример 2.
А В С Х
0 0 0 0
0 0 1 1
0 1 0 1
1 0 0 0
1 1 0 0
1 0 1 1
0 1 1 0
1 1 1 1

Логически любую цифровую схему можно представить в виде:

х1 = f (a1, a2, …, an),

…
хm = f (a1, a2, …, an),

n, m – дискретное число (количество входных переменных – (n) и выходных функций (m));

ЛУ – логическое устройство;
Nk = 2n – максимально возможное количество комбинаций входных переменных;
Nkф = 2Nk – максимально возможное количество функций.

§ 1.3. Логические функции одной и двух переменных

Логические функции двух переменных являются основными функциями алгебры логики. Че-
тырем наборам двух переменных соответствуют 16 различных логических функций. Эти
функции приведены в таблицах.
Таблица 1
Логические функции одной переменной
Символьное
0 1 Контактная схема Условное обозначение
обозначение
f1 0 0 0 –
f2 0 1 А

f3 1 0 а

f4 1 1 1 –

6
 Таблица 2
Логические функции двух переменных.
a 1100 Название функ- Условное графическое Логическое
Символ
b 1010 ции обозначение выражение
f0 0000 Нулевая 0 -- a a ∨ bb
f1 0001 Или-не А↓b a ∨ b = a⋅b
f2 0010 Запрет а B←a a ·b
f3 0011 Инверсия а а a
f4 0100 Запрет b A←b a· b
f5 0101 Инверсия b b b
f6 0110 Исключающее A⊕b ab ∨ ab
или
f7 0111 И-не A/b a ⋅b = a ∨ b
f8 1000 И A·b a·b

f9 1001 Равнозначность A~b ab ∨ ab

f10 1010 Повторение b b b

f11 1011 Импликация b A→b a∨b

f12 1100 Повторение а a a

f13 1101 Импликация а B→a a∨ b

f14 1110 Или a∨b a∨b

f15 1111 Единичная 1 -- (a ∨ a )(b ∨ b )

Если данную таблицу разделить пополам, то видно, что f7 = f 8 , f1 = f 14 , f2 = f 13 и т.д., то

есть: f i = f 15−i или f i = f 15−i .

§ 1.4. Аксиомы и законы алгебры логики

Аксиомы
1. 0 = 1, 1 = 0 .
2. а = 0, если а ≠ 1;
а = 1, если а ≠ 0.
3. 0 · 0 = 0;
0 · 1 = 0;
1 · 1 = 1.
4. 0 + 0 = 0;
0 + 1 = 1;
1 + 1 = 1.

7
Законы алгебры Буля
1. Закон нулевого множества: 2. Закон универсального множества:
0 ∨ а = а, 1 ⋅ a = a,
0 ⋅ а = 0, 1 ∨ a = 1,
0 ⋅ а ⋅ b ⋅ ... ⋅ w = 0. 1 ∨ a ∨ b ∨ ... ∨ w = 1.

3. Закон повторения (тавтология): 4. Закон двойной инверсии:

a ⋅ a ⋅ a ⋅ ... ⋅ a = a,
a = a.
a ∨ a ∨ a ∨ ... ∨ a = a.

5. Закон дополнения: 6. Коммутативный закон:

a ⋅ a = 0, ab = ba,
a ∨ a = 1. a v b = b v a.

7. Ассоциативный закон: 8. Дистрибутивный закон:

a(bc) = (ab)c = abc. a(b v c) = ab v ac,
a v bc = (a v b)(a v c).

9. Закон поглощения: 10. Закон инверсии (де Моргана):

a ( a v b ) = a, a ∨ b = a ⋅ b,
a v ab v ac v K v aw = a. ab = a ∨ b.

§ 1.5. Суперпозиция логических функций

Логические функции ИЛИ-НЕ, запрет а, запрет b, неравнозначность, И-НЕ, равнозначность

являются несамостоятельными и могут быть выражены через операции инверсии, коньюнк-
ции, дизъюнкции. Таким образом, и любую функцию можно представить через операции ин-
версии, конъюнкции и дизъюнкции. По закону де Моргана, конъюнкция может быть
выражена через дизъюнкцию и наоборот, то есть любая логическая функция может быть
выражена при помощи двух логических функций: И-НЕ, ИЛИ-НЕ.

Полная система – это система логических функций, при помощи которых может быть выра-
жена любая логическая функция в виде суперпозиций функций этой системы.

Максимальная система – полный набор всех элементарных логических функций.

Для логических схем И, ИЛИ, НЕ существуют типовые технические схемы, реализующие их
на дискретных полупроводниковых элементах. Для построения современных ЭВМ обычно
применяются системы интегральных элементов, у которых с целью большей унификации в
качестве базовой логической схемы используется всего одна из схем И-НЕ, ИЛИ-НЕ,
И-ИЛИ-НЕ.

Минимальная полная система – система, удаление из которой хотя бы одной функции пре-
вращает ее в неполную.
Можно выделить 4 минимальные полные системы:
1. И, НЕ;
2. ИЛИ, НЕ;
3. И-НЕ;
4. ИЛИ-НЕ.

8
Пример.
Задана функция Х. Реализовать Х в базисах И, НЕ; ИЛИ, НЕ; И-НЕ; ИЛИ-НЕ.
х = ab ∨ c .
1) в базисе И-НЕ: 2) в базисе ИЛИ, НЕ:
x = ab ∨ c x = a b ⋅ c . x = ab ∨ c = a ∨ b ∨ c .

3) в базисе И, НЕ: 4) в базисе ИЛИ-НЕ:

x = ab ⋅ c x = a∨b∨c

5) в смешанном базисе:

§ 1.6. Нормальные и совершенные нормальные формы логических функций

Любая логическая функция может быть представлена в виде дизъюнктивной нормальной

формы (ДНФ – дизъюнкция элементарных конъюнкций) и конъюнктивной нормальной фор-
мы (КНФ – конъюнкция элементарных дизъюнкций).

Элементарными конъюнкциями называются конъюнкции любого числа различных перемен-

ных, взятых с инверсиями или без них.

Аналогично элементарными дизъюнкциями называются дизъюнкции любого числа перемен-

ных, взятых с инверсиями или без них.

Для всякой логических функций могут существовать несколько равносильных ДНФ и КНФ.

Инверсия любой логической функции, записанной в виде ДНФ или КНФ, может быть пред-
ставлена, наоборот, в виде КНФ или ДНФ путем замены операций умножения на сложение и
сложения на умножение.

а ∨ b, a ∨ c, a ∨ b ∨ c – элементарные дизъюнкции;
ab, ba , abc , d a – элементарные конъюнкции.

9
ДНФ: ab ∨ ba ∨ abc ∨ d a ;
КНФ: ( а ∨ b)( a ∨ с )(b ∨ c ) .

Существует вид ДНФ и КНФ, в котором логическая функция может быть записана единст-
венным образом. Это – совершенная нормальная форма.

Совершенной дизъюнктивной нормальной формой (СДНФ) называется дизъюнкция элемен-

тарных конъюнкций, содержащих все переменные с инверсиями или без них.

Совершенной конъюнктивной нормальной формой (СКНФ) называется конъюнкция элемен-

тарных дизъюнкций, содержащих все переменные с инверсиями или без них.

СДНФ записывается по единицам с помощью таблиц истинности:

а б с х
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
Х = abc ∨ abc ∨ abc ∨ abc .

СКНФ записывается по нулям. К той же таблице:

Х = ( a ∨ b ∨ c )( a ∨ b ∨ c )( a ∨ b ∨ c )( a ∨ b ∨ c ) .

КНФ и ДНФ можно привести к СДНФ и СКНФ.

Пример.
Приведем ДНФ Х = ab ∨ bc к СДНФ с помощью закона дополнения:
Х = ab( c ∨ c ) ∨ ( a ∨ a )bc = abc ∨ abc ∨ abc ∨ abc = abc ∨ abc ∨ abc .
Полученные наборы 111, 110, 101 соответствуют десятичным числам 7, 6 и 2.
Х(abc) = Σ 2,6,7.

Приведем КНФ Х = ( a ∨ b )(b ∨ c ) к СКНФ:

Х = (a ∨ b ∨ cc)(a a ∨ b ∨ c) = (a ∨ b ∨ c)(a ∨ b ∨ c)(a ∨ b ∨ c) =
= (a ∨ b ∨ c)(a ∨ b ∨ c)(a ∨ b ∨ c)
Полученные наборы 000, 001, 100 соответствуют десятичным числам 0,1 и 5.
Х(abc) = П 0,1,5.

Свойства совершенных нормальных форм:

1. Если логическая функция при данном наборе переменных принимает нулевое значение,
то при этом же наборе ни одна элементарная конъюнкция ее СДНФ не принимает еди-
ничного значения.
2. Если логическая функция при данном наборе переменных принимает единичное значе-
ние, то при этом наборе только одна элементарная конъюнкция её СДНФ принимает зна-
чение единицы.

10
3. Если логическая функция при данном наборе переменных принимает нулевое значение,
то только одна элементарная дизъюнкция ее СКНФ принимает нулевое значение при
этом наборе.
4. Если логическая функция принимает единичное значение, то ни одна из элементарных
дизъюнкций её СКНФ не принимает нулевого значения при этом наборе.

Практикум 1

Задача 1.
Перевести числа 891, 123, 315 в следующие системы счисления:
а) восьмеричную;
б) двоичную;
в) шестнадцатеричную.

Задача 2.
По логическому выражению построить схему:
( )(
X = a b c v e fvm d v kl .)
Задача 3.
Построить схему. Сигнал Х формируется при условии равнозначности первого и третьего
сигналов с трех датчиков и отсутствии второго одновременно.

Задача 4.
Составить таблицу истинности для логической функции формирования сигнала на включе-
ние привода стрелки при поступлении не менее двух требований из пунктов 4, 5, 6. Постро-
ить схему.
1…6 – пункты адресования.

4, 5, 6
привод
С 1, 2, 3

Задача 5.
Составить таблицу истинности и записать логическое выражение.
Положение рабочего механизма определяется сигналами с трех датчиков. При равнозначно-
сти сигналов первых двух датчиков механизм поднимается в том случае, если сигнал с
третьего датчика равен "1". При их неравнозначности механизм опускается, если сигнал с
третьего датчика равен "0".
В других случаях привод механизма не включается. Построить схему.

Задача 6.
Построить схему.
Имеется четыре датчика в некотором технологическом процессе. В зависимости от форми-
руемых ими сигналов рабочий механизм занимает крайнее левое или крайнее правое поло-
жение. Крайнее левое, если сумма сигналов первого и третьего датчиков равнозначна
сигналу с четвертого датчика. Крайнее правое, если сигналы с датчиков составляют двоич-
ный код чисел 5, 10, 12. В других случаях привод механизма отключен.

11
 Задача 7.
Построить логическую схему с одним выходом:
1) X = (ab ∨ c)d ;
2) X = (ab ∨ c ∨ d m)c.

Задача 8.
Построить оптимальную логическую схему с двумя выходами:
1) X1 = (ab ∨ c)de;
X 2 = (ab ∨ d )c.
2) X1 = (ab ∨ ab)cd ;
X 2 (ab ∨ ab)e ∨ c.
3) X1 = ab(c ∨ d );
X 2 = (a ∨ b)cd .

Задача 9.
По логической схеме записать логическую функцию.

Задача 10.
Составить схему для сравнения двух двухразрядных двоичных чисел, формирующую "1"
значение сигнала на выходе при их равенстве.

Задача 11.
Составить таблицу истинности и построить оптимальную схему.
Положение затвора может быть "закрыто – открыто" и определено тремя датчиками (a, b, c).
При равнозначности второго и третьего датчиков команда на открытие затвора подается, ес-
ли сигнал первого датчика равен "0". При неравнозначности второго и третьего датчиков и
значении первого датчика "1", затвор закрывается. В остальных случаях привод отключен.

Задача 12.
Построить логическую функцию для сравнения двух трехразрядных двоичных чисел, фор-
мирующую "0" при их равенстве.

Задача 13.
Построить схему в базисе: а) И-НЕ; б) ИЛИ-НЕ.
− −
X = (a bν a b)(cνd ).

Задача 14.
Построить схему в базисе: а) И-НЕ; б) ИЛИ-НЕ.
−
X = ( a bνc)(d νf ).

12
 Задача 15.
Определить при каких наборах abc логическая функция принимает "1" значение.
− − −
X = abν b cνa c

Задача 16.
Определить при каких наборах abc логическая функция принимает "0" значение.
− − −
X = (aν b )(bν c )(aνc)

Задача 17.
1). Построить логическую схему на базе трехвходового элемента ИЛИ-НЕ.
X = avbvcvd
2). Построить логическую схему на базе двухвходового элемента И-НЕ.
X = avbvcvdvm

Задача 18.
Построить логическую схему:
1) в базисе ИЛИ-НЕ на два выхода;
2) в базисе И-НЕ на два выхода.
X1 = abvadc
X 2 = abvcdevlm

Задача 19.
Записать отрицание логической функции в СДНФ и СКНФ.
X (abc) = ∏1,2
X (abc) = ∑ 3,4,7

§ 1.7. Применение матриц Карно для изображения и преобразования

логических функций

Более компактной формой представления таблицы истинности являются матрицы Карно, со-
держащие 2n ячеек, где n – количество входных переменных.

Пример.
Матрица Карно для трех входных переменных (значения функции произвольные).
а \ bc 00 01 11 10
0 0 1 1 0
1 1 0 0 0

Карта (матрица) Карно позволяет записать логическое выражение в минимизированном виде

за счет объединения клеток матрицы по определенным правилам, приведенным ниже.

13
При записи значений наборов переменных соседние столбцы (строки) отличаются значением
только одной переменной. При оптимизации логической функции записываются только те
переменные, которые не меняют своего значения внутри выбранного объединения.
Рассмотрим оптимизацию ЛФ на следующем примере:

Х (01011,11011) = abcde ∨ abcde = bcde 

 далее, bcde ∨ bcde = bde(c ∨ c) = bde
Х (01111,11111) = abcde ∨ abcde = bcde
В результате, Х для “1” будет содержать только переменные bde.

Правила для объединения значений функции:

1. Все единицы (для ДНФ) или нули (для КНФ) должны быть объединены в прямоугольные
контуры. Объединение единиц (нулей) не должно иметь внутри себя нулей (единиц).
2. Одноименные контуры могут накладываться друг на друга или иметь разрыв. Не допус-
каются лишние контуры.
3. Контур должен объединять 2n клеток. Площадь контура должна быть симметричной от-
носительно собственного центра.
4. Контуры объединяют только симметричные клетки.
5. Каждой единичной (нулевой) клетке соответствует конъюнкция (дизъюнкция) входных
переменных, определяющих данную клетку.
6. Самое оптимальное логическое выражение получается при образовании наибольших кон-
туров. При оптимизации в логическое выражение записываются только те переменные,
которые не меняют своего значения внутри выбранного контура. Если какая-либо едини-
ца (ноль) не может быть объединена в контур, то для неё записывается конъюнкция
(дизъюнкция) всех переменных, определяющих данную клетку.

Логические функции, значение которых однозначно определено на всех наборах перемен-

ных, называются полностью заданными.

Логические функции, значение которых определено не на всех наборах, называются не пол-

ностью заданными. А такие наборы являются неопределенными.

Пример не полностью заданной функции:

ab \ cd 00 01 11 10
00 - 0 0 0
01 0 1 - 1
11 0 1 - 1
10 0 0 0 0

Неопределенные условия в матрице можно объединить как с нулями, так и с единицами, ис-
ходя из того, насколько это удобно при оптимизации задачи.

Пример минимизации логических функций с помощью матриц Карно

Объединяя клетки различными способами можно получить различные варианты тупиковых

форм оптимизируемой функции. Записав ДНФ и КНФ, можно определить, какую из них
проще реализовать на элементной базе.

14
На рисунках приведены различные примеры объединения ячеек. В результате возможно по-
лучить следующие виды оптимизированных функций:

x = ab ∨ bc ∨ a c – 7 элементов

x = ab ∨ ac ∨ ab ∨ a c – 8 элементов

x = bc ∨ ac ∨ ab – 7 элементов

§ 1.8. Построение схем на логических элементах с ограниченным количеством входов

Количество входов у элементов выбранной серии может быть меньше, чем требуется для по-
строения схемы по заданным условиям. В этом случае следует использовать закон двойной
инверсии.

Пример.
Построить схему на базе трехвходового элемента ИЛИ-НЕ.

x = abcde f

x = abcde f = abcde f = a ∨ b ∨ c ∨ d ∨ e ∨ f = a ∨ b ∨ c ∨ d ∨ e ∨ f

Практикум 2

Задача 1.
Построить оптимальную схему, если:
a ∼ b и c ⊕ d , то X = d ;
a ⊕ b и c ∼ d , то X = c ;
a ⊕ b и c ⊕ d , то X = 0 ;
a ∼ b и c ∼ d , то X = 1.

15
 Задача 2.
Построить схему на 5 элементах по условиям: сигнал Х исчезает при появлении только одного
сигнала В или только двух сигналов А и С, или при отсутствии А, В и С. Базис – смешанный.

Задача 3.
Построить оптимальную схему:
X (abcd ) = ∑ 0,1,4,10,11,14

Задача 4.
Построить оптимальную схему в базисе И-НЕ:
X (abcd ) = ∑ 0,2,4,6,12,14,15

Задача 5.
Построить оптимальную логическую схему в базисе И-НЕ:
X (abcd ) = ∏ 0,2,5,7,8,13
Неопределенные условия – 3, 14.

Задача 6.
Построить оптимальную логическую схему в базисе И-НЕ:
X (abcd ) = ∑ 4,6,10,14
Неопределенные условия – 0, 2, 5, 8, 11, 12, 13.

Задача 7.
Построить схему управления приводом задвижки в зависимости от давления в четырех точ-
ках. Каждый из датчиков дает "1", если давление ≥5 атм, и "0", если <5 атм.
Если давление в контрольных точках такое, что комбинации значений с датчиков составляют
код чисел 1, 6, 8, 9, 12, 15, то задвижка открывается. Если комбинации значений с датчиков
составляют двоичный код чисел 2, 3, 7, 10, 11, то задвижка закрывается.
Известно, что не может быть:
- во всех четырех точках сразу Р<5 атм;
- только во второй или во второй и четвертой точках ≥5 атм;
- Р≤5 атм в точках 3 или 4.

Задача 8.
Построить схему управления затвором по условиям:
- если бункер 1 пустой, то затвор находится справа;
- если бункер 2 пустой, то затвор – слева;
- если 1 и 2 пустые, то затвор – справа

Задача 9.
Составить схему управления механизмом в базисе И-НЕ. Состояние механизма (включено–
отключено) определяется значением выходных сигналов с пяти датчиков а1, а2, а3, а4, а5.
Механизм включается, если:
1. Ни один из первых двух датчиков (а1, а2) не выдает "1" сигнала или только второй из
них (а2) дает такой сигнал, а с остальных датчиков а3, а4, а5 сигналы составляют код чисел
0, 2, 4, 6.
2. Датчики а1и а2 дают "1", а сигналы остальных составляют коды 0, 1, 2, 4, 5, 6.
3. Только а1 дает "1", а остальные – комбинации чисел 2 или 6.
В остальных случаях механизм отключен.

16
Глава 2. Комбинационная логика
Логические функции и реализующие их схемы делят на две группы:
1. Комбинационные логические функции – функции, значение которых зависит только от
комбинации значений входных переменных. Реализуются однотактными (комбинацион-
ными) схемами.
2. Последовательные (временные) логические функции – это функции, значение которых за-
висит как от комбинации значений входных переменных, так и от момента времени, в ко-
торое они появились на входе. Реализуются многотактными (последовательными)
схемами.

К схемам комбинационного типа относятся дешифраторы, шифраторы, мультиплексоры, де-

мультиплексоры, сумматоры и элементарная логика.

§ 2.1. Дешифраторы

Дешифратор – это универсальный преобразователь, при помощи которого выполняется пре-

образование всех комбинаций значений n двоичных переменных в один из 2n выходных сиг-
налов, то есть дешифратор – это операционный узел ЭВМ, выполняющий микрооперацию
преобразования двоичного кода в условно-десятичный.

Рис. 2.1. Дешифратор с прямыми выходами и реализуемыми функциями СДНФ и СКНФ

V – вход разрешения (инверсный). Данный вход на других схемах может обозначаться как
OE (Output Enable).
Если V = 0, то данный вход не влияет на логику работы дешифратора.
Если V = 1, то работа схемы запрещена (DC обнуляется).

Рис. 2.2. Структурная схема 3х-разрядного дешифратора с прямыми выходами

17
Рис.2.3. Дешифратор с инверсными выходами и реализуемыми функциями СДНФ и СКНФ

На базе трехразрядного дешифратора (на рисунках выше) можно построить дешифратор на

4 входа и 16 выходов (схемы наращивания).
Младший дешифратор Старший дешифратор

Рис. 2.4. Дешифратор на 4 входа и 16 выходов

Практикум 3

Задача 1.
На базе дешифратора построить схему, реализующую логические функции:
X1 (abc) = Σ 0, 1, 4;
X2 (abc) = Π 1, 2, 4, 6.

Задача 2.
Построить схему для сравнения двух трехразрядных двоичных чисел по условию: "1" на вы-
ходе формируется в том случае, если число А > В в два раза.

Задача 3.
Построить шестиразрядный дешифратор на базе трехразрядных.

Задача 4.
Реализовать логическую функцию на базе трехразрядного дешифратора:
X (abcd) = Σ 4, 5, 7, 12, 14, 15.

Задача 5.
Построить схему для сравнения двух 4х-разрядных чисел, работающую по условию: логиче-
ская "1" на выходе формируется в случае равенства.

Задача 6.
Записать логическое выражение.

18
Если датчики 1 и 2 дают одинаковые сигналы, то:
1. если датчик 3 дает "1" и одновременно датчик 4 – "0" или датчик 5 дает "1", то включает-
ся механизм М1;
2. если при текущем значении входных сигналов датчиков 1 и 2 датчик 3 дает "0" или дат-
чик 4 дает "1", а с пятого датчика сигнал отсутствует, то включается механизм М2.
Построить схемы в смешанном базисе и на базе дешифратора.

Задача 7.
Записать логическое выражение, описывающее схему выбора направления движения лифта
на пять этажей. При этом учесть:
a1 – а5 – команды адресования;
Ki – нахождение лифта на i-ом этаже.

Задача 8.
Вывести доказательство дистрибутивного закона.

Задача 9.
Построить схему распознавания цифр почтового индекса на базе четырехразрядного де-
шифратора.

Состояние индикатора кодируется числом f4f3f2f1. При наличии сигнала соответствующий

датчик выдает "0".

Задача 10.
Построить схему компаратора для двухразрядных двоичных чисел А и В с тремя выходами
(А=В, А>В, А<В) на базе дешифратора. При выполнении условия формируется логическая
единица.

Задача 11.
Построить схему распознавания равенства двух трехразрядных двоичных чисел, формирую-
щую на выходе логический ноль при выполнении условия.

Задача 12.
Построить схему на базе трехразрядного дешифратора, формирующую 16-ти разрядную ма-
гистраль данных. С шины данные поступают в некую схему по следующим условиям:
- если младшая половина данного равна старшей, то выход схемы формирует логическую
единицу;
- в остальных случаях на выходе формируется логический ноль.

§ 2.2 Сумматоры

Сумматор – операционный узел ЭВМ, выполняющий арифметическое суммирование кодов

чисел. Сумматор является одним из основных узлов АЛУ.

Рассмотрим три типа сумматоров:

1) сумматор по модулю 2;
2) полусумматор;
3) полный сумматор.

19
На базе полусумматора и сумматоров можно построить суммирующие устройства:
- последовательного действия;
- параллельного действия.

I. Сумматор по модулю 2 реализует функцию неравнозначности (исключающее или).

Рис. 2.5. Сумматор по модулю 2

На выходе индексируется остаток от деления суммы пополам: если остаток есть, то 1, если
нет, то 0.
a b Σ/2 x
0 0 0 – нет 0
0 1 0,5 1
1 0 0,5 1
1 1 0 - нет 0

II. Полусумматор – это устройство, обеспечивающее сложение двух одноразрядных чисел.

Рис. 2.6. Полусумматор

На выходе образуется результат сложения двух чисел, причем S отображает младший разряд,
P – старший.
a b сумма код S P
0 0 0 00 0 0
0 1 1 01 1 0
1 0 1 01 1 0
1 1 2 10 0 1
P = a·b,
S = ( a ∨ b )( a ∨ b ) = ( a ∨ b)ab

III. Полный сумматор – это устройство для сложения трех одноразрядных чисел.
Такая задача возникает при сложении двух многоразрядных чисел, когда в качестве третьего
слагаемого учитывается перенос от сложения предыдущих разрядов.

20
Полный сумматор строится на базе двух полусумматоров.

Используя полный сумматор можно построить суммирующее устройство для сложения мно-
горазрядных двоичных чисел.

Рис. 2.7. Полный сумматор последовательного действия

В данной схеме используется элемент временной задержки (см. Приложение 4) для органи-
зации переноса на вход с. Слагаемые многоразрядного числа поступают последовательно с
равными интервалами – разряд за разрядом. Время задержки выбирается так, чтобы перенос
P от предыдущего разряда появлялся на входе c, когда на входы a и b подаются очередные
разряды слагаемых. На выходе S разряд за разрядом формируется двоичное число (сумма
a, b, с) в виде последовательного кода.

Недостаток схемы: время операции сложения возрастает с возрастанием числа разрядов

суммирующих чисел.

Рис. 2.8. Полный сумматор параллельного действия

В данном случае сложение производится одновременно по всем разрядам, поэтому время

суммирования определяется только задержкой переноса сигнала P от младшего разряда к
старшему.

§ 2.3. Построение комбинационных схем на базе коммутаторов (мультиплексоров)

Мультиплексор – операционный узел ЭВМ, осуществляющий микрооперацию передачи сиг-

нала с одного из своих информационных входов на один выход.

Рис. 2.9. Структурная схема мультиплексора:

d0 – d3 – информационные входы;
а0, а1 – адресные входы.

21
Работу мультиплексора можно описать через логическую функцию следующего вида:
x = a 0 a1 d 0 ∨ a 0 a1 d 1 ∨ a 0 a1 d 2 ∨ a 0 a1 d 3 .

Рис. 2.10. Внутренняя структура MUX 4:1

Вход ОЕ работает аналогично входу ОЕ дешифратора (обнуляет, если ОЕ=1, или переводит в
третье состояние при наличии каскадов с третьим состоянием (см. Часть 2, глава 1, §1.2).

Рис. 2.11. Условное графическое обозначение мультиплексора 8:1

Условное обозначение мультиплексора, осуществляющего передачу информации (0 или 1) с

входов d0, d1, d2, d3,…,d7 на выход в прямом или инверсном виде, показана на рисунке.
Выбор переключаемого на выход входа осуществляется подачей на входы а0, а1, а2 двоично-
го кода адреса. В соответствии с этим входы d0 – d7 называются информационными, а входы
a0 – а2 – адресными. Некоторые мультиплексоры имеют еще разрешающий (стробирующий)
вход V. При V=1 работа мультиплексора запрещена, так как в этом случае значение выходно-
го сигнала Х не зависит от значений сигналов на информационных и адресных входах и при-
нимает значение 0. При V=0 выход Х принимает значение, обусловленное кодом адреса и
значением коммутируемого входа.

Пример.
Реализуем функцию X(abc) = Σ0,1,5.

22
На информационные каналы 0, 1, 5 подается постоянная единица, так как функция Х(abc) за-
дана в виде СДНФ. Остальные входы заземляются. При появлении на адресных входах ком-
бинации (например, 000) коммутируется канал d0 с выходом и, следовательно, Х = 1, Х = 0.
При поступлении на адресные входы комбинации значения, например, 111, коммутируется
информационный вход d7 и, следовательно, Х = 0, Х = 1.
Наращивание количества входов мультиплексора
Для наращивания количества входов используется 2 типа схем: 1) пирамидальная (древовид-
ная); 2) последовательная схема.
Пирамидальная схема

Схема имеет 5 входов (abcde).

23
Недостатки схемы – большой расход микросхем, большая временная задержка.

Последовательная схема

Мультиплексор может быть использован в качестве преобразователя параллельного кода в

последовательный.

G – генератор;
СТ – счетчик.

§ 2.4. Селектор-демультиплексор

Селектор-демультиплексор – это операционный узел ЭВМ, осуществляющий микроопера-

цию передачи сигнала с одного входа на один из нескольких выходов.

Селекторы в виде самостоятельных схем не изготавливаются, так как их функции может

осуществлять дешифратор, то есть в качестве входа можно использовать вход разрешения, а
входы а0, а1, а2 – как адресные.

Селектор-демультиплексор может работать в качестве дешифратора, мультиплексора и де-

мультиплексора.

24
Рис. 2.12. Схема селектора-демультиплексора

На рисунке Кл – двунаправленный транзисторный ключ, способный передавать сигналы в

обоих направлениях.

Примеры работы:
1) В качестве дешифратора с активным уровнем выходов (для этого нужно на У подать пи-
тание, D0-D7 заземлить через сопротивление).
2) В качестве дешифратора с инверсным уровнем выходов (У – заземлить, D0-D7 – к источ-
нику питания).
3) В качестве мультиплексора (а – адресные входы, У – выход, D – информационные входы).
4) В качестве селектора (а – адресные входы, У – информационный вход, D – выходы).

§ 2.5. Возникновение состязаний и способ их устранения

В однотактных схемах, одновременно с изменением значений входных сигналов с "1" на "0"

или с "0" на "1", изменяется значение выходных сигналов. Одновременность таких переклю-
чений – теоретическая. В действительности, один сигнал поступает на вход какого-либо эле-
мента раньше или позже, чем другой. В результате этого выходной сигнал, прежде чем
принять значения, обусловленные данной комбинацией значений входных сигналов, примет
некоторое промежуточное значение. То есть в однотактных схемах имеют место переходные
процессы, когда значение выходного сигнала устанавливается не сразу, а через некоторое
промежуточное значение.

Такие переходные процессы называются состязаниями, так как обусловлены гонками при
передаче сигналов.

Пример.
Х = а1 а 3 ∨ а 2 а 3

Пусть, к примеру, а1 = а2 = а3 = 1. При этом выходное значение Х = 1. Пусть а3 изменит свое

значение на 0. Выходное значение Х должно быть = 1. Но, в течение переходного процесса, Х
не сохраняет значение единицы. Значение а3 = 0 по цепи (1) передается быстрее, чем по цепи
(2). В результате, в течение некоторого времени на выходе присутствует 0. Это промежуточ-

25
ное значение – ложное. Длительность действия ложного сигнала зависит от разности между
временем задержки сигнала в цепях (1) и (2).
В однотактных схемах такие состязания не опасны, но, если однотактная схема является ча-
стью многотактной, то ложное значение может быть записано в память и нарушить нормаль-
ную работу системы. Для решения этой проблемы вводится дополнительный контур
(пунктирная линия в матрице Карно на рисунке ниже).

В результате ввода дополнительного контура функция Х будет выглядеть следующим образом:

Х = а1 а 3 ∨ а 2 а 3 ∨ а1 а 2 .
На схеме дополнительная логика показана пунктирной линией.

Практикум 4

Задача 1.
Построить схему полного сумматора в смешанном базисе.

Задача 2.
Построить схему полного сумматора на базе дешифратора.

Задача 3.
Построить схему на базе MUX 8:1:

X = (abc ∨ abc ∨ abc ∨ abc)df .

Задача 4.
Построить схему на базе MUX 8:1, реализующую следующую логическую функцию:
X(abcd) = Σ 4, 7, 12, 14, 13,
без использования дополнительной логики.

Задача 5.
Построить схему на базе MUX 8:1, реализующую следующую логическую
функцию:
X(abcd) = Σ 2, 3, 7, 10, 11, 13, 14,
при условии, что вход стробирования заземлен.

Задача 6.
Построить схемы, реализующие логическую функцию:
− − − − − − −
X = ( ab cν a b cν a b cν abc)d
1). используя вход стробирования;
2). при условии, что вход стробирования заземлен.

Задача 7.
На базе DC и MS построить схему для сравнения двух трехразрядных двоичных чисел, фор-
мирующую на выходе логическую "1" при выполнении условия равенства А и В. Построить
схему для этих же условий, формирующую логический ноль при А=В.

26
 Задача 8.
Механизм контролируется датчиками двоичных чисел по шести параметрам. Он работает
при любых комбинациях сигналов этих датчиков, за исключением случая, когда комбинация
значений первых трех параметров составляет код чисел 0, 1, 3, 7, а вторых – 1, 2, 4 одновре-
менно. Построить схему на базе мультиплексора.

Задача 9.
Построить схему в базисе И-НЕ, реализующую логическую функцию, свободную от опасно-
сти состязаний:
X(abcd) = Σ 1, 3, 5, 7, 12, 13, 14, 15.

Задача 10.
Построить схему в базисе ИЛИ-НЕ, реализующую логическую функцию, свободную от
опасности состязаний:
X(abcd)=П 3, 4, 5, 7, 11, 12, 13, 15.

Задача 11.
Построить схему в смешанном базисе, реализующую логическую функцию, свободную от
опасности состязаний:
X(abcd)= ∑ 1, 3, 4, 5, 6, 7, 9, 11.

Глава 3. Последовательная логика

Схемы, у которых значение выходного сигнала зависит не только от входных комбинаций,
но и от момента времени, в которое они появляются, называются многотактными, а описы-
вающие их функции – последовательными.

Существует три вида временных функций:

1. ВБФ – временные булевы функции;
2. БФ I рода – булевы функции I рода;
3. БФ II рода – булевы функции II рода.

§ 3.1. Временные булевы функции

Выражение, реализующее функцию вида Xt = ft(a1,a2,a3,…,an,, t) называется временной буле-

вой функцией (ВБФ). (a1,a2,a3,…,an – логические переменные; время t принимает дискретные
значения.) Для реализации такой функции вводится τα:
0, если α 2 < t < α1
τα =  при условии α2>α1
1, если α1 ≤ t ≤ α 2
α – заданные пределы значения дискретного времени;
τα – дискретная переменная;
t – заданное значение времени.

Если функция реализуется в некий заданный промежуток времени, то τα будет принимать

значение 0 при α2< t< α1 и значение 1 – при α1 ≤ t ≤ α2, при этом α2 < α1.

τα = 0 пока время t меньше некоторого заданного значения, при котором функция должна
реализоваться, т.е. в этом случае функция не реализуется.

27
 τα = 1 при достижении t заданного значения, и в этом случае функция реализуется. Значения
τα вырабатываются специальной схемой датчика дискретного времени.

Пример.
Известно, что некоторая ВБФ определена для некоторых моментов времени t0 и t1.
abc t0 F0 t1 F1
000 0 0
001 0 1
010 0 0
с 5 до с 9 до
011 1 0
9 12
100 1 0
часов часов
101 0 0
010 0 0
111 0 1

F0 = abc ∨ abc;
F1 = abc ∨ abc;
X = F0τ 0 ∨ F1τ 1 .

Схемы реализации ВБФ.

Рис. 3.1. Схема реализации ВБФ на логических элементах

Рис. 3.2. Схема реализации ВБФ на базе дешифратора

28
§ 3.2. Булевы функции I рода

Выражение, реализующие функцию вида Хt = ft(a1t, a2t, …, ant, xt, xt-1, xt-2, …, xt-k), называется
булевой функцией I рода.

Функция, значения которой определяются наборами входных переменных в момент времени

t и своими собственными значениями в момент времени t и 1,2,…,k промежутка времени то-
му назад, называется рекуррентной булевой функцией I рода.

БФ I рода реализуются с помощью схем с обратной связью:

Выходные сигналы могут подаваться на входы схемы и без задержки, если указано, что зна-
чение входа после изменения значений входных сигналов определяется значением выходно-
го сигнала, которое он имел до изменения. Такие схемы называются схемами памяти.

§ 3.3. Булевы функции II рода

Выражение, реализующее функцию вида Xt = ft(a1t, a2t, a3t, …, ant, a1(t-1), a2(t-1), …, a1(t-r), …, an(t-r)),
называется рекуррентной булевой функцией II рода.
Реализуется на базе простейшей логики и элементах временной задержки.

Пример.
Xt = at-1
Временная диаграмма для данной функции:

Временная диаграмма для схемы дискриминатора длительности импульса:

Xt появляется, если длительность входного импульса превышает время t = k.

29
Практикум 5

Задача 1.
Построить схему мониторинга нефтепровода по следующим условиям:
1. С 0 до 6 часов клапан открывается, если давление Р в трёх критических точках < 5 атм.
2. С 6 до 22 часов клапан открывается, если давление Р хотя бы в одной точке < 5 атм.
3. С 22 до 0 часов клапан открывается, если давление Р в любых двух точках ниже 5 атм.

Задача 2.
Построить схему получения двух сигналов τ 1 и τ 2 . Количество комбинаций ограничено
60 секундами.
τ1 = 1 , если t1 ≥ 35 сек .
τ2 = 1, если t2 ≥ 47 сек .

Задача 3.
Заданы a, b – переменные на входе, x - выходная функция.
Если а = 0, то x = b . Если а = 1, то x сохраняет своё значение.
Построить оптимальную схему.

Задача 4.
Механизм М включается по сигналу а. При наличии сигнала b он остаётся включенным и
при исчезновении сигнала а. В противном случае, при исчезновении сигнала а механизм М
отключается. Построить схему.
Задача 5.
По данной схеме записать логическое выражение.

Задача 6.
Реализовать логическую функцию
χ = (a ∨ х) b на базе дешифратора.

Задача 7.
Схема находится в рабочем состоянии при наличии с и отсутствии а, также механизм М бу-
дет работать, если отсутствует только один сигнал с. Известно, что одновременно с этими
условиями выходной сигнал x поступает в схему в инвертированном виде.

Задача 8.
Построить схему по заданной временной функции:
xt = a 1t ⋅ a 2 t ⋅ a3 t ∨ a1(t −1) ∨ a 2( t − 2) .

Задача 9.
Построить временную диаграмму в зависимости от заданной формы входных сигналов и
длительности такта.
1. xt = at −1 ;

30
 2. xt = bt a t ;
3. xt = bt −1 ∨ at −1ct −1 .

Задача 10.
Построить схему управления специализированным коммуникационным оборудованием по
условиям:
1. С 0 до 5 часов система отключается, если имеют место три одновременных запроса от
сервисной службы.
2. С 5 до 21 часа система отключается, если имеет место хотя бы один запрос от сервисной
службы.
3. С 21 до 0 часов система отключается, если имеют место любые два запроса от сервисной
службы.

Задача 11.
Некоторая автоматизированная линия запускается сигналами а и b. В случае если сигнал а
становится равным логическому 0, линия отключается при условии отсутствия сигнала b. В
остальных случаях выходной сигнал Х сохраняет свое значение. Построить схему.

Часть 2. Разработка и проектирование цифровых устройств

Глава 1. Классификация, технологии и сопряжение интегральных схем

§ 1.1. Технологии и формы представления информации

Формы представления информации делят на:

- аналоговую (непрерывный вид информации);
- цифровую (дискретный вид информации).

Точность реализации функции некоторой схемы зависит от множества факторов, в частности

от приборной, методической погрешностей и от технических факторов:
1) наводки – внешние случайные или регулярные воздействия, природа которых физически
сходна с природой информационных параметров сигнала. Например: электро-магнитное
поле – наводка для электрической цепи;
2) дрейфы – это низкочастотные изменения значений параметров схемных элементов или
схем, зависящие от температуры, влажности, излучений и т.д.
3) помехи (так иногда называют совокупность наводок и дрейфов) – это внутренние не-
функциональные воздействия, обусловленные наличием в электронной схеме вспомога-
тельных связей;
4) технологические отклонения значений параметров схемных элементов, обусловленных
неидеальностью технологического процесса производства схемных элементов.

Особенностью аналоговой формы представления сигналов является ее незащищенность от

воздействия помех.

Разрешение противоречия между представлением аналогового процесса и дискретного сво-

дится к эмуляции дискретных (логических) операций аналоговыми элементами. Для этого
уровни напряжений в схемах разбивают на пороговые зоны, представленные на диаграмме 1.

31
 Диаграмма 1
Величина зон помех определяется заданной помехоустойчивостью (способность логического
элемента логически различать высокий и низкий уровни сигналов при наличии помех).
Диаграмма 2 иллюстрирует процесс эмуляции дискретной операции непрерывным сигна-
лом. В результате на диаграмме отображается неидеальная дискретная характеристика вы-
ходного сигнала, где период t0-t1 – это время перепада сигнала с уровня логического "0" в
уровень логической "1".

Диаграмма 2

32
 На диаграмме 3 приведён идеальный вид дискретного сигнала, где t0=t1.

Диаграмма 3

Технологии изготовления логических схем

Рис. 1.1. Технология изготовления логических элементов

Технические характеристики цифровых интегральных схем и микропроцессоров определя-

ются структурой и параметрами их базовых элементов. В зависимости от технологии изго-
товления логические элементы подразделяются на серии, приведённые на рис. 1.1.

ТЛНС – транзисторная логика с непосредственными связями.

И2Л – интегральная инжекционная логика.
ЭСЛ – эмиттерно-связанная логика.
ДЭСЛ – древовидная ЭСЛ.
МОП – металл-окисел полупроводник.
КМОП – комплиментарная пара МОП.
РТЛ − резисторно-транзисторная логика.
ТТЛ − транзисторно-транзисторная логика.
ТТЛШ −ТТЛ с диодами Шоттки.

33
Некоторые характерные особенности серий ЛЭ:

ТТЛ – транзисторно-транзисторная логика – строится на биполярных транзисторах, более про-

стая технология, чем ДТЛ, РТЛ, характеризуется высоким быстродействием, богатой логикой,
низкой степенью интеграции, высокой нагрузочной способностью, наиболее богатой логикой.
Недостатки – невысокая помехоустойчивость, значительная потребляемая мощность.

ТТЛШ – ТТЛ-логика с использованием диодов Шоттки, которая позволяет повысить быст-

родействие ТТЛ-схем в 5-7 раз.

КМОП – строится на базе полевых транзисторов. Достоинства - низкая потребляемая мощ-

ность, повышенная помехозащищенность. Недостатки – невысокое быстродействие, боль-
шой разброс параметров.

§ 1.2. Схемотехника базовых элементов ТТЛ-логики

ТТЛ-логика (TTL) строится на базе биполярных транзисторов. Простейший элемент ТТЛ-

серии − это инвертор, представленный на рис. 1.2.

Рис. 1.2. Схема инвертора на базе биполярного транзистора и его схемотехническое изображение

При подаче на вход схемы логического "0" транзистор VT закрывается и на выходе схемы
устанавливается логическая "1". При подаче на вход схемы логической "1" VT открывается и
на выходе схемы устанавливается логический "0".

Рассмотрим работу схемы элемента И-НЕ технологии ТТЛ.

а b y
0 0 1
0 1 1
1 0 1
1 1 0

Рис.1.3. Графическое изображение логического элемента И-НЕ и таблица истинности его работы

34
Рис. 1.4. Элемент И-НЕ серии ТТЛ

Если подаем на входы а = b = 1, эмиттерные переходы закрыты, ток через R1 и VT1 попадает
на базу VT2. VT2 открывается, открывается VT4. В точке а – низкий потенциал, поэтому VT3 –
закрыт, Uвых = 0.

Если на вход логического элемента И-НЕ подавать одну из комбинаций "00", "01", "10", то в
результате будет открываться тот эмиттерный переход, на который придет "0". В результате
ток протекает по цепи +Uп→R1→VT1(Б-Э) →источник сигнала→земля. В цепи коллектора
VT1 ток отсутствует и VT2 закрыт. В точке а – высокий потенциал, в точке b – низкий потен-
циал, VT3 – открыт, VT4 – закрыт, на выходе получаем "1".

Uвых = Uп – IR3R3 – UVT3 – U VD 3 = "1".

Диоды VD1, VD2 – это обратно-смещённые антизвонные диоды, которые защищают транзи-
стор VT1 от отрицательного входного напряжения. Диод VD3 используется для того, чтобы
VT3 был надёжно закрыт. Для этого необходимо, чтобы u a < u c . Т.е.

u a = u насыщенияVT2 ≈ 0,2B
u = u
 c насыщенияVT4 + u VD = 0,2 + 0,2 = 0,4B

Сравнивая уравнения, видно, что без диода u a ≈ u c и транзистор закрыт ненадёжно. По-
ставив диод, транзистор будет надёжно закрыт и помехоустойчивость логического элемен-
та повысится.

Рассмотрим работу схемы элемента ИЛИ-НЕ технологии ТТЛ.

35
Рис. 1.5. Графическое изображение элемента ИЛИ-НЕ и таблица истинности его работы

Рис. 1.6. Схема ИЛИ-НЕ ТТЛ-серии

При х1 = х2 = х3 = 0, транзисторы VT1, VT2, VT3 закрыты, на выходе высокий уровень сигна-
ла. Если хотя бы на один транзистор подать уровень логической "1", то соответствующий
транзистор откроется и ток потечёт по цепи +Uп→R→VT(К-Э) →земля. Следовательно,
Uвых = 0.

Интегральная микросхема с разрешением по входу И-НЕ

Рис. 1.7. Графическое изображение элемента И-НЕ с разрешением по входу

Логическая функция, описывающая работу данного элемента записывается следующим об-

разом:
y = a&b& E

36
Рис. 1.8. Логический элемент И-НЕ с разрешением по входу ТТЛ-серии

Если на вход разрешения Е подать логический "0", то E = 1 и соответствующий эмиттерный

переход закрыт и не влияет на работу схемы. Если на вход разрешения Е подать логическую
"1", то E = 0 , переход «база-эмиттер» открывается и оказывается закороченным на землю. В
результате в т. а высокий потенциал (транзистор VT2-закрыт), в т. b –низкий потенциал,
транзистор VT3 открывается, а VT4 закрыт. Следовательно, Uвых = "1" независимо от значе-
ний на информационных входах a и b.

Интегральная микросхема с разрешением по выходу

Для логического отключения схемы от остальной части микропроцессорной системы ис-

пользуют схемы с третьим (z, высокоимпедансным) состоянием.

Рис. 1.9. Графическое изображение элемента И-НЕ с z-состоянием выхода. Таблица истинности

37
Рис. 1.10. Логический элемент И-НЕ с z-состоянием выхода ТТЛ-серии

При подаче на ОЕ = "0", OE = "1", диод закрыт, цепь разрешения разомкнута и не влияет на
работу схемы. Если OE = "0", диод открывается, в точке а низкий потенциал, VT3 закрыт, в
точке b также низкий потенциал, следовательно, VT4. Точка с оказывается не подсоединен-
ной ни к земле, ни к питанию. Это состояние эквивалентно разрыву цепи, сопротивление
бесконечно возрастает и такое состояние называется z-состоянием, или третьим состоянием.

§ 1.3. Классификация и система обозначений ИС

Параметры, характеризующие интегральные схемы, делятся на статические и динамические.

Динамические параметры определяют реактивные свойства интегральной схемы и измеря-

ются во время переходных процессов.

Статические параметры инвариантны к переходным процессам и измеряются в статиче-

ском режиме.

Статические параметры делятся на:

- первичные (это токи, текущие по выводам интегральных схем, и соответствующие
напряжения)
- на основании первичных получают производные параметры (потребляемая мощность,
коэффициент разветвления по выходу, помехоустойчивость, сопротивление).

Описание динамических параметров приводится в таблицах справочников, например, время

задержки распространения сигнала при включении, время задержки распространения сигна-
ла при выключении, время сохранения достоверного выходного сигнала и т.д.

По степени сложности интегральные схемы классифицируются исходя из значений степени

интеграции интегральной схемы. Степень интеграции – это показатель степени сложности,
который вычисляют как:
К = lg N,

38
где К – степень интеграции,
N – число элементов интегральной схемы.

Малая интегральная схема – МИС – это интегральная схема, содержащая до 100 элементов.
Средняя интегральная схема – СИС – это интегральная схема, содержащая более 100, но ме-
нее 1000 элементов для цифровых схем, и от 100 до 500 – для аналоговых схем.
Большая интегральная схема – БИС – это интегральная схема, содержащая более 1000 эле-
ментов – для цифровых и более 500 – для аналоговых схем.
Сверхбольшая интегральная схема – СБИС – это ИС, содержащая свыше 100000 элементов
для цифровых схем и свыше 10000 – для аналоговых.

Классификация интегральных схем по функциональному признаку

Все логические элементы разделены на следующие группы:
1. Логические элементы – это ИС, реализующие базовые логические функции (ИЛИ, И, НЕ
и их комбинации). Часть таких элементов, кроме логических операций выполняет функ-
ции усилителей мощности.
2. Драйверы – это ИС с повышенной нагрузочной способностью, которые организуют связь
с периферийными устройствами. Как правило, эта связь осуществляется через внешнюю
двунаправленную информационную шину (магистраль). В таких схемах используют
драйверы с z-состоянием.
3. Шифраторы – это ИС, имеющие 2n информационных входа и N информационных выхо-
дов. Шифратор преобразует входной код в натуральный двоичный.
4. Дешифраторы – это ИС с N входов и 2n выходов. Входной натуральный двоичный код
преобразуется в условно-десятичный.
5. Демультиплексоры – это устройства, направляющие один входной сигнал на один из m
выходных каналов по заданному адресу. Разрядность log 2 m .
6. Мультиплексоры – это устройства, направляющие один из m входных сигналов на один
выходной канал по заданному адресу. Разрядность log 2 m .
7. Арифметические устройства – сумматоры, арифметико-логические устройства (АЛУ),
схемы контроля четности, компараторы двоичных чисел, умножители двоичных чисел.
8. Триггеры – это ИС последовательного типа, служащие для запоминания логических со-
стояний. Если состояние триггера изменяется в момент действия синхронного импульса,
то такой триггер называется синхронным. Если вход синхроимпульса отсутствует и выход
триггера зависит только от информации на его логических входах, то такой триггер –
асинхронный.
9. Регистры – это ИС, служащие для записи, хранения, сдвига и вывода информации. Ввод
и вывод информации может производиться в последовательном и параллельном коде. Ес-
ли регистр может сдвигать информацию в обоих направлениях (влево и вправо), то он на-
зывается реверсивным. Сдвиг информации необходим для операций сложения и деления.
Регистры, предназначенные для выдачи информации на внешнюю шину данных, имеют
третье состояние на выходе.
10. Счетчики делятся на:
- асинхронные;
- синхронные.
В асинхронных счётчиках смена состояний разрядных выходов происходит по мере распро-
странения входного воздействия от разряда к разряду, что порождает кратковременные лож-
ные состояния. В синхронных счётчиках смена состояний внутренних триггеров совершается
одновременно, исключая тем самым влияние переходных процессов на состояние разрядных
выходов.
Счётчики бывают суммирующие и вычитающие.
Реализуются на базе триггеров. Если счетчик и суммирует и вычитает, то он называется ре-
версивным.

39
Коэффициент пересчета – это параметр, определяющий информационную емкость счетчи-
ка, равный числу внутренних состояний.
11. Запоминающие устройства – ЗУ – служат для записи, хранения и выдачи информации.
Делятся на ПЗУ (постоянные ЗУ) и ОЗУ (оперативные ЗУ).
12. Релаксационные устройства – это устройства, способные находиться в двух состояниях,
одно из которых – устойчивое. Переход из устойчивого состояния во временное происхо-
дит под действием внешнего запускающего импульса. В сериях ТТЛ, ТТЛШ релаксаци-
онные устройства представлены одновибраторами и мультивибраторами.

Системы обозначений интегральных схем

Пример микросхемы триггера типа Д отечественной системы обозначений:
1 533 ТМ 2.
1 – группа конструктивно-технологического исполнения.
533 – порядковый номер серии.
Т – подгруппа.
М – вид.
2 – порядковый номер разработки по функциональному признаку.

Подгруппы и виды интегральных схем приводятся в специальных таблицах в справочниках.

Пример обозначения интегральной схемы, разработанной фирмой Texas Instruments:
SN 74 ALS 20 N.
SN – обозначение интегральных схем ТТЛ, ТТЛШ.
74 – область применения (54 – военная, 74 – коммерческая).
ALS – варианты схемотехнической реализации (S – Schottky, LS – Low-power Schottky, ALS –
Advanced Low-power Schottky).
20 – порядковый номер разработки.
N – тип корпуса.

§ 1.4. Сопряжение интегральных схем

Совместная работа интегральных схем различных серий при условии непосредственных свя-
зей между ними требует решения задачи статического сопряжения.

Статическое сопряжение – это такой выбор нагрузки интегральной схемы – передатчика, при
которой значение выходных токов и логических уровней нагружаемой интегральной схемы
не выходят за допустимые пределы и сохраняются гарантированные характеристики.

Для определения числа единичных нагрузок в пределах одной серии вычисляют соотношения:
0 1
I вых max I вых max
0
; 1
,
I вх I вх
Iвых max – максимально допустимые токи нагружаемой ИС;
Iвх – токи базового вентиля данной серии.

Из полученных значений выбирают меньшее – это и есть значение коэффициента разветвле-

ния по выходу (Краз).

Краз – это число единичных нагрузок, которое можно одновременно подключить к данному
выходу. По вычислениям Краз для различных серий составляются таблицы, которые приво-
дятся в справочниках.

40
Существуют такие интегральные схемы, нагрузочная способность которых превышает рас-
четные значения: логические элементы с открытым коллектором и схемы шинных драйве-
ров. ИС с открытым коллектором требуют подключения внешнего резистора, значение
сопротивления которого рассчитывается по специальным формулам.

Глава 2. Проектирование цифровых схем комбинационного типа

§ 2.1. Проблемы проектирования ЦУ комбинационного типа

Функциональные узлы выполняют типовые для цифровых устройств микрооперации. Микро-

операции соответствуют низшему иерархическому уровню внутреннего языка цифрового уст-
ройства, они обозначены в этом языке и не содержат других операций, обозначенных в нем.

Как и все цифровые устройства вообще, функциональные узлы делятся на комбинационные и

последовательностные. Комбинационные узлы обозначают КЦ (комбинационные цепи), а
последовательностные через АП (автоматы с памятью). Различия между КЦ и АП имеют
фундаментальный характер.

Выходные величины КЦ зависят только от текущего значения входных величин (аргумен-

тов). Предыстория значения не имеет. После завершения переходных процессов в КЦ на их
выходах устанавливаются выходные величины, на которые характер переходных процессов
влияния не оказывает. С этой точки зрения переходные процессы в КЦ не опасны. Но в ЦУ в
целом КЦ функционируют совместно с АП, что кардинально меняет ситуацию. Во время пе-
реходных процессов на выходах КЦ появляются временные сигналы, не предусмотренные
описанием работы КЦ и называемые рисками. Со временем они исчезают, и выход КЦ при-
обретает значение, предусмотренное логической формулой, описывающей работу цепи. Од-
нако риски могут быть восприняты элементами памяти АП, необратимое изменение
состояния которых может радикально изменить работу ЦУ, несмотря на исчезновение
сигналов рисков на выходе КЦ.

Различают статические и динамические риски. Статические риски – это кратковременные

изменения сигнала, который должен был бы оставаться неизменным (единичным или нуле-
вым, соответственно чему говорят о 1-риске или 0-риске). Если согласно логике работы КЦ
состояние выхода должно измениться, но вместо однократного перехода происходят много-
кратные, то имеет место динамический риск. При динамических рисках первый и последний
переходы всегда совпадают с алгоритмическими, предусмотренными логикой работы схемы.
Статический риск такого свойства не имеет и считается более неблагоприятным.

Первый состоит в синтезе схем, свободных от рисков, и требует сложного анализа процессов
в схеме и введения избыточных элементов для исключения рисков. Этот путь редко исполь-
зуется в практике.

Второй путь, основной для современной схемотехники, предусматривает запрещение вос-

приятия сигналов КЦ элементами памяти на время переходных процессов. Прием информа-
ции с выходов КЦ разрешается только специальным сигналом синхронизации, подаваемым
на элементы памяти после окончания переходных процессов в КЦ. Таким образом, исключа-
ется воздействие ложных сигналов на элементы памяти. Иными словами, основная идея
здесь может быть выражена словами "переждать неприятности". Соответствующие
структуры называются синхронными.

В общем случае нужно оценить задержку сигнала на самом коротком пути как сумму мини-
мальных задержек элементов, составляющих этот путь, и задержку на самом длинном пути –
как сумму максимальных.

41
Из приведенного примера видно, что для расчета переходных процессов в ЦУ нужны сведе-
ния о минимальных и максимальных значениях задержек элементов. К сожалению, изгото-
витель часто указывает только максимальные значения задержек, нередко приводятся
максимальные и типовые значения, и крайне редко имеются сведения о минимальных. Наи-
более полно описывались бы задержки статистическими характеристиками, но они, как пра-
вило, неизвестны.

Если даны только максимальные задержки, то теряется возможность сравнивать времена

прохождения сигналов в разных цепях (в любой цепи задержка может быть сколь угодно ма-
лой), а это затрудняет оценку работоспособности схем и может вынудить принять не лучшие
схемотехнические решения.

Для цепей из элементов с независимыми задержками отношение t з.max / t з.min равно обычно
2...3, для элементов одного кристалла между задержками элементов возникает сильная кор-
реляция, и отношение, t з.max / t з.min может существенно снижаться.
В состав ЦУ, как правило, входят типовые функциональные узлы и некоторое количество
логических схем, специфичных для данного конкретного проекта (как иногда говорят – про-
извольной логики). Проектирование произвольной логики комбинационного типа произво-
дится по этапам.

Прежде всего, задается характер функционирования КЦ. Это может быть сделано различными
способами, чаще всего пользуются таблицами функционирования (таблицами истинности),
задающими значение искомых функций на всех наборах аргументов. От таблицы легко перей-
ти к СДНФ искомых функций (СДНФ – совершенная дизъюнктивная нормальная форма, т.е.
дизъюнкция конъюнктивных членов одинаковой размерности). Для этого составляют логиче-
скую сумму тех наборов аргументов, на которых функция принимает единичное значение.
Например, для подлежащей воспроизведению функции четырех аргументов, заданной табл.
2.1, получим
Таблица 2.1
X1 X2 Х3 Х4 F X1 X2 Х3 Х4 F
0 0 0 0 1 1 0 0 0 1
0 0 0 1 1 1 0 0 1 1
0 0 1 0 1 1 0 1 0 0
0 0 1 1 1 1 0 1 1 0
0 1 0 0 0 1 1 0 0 0
0 1 0 1 0 1 1 0 1 1
0 1 1 0 0 1 1 1 0 0
0 1 1 1 0 1 1 1 1 1
F = x 1 x 2 x 3 x 4 ∨ x 1 x 2 x 3 x4 ∨ x 1 x 2 x3 x 4 ∨ x 1 x 2 x3 x4 ∨ x1 x 2 x 3 x 4 ∨ x1 x 2 x 3 x 4 ∨ x1 x 2 x 3 x 4 ∨ x1 x 2 x3 x 4 .

Дальнейшие действия зависят от средств реализации функций, к которым в современной

схемотехнике относятся:
1. Логические блоки табличного типа (LUTs, Look-Up Tables).
2. Логические блоки в виде последовательности матриц элементов И и ИЛИ (PLA, Program-
mable Logic Array; PAL, Programmable Array Logic).
3. Универсальные логические блоки на основе мультиплексоров.
4. Логические блоки, собираемые из логических элементов некоторого базиса (SLC, Small
Logic Cells).

Комбинационная логика реализуется однотактными схемами и в отличие от последователь-

ной логики не зависит от параметра времени.

42
§ 2.2. Логические элементы

Логические элементы выполняют простейшие логические операции. Некоторые типовые си-

туации при построении цифровых узлов на стандартных ИС рассмотрены в Приложении 7.
Некоторые схемы индикации цифровых схем приведены в Приложении 6.

Рассмотрим работу некоторых логических элементов на примерах конкретных схем. Спра-

вочная информация по ИС приведена в Приложении 1, Приложении 2.

Схема 8 И-НЕ
133-, 155-, 530-, 531-, 533-, 555-, 1533 ЛА 2.
7 – общий провод
14 – +5 В
Выходная функция
x = a1 & a2 & a3 &...& a 8

3 И-НЕ с открытым коллектором 133-, 155-, 530-, 531-, 533-, 555-, 1533 ЛА4
(ЛА4, ЛА10, ЛА24).
ЛА4 7 – общий провод
14 – +5 В
В одном корпусе схемы собраны три не-
зависимых элемента 3И-НЕ.
Каждый выполняет функцию
x = a1 & a2 & a3

2 логических элемента 4И-НЕ с третьим состоянием выхода.

530-, 531 ЛА 17
В режиме выполнения логической опе-
рации 4И-НЕ на входе ОЕ должен при-
сутствовать уровень логического "0".
Если на вход ОЕ подать логическую "1",
то выход интегральной схемы перево-
дится в z-состояние.

Расширители

Расширители – схемы, позволяющие расширить функциональные возможности логических

элементов. Расширители имеют два выхода – с открытым коллектором и открытым эмитте-
ром (см. Приложение 5). Рассмотрим использование расширителей на примере следующих
схем.

43
1. 4ИЛИ-НЕ со стробированием:

155ЛЕ1
Логические функция ИЛИ-НЕ реализуются,
если на входе стробирования установился
уровень логической единицы. Без расшири-
теля верхняя часть схемы ЛЕ2 реализует
функцию
Y = (a ∨ b ∨ c ∨ d ) EI .
При подключении расширителя (пунктир
на схеме) новая функция Y будет выглядеть
как:
Y = (a ∨ b ∨ c ∨ d ∨ e ∨ f ∨ k ∨ m) EI .

2. Два четырехвходовых расширителя по ИЛИ:

Без подключения схемы ЛД1 логический

элемент ЛП3 выполняет функцию
2-2-2-3-4ИЛИ-НЕ.
С расширителем возможности схемы уве-
личиваются на 8 дополнительных входов.
В итоге получим:
2-2-2-3-4-4И-6ИЛИ-НЕ

§ 2.3. Драйверы

Драйверы – это интегральные схемы для организации связи с внешними устройствами.

Шестиразрядный шинный драйвер 155 ЛП 10:

OE1 OE 2 D0

0 0 DI
0 1 Z
1 0 Z
1 1 Z

44
Если есть хотя бы одна единица на входах ОЕ1 или ОЕ2, то драйвер переходит в третье
состояние.

Двухразрядный и четырехразрядный драйвер 155 ЛП 11:

ЛП11 Драйверы работают независимо друг от
друга, то есть если один из них находит-
ся в z-состоянии, это не сказывается на
работе другого.

Восьмиразрядный шинный драйвер 533, 555, 1533 ЛП 6:

ЛП6 Направление
OE Т
передачи

0 0 DB → DA
0 1 DA → DB
1 х DA = DB = Z

Если на вход OE подать "1", то на выходе – z-состояние; если подать "0", то DB → DA, то
есть В – вход, А – выход; если на Т подать "1", то DA → DB, то есть А – вход, В – выход.

§ 2.4. Шифраторы, дешифраторы, мультиплексоры и демультиплексоры

Схемы комбинационного и последовательного типа приведены в Приложении 3.

Восьмиразрядный шифратор приоритетов 133-, 155-, 533-, 555 ИВ 1:
Выход G – это выход сигнала присутствия на входе хотя бы
одного логического "0". Если на входе присутствует хотя бы
одна «1», то на выходе – "0". EO – сигнал отсутствия нулей
на входах.
I0...I7 .

45
Таблица истинности работы шифратора приоритетов ИВ1
E 7 6 5 4 3 2 1 0 2 1 0 G EO
1 х х х х х х х х 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 1 1 1 1 1 1 1 0 1 1 1 0 1
0 1 1 1 1 1 1 0 х 1 1 0 0 1
0 1 1 1 1 1 0 х х 1 0 1 0 1
0 1 1 1 1 0 х х х 1 0 0 0 1
0 1 1 1 0 х х х х 0 1 1 0 1
0 1 1 0 х х х х х 0 1 0 0 1
0 1 0 х х х х х х 0 0 1 0 1
0 0 х х х х х х х 0 0 0 0 1

Полный дешифратор

355-, 555-, 1533 ИД 3

Полный дешифратор имеет n входов и 2n выходов. Входы
E1 и E 2 управляют режимом работы дешифратора. Если
E1 & E 2 = 0 , то на всех выходах DО будет присутство-
вать логическая 1. Условие обычного режима работы
E1 & E 2 = 1 .

Два дешифратора-демультиплексора:
В данной схеме собраны два дешифратора с объе-
диненными информационными каналами: DI1 и
DI2, и раздельными разрешающими входами Е1 и
Е2 и G1 и G2. Эти входы разрешения различаются
по логике управления. Для того чтобы работал
дешифратор с выходами 01, 02, 03, E1 & E 2 = 1 .
Для того, чтобы работал дешифратор с выходами
10, 11, 12, 13 должно выполняться условие
G1 & G 2 = 1 .

Такая организация входов разрешения позволяет построить на базе этой схемы трёхразряд-
ный дешифратор (демультиплексор 1×8). Для этого объединяют G 2 и E1 для организации
входа стробирования. G1 и Е2 используются в качестве старшего разряда 22, DI2-21 и DI1-20
входов дешифратора. DO 00…03, 10…13 – восьмиразрядный выход.

Мультиплексор

133-, 155 КП 1.
16-канальный инвертирующий стробируемый мультиплексор с адресным селектором

46
 КП1 Логику работы MUX КП1 можно описать через функцию
X = A8 A4 A2 A1DI 0 ∨ A8 A4 A2A1DI1 ∨
∨ A8 A4A2 A1DI 2 ∨ ... ∨ A8 A4 A2 A1DI15.

Четырехканальный двухразрядный стробируемый мультиплексор с адресным селектором

Серии: 133-, 155-, 530-, 531-, 533-, 555-, 1533 КП 2.

Таблица истинности для схемы КП2

Е0 Е1 А2 А1 D0 D1
1 1 х х 0 0
0 1 0 0 D1 0
0 1 0 1 D2 0
0 1 1 0 D3 0
0 1 1 1 D4 0
1 0 0 0 0 D5
1 0 0 1 0 D6
1 0 1 0 0 D7
1 0 1 1 0 D8

На базе КП2 можно построить MUX 8х1, объединив входы E 0 и E1 через инвертор и ис-
пользуя их в качестве старшего адресного разряда.

47
Двухканальный четырехразрядный инвертирующий мультиплексор с третьим состоя-
нием выхода.
531-, 555-, 1533 КП8 Если OE = 0 , то выходы DO0, 1, 2, 3 будут переведены в
z-состояние. Если OE = 1 , то по адресу А = 0 будут ком-
мутироваться на соответствующие выходы каналы DI00,
10, 20, 30, а по адресу А=1 – DI01, 11, 21, 31.

§ 2.5. Арифметические устройства

Полный двухразрядный сумматор

133-, 155 ИМ 2
ИМ2 А0, А1 – входы двухразрядного числа А;
В0, В1 – входы двухразрядного числа В;
С0 – вход переноса.

Таблица истинности работы полного сумматора

А1 А0 В1 В0 С0 S1 S0 C2
0 0 0 0 0 0 0 0
0 1 0 0 0 0 1 0
0 0 0 1 0 0 1 0
0 1 0 1 0 1 0 0
1 1 1 1 0 1 0 1
1 0 1 0 0 0 0 1
0 0 0 0 1 0 1 0
0 1 0 0 1 1 0 0
0 1 0 1 1 1 1 0
1 1 1 1 1 1 1 1
1 0 1 0 1 0 1 1
1 1 1 0 1 0 1 0

48
Арифметико-логическое устройство

АЛУ – это операционный узел, выполняющий арифметические и логические операции над

многоразрядными слагаемыми.

В зависимости от устанавливающего слова АЛУ должны удовлетворять следующим требо-

ваниям:
1. выполнять заданный набор операций;
2. обеспечивать поразрядный перенос и возможность его группировки;
3. обеспечивать наращиваемость разрядности обрабатываемых слов.

АЛУ строят на базе:

1) полусумматоров;
2) сумматоров;
3) триггеров (для операций сдвига).

Обрабатываемые данные могут быть представлены в следующих кодах:

1) прямом;
2) обратном;
3) дополнительном.

Прямой код:
7 1 1 1
5 1 0 1

Для работы с отрицательными числами используется дополнительный и обратный коды.

Дополнительный код
Все нули меняются на единицы, единицы заменяются нулями и к младшему разряду прибав-
ляется единица.

Пример:
-14 = 1.1110 → 1.0001 → 1.0010 – число «-14» в дополнительном коде.

Рассмотрим использование дополнительного кода на примере десятичной арифметики.

Пример:
63 + (-25) = 38,
-25доп = 100 + (-25) = 75,
Х = 63 + 75 = 138.
Отбросив старшую «1», получим результат 38.

Обратный код
Заменяются нули на единицы и единицы на нули.

Пример:
-14 = 1.0001= «-14» в обратном коде.

Пример:
12 + (-5).

49
1. В обратном коде:

в дополнительном коде:

При этом нужно учесть, что разряд знака («0» – положительное число, «1» – отрицательное)
при преобразовании числа в дополнительный или обратный код не изменяется.

Четырехразрядное АЛУ
Серии: 133-, 155-, 530-, 531-, 533-, 555-, 1533 ИП3

Входы х0…х3, y0…y3 – входы четырехразрядных операндов.

Вход С0 – вход переноса.
Вход Е0…Е3 –код операции.
Вход М – вход выбора режима (арифметический или логический).
F0…F3 – выход результата (четырехразрядный).
С4 – выход переноса.
х=у (с открытым коллектором) – выход равенства операндов.
P и G – выходы для организации параллельного переноса при подключении схем АЛУ в каскад.

Пример:
М=0
Е3 Е2 Е1 Е0 М=1
CO = 1 CO = 0
0 0 0 0 X X X+1
0 0 1 0 X &Y X+Y (X+Y)+1
0 1 1 0 X⊕Y X-Y-1 X-Y
Полностью таблица истинности работы АЛУ приведена в Приложении 3.

50
Глава 3. Проектирование цифровых схем последовательного типа

§ 3.1. Проблемы и методики проектирования последовательных схем

Узлы и устройства, которые содержат элементы памяти, относятся к классу автоматов с па-
мятью (АП). Наличие элементов памяти (ЭП) придает АП свойство иметь некоторое внут-
реннее состояние Q, определяемое совокупностью состояний всех элементов памяти. В
зависимости от внутреннего состояния (далее называемого просто состоянием), АП различно
реагирует на один и тот же вектор входных сигналов X. Воспринимая входные сигналы при
определенном состоянии, АП переходит в новое состояние и вырабатывает вектор выходных
переменных Y.

Переходы АП из одного состояния в другое начинаются с некоторого исходного состояния

Qo, задание которого также является частью задания автомата. Следующее состояние зависит
от Qo и поступивших входных сигналов X. В конечном счете, текущее состояние и выходы
автомата зависят от начального состояния и всех векторов X, поступавших на автомат в
предшествующих сменах входных сигналов. Таким образом, вся последовательность вход-
ных сигналов определяет последовательность состояний и выходных сигналов. Это объясня-
ет название "последовательностные схемы", также применяемое для обозначения АП.

Структурно АП отличаются от КЦ наличием в их схемах обратных связей, вследствие чего в

них проявляются свойства запоминания состояний (полезно вспомнить схемы триггерных
элементов, где указанная особенность проявляется очень наглядно). Автоматы с памятью в
каноническом представлении разделяют на две части: память и комбинационную цепь. На
входы КЦ подаются входные сигналы и сигналы состояния АП. На ее выходе вырабатыва-
ются выходные сигналы и сигналы перевода АП в новое состояние.

Принципиальным является деление АП на асинхронные и синхронные. В асинхронных

(рис. 3.21 д) роль элементов памяти играют элементы задержки, через которые сигналы со-
стояния передаются на входы КЦ, чтобы совместно с новым набором входных переменных
определить следующую пару значений Y и Q на выходе. Элементы АП переключаются здесь
под непосредственным воздействием изменений информационных сигналов. Скорость рас-
пространения процесса переключений в цепях асинхронного автомата определяется собст-
венными задержками элементов.

В синхронном АП (рис. 3.1 б) имеются специальные синхросигналы (тактирующие импуль-

сы) С, которые разрешают элементам памяти прием данных только в определенные моменты
времени. Элементами памяти служат синхронные триггеры. Процесс обработки информации
упорядочивается во времени, и в течение одного такта возможно распространение процесса
переключения только в строго определенных пределах тракта обработки информации.

Рис. 3.1. Асинхронный (а) и синхронный (б) автоматы с памятью

51
Практическое применение асинхронных автоматов существенно затруднено сильным влия-
нием на их работу задержек сигналов в цепях АП, создающих статические и динамические
риски, гонки элементов памяти (см. Часть 1) и др. В итоге характерным свойством асин-
хронного автомата является то, что при переходе из одного устойчивого состояния в другое
он обычно проходит через промежуточные нестабильные состояния. Нельзя сказать, что ме-
тоды борьбы с нежелательными последствиями рисков и гонок в асинхронных АП отсутст-
вуют, но все же обеспечение предсказуемого поведения АП – сложная проблема. В более
или менее сложных АП асинхронные схемы встречаются очень редко, а в простейших схе-
мах применяются. Примером могут служить асинхронные RS-триггеры.

В синхронных автоматах каждое состояние устойчиво и переходные временные состояния не

возникают. Концепция борьбы с последствиями рисков и гонок в синхронных автоматах
проста – прием информации в элементы памяти разрешается только после завершения в схе-
ме переходных процессов. Это обеспечивается параметрами синхроимпульсов, задающих
интервалы времени для завершения тех или иных процессов. В сравнении с асинхронными,
синхронные АП значительно проще в проектировании.

На сегодняшний день и достаточно длительную перспективу основным путем построения

АП следует считать применение тактирования, т.е. синхронных автоматов.

В работах отечественных и зарубежных ученых разрабатывается направление, называемое

проектированием самосинхронизирующихся устройств, в которых тактовые импульсы сле-
дуют с переменной частотой, зависящей от длительности реального переходного процесса в
схеме. Однако перспективность этого направления еще не вполне ясна. В теории автоматов
проводится их классификация по ряду признаков. Не вдаваясь в подробности, отметим, что в
схемотехнике преобладают автоматы Мура, выходы которых являются функциями только
состояния автомата. Для этого автомата Qн = f(Q, X) и Y = ϕ(Q). Зависимость выходов и от
состояния автомата, и от вектора входных переменных свойственна автоматам Мили.

Некоторые функциональные узлы принадлежат к числу автономных автоматов, которые не

имеют информационных входов, и под действием тактовых сигналов переходят из состояния
в состояние по алгоритму, определяемому структурой автомата.

Проектирование автоматов
Проектирование АП содержит следующие этапы:

исходное задание функционирования;

формализованное задание функционирования;

минимизация состояний;

кодирование состояний;

составление таблицы переходов;

определение функций возбуждения элементов памяти (триггеров);

минимизация функций возбуждения триггеров;

переход к базису выбранной для реализации схемотехнологии;

составление логической схемы;

сборка и проверка автомата.

§ 3.2. Триггеры

Триггер – это переключающее устройство, имеющее два устойчивых состояния – нуля или
единицы.

52
Триггеры используются для построения временных логических схем. На базе триггеров строят
схемы счётчиков и регистров. Рассмотрим логику работы следующих типов триггеров:
- RS-триггер (управляемый нулем, управляемый единицей);
- синхронный RS-триггер;
- MS-триггер (двухступенчатый);
- Т-триггер (синхронный, асинхронный);
- D-триггер;
- JK-триггер.

RS-триггер, управляемый единицей (с прямым управлением)

S – set (установка);
R – reset (сброс).

S R Q Q
0 0 хранение хранение
0 1 0 1
1 0 1 0
1 1 запрет запрет

По единице на входе Set триггер устанавливается в единицу.

По единице на входе Reset триггер устанавливается в ноль.
При комбинации R=0, S=0 происходит хранение информации на входах Q, Q .
Подавать две единицы нельзя, так как при подаче двух единиц выход равновероятно уста-
навливается либо в ноль, либо в единицу.

RS-триггер строится на элементах ИЛИ-НЕ с введением обратных связей между ними.

Рис. 3.2. RS-триггер на базе логики ИЛИ-НЕ.

Полная таблица истинности работы RS-триггера с прямым управлением

S R Qt Qt+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0
Запрет
1 0 1

53
RS-триггер, управляемый нулем (с инверсным управлением)

S R Q
0 0 запрет
0 1 1
1 0 0
1 1 хранение

Данный триггер строится на элементах И-НЕ.

Рис. 3.3. Схема RS-триггера на базе логики И-НЕ

S R Qt Qt+1
0 0 0
запрет
0 0 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1

Рис. 3.4. Временная диаграмма работы RS-триггера с прямым управлением

54
Синхронный RS-триггер

С – вход синхронизации

Рис. 3.5. Синхронный RS-триггер на базе RS с прямым управлением

Из схемы на рис. 3.5. видно, что при подаче «0» на вход синхронизации на входы S и R при-
дут нули, а это означает, что триггер будет находиться в состоянии хранения.

Таблица истинности работы триггера на рис. 3.5

S R C Q
0 0 0 хранение
0 0 1 хранение
0 1 0 хранение
0 1 1 0
1 0 0 хранение
1 0 1 1
1 1 0 запрет
1 1 1 запрет

Рис. 3.6. Временная диаграмма работы синхронного RS на базе RS с прямым управлением

55
Построение синхронного RS-триггера, управляемого нулем на базе ИМС 155 ЛА 3

ЛА3

б)

а)
Рис. 3.7. Синхронный RS-триггер: а) на базе микросхемы 155ЛА3; б) в базисе И-НЕ

MS-триггер (двухступенчатый)

Двухступенчатым может быть любой тип триггера, состоящий из двух ступеней: М (master)
и S (slave)

Рис. 3.8. MS-триггер на базе RS-триггера, управляемого нулем

Двухступенчатые триггеры используются для более устойчивой работы схем.

Рис. 3.9. Временная диаграмма работы ступеней M и S

В период Т1 (А=0, В=1) будет работать ступень S. Ступень S открыта, ступень М находится в
состоянии хранения. Затем, при передаче на вход С логической единицы в момент времени
τ1 происходит отключение S от М.
В период Т2 открывается ступень М и происходит запись информации в М (при этом S за-
крыта). При подаче на вход С нуля происходит подключение ступени S к М, и при этом осу-
ществляется перезапись информации из М в S (в момент времени τ2).
В период времени Т3 ступень S открыта, М закрыта и т.д.

56
Т-триггер (со счетным входом)

Т (toggle) – релаксатор.

Т-триггер бывает двух типов:

- синхронный;
- асинхронный.

На базе Т-триггеров строятся счетчики.

Асинхронный Т-триггер

Рис. 3.10. Схема Т-триггера на базе RS с прямым управлением

Рис. 3.11. Временная диаграмма работы Т-триггера

Твых = 2⋅Твх.
Из диаграммы видно, что период выходного сигнала в 2 раза больше периода входного сиг-
нала. Это свойство используется для построения счётчиков.

57
Синхронный Т-триггер

Рис. 3.12. Синхронный Т-триггер на базе RS с инверсным управлением

Таблица истинности работы синхронного Т-триггера

Т С S R Q
0 х 1 1 хранение
х 0 1 1 хранение
1 1 1 0 0
1 1 0 1 1

Рис. 3.13. Временная диаграмма работы синхронного Т-триггера, срабатывающего по отри-

цательному фронту синхросигнала

D-триггер (триггер задержки)

D-delay.
D-триггеры делятся на два типа:
1. D-триггер;
2. D-триггер с динамическим управлением.

D-вход данных. По синхроимпульсу D-триггер принимает на входе Q то состояние, которое он

имеет на входе, но с задержкой по времени. На базе D-триггера строятся счетчики и регистры.

58
Рис. 3.14. D-триггер на базе RS-триггера

D C Q
0 0 хранение
0 1 0
1 0 хранение
1 1 1

Рис. 3.15. Временная диаграмма работы D-триггера

D-триггер с динамическим управлением

Выходной сигнал D-триггера с динамическим управлением переключается только во время

положительного или только во время отрицательного фронта сигнала С на входе. Направле-
ние изменения С, по которому записывается информация, определяется наклоном черты на
схеме.

Рис. 3.16. Структура динамического D-триггера по положительному перепаду

59
D-L-триггер

Рис. 3.17. D-триггер на базе RS с инверсным управлением (управление по положительному

фронту)

Рис. 3.18. Временная диаграмма

К 555 ТМ 2

60
Таблица истинности работы схемы К555ТМ2
Входы Выходы
Режим работы
S R D C Q Q
1. асинхронный установившийся 0 1 х х 1 0
2. асинхронный 1 0 х х 0 1
3. неопределенность 0 0 х х 1 1
загрузка «1» 1 1 1 ↑ 1 0
загрузка «0» 1 1 0 ↑ 0 1

Логическая структура одного D-триггера содержит:

- основной асинхронный RS-триггер;
- вспомогательный синхронный RS-триггер записи логической единицы в основной триггер;
- вспомогательный синхронный RS-триггер записи логического нуля в основной триггер.

Входы S и R работают независимо от сигнала на тактовом входе.

Асинхронная установка D-триггера осуществляется подачей взаимопротивоположных сиг-
налов на входы S и R . В это время входы D и С на работу схемы не влияют. Если на S и R
одновременно подать логические нули, то на выходах будут логические единицы. После сня-
тия этих сигналов с S и R состояние триггера будет неопределенным (на выходе равнове-
роятно установится какое-то устойчивое значение, поэтому S = R = 0 запрещено).

JK-триггер (универсальный RS-триггер)

JK-триггер работает аналогично RS-триггеру, но при подаче запрещенной комбинации пере-

брасывается в противоположное состояние.
Аббревиатура JK-триггера образована от слов: jerk – быстро включить;
кill – быстро выключить.

Рис. 3.19. Схема JK-триггера на базе синхронного RS и его графическое изображение

Таблица истинности работы JK-триггера

J K Qt Qt
0 0 хранение хранение
0 1 0 1
1 0 1 0
1 1 Q t+1 Qt+1

61
Практикум 6

Задача 1.
Построить триггерную схему управления лифтом на два этажа, используя следующие типы
входных сигналов:
- вызов на первый этаж K1В;
- вызов на второй этаж K2В;
- наличие пассажиров в лифте KПАСС;
- нахождение лифта на первом этаже KНЛ1;
- нахождение лифта на втором этаже KНЛ2.

Задача 2.
Построить схему асинхронного запуска двух систем контроля. По сигналу а=1 и нажатии
кнопки “Set” запускается система 1. По сигналу а=0 и нажатии кнопки “Set” запускается сис-
тема 2. Отключение обеих систем производится асинхронно кнопкой "Reset". Сигналы от
кнопок являются кратковременными.

Задача 3.
Вывести формулы для логических функций (на выходах Q и Q ), описывающих работу:
1) RS-триггера, управляемого “1”;
2) RS-триггера, управляемого “0”.

Задача 4.
На базе RS-триггера построить схему по следующим логическим условиям:
индикатор 1 должен зажигаться при появлении кратковременного сигнала a+ и наличии b, а
индикатор 2 – при кратковременном появлении d+ и наличии c. Одновременно индикаторы 1
и 2 гореть не должны. Исключена ситуация, когда a=b=c=d.

Задача 5.
На базе JK-триггера построить схему включения механизма М1 и механизма М2 одной пус-
ковой кнопкой K по условиям:
если в момент нажатия на кнопку входные сигналы a и b равнозначны, то включается М1,
если равнозначны с и d – М2.
Если при этом равнозначны обе пары сигналов одновременно(a, b и c, d), то включенный ме-
ханизм М отключается, а отключенный включается. При остальных комбинациях a, b, c, d
нажатие на кнопку ничего не меняет.

Задача 6.
Построить схемы на базе RS-триггера с прямым и инверсным управлением по заданной
функции:
x = (a b ∨ x) c d

Задача 7.
Преобразовать типы триггеров:
1. RS-триггер, управляемый “1” в асинхронный T-триггер;
2. D-триггер в асинхронный T-триггер;
3. JK-триггер в D-триггер;
4. RS-триггер, управляемый “1” в JK-триггер;
5. JK-триггер в асинхронный T-триггер.

62
§ 3.3. Регистры

Регистр – это операционный узел, состоящий из элементов памяти и комбинационных схем

и предназначенный для ввода, хранения, преобразования и выдачи числа, а также для вы-
полнения простейших поразрядных операций и выработки осведомительных сигналов, хра-
нящихся в регистре.

В отличие от запоминающего устройства регистр осуществляет кратковременное хранение

информации.

Регистры общего назначения (РОН) образуют сверхоперативное запоминающее устройство

(КЭШ-память).

Основу регистров составляют триггерные схемы: количество триггеров в регистре определя-

ет разрядность записываемых и хранимых слов. Каждый триггер используется для записи
одного разряда слова.

Рис. 3.20. Общая функциональная схема регистра

Главным классификационным признаком регистров является способ приёма и выдачи дан-

ных. По этому признаку регистры делятся на:
1. параллельные или статические регистры (приём и выдача слов производится по всем раз-
рядам одновременно);
2. последовательные или сдвигающие регистры (данные принимаются и выдаются разряд за
разрядом);
3. последовательно-параллельные или универсальные регистры.

63
Рис. 3.21. Схема статического регистра (а) и его условное графическое изображение (б)

В современных схемах регистры строятся в основном на базе D-триггеров с динамическим

управлением и, как правило, обладают z-состоянием выхода.

Из статических регистров строят блоки регистровой памяти- регистровые файлы.

Рис. 3.22. Схема регистрового файла

WA, WB-входы адреса записи. Они позволяют адресовать один из четырёх регистров по ад-
ресам 00, 01, 10, 11.
WE – это вход разрешения записи. Если на WE подавать "0", то запись разрешена и данные
поступают в один из регистров в соответствии с заданным адресом на входах WA и WB. Если
на WE подавать "1", то входы для данных и адресов будут запрещены.
Выходы регистров поступают на схему мультиплексирования для того, чтобы выбрать один
из четырёх разрядных выходов регистра по адресам RA, RB.

64
Вход RE используется для перевода выходов Q0-4 в z-состояние.

Регистры сдвига

Регистры сдвига могут сдвигать информацию влево, вправо или в обоих направлениях (тогда
регистр называется реверсивным).

Рис. 3.23. Схема регистра сдвига вправо

Рис. 3.24. Временная диаграмма работы регистра сдвига вправо

Рис. 3.25. Схема регистра сдвига влево

65
Рис. 3.26. Временная диаграмма работы регистра сдвига влево

Рис. 3.27. Схема реверсивного регистра

Существуют многотактные сдвигающие регистры, которые управляются несколькими син-

хросигналами. Наиболее широко применяются двухтактные регистры, построенные на про-
стых одноступенчатых триггерах, управляемых уровнем.

Универсальный регистр

В сериях интегральных схем ТТЛ, ТТЛШ существует много вариантов регистров. В частно-
сти, многорежимные (многофункциональные, универсальные) регистры, выполняющие на-
бор микроопераций.

66
Рис. 3.28. Схема многорежимного регистра

Рис. 3.29. Условное графическое изображение универсального регистра КР 1533ИР13

Таблица истинности для регистра КР 1533ИР13

67
На базе универсальных регистров можно построить преобразователи параллельного кода в
последовательный и обратно.

Рис. 3.30. Схема преобразователя параллельного кода в последовательный

§ 3.4. Счётчики

Счётчик – это цифровая схема, которая под действием входных импульсов переходит из од-
ного состояния в другое, фиксируя тем самым число поступивших на её вход импульсов в
том или ином коде.

Основной операцией счётчиков является изменение содержимого счётчика на единицу ( ино-

гда условную). Если единица прибавляется, то счётчик называется суммирующим и выполняет
операцию инкрементации. Если счётчик единицу вычитает, то он называется вычитающим и
выполняет операцию декрементации. Если счётчик и суммирует, и вычитает, то он называется
реверсивным.

Главная характеристика счётчика-модуль (коэффициент пересчёта). Модуль определяет мак-

симальное число возможных состояний счётчика.

Классификация счётчиков

1. Счётчики делятся на:

1.1. синхронные;
1.2. асинхронные.

2. По способу кодирования счётчики делятся на:

2.1. двоичные счётчики (счётчики с групповой структурой);
2.2. двоично-кодированные счётчики с произвольным модулем;
2.3. счётчики с недвоичным кодированием:
- счётчики в коде Грея;
- счётчики в коде «1 из n»;
2.4. полиномиальные счётчики.

В основном счётчики строятся на триггерах типа JK и типа Т.

Двоичные счётчики
Двоичный счётчик-это счётчик, имеющий модуль пересчёта M=2n, где n – целое число и
имеющий в состоянии счёта последовательные коды чисел на выходах.

68
Асинхронный суммирующий счётчик
М=8

Рис. 3.31. Схема асинхронного суммирующего счётчика

Рис. 3.32. Временная диаграмма работы асинхронного суммирующего счётчика

Асинхронный вычитающий счётчик

Рис. 3.33. Схема асинхронного вычитающего счётчика

69
Рис. 3.34. Временная диаграмма работы асинхронного вычитающего счётчика

Реверсивный счётчик

Рис. 3.35. Схема реверсивного счётчика

Все полученные схемы относятся к асинхронным счётчикам, так как в них каждый триггер
переключается выходным сигналом предыдущего, и эти переключения происходят не одно-
временно.
Особенностью последовательных счётчиков является возникновение в переходных процес-
сах ложных состояний из-за задержек переключения триггеров.

70
Рис. 3.36. Временные диаграммы работы последовательного двоичного счётчика

Максимальным быстродействием и отсутствием таких ложных состояний обладают син-

хронные счётчики с параллельным переносом.
М=16

Рис. 3.37. Схема параллельного счётчика

С увеличением числа разрядов реализация таких счётчиков затрудняется, так как в схеме ус-
танавливаются вентили с большим числом входов, следовательно, возрастает нагрузка на
выходы триггеров.
Рассмотрим применение счетчика для построения конкретной схемы делителя входной час-
тоты на 100.

Рис. 3.38. Схема делителя частоты на 100

Данная схема вырабатывает один синхроимпульс на выходе на каждые 100 входных синхро-
импульсов.
Входы:
L – загрузка;
CR – сброс;
C – синхроимпульс.

71
При CR=0 счетчик установлен в исходное состояние.
Если CR=1, LD=0 и при этом сигнал синхронизации не меняется, то схема находится в со-
стоянии хранения.
Если CR=1 и LD=0, счетчик увеличивает свое состояние на единицу при каждом отрица-
тельном фронте синхросигнала.
Первые 10 входных синхроимпульсов переполняют младший счетчик, при этом выход Q1
изменяется с единицы на ноль. Этот перепад вызовет увеличение содержимого старшего
счетчика на единицу. Старший счетчик переполняется после 100 входных синхроимпульсов.
Частота выхода:
f
f вых = вх
100
Счётчики с групповой структурой
Для того чтобы преодолеть ограничение на построение параллельных счётчиков большой
разрядности, используются схемы счётчиков с групповой структурой, в которых счётчик
разбивается на группы, связанные цепями межгруппового переноса.

Рис. 3.39. Схемы счётчиков групповой структуры (а, б)

Двоично-кодированные счётчики с произвольным модулем

Двоично-кодированные счётчики с произвольным модулем – это счётчики с модулем, нерав-

ным целой степени числа 2. Для каждой конкретной задачи разрабатывается своя схема, при
этом возможно использовать несколько способов построения:
1. модификация межразрядных связей;
2. управление сбросом.
Построение счетчика первым способом
Построение счетчика первым способом проиллюстрируем примером для М = 5, начав с таблицы:

72
При нахождении функций возбуждения триггеров использована таблица истинности, учиты-
вающая временной фактор. Имея в виду, что вместо символа произвольного сигнала Х мож-
но подставлять любую переменную (0 или 1), на основании таблицы запишем: J2 = Q1Q0 (в
столбце J2 оставлена всего одна единица), J1 = Q0, J0 = Q2 . Для функций Кi (i = 0, 1, 2) выбе-
рем варианты с наибольшим числом констант, чтобы меньше нагружать источники сигналов.
Примем, что К2= 1, К1 =J1 и К0= 1.

Рис. 3.40. Схема счётчика с модулем 5

В спроектированной схеме счетчика лишние состояния исключены в том смысле, что они не
используются при нормальном функционировании счетчика. Но при сбоях или после подачи
на схему напряжения питания в начале ее работы лишние состояния могут возникать. По-
этому полезно определить поведение схемы (автомата), в которой возникло лишнее состоя-
ние. Имея схему, можно полностью предсказать поведение схемы во всех возможных
ситуациях. Сделаем это для полученной схемы счетчика с модулем 5.

Взяв каждое лишнее состояние, найдем для него функции возбуждения триггеров, определяю-
щие их переходы в следующее состояние. При необходимости найдем таким же способом сле-
дующий переход и т.д. Для взятого примера лишними являются состояния 101, 110 и 111.
В состоянии 101 Q2 = 1, Q1=0 и О0 = 1. Зная функции возбуждения триггеров, находим, что
Jо = 0, Ко = 1, J1 = К1 = 1, J2= 0, К2 = 1. Следовательно, триггеры 0 и 2 сбросятся, а триггер 1
переключится в противоположное текущему состояние и из лишнего состояния 101 счетчик
перейдет в состояние 010.

Аналогичным способом можно получить результаты для состояний 100 и 111. В итоге удоб-
но построить диаграмму состояний счетчика (граф переходов), в которой учтен не только
рабочий цикл (его состояния покажем кружками), но и поведение автомата, попавшего в не-
используемые состояния (эти состояния показаны прямоугольниками). Такая диаграмма со-
стояний показана на рис. 3.41. Из диаграммы видно, что рассматриваемый счетчик обладает
свойством самозапуска (самовосстановления после сбоя) – независимо от исходного состоя-
ния он приходит в рабочий цикл после начала работы. Этим свойством обладают не все схе-
мы. В некоторых схемах автоматический вход в рабочий цикл не происходит.
При разработке некоторых схем в них вводят специальные элементы или подсхемы для при-
дания свойств самозапуска.

Рис. 3.41. Диаграмма состояний счётчика с модулем 5

73
Среди счетчиков с произвольным модулем особое место занимают двоично-десятичные,
имеющие модуль 10. В сериях ИС нередко реализуют идентичные по прочим признакам
счетчики с модулями 16 и 10. Счетчик с модулем 10 нетрудно построить формально проил-
люстрированным выше методом.

Наряду с секционированным двоично-десятичным счетчиком в сериях ИС имеются и обыч-

ные с различными сочетаниями классификационных признаков (до 5...10 вариантов).

Построение счетчика вторым способом

Второй метод построения счетчиков с произвольным модулем – метод управляемого сброса –
позволяет изменять модуль счета очень простым способом, не требующим изменений самой
схемы счетчика.
Рассмотрим этот способ применительно к реализации синхронного счетчика с параллельным
переносом. Функции возбуждения двоичного счетчика указанного типа, как известно, имеют
вид J i = K i = Q 0 Q1 ...Q i−1 (в младшем триггере J0 = Ко = 1). Введем в эти функции сигнал сброса
R, изменив их следующим образом:

Рис. 3.42. Схема счётчика с управляемым сбросом (а) и схема выработки сигнала сброса для
двоично-десятичного счётчика (б)
Пока сигнал сброса отсутствует (К = 0), функции Ji и Ki не отличаются от соответствующих
функций двоичного счетчика. Когда сигнал R приобретает единичное значение, все функции
Ji становятся нулевыми, Ki – единичными, что заставляет все триггеры сброситься по прихо-
де следующего такта.
Если сигнал R появится как следствие появления в счетчике числа М-1, то будет реализована
последовательность счета 0, 1, 2,..., М-1, 0..., т.е. счетчик с модулем М.
Схемы всех разрядов счетчика с управляемым сбросом не зависят от модуля счета. Кроме
разрядных схем, счетчик содержит один конъюнктор, вырабатывающий сигнал сброса при
достижении содержимым счетчика значения М-1 (рис. 3.42, а).

Если, например, имеется четырехразрядный счетчик и на входы конъюнктора выработки

сигнала сброса подключены выходы триггеров, как показано на рис. 3.42, б, то сброс про-
изойдет после достижения счетчиком числа 1001 = 9, т.е. счетчик будет работать как двоич-
но-десятичный.

74
Счётчики с недвоичным кодированием
Рассмотрим краткие характеристики счетчиков с недвоичным кодированием:
Счётчики в коде Грея
Код Грея – это код, в котором при переходе от любой кодовой комбинации к следующей из-
меняется только один разряд. Для каждой конкретной задачи строится своя схема.
Счётчики в коде «1 из n»
Такие счётчики применяются в системах синхронизации и системе управления. На их основе
получают импульсные последовательности с заданными временными диаграммами.
Счётчик в коде «1 из n» имеет один вход, на который подаются импульсы генератора, и n
выходов. При этом первый импульс генератора подаётся на первый выход, второй – на вто-
рой, третий – на третий и т.д. ( такая структура называется распределитель тактов).
Основой таких счётчиков являются сдвигающие регистры, замкнутые в кольцо. Для каждой
конкретной задачи строится своя схема.

3.43. Структура распределителя тактовых сигналов (а) и временные диаграммы распределе-

ния уровней (б) и импульсов (в)
Счётчик Джонсона
Строится на базе сдвиговых регистров. Имеет обратную связь на первый триггер от инверсии
выходного сигнала.

Рис. 3.44. Схема счётчика Джонсона (а) и временные диаграммы его работы (б)

75
Полиномиальные счётчики

Полиномиальные счётчики- это сдвигающие регистры с линейными обратными связями, ге-

нераторы псевдослучайных последовательностей. Используются в устройствах тестового ди-
агностирования цифровых устройств, для решения математических задач методом Монте-
Карло, при моделировании систем с учётом случайного разброса их параметров и т.д.

Глава 4. Электронная память

§ 4.1. Классификация и система параметров запоминающих устройств

Память – это функциональная часть микропроцессорной системы, используемая для хране-

ния обрабатываемых данных, результатов выполняемых операций, для хранения информа-
ции о состоянии процессора и т.д.

Микросхемы памяти постоянно совершенствуются в области схемотехники и в области их ар-

хитектуры. Основные параметры запоминающих устройств находятся в противоречии, поэто-
му современным системам памяти свойственна многоступенчатая иерархическая структура.

Можно выделить следующие уровни:

1. регистровые запоминающие устройства (находятся в составе процессора или других
устройств);
2. КЭШ-память. Используется для хранения скопированной из основной памяти информа-
ции для увеличения производительности работы системы;
3. основная память: оперативная, постоянная, полупостоянная;
4. специализированные виды памяти;
5. внешняя память.

Параметры запоминающих устройств

1. Информационная емкость – максимально возможный объём хранимой информации

2. Ширина выборки (разрядность) – количество разрядов, записываемых в память или из-
влекаемых из памяти за одно обращение.
3. Организация запоминающего устройства – это произведение числа хранимых слов на их
разрядность.
4. Быстродействие. Характеризуется временем считывания и временем записи.
5. Потребляемая мощность.
6. Энергонезависимость – способность сохранять информацию при отклонении питания.
7. Время доступа – это задержка появления действительных данных на выходе схем памяти
относительно начала цикла чтения.

Любая схема памяти имеет следующие сигналы:

1. n-разрядный вход адреса;
2. m-разрядный вход данных;
3. m-разрядный выход данных;
4. сигнал чтения записи;
5. сигнал выбора микросхемы.

76
Рис. 4.1. Схема памяти

Классификация запоминающих устройств

§ 4.2. Построение оперативной памяти

Основная или оперативная память используется для оперативного обмена информацией (коман-
дами и данными) между процессорами, внешней памятью и периферийными устройствами.

Требования к оперативной памяти:

1. большой объем;
2. быстродействие и производительность;
3. высокая надежность хранения данных.

Наибольший объем памяти хранит DRAM (строится на базе конденсаторов), у него ниже
стоимость и выше плотность упаковки. DRAM требует процесса регенерации (постоянное
обновление информации).

77
Достоинства DRAM: наилучшее сочетание высокой плотности упаковки и цены.
Недостатки DRAM: невысокое быстродействие.

Для повышения быстродействия используют SRAM (элементной базой являются триггеры).

У SRAM высокая цена, а следовательно, небольшая степень упаковки (относительно
DRAM).

Для повышения быстродействия оперативной памяти используют:

1. конвейер (pipeline). Данные передаются частями одновременно и на выходе собираются в
единое целое;
2. пакетный цикл (burst cycle). Фаза адреса существует только в начале цикла, а последую-
щие данные передаются без неё за счёт автоматического изменения адреса.

SRAM (статическая оперативная память)

Статическая память (КЭШ-память) строится по двухуровневой схеме:

1. КЭШ первого уровня (КЭШ 1L). Встраивается в процессор и работает на его частоте.
2. КЭШ второго уровня (КЭШ 2L). Располагается в основном на системной плате (может
располагаться на одной плате с процессором).
3. КЭШ третьего уровня (КЭШ 3L). Располагается на системной плате.

КЭШ-память может быть организована:

1. Раздельный КЭШ (под команды и под данные отдельно).
2. Общий КЭШ (вместе команды и данные).

Существует 3 вида архитектуры КЭШ-памяти (ассоциативная память):

1. КЭШ прямого отображения.
2. Наборно-ассоциативный КЭШ.
3. Полностью ассоциативный КЭШ.

По способу записи данных существуют 2 алгоритма записи:

1. Сквозная запись (write through-WT). При WT запись данных производится одновременно
и в КЭШ, и в основную память.
Недостатки алгоритма: при каждой операции записи приходится ждать окончания более
медленной записи в основную память. Решение проблемы: применяется отложенная буфери-
зация записи (данные в основную память записываются через буфер типа FIFO во время сво-
бодных тактов шины).
Достоинства алгоритма: простая реализация.

2. Обратная запись (write back-WB). Запись данных в основную память производится после
переполнения КЭШ-памяти.

Недостатки алгоритма: более сложная реализация, требуется обработка дополнительных ин-

терфейсных сигналов, в многопроцессорных системах увеличивается поток данных на сис-
темной шине при передаче от одного процессора к другому.

Достоинство алгоритма: высокая эффективность. Количество операций записи на основной

шине уменьшается.

78
Рис. 4.2. Схема «Базовая ячейка памяти»

Рис. 4.3. Схема «Базовая ячейка памяти на биполярных VT»

Рис. 4.4. Структурная схема организации статической памяти

Виды статической памяти

1. Асинхронный SRAM. Главная особенность – в асинхронных запоминающих устройствах сиг-
налы управления могут задаваться как импульсами, так и уровнями логических сигналов.

79
2. Синхронная SRAM. Оптимизирована под выполнение операций обмена. Используемые
сигналы только импульсные.
3. Конвейерная SRAM. Это усовершенствование синхронной SRAM. Конвейером является
дополнительный внутренний регистр данных, который позволяет получать данные без
задержки.

Запоминающие устройства (ЗУ) можно организовать по следующим видам структуры:

1. 2D – двухмерная матрица ЗУ;
2. 3D – трёхмерная матрица ЗУ;
3. 2DM – двухмерная модифицированная ЗУ.

Рис. 4.5. Структура SRAM типа 2D

Виды динамической памяти

Динамическая память делится на три группы:
1. стандартный DRAM;
2. квазистатический (в схему встроен контроллер регенерации, т.е. динамическая память ра-
ботает как статическая с точки зрения внешних сигналов);
3. DRAM повышенного быстродействия:

Память типа FPM – режим быстрого страничного обмена (Fast Page Mode).
Достоинства: синхронизирование обеспечивает трехкратный выигрыш в производитель-
ности. Имеются команды автоматической регистрации и перевода в режим хранения дан-
ных с постоянным энергопотреблением. FPM экономит время за счёт исключения фазы
выдачи адреса строки из циклов, следующих за первым.

Память типа EDORAM (Extended Data Out). Содержит выходной регистр данных с треть-
им состоянием, что обеспечивает увеличение производительности при чтении.
Достоинство: за счет введения этого регистра повышается производительность при такой
же цене, как и у стандартной памяти.
Микросхемы EDO применимы как в основной памяти, так и в видеопамяти графических
адаптеров.

Память типа BEDORAM(Burst) – это усовершенствование памяти типа EDORAM с па-
кетным циклом.

80

Память SDRAM (синхронный DRAM). Это быстродействующая синхронная динамиче-
ская память, работающая на частоте системной шины. От обычной динамической памяти,
у которой все внутренние процессы инициализируются специальными сигналами, память
SDRAM отличается использованием постоянно присутствующего сигнала тактовой час-
тоты системной платы.
Достоинства: SDRAM обеспечивает трёхкратный выигрыш в производительности.

Память RDRAM. Действует аналогично SDRAM плюс создан новый специальный ин-
терфейс от фирмы Rumbus Channel.

Память DRDRAM (Direct). Принцип действия, как у RDRAM. В этих схемах отсутствует
временная задержка при первом доступе к данным.

CDRAM (Cached) – кэшируемый DRAM. На одном кристалле с DRAM размещается ста-
тическая КЭШ-память (КЭШ 1L).

§ 4.3. Постоянная память

Виды постоянной памяти: ROM, PROM, EPROM, EEPROM, Flash Memory, PLM (програм-
мируемые логические матрицы), PML (программируемая матричная логика).

По возможности программирования различают:

1. микросхемы, программируемые при изготовлении (ROM);
2. микросхемы, программируемые однократно после изготовления перед установкой (PROM);
3. микросхемы, стираемые и программируемые многократно (EPROM).

В зависимости от способа стирания различают:

- микросхемы, стираемые ультрафиолетовым излучением (EPROM);
- микросхемы, стираемые электрически (EEPROM, Flash Memory).

ПЗУ применяются для хранения неизменяемой или редко изменяемой информации – сис-
темное программное обеспечение (BIOS); разного рода таблицы, память о конфигурации
устройств и т.д.

Flash memory относится к классу EEPROM, но использует особую технологию построения

запоминающих ячеек.
Flash memory имеет высокую плотность упаковки, энергонезависимое хранение, электриче-
ское стирание и запись, низкое потребление, высокую надежность и невысокую стоимость.
Различают три поколения Flash memory. Последние разработки флэш-памяти используют
новую технологию построения запоминающих ячеек: в одной ячейке можно хранить два би-
та информации вместо одного.

Программируемые логические матрицы

ПЛМ делятся на:

- матрицы произведений;
- матрицы сумм.

В ПЛМ, в отличие от ROM, программируются не только данные, но и адреса.

81
Рис. 4.6. Структура ПЛМ

ROM и ПЛМ различаются по системе адресации, по распределению информационных копий,

по возможности одновременного опроса нескольких переходных функций.
В ПЛМ осуществляется избыточная свободная адресация, а в ROM – жесткая неизбыточная
адресация (то есть одному адресу соответствуют одни данные).

Число элементов в ПЛМ меньше в 3-10 раз.

ПЛМ используют в случае, когда нет необходимости осуществлять дешифрацию всех воз-
можных комбинаций, поступающих на схему.

Разные адреса могут адресовать разные области данных, одни и те же области данных или ни
одной.

Упрощенное изображение схем ПЛМ

Схемы ПЛМ достаточно громоздки, и поэтому изображать их желательно с максимально
возможным упрощением. Используются изображения, в которых многовходовые элементы
И, ИЛИ условно заменяются одновходовыми.

Рис. 4.7. Упрощенное изображение схемы многовходового логического элемента (а) и ПЛМ (б)

82
Единственная линия входа таких элементов пересекается с несколькими линиями входных
переменных. Если пересечение отмечено точкой, данная переменная подается на вход изо-
бражаемого элемента, если точки нет, то переменная на элемент не подается. Пример много-
входового конъюнктора с входами x1 x 2 x 3 показан на рис. 4.7, а. Схема рис. 4.7, а в новом
упрощенном изображении имеет вид, приведенный на рис. 4.7, б.
Воспроизведение скобочных форм переключательных функций
С помощью ПЛМ можно воспроизводить не только дизъюнктивные нормальные формы пе-
реключательных функций, но и скобочные формы. В этом случае сначала получают выраже-
ния в скобках, а затем они рассматриваются как аргументы для получения окончательного
результата. В схеме появляются обратные связи – промежуточные результаты с выхода
вновь подаются на входы, логическая глубина схемы увеличивается, задержка выработки ре-
зультата растет. Пусть, например, требуется получить функцию:

Для этого следует применить включение ПЛМ по схеме (рис. 4.8).

Рис. 4.8. Схема включения ПЛМ при воспроизведении скобочных форм переключательных
функций

Последовательные ЗУ
1. FIFO буфер работает по принципу "первый вошёл-первый вышел", т.е. информация за-
писывается на группу запоминающих элементов и считывается в её конце в порядке по-
ступления.
2. Стек – последовательный вид памяти, в котором данные считываются в порядке, обрат-
ном записи. Стековая память используется в системе прерываний компьютерных систем.
3. Файловые ЗУ.
Файловые ЗУ – действуют по принципу FIFO. Данные на выходе появляются с задержкой,
равной количеству запоминающих элементов в схеме.
4. Циклические ЗУ (принцип действия как у файловых ЗУ). Данные на выходе появляются с
задержкой, равной емкости схемы памяти.

83
 КР 565 РУ2А КР 556 РТ5

А0-А9 – адресные входы; А0-А9 – адресные входы;

DI – информационный вход; D0–D7 – выходные информационные каналы
DO – информационный выход; с третьим состоянием;
CE – выбор микросхемы; CS1–CS4 – входы выбора микросхем.
WR – запись и чтение.
RE

Глава 5. Релаксационные устройства

§ 5.1. Система синхронизации

Синхронизация основана на обеспечении совпадения сигналов управления с периодическим

сигналом (тактовая последовательность).
Система синхронизации – это совокупность средств, обеспечивающих правильную передачу
информации от одной регистровой структуры к другой непосредственно или через комбина-
ционные схемы.
В зависимости от количества фаз синхронизации, используемых в течение одного такта, раз-
личают:
- однофазные (информационные входы регистровых структур стробируются в один и тот
же момент времени в течение такта).
- двухфазные (стробирование производится в разные моменты времени в течение такта);
многофазные системы синхронизации.

Синхронизация работы ЭВМ – это точное временное согласование работы всех частей ЭВМ
для обеспечения выполнения заданных операций.
Система синхронизации совместно с дешифратором кода операции составляют основу уст-
ройств управления.
Конкретное построение системы синхронизации зависит от архитектуры процессора и его
элементной базы.
Узлы системы синхронизации выполняются либо в виде отдельных микросхем, либо в соста-
ве большой интегральной схемы (БИС) управления или процессора.

84
Рис. 5.1.Системы синхронизации

§ 5.2. Генераторы и формирователи импульсов

Триггер Шмитта

Триггер Шмитта – это устройство с двумя устойчивыми состояниями, одним входом и од-
ним выходом, управляющееся как цифровыми, так и аналоговыми сигналами.

Триггер Шмитта имеет положительную обратную связь (входной сигнал и напряжение об-
ратной связи находятся в фазе), глубина которой рассчитана так, чтобы получить вид петли
Гистерезиса.

85
Рис. 5.2. Триггер Шмитта. Условное графическое обозначение, схема на ЛЭ и диаграмма работы

2. Генератор одиночных импульсов

Генератор одиночных импульсов (ждущий мультивибратор) – это схема, вырабатывающая

импульс определенной длительности при кратковременном сигнале на входе.
После выработки импульса схема переходит в ждущий режим. Генераторы импульсов отно-
сятся к группе релаксационных устройств. Рассмотрим конкретные схемы ТТЛ-технологии.

86
Серии 133-, 155-, 533-, 555-, 1533 АГЗ

Рис. 5.3. Два одновибратора с перезапуском

C, RC – нелогические выходы;
RC – цепочка задает длительность выходного импульса.

Каждый генератор G1 имеет два стартовых входа – ST1, ST2 и вход обнуления R, объеди-
ненные логикой 3И.

Возможен запуск в трех вариантах:

1. ST1 = 0, R = 1. Выходной импульс генерируется по положительному фронту импульса

ST2.
2. ST2 = R = 1. Выходной импульс формируется по положительному фронту на входе ST1.
3. ST1 = 0, ST2 = 1. Запуск произойдет по положительному фронту на входе R .

Для принудительного окончания действия выходного импульса на R надо подать 0.

Чем больше значение сопротивления и емкости, тем длительность выходного импульса

больше.

Два управляемых мультивибратора

ИС состоит из двух мультивибраторов, каждый из которых вырабатывает последователь-

ность прямоугольных импульсов.
FC1 и FC2 – это входы для подачи напряжения для регулирования по частоте.
Входы C1 и C2 используются для подключения внешнего резонатора или конденсатора.
Е – вход разрешения.
Если Е = 0, то реализуется режим генерации. Если Е = 1, то генерация запрещена.
Некоторые типы генераторов также приведены в Приложении 4.

87
 Библиографический список
1. Гук М.Ю. Аппаратные средства IBM PC: Энциклопедия. - СПб.: Питер, 1998.
2. Мячев А.А., Степанов В.Н. Персональные ЭВМ и микроЭВМ. Основы организации. - М.:
Радио и связь, 1991.
3. Горбунов В.П. и др. Справочное пособие по микропроцессорам и микроЭВМ /
В.П. Горбунов, А.И. Панфилов, Д.Л. Преснухин. - М.: Высшая школа, 1988.
4. Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ. - М.: Машинострое-
ние, 1998.
5. Шило В.Л. Популярные цифровые микросхемы: Справочник. - 2-е изд. - Челябинск: Ме-
таллургия, Челябинское отд-ние, 1989.
6. ГОСТ 17021-88 (СТ СЭВ 1623-79). Микросхемы интегральные. Термины и определения.
7. Большие интегральные схемы запоминающих устройств: Справочник/ А.Ю. Гордонов,
Н.В. Бекин, В.В. Цыркин и др.; Под ред. А.Ю. Гордонова и Ю.Н. Дьякова. - М.: Радио и
связь, 1990.
8. Применение интегральных микросхем в электронной вычислительной технике: Справоч-
ник / Р.В. Данилов, С.А. Ельцова, Ю.П. Иванов и др.; Под ред. Б.Н. Файзулаева и Б.В. Та-
рабрина. - М.: Радио и связь, 1986.
9. Микропроцессоры. В 3-х кн.: Учеб. для втузов /П.В. Нестеров, В.Ф. Шаньгин,
В.Л. Горбунов и др.; Под ред. Л.Н. Преснухина. - М.: Высшая школа, 1986.
10. Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справоч-
ник: в 2-х т. / Н.Н. Аверьянов, А.И. Березенко, Ю.И. Борщенко и др.; Под ред.
В.А. Шахнова. –М.: Радио и связь, 1988.
11. Основы построения технических средств ЕС ЭВМ на интегральных микросхемах /
В.В. Саморуков, В.М. Микитин, В.А. Павлычев и др.; Под ред. Б.Н. Файзулаева. - М.: Ра-
дио и связь, 1981.
12. Применение интегральных микросхем памяти: Справочник / А.А. Дерюгин, В.В. Цыркин,
Е.В. Красовский и др.; Под ред. А.Ю. Гордонова, А.А. Дерюгина. - М.: Радио и связь, 1994.
13. Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учебное пособие для втузов. -
СПб.: Политехника, 1996.
14. Цифровые интегральные микросхемы: Справочник /П.П. Мальцев, Н.С. Долидзе,
М.И. Критенко и др. - М.: Радио и связь, 1994.
15. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2001.
16. Брайан Фафенберг, Дэвид Уолл. Толковый словарь по компьютерным технологиям и In-
ternet. - 6-е издание. - К.: Диалектика, 1996.

88
 Приложение 1
Подгруппы и виды ИС

Подгруппа Вид Обозначение

1 2 3
Формирователи:
импульсов прямоугольной формы АГ
А
импульсов специальной формы АФ
Формирователи
адресных токов АА
разрядных токов АР
прочие АП
Схемы задержки:
Б
пассивные БМ
Схемы задержки
активные БР
прочие БП
микроЭВМ ВЕ
микропроцессоры ВМ
микропроцессорные секции ВС
схемы микропрограммного управления ВУ
функциональные расширители ВР
схемы синхронизации ВБ
схемы управления прерыванием ВН
В схемы интерфейса ВВ
Схемы вычислительных схемы управления памятью ВТ
средств функциональные преобразователи ин-
формации ВФ
схемы сопряжения с магистралью ВА
время задающие схемы ВИ
микрокалькуляторы ВХ
контроллеры ВГ
комбинированные схемы ВК
специализированные схемы ВЖ
прочие ВП
Генераторы:
гармонических сигналов ГС
прямоугольных сигналов ГТ
Г
линейно изменяющихся сигналов ГЛ
Генераторы
сигналов специальной формы ГФ
шума ГМ
прочие ГП
Детекторы:
амплитудные ДА
Д импульсные ДИ
Детекторы частотные ДС
фазовые ДФ
прочие
ДП

89
 1 2 3
Выпрямители: ЕВ
преобразователи ЕМ
стабилизаторы напряжения непрерывные ЕН
Е стабилизаторы напряжения импульсные ЕК
Схемы источников стабилизаторы тока ЕТ
вторичного питания схемы управления импульсными стаби- ЕУ
лизаторами напряжения
системы источников вторичного питания ЕС
прочие ЕП
Регистры: ИР
сумматоры ИМ
полусумматоры ИЛ
И счетчики ИЕ
Схемы цифровых шифраторы ИВ
устройств дешифраторы ИД
комбинированные ИК
арифметико-логические устройства ИА
прочие ИП
К Коммутаторы и ключи:
Коммутаторы и тока КТ
ключи напряжения КН
прочие КП
элемент И ЛИ
элемент НЕ ЛН
элемент ИЛИ ЛЛ
элемент И-НЕ ЛА
элемент ИЛИ-НЕ ЛЕ
Л элемент И-ИЛИ ЛС
Логические элементы элемент И-НЕ/ИЛИ-НЕ ЛБ
элемент И-ИЛИ-НЕ ЛР
элемент И-ИЛИ-НЕ/И-ИЛИ ЛК
элемент ИЛИ-НЕ/ИЛИ ЛМ
расширители ЛД
прочие ЛП
Модуляторы:
амплитудные МА
М частотные МС
Модуляторы фазовые МФ
импульсные МИ
прочие МП
Наборы:
диодов НД
транзисторов НТ
Н резисторов НР
Наборы элементов конденсаторов НЕ
комбинированные НК
функциональные НФ
прочие НП

90
 1 2 3
Преобразователи:
частоты ПС
длительности ПД
напряжения (тока) ПН
мощности ПМ
П уровня ПУ
Преобразователи аналого-цифровые ПВ
сигналов цифро-аналоговые ПА
код-код ПР
синтезаторы частоты ПЛ
делители частоты аналоговые ПК
делители частоты цифровые ПЦ
умножители частоты аналоговые ПЕ
прочие ПП
матрицы оперативных запоминающих
устройств РМ
матрицы постоянных запоминающих
устройств РВ
оперативные запоминающие устройства РУ
постоянные запоминающие устройства
с возможностью однократного
программирования РТ
Р постоянные запоминающие устройства
Схемы запоминающих (масочные) РЕ
устройств запоминающие устройства на ЦМД РЦ
постоянные запоминающие устройства с
возможностью многократного электри-
ческого перепрограммирования РР
постоянные запоминающие устройства с
ультрафиолетовым стиранием и электри-
ческой записью информации РФ
ассоциативные запоминающие
устройства РА
прочие РП
Схемы сравнения:
С амплитудные СК
временные СВ
Схемы сравнения
частотные СЕ
компараторы напряжения СА
прочие СП
Триггеры:
типа JK ТВ
Т типа RS ТР
типа D ТМ
Триггеры счётные типа Т ТТ
динамические ТД
Шмитта ТЛ
комбинированные ТК
прочие ТП

91
 1 2 3
Усилители:
высокой частоты УВ
промежуточной частоты УР
УН УН
широкополосные УК
У импульсных сигналов УИ
Усилители повторители УЕ
считывания и воспроизведения УЛ
индикации УМ
постоянного тока УТ
операционные УД
дифференциальные УС
прочие УП
Фильтры:
верхних частот ФВ
Ф нижних частот ФН
Фильтры полосовые ФЕ
режекторные ФР
прочие ФП
Многофункциональные схемы:
аналоговые ХА
Х цифровые ХЛ
комбинированные ХК
Многофункциональные цифровые матрицы (в том числе про-
схемы и схемы повыше- граммируемые матрицы) ХМ
ния функциональной аналоговые матрицы ХН
сложности комбинированные (аналоговые и цифро-
вые матрицы) ХТ
прочие ХП
Ц Фоточувствительные схемы:
Фоточувствительные матричные ЦМ
схемы с зарядовой линейные ЦЛ
связью прочие ЦП

92
 Приложение 2

Логические элементы
Логические элементы И, И-НЕ

Два логических элемента 4И-НЕ

133-, 155-, 530-, 531-, 533-, 555-, 1533ЛА1
(7 – общ., 14 – +5 В).
Два логических элемента 4И-НЕ с повышенной нагрузоч-
ной способностью
133-, 155-, 533-, 555ЛА6
(7 – общ., 14 – +5 В).
Два логических элемента 4И-НЕ с открытым коллек-
торным выходом
133-, 155-, 531-, 555-, 1533ЛА7
(7 – общ., 14 – +5 В).
Два логических элемента 4И-НЕ с повышенной нагрузоч-
ной способностью
530-,531ЛА16
(7 – общ., 14 – +5 В)
Два логических элемента 4И-НЕ с повышенной нагрузоч-
ной способностью
5ЗЗЛА22
(7 – общ., 14 – +5 В).

Логический элемент 8И-НЕ

133-, 155-, 530-, 531-, 533-, 555-, 1533ЛА2
(7 – общ., 14 – +5 В).

93
Четыре логических элемента 2И-НЕ
133-, 155-, 530-, 531-, 533-, 555-, 1533ЛАЗ
(7 – общ., 14 – +5 В).
Четыре логических элемента 2И-НЕ с открытым коллек-
торным выходом
531-, 533-, 555-, 1533ЛА9
(7 – общ., 14 – +5 В).
Четыре логических элемента 2И-НЕ с высоковольтным от-
крытым коллекторным выходом
133-, 155-, 555ЛА11
(7 – общ., 14 – +5 В).
Четыре логических элемента 2И-НЕ с повышенной нагру-
зочной способностью
133-, 155-, 530-, 531-, 533-, 555-, 1533ЛА12
(7 – общ., 14 – +5 В).
Четыре логических элемента 2И-НЕ с открытым коллектор-
ным выходом и повышенной нагрузочной способностью
155-, 530-, 531-, 533-, 555ЛА13
(7 – общ., 14 – +5 В).
Четыре логических элемента 2И-НЕ с повышенной нагру-
зочной способностью
1533ЛА21
(7 – общ., 14 – +5 В).
Четыре логических элемента 2И-НЕ с открытым коллек-
торным выходом
1533ЛА23
(7 – общ., 14 – +5 В).

Четыре логических элемента 2И-НЕ с открытым коллек-

торным выходом
133-, 155-, 1533ЛА8
(7 – общ., 14 – +5 В).

94
Три логических элемента 3И-НЕ
133-, 155-, 530-, 531-, 533-, 555-, 1533ЛА4
(7 – общ., 14 – +5 В).
Три логических элемента ЗИ-НЕ с открытым коллектор-
ным выходом
133-, 155-, 533-, 555-, 1533ЛА10
(7 – общ., 14 – +5 В).
Три логических элемента ЗИ-НЕ с повышенной нагрузоч-
ной способностью
1533ЛА24
(7 – общ., 14 – +5 В).

Два логических элемента 4И-НЕ с третьим состоянием вы-

хода
530-, 531ЛА17
(7 – общ., 14 – +5 В).
В режиме выполнения логической операции 4И-НЕ на
входе ОЕ должен присутствовать уровень логического «0».
При OE =1 выход ИС переводится в состояние высокого
импеданса.

Два логических элемента 2И-НЕ с открытым коллектор-

ным выходом и повышенной нагрузочной способностью
155ЛА18
(4 – общ.,8 – +5В).

Логический элемент 12И-НЕ с третьим состоянием выхода

531ЛА19
(8 – общ., 16 – +5 В).
Управление по входу ОЕ подобно ИС ЛА17.

95
Четыре логических элемента 2И
133-, 155-, 530-, 531-, 533-, 555-, 1533ЛИ1
(7 – общ., 14 – +5 В).
Четыре логических элемента: 2И с открытым коллектор-
ным выходом
133-, 533-, 555-, 1533ЛИ2
(7 – общ., 14 – +5 В).
Четыре логических элемента 2И с повышенной нагрузоч-
ной способностью
1533ЛИ8
(7 – общ., 14 – +5 В).

Два логических элемента 2И с открытым коллекторным

выходом и повышенной
нагрузочной способностью
133-, 155ЛИ5
(7 – общ., 14 – +5 В).

Три логических элемента ЗИ

530-, 531-, 533-, 555-, 1533ЛИЗ
(7 – общ., 14 – +5 В).
Три логических элемента ЗИ с открытым коллекторным
выходом
555-, 1533ЛИ4
(7 – общ., 14 – +5 В).
Три логических элемента ЗИ с повышенной нагрузочной
способностью
1533ЛИ10
(7 – общ., 14 – +5 В).

Два логических элемента 4И

533-, 555-, 1533ЛИ6
(7 – общ., 14 – +5 В).

96
Логические элементы ИЛИ, ИЛИ-НЕ

Четыре логических элемента 2ИЛИ-НЕ

133-, 155-, 530-, 531-, 533-, 555-, 1533ЛЕ1
(7 – общ., 14 – +5 В).
Четыре логических элемента 2ИЛИ-НЕ с повышенной на-
грузочной способностью
133-, 155ЛЕ5 и 133-, 155ЛЕ6
(7 – общ., 14 – +5 В).
Четыре логических элемента 2ИЛИ-НЕ с повышенной на-
грузочной способностью
1533ЛЕ10
(7 – общ., 14 – +5 В).
Четыре логических элемента 2ИЛИ-НЕ с открытым кол-
лекторным выходом
1533ЛЕ11
(7 – общ., 14 – +5 В).

Два логических элемента 4ИЛИ-НЕ со стробированием и

возможностью расширения одного из них по ИЛИ
155ЛЕ2
(8 – общ., 16 – +5 В).
Логическая функция ИЛИ-НЕ реализуется, если на входе
стробирования EI установлен уровень логической «1».
Для увеличения числа входов элемента ИЛИ предусмотре-
ны отводы от коллектора (вход C) и эмиттера (вход Е)
транзистора фазоинверсного каскада ИС. Расширение, как
правило, осуществляют с использованием специальных
расширителей ЛД1 и ЛД3, входящих в серии 133 и 155. На
приведенной схеме соответствующие соединения с ИС
155ЛД1 показаны пунктирными линиями.

Два логических элемента 4ИЛИ-НЕ со стробированием

133-, 155ЛЕЗ
(7 – общ., 14 – +5 В).
Управление по входу стробирования EI аналогично управ-
лению ЛЕ2.

97
Три логических элемента 3ИЛИ-HE
155-, 533-, 555-, 1533ЛЕ4
(7 – общ., 14 – +5 В).

Два логических элемента 5ИЛИ-НЕ

531ЛЕ7
(7 – общ., 14 – +5 В).

Четыре логических элемента 2ИЛИ

133-, 155-, 530-, 531-, 533-, 555-, 1533ЛЛ1
(7 – общ.,14 – +5В).
Четыре логических элемента 2ИЛИ с повышенной нагру-
зочной способностью
1533ЛЛ4
(7 – общ., 14 – +5 В).

Два логических элемента 2ИЛИ с открытым коллекторным

выходом и повышенной нагрузочной способностью
155ЛЛ2
(4 – общ., 8— +5 В).

98
Логические элементы И-ИЛИ, И-ИЛИ-НЕ

Два логических элемента 2-2И-2ИЛИ-НЕ с возможностью

расширения одного из них по ИЛИ
133-, 155ЛР1
(7 – общ., 14 – +5 В).
Расширение осуществляют, используя входы С и Е по
схеме, приведенной для ИС 155ЛЕ2 (см. также ЛД1, ЛДЗ).

Логический элемент 2-2-2-ЗИ-4ИЛИ-НЕ с возможностью

расширения по ИЛИ
133-, 155ЛРЗ
(7 – общ; 14 – +5 В).
Назначение и способ использования входов С, Е те же, что
и у ЛЕ2, ЛР1, ЛР4 (см. также ЛД1, ЛДЗ).

Логический элемент 4-4И-2ИЛИ-НЕ с возможностью рас-

ширения по ИЛИ
133-, 155ЛР4
(7 – общ., 14 – +5 В).
Назначение и способ использования входов С, Е те же,
что и у ЛЕ2, ЛР1, ЛРЗ (см. также ЛД1, ЛДЗ).

Логический элемент 4-4И-2ИЛИ-НЕ

533-, 555-, 1533ЛР4
(7 – общ., 14 – +5 В).

99
 Логический элемент 4-2-3-2И-4ИЛИ-НЕ
530-, 531ЛР9
(7 – общ., 14 – +5 В).

Логический элемент 4-2-3-2И-4ИЛИ-НЕ с открытым кол-

лекторным выходом
530-, 531ЛР10
(7 – общ., 14 – +5 В).

Дешифраторы/демультиплексоры

Дешифратор/демультиплексор
(4х16 – полный дешифратор)
133-, 155-, 533-, 1533ИДЗ
(12 – общ., 24 – +5 В).
Наличие разрешающих входов E1, Е2 позволяет исполь-
зовать ИС и в режиме демультиплексирования. Для чего
на один из входов Е подают информационный сигнал, а
на вход DI адресный код. На свободном входе Е следует
установить уровень логического «0», так как сигнал раз-
решения в ИС вырабатывается при E1&E2 = 1
Активным выходным уровнем является низкий. Номер
активизируемого выхода определяется в соответствии с
таблицей.

Таблица активизированных выходов ИД3

E1 E2 D18 D14 DI2 D11 Выход

0 0 0 0 0 0 0
0 0 0 0 0 1 1
0 0 0 0 1 0 2
0 0 0 0 1 1 3
0 0 0 1 0 0 4
0 0 0 1 0 1 5
0 0 0 1 1 0 6
0 0 0 1 1 1 7
0 0 1 0 0 0 8
0 0 1 0 0 1 9
0 0 1 0 1 0 10
0 0 1 0 1 1 11
0 0 1 1 0 0 12
0 0 1 1 0 1 13
0 0 1 1 1 0 14
0 0 1 1 1 1 15
0 1 X X X X На всех
1 0 X X X X выходах
1 1 X X X X лог. «1»

100
 Дешифратор/демультиплексор (4х16 – полный дешифра-
тор) с открытым коллекторным выходом
533ИД19
(12 – общ., 24 – +5 В).
ИС отличается от ИДЗ лишь наличием выходных каска-
дов с открытыми коллекторами.

Мультиплексоры
Шестнадцатиканальный инвертирующий стробируемый
мультиплексор с адресным селектором
133-, 155КП1
(12 – общ.. 24 – +5 В).
Функционирование ИС иллюстрируется таблицей истин-
ности.

Таблица истинности КП1

А8 А4 А2 А1 E Выход
х X X X 1 1
0 0 0 0 0 DI0
0 0 0 1 0 DI1
0 0 1 0 0 DI2
0 0 1 1 0 DI3
0 1 0 0 0 DI4
0 1 0 1 0 DI5
0 1 1 0 0 DI6
0 1 1 1 0 DI7
1 0 0 0 0 DI8
1 0 0 1 0 DI9
1 0 1 0 0 DI10
1 0 1 1 0 DIl1
1 1 0 0 0 DI12
1 1 0 1 0 DI13
1 1 1 0 0 DI14
1 1 1 1 0 DI15

101
 Двухканальный четырехразрядный инвертирующий стро-
бируемый мультиплексор
531-, 555-, 1533КП8
(8 – общ., 16 – +5 В).
Функционирование ИС иллюстрируется таблицей истин-
ности.

Таблица истинности КП18

А E DO3 DO2 DOl DO0
Х 1 1 1 1 1
0 0 DI30 DI20 DI10 DI00
1 0 DI31 DI21 DI11 DI01

102
 Приложение 3

Логические схемы комбинационного и последовательного типа

Драйверы
ЛП11 Двухразрядный и четырехразрядный шинные драйверы
155ЛП11
(8 – общ., 16 – +5 В).
Управление ИС аналогично ЛП8.

ЛП16,ЛП17 Шесть буферных элементов

15533ЛП16
(7 – общ., 14 – +5 В).
Шесть буферных элементов с открытым коллекторным
выходом
15533ЛП17
(7 – общ., 14 – +5 В).

АП2 Четырехразрядный двунаправленный драйвер с открыты-

ми коллекторными выходами
530-, 531АП2
(8 – общ., 16 – +5 В).

103
Функционирование ИС задается в соответствии с таблицей режимов.

ЕВ ЕO Направление передачи

0 Х DI → DB,
DO=0
1 0 DB → DO

АП3 Два четырехразрядных инвертирующих шинных драйвера

530-, 531-, 533-, 555-, 1533АПЗ
(10 – общ., 20 – +5 В).
Управление ИС аналогично ЛП8.

АП4 Два четырехразрядных шинных драйвера

530-, 531-, 533-, 555-, 1533AП4
(10 – общ., 20 – +5 В).
Управление верхней частью ИС аналогично ЛП8. В ниж-
ней части передача сигналов на выход происходит при
ОЕ=1, в случае ОЕ=0 выход переходит в состояние высо-
кого импеданса.

АП5 Два четырехразрядных шинных драйвера

533-, 555-, 1533АП5
(10 – общ., 24 – +5 В).
Управление ИС аналогично ЛП8.

104
 АП6 Восьмиразрядный шинный драйвер
533-, 555-, 1533АП6
(10 – общ., 24 – +5 В).

Функционирование ИС задается в соответствии с таблицей режимов.

OE Т Направление передачи
0 0 DB → DA
0 1 DA → DB
1 х DA=DB=Z

АП9 Восьмиразрядный инвертирующий шинный драйвер

1533АП9
(10 – общ., 20 – +5 В).

Функционирование ИС задается в соответствии с таблицей режимов.

OE Т Направление передачи

0 0 DB → DA
0 1 DA → DB
1 х DA= DB =Z

105
 АП14 Восьмиразрядный шинный драйвер
1533АП14
(10 – общ., 20 – +5 В).

Управление ИС поясняется таблицей истинности.

OE1 OE 2 DO
0 0 DI
x 1 z
1 х z

АП15 Восьмиразрядный инвертирующий шинный драйвер

1533АП15
(10 – общ., 20 – +5 В).

Управление ИС иллюстрируется таблицей истинности.

OE1 OE 2 DO
0 0 DI
x 1 z
1 х z

106
 АП16 Восьмиразрядный шинный драйвер
1533АП16
(10 – общ., 20 – +5 В).

Режим работы ИС выбирается в соответствии с таблицей. Вход/выход DB в режиме входа

инвертирующим не является.

OE Т Направление передачи
0 0 DB → DA
0 1 DA → DB
1 х DA= DB =Z

ИП6 Четырехразрядный инвертирующий шинный драйвер

533-, 555-, 1533ИП6
(7 – общ., 14 – +5 В).

Функционирование ИС задается в соответствии с таблицей режимов.

ОЕА OEB Направление передачи
0 0 DA → DB

1 1 DB → DA
0 1 DA= DB =Z

107
 ИП7 Четырехразрядный шинный драйвер
533-, 555-, 1533ИП7
(7 – общ., 14 – +5 В).

Функционирование ИС задается в соответствии с таблицей режимов.

ОЕА OEB Направление переда-
0 0 DA → DB
1 1 DB → DA
0 1 DA=DB =Z

ИП12 Четырехразрядный шинный драйвер

533ИП12
(8 – общ., 16 – +5 В).

Функционирование ИС задается в соответствии с таблицей режимов.

EB EO Направление передачи
0 0 DI → DO, DB
0 1 DI → DB
1 0 DB → DO
1 1 DO=DB=Z

108
 ИП13 Четырехразрядный инвертирующий шинный драйвер
533ИП13
(8 – общ., 16 – +5 В).

Функционирование ИС задается в соответствии с таблицей режимов. Вход/выход DB в ре-

жиме входа инвертирующим не является.
EB EO Направление передачи

0 0 DI → DO, DB
0 1 DI → DB
1 0 DB → DO
1 1 DO=DB=Z

ЛН6 Шестиразрядный инвертирующий шинный драйвер

155ЛН6
(7 – общ., 14 – +5 В).

Управление ИС иллюстрируется таблицей истинности.

OE1 OE 2 DO

0 0 DI
x 1 z
1 х z

Мультиплексоры
Четырехканальный двухразрядный мультиплексор с адресным селектором и третьим состоя-
нием выхода
531-, 533-, 555-, 1533КП12
(8 – общ., 16 – +5 В).

109
Структура ИС за счет раздельного управления выходами DO позволяет без труда преобразо-
вать четырехканальный двухразрядный мультиплексор в одноразрядный восьмиканальный.
Для этого разрядные выходы объединяют, а адресный код подают согласно приведенной
схеме.
Преобразование КП12 в восьмиканальный одноразрядный мультиплексор:

В целом логика работы ИС описывается таблицей истинности.

Таблица истинности КП12
А2 А1 ОЕ1 OE0 DO1 DO0
х х 1 1 z z
0 0 1 0 z DI00
0 1 1 0 z DI01
1 0 1 0 z DI02
1 1 1 0 z DI03
0 0 0 0 DI1 DI00
0 1 0 0 DI1 DI01
1 0 0 0 DI1 DI02
1 1 0 0 DI1 DI03
0 0 0 1 DI1 z
0 1 0 1 DI1 z
1 0 0 1 DI1 z
1 1 0 1 DI1 z

110
 КП15 Восьмиканальный мультиплексор с адресным селектором и
третьим состоянием выхода (см. табл. истинности)
530-, 531-, 533-, 555-, 1533КП15
(8 – общ., 16 – +5 В).

Таблица истинности КП 15
А4 А2 А1 OE DO
X X X 1 z
0 0 0 0 DI0
0 0 1 0 DI1
0 1 0 0 DI2
0 1 1 0 DI3
1 0 0 0 DI4
1 0 1 0 DI5
1 1 0 0 DI6
1 1 1 0 DI7

АЛУ
Четырехразрядное АЛУ
133-, 155-, 530-,531-, 533-, 555-, 1533ИПЗ
(12 – общ., 24 – +5 В).

Назначение выводов ИС:

X, Y – входы четырехразрядных операндов;
С0 – вход переноса;
Е – вход задания кода операций;
М – вход выбора режима — арифметический/логический;

111
F – выход результата;
С4 – выход переноса;
Р, G – выходы для организации параллельного переноса;
X=Y – выход равенства операндов.

В зависимости от состояния входа М АЛУ выполняет шестнадцать либо логических, либо

арифметических операций. Выполнение логических функций над четырехразрядными опе-
рандами совершается поразрядно с выдачей результата на соответствующий разряд выхода
F=(F0, F1, F2, F3). Для повышения скорости вычисления арифметических функций в ИС
применена встроенная схема ускоренного переноса с инверсным выходом С4 и дополни-
тельными выходами распространения Р и генерации G переноса. Последние позволяют при
расширении АЛУ организовывать параллельную структуру переноса с блоком обработки на
основе ИП4.

Выход X=Y является выходом внутреннего компаратора с открытым коллектором. В режиме

вычитания при равенстве входных операндов на данном выходе устанавливается уровень ло-
гической «1». Отсутствие коллекторной нагрузки допускает при каскадировании АЛУ объе-
динять выходы Х = Y по схеме «монтажное И».

Возможности ИП3 сведены в таблицу режимов. В приведенных таблицах при М=0 показано
выполнение арифметических функций, а при М=1 – логических.

Таблица режимов ИП3. Положительная логика

E3 E2 Е1 ЕО Функции
M=l M=0
CO = 1 CO = 0
0 0 0 0 X X X+l
0 0 0 1 XVY XVY (XVY)+1
0 0 1 0 X &Y XVY (XVY)+1
0 0 1 1 0 -1 0
0 1 0 0 X&Y X+(X& Y ) X+(X& Y )+1
0 1 0 1 Y (XVY)+(X& Y ) (XVY)+(X& Y )+1
0 1 1 0 X⊕Y X-Y-1 X-Y
0 1 1 1 X& Y (X& Y )-1 X& Y
1 0 0 0 X VY X+(X&Y) X+(X&Y)+1
1 0 0 1 X⊕Y X+Y X+Y+1
1 0 1 0 Y (XV Y )+(X&Y) (XV Y )+(X&Y)+1
1 0 1 1 X&Y (X&Y)-1 X&Y
1 1 0 0 1 X+X X+X+1
1 1 0 1 XV Y (XVY)+X (XVY)+X+1
1 1 1 0 XVY (XV Y )+X (XV Y )+X+1
1 1 1 1 x X-l X

112
Таблица режимов ИП3. Отрицательная логика
ЕЗ Е2 Е1 Функции
ЕО M=1 M=0
CO = 1 CO = 0
0 0 0 0 X X-l X
0 0 0 1 X&Y (X&Y)-1 X&Y
0 0 1 0 X VY (X& Y )-1 X& Y
0 0 1 1 1 -1 0
0 1 0 0 XVY X+(XV Y ) X+(XV Y )+1
0 1 0 1 Y (X&Y)+(XV Y ) (X&Y)+(XVY)+1
0 1 1 0 X⊕Y X-Y-1 X-Y
0 1 1 1 XV Y XV Y (XV Y )+1
1 0 0 0 X &Y X+(XVY) X+(XVY)+1
1 0 0 1 X⊕Y X+Y X+Y+1
1 0 1 0 Y (X& Y )+(XVY) (X& Y )+(XVY)+
1 0 1 1 XVY XVY (XVY)+1
1 1 0 0 0 X+X X+X+1
1 1 0 1 X& Y (X&Y)+X (X&Y)+X+1
1 1 1 0 X&Y (X& Y )+X (X& Y )+X+1
1 1 1 1 X X X+l

Регистры

ИР12 Четырехразрядный регистр сдвига с параллельным входом

530-, 531ИР12
(8 – общ., 16 – +5 В).

Особенностью регистра являются входы J, К, позволяющие принимать информацию в после-

довательном коде как по одному из них, так и одновременно по обоим при их объединении.
В последнем случае имеем D-вход. Фиксирование и сдвиг данных происходят по положи-
тельному фронту тактового импульса на входе С. В ситуации раздельного управления вхо-
дами J, К, если J=l, а K =0, то по фронту тактового импульса, помимо сдвига информации от
Q0 к Q3, на выходе Q0 после сдвига будет присутствовать инверсия его предыдущего со-
стояния. Если же J=0, а K =1, то после сдвига данных состояние разряда Q0 не изменится.
Последовательный ввод и сдвиг возможны, если L = 1 , независимо от состояния четырехраз-
рядного входа параллельной записи D.

113
Параллельная загрузка осуществляется синхронно при L = 0 и любых состояниях входов J, K.

Во всех перечисленных режимах на входе сброса R поддерживают уровень логической «1».

Для асинхронной очистки регистра на вход R посылают логический «0».

ИР13 Восьмиразрядный универсальный регистр сдвига

133-155ИР13
(12 – общ., 24 – +5 В).

ИС обеспечивает синхронное функционирование в следующих режимах:

параллельный ввод, последовательный ввод со сдвигом вправо и последовательный ввод со
сдвигом влево. Режим выбирают заданием соответствующего кода на входе S (см. таблицу
режимов).

Таблица режимов ИР 13
S0 S1 Режим
0 0 Хранение
0 1 Сдвиг влево
1 0 Сдвиг вправо
1 1 Параллельный ввод

В режиме параллельного ввода информация, представленная в параллельном коде на входе

D, записывается в регистр по положительному фронту тактового импульса на входе С. При
этом R = 1 , а состояния других входов, кроме режимных, могут быть произвольными. Для
последовательного ввода и сдвига в одну из сторон информация подается поразрядно на вы-
бранный вход DR или DL (DR – сдвиг вправо, DL – влево) и синхронно с положительными
фронтами тактовых импульсов поступает на разрядные выходы Q0 – Q7. В этом случае так-
же R = 1 , на режимных входах устанавливают требуемый код, а состояние других входов
произвольное.

Асинхронное обнуление регистра происходит при R = 0 .

114
 ИР15 Четырехразрядный регистр с параллельным входом и треть-
им состоянием выхода
155-, 533-, 555ИР15
(8 – общ., 16 – +5 В).

Регистр обеспечивает синхронную запись параллельного кода при L1 = L2 = R = 0 по поло-

жительному фронту тактового импульса.

Для перевода выхода регистра Q в высоко-импедансное состояние достаточно на один из

входов ОЕ подать уровень логической «1».

Асинхронное обнуление наступает при R=1.

ИР16 Четырехразрядный регистр сдвига с параллельным и после-

довательным входами и третьим состоянием выхода
533-, 555ИР16
(7 – общ., 14 – +5 В).

Параллельная запись данных со входа D происходит синхронно по отрицательному фронту

тактового импульса при L=1.

Состояния входов DR и ОЕ при этом могут быть любыми. В случае же последовательного

ввода информации на входе L устанавливают уровень логического «0», а данные подают на
вход DR (сдвиг вправо). Запись и сдвиг также совершаются по отрицательным фронтам так-
тового сигнала, независимо от состояния входов D, OE. При ОЕ=0 работа последовательных
структур ИС не меняется, однако выход Q переходит в состояние высокого импеданса.

115
Счётчики

Рис. 1. Схема каскадного объединения счётчиков-делителей ИЕ8

Выходы Y и Z являются комплементарными. Причем выход Z используется при каскадиро-

вании для соединения со входом СС следующего каскада (см. схему).
Обнуление делителя асинхронное и наступает при R=l.

ИЕ9 Двоично-десятичный синхронный счетчик

155-, 533-, 555-, 1533ИЕ9
(8 – общ., 16 – +5В).

Принцип действия счетчика иллюстрируется временной диаграммой. Параллельная загрузка

данных осуществляется синхронно при L = 0 по положительному фронту тактового импуль-
са на входе С. При этом состояния входов Е могут быть произвольными.

В режиме счета (суммирования) должно выполняться условие R = L = E1 = E 2 = 1 . Обнуле-

ние счетчика асинхронное. После обнуления счетчик переходит в состояние «9» и начина-
ется новый цикл вычитания.

Сигнал разрешения счета вырабатывается, если E1 & E 2 = 1 . В то же время входы Е1 и Е2

неравноправны. Так, по входу Е2 разрешается не только счет, но и распространение сигнала
переноса.

Указанное отличие используется при каскадировании счетчиков. Отметим, что в случае ИЕ9
расширять разрядность можно несколькими путями. Первый способ (см. схему), наиболее
простой и наименее скоростной, состоит в последовательной передаче сигнала переносов с
выходов Р на входы Е2 по цепочке счетчиков. В этом случае с увеличением разрядности бу-
дет снижаться максимальная тактовая частота счета. Суть другого, высокоскоростного, спо-
соба заключается в том, что сигнал переноса счетчика группы младших разрядов передается
на все счетчики старших разрядов параллельно. В такой схеме переключение счетчиков бу-
дет происходить одновременно и так же быстро, как и при работе одного счетчика.

116
Рис. 2. Временная диаграмма работы счетчика ИЕ9 (цифры, проставленные напротив такто-
вых импульсов, являются десятичными эквивалентами состояний счетчика)

Рис. 3. Схема упрощенного варианта каскадного объединения счетчиков ИЕ9, ИЕ10, ИЕ11, Е18

Рис. 4. Схема высокоскоростной цепочки счетчиков ИЕ9 (ИЕ10, ИЕ11, ИЕ18)

117
ПЗУ

РЕ4 ПЗУ емкостью 16К (2Кх8)

555PE4
(12 – общ., 24 – +5 В).
ИС содержит 160 символов кода КОИ-8 по ГОСТ 19768-74.
В режиме считывания CS1=CS2=1, CS3 = 0 .

РЕ24 ПЗУ-преобразователь двоичного кода в дополнительный

код знаков
155РЕ24
(8 – общ., 16 – +5 В).
ИС используется как дополнение к РЕ21, РЕ22, РЕ23 и по
схемотехническому построению является аналогичной им.

ОЗУ

РУ1 ОЗУ емкостью 16 бит (16х1)

133-, 155РУ1
(10 – общ., 4 – +5 В).

118
ИС содержит квадратную матрицу из шестнадцати триггеров, выполняющих функции эле-
ментов памяти и адресуемых двухкоординатным способом. Для адресации предусмотрены
входы АА (адрес строки) и АБ (адрес столбца). Запись производят раздельно для логических
«0» и логических «1» по входам WR0, WR1 соответственно. Выходы считывания также раз-
дельные: выход RD0 – выход логических «0», выход RD1 – выход логических «1».
Для записи требуемого логического уровня на выбранный вход WR подают логическую «1»,
поддерживая на свободном входе WR уровень логического «0».

РУ2 ОЗУ емкостью 64 бита (16х4)

155-, 530РУ2
(8 – общ., 16 – +5 В).

В режиме записи данных предварительно на адресном входе А фиксируют нужный адрес,

после чего задают условие CS = WR / RL = 0 . При считывании также предварительно фик-
сируют выбранный адрес, после чего на входе WR/RD устанавливают логическую «1», а на
входе CS – логический «0».
Запись и чтение происходят асинхронно. При ИС CS = 1 находится в режиме х