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Convertidores ADC
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Tipos de convertidores ADC
CONVERTIDOR ADC SIGMA-DELTA
Donde:
a) Filtro analógico “antialiasing”. Se encarga de eliminar de la señal de entrada todas
las componentes espectrales por encima de la mitad de la frecuencia de muestreo.
La operación de sobre muestreo permite flexibilizar los requerimientos de este filtro
de forma que incluso filtros pasivos de primer orden son suficientes para
implementar el primer bloque del convertidor.
c) Decimador. En este bloque, puramente digital, tras un filtrado que elimina todas las
componentes fuera de la banda de la señal, incluido gran parte del error de
cuantización, se reduce la frecuencia de muestreo mediante un proceso de
decimación. Como resultado se obtiene la señal de entrada, codificada con un
elevado número de bits, a la frecuencia de Nyquist
La Fig. 1.2 ilustra el procesado de la señal realizado por los distintos bloques del
convertidor
Ilustración 3 Ilustrando el procesado de señal en un convertidor A/D SD.
De los tres bloques del convertidor, es el modulador el que mayor dificultad plantea al
diseñador. Por un lado, el sobre muestreo reduce el filtro antialiasing a un sencillo filtro RC
paso de bajas. Por otro, el decimador, en sus diferentes posibilidades [Nors96a], es un
bloque puramente digital cuyo diseño, al igual que el de otros bloques de procesado digital
de señal, se haya considerablemente estructurado y resulta abordable mediante
herramientas de CAD ampliamente difundidas. En el modulador, situado en la frontera
entre el plano analógico y el digital, residen los mecanismos de error que degradan el
comportamiento del convertidor: por una parte, el error de cuantización, inherente a tal
operación; por otra, toda una serie de no idealidades de la circuitería que en mayor o menor
medida afectan la funcionalidad de los bloques analógicos que lo forman. El impacto de
estas últimas, así como las interferencias causadas por los bloques digitales vecinos, han de
tenerse en cuenta en el diseño de convertidores con especificaciones exigentes en términos
resolución y velocidad de operación.
El modulador Sigma – Delta descrito hasta ahora es esencialmente un ADC con solo un bit
de resolución. La resolución puede ser aumentada promediando la salida del modulador, lo
cual se puede lograr a través de un filtro pasa bajos, seguido de un decimador el cual
convierte la señal de un bit (bitstream) en una señal PCM multibit a la tasa de Nyquist.
Ilustración 4
En la Fig. 5 se presenta un esquema básico para una arquitectura pipeline. Cada etapa
muestrea la señal residuo de la etapa anterior mediante un S/H y la cuantiza en B+1 bits
utilizando un sub-conversor flash (ADSC). Luego se resta la señal cuantizada a la señal de
entrada y se obtiene el residuo, el cual es amplificado por el amplificador inter-etapa para
ser muestreado y repetir el mismo procedimiento en la etapa siguiente. Cada etapa del
conversor permite obtener B bits efectivos y 1 bit para redundancia (se profundiza más
adelante). La cantidad de comparadores necesarios depende de la cantidad de bits por etapa
para una resolución dada.
Características de Conversores Pipeline
El conversor A/D pipeline utiliza etapas en cascada, cada una de las cuales es capaz
de producir uno o más bits.
Las diferentes etapas del pipeline operan en simultáneo, determinando durante el
mismo período de clock los bits pertenecientes a muestras sucesivas de la señal
analógica de entrada.
La arquitectura brinda un alto valor de throughput a expensas de una latencia inicial
del sistema en N ciclos de clock. (donde N es la cantidad de etapas)
El procesamiento en el camino analógico asegurar la información contenida en los
bits residuales.
La complejidad y el consumo de potencia en cada etapa del conversor pipeline son
significativamente menores a los del conversor completo.
El número total de etapas N, necesario para obtener una determinada resolución
disminuye cuando la cantidad de bits por etapa se incrementa.
La principal ventaja de la arquitectura de los conversores AD Pipeline es el alto throughput
a un muy bajo costo. La velocidad de salida está limitada por la velocidad de la etapa más
lenta y es independiente del número de éstas. Para el proceso de sub-conversión analógico-
digital (ADSC), utilizando internamente arquitecturas Flash, cada etapa del Pipeline
necesita solamente dos ciclos de reloj por conversión.
Por ejemplo si en un conversor de 9-bits que utiliza arquitectura flash se necesitan al menos
512 comparadores, en uno Pipeline de tres etapas y 3-bits por etapa tan solo son necesarios
28 comparadores, lo cual se puede implementar en una superficie de 8500mil2 con
procesos CMOS de 3mm.
Como ilustración del método de diseño de las etapas de un CA/D pipeline, veremos un
ejemplo con 10 bits. Como regla general, suele aplicarse que, para resoluciones altas, del
orden de 15 bits, se escogen resoluciones de 4 o 5 bits para las dos primeras etapas y 2 bits
para las restantes, y para convertidores de hasta 10 bits de resolución se utilizan
resoluciones bajas (2 bits) para todas sus etapas. Por tanto, en nuestro caso, dividiremos el
convertidor en nueve etapas de dos bits de resolución cada una.
En la siguiente figura se puede observar el diagrama de bloques general del convertidor.
Ilustración 6 Diagrama de bloques del convertidor
Cada una de las etapas realiza una conversión con dos bits de resolución y transmite el
residuo a la siguiente etapa. Los 18 bits resultantes de las 9 conversiones se combinan
mediante la corrección digital para obtener los 10 bits buscados. La redundancia existente
permite la utilización de convertidores de 1.5 bits de resolución y simplifica enormemente
el diseño de los comparadores. Este tipo de convertidores compuestos de etapas de 1.5 bits
de resolución se suelen llamar convertidores RSD (Redundant Signed Digit).
Escalando Etapas a través del Pipeline:
En general en los conversores A/D pipeline, en cada etapa se disminuye la resolución en la
medida que se avanza a través del pipeline, las exigencias de velocidad y precisión cada vez
son menores.
Ilustración 7
Por consiguiente, en lugar de diseñar etapas idénticas, en la última parte del pipeline
pueden escalarse hacia abajo. El gráfico de la Figura se muestra en descenso de la corriente
de polarización en los amplificadores operacionales en cada etapa respecto de la primera.
Cerca del frente, los tamaños de los capacitores de muestreo y los amplificadores
operacionales son determinados por el piso de ruido, y hacia el final del pipeline, el tiempo
de establecimiento (settling time) de los amplificadores operacionales determina el tamaño
de cada etapa. Tras esta técnica esto, es posible reducir hasta en un 50% el consumo
respecto del mismo diseño con etapas idénticas.