Escuela Politécnica Nacional. Vinueza, Miranda. Lab. Sist. Digitales. Demostración de algunos teoremas de Boole.

FLIP-FLOPS (Multivibradores biestables) VHDL

Julio Cesar Miranda Carrasco, Yaritza Salome Vinueza Cuestas

Laboratorio de Sistemas Digitales, Departamento de Electrónica, Telecomunicaciones y Redes de Información

Escuela Politécnica Nacional
Quito, Ecuador

yaritza.vinueza@epn.edu.ec, julio.miranda01@epn.edu.ec

Abstract— Familiarización del estudiante con los circuitos

integrados contadores de distintos módulos, así como de su
implementación con flip-flop.

I. INFORME
A. Hacer el análisis de los resultados obtenidos en esta
práctica. Comente las modificaciones hechas a su circuito y
las causas que las motivaron.

Para el contador Ripper Clock modulo 13, se compro varias

compuertas de flip-flop J-K, debido a que algunas de las
mismas no estaban funcionando adecuadamente, llegando a
comprar un total de 10 compuertas para el mismos, así como
la consideración del sumador 74LS283 en vez del 74LS83.

Para los contadores de los módulos tan desperdigamos que se

pedía en el parte preparatorio como práctica, se usó el
conocimiento respecto a funciones en el mismo, teniendo que
usar varios flip-flop para el diseño del mismo.

Para la simulación de la familia de integrados 74LS en los

diferentes módulos de los mismo, se los realizo con el
conocimiento previo de VHDL.

B. Realizar contadores de tipo Ripple-Clock ascendente y

descendente que se presenta en la siguiente tabla, armarlos Anexo1 (Diseño en Proteus)
en los simuladores Proteus y Logisim además crear el
código en VHDL y la simulación en gtkwave (utilizar solo Contador Descendente Modulo 32 (VHDL)
flip-flops J-K).

Módulo 32 Contador Ascendente (VHDL)

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Anexo2 (Diseño Proteus)
C. Utilizando flip – flops tipo J -K, diseñar un contador
asíncrono módulo que se presenta en la tabla, con control
ascendente – descendente y control de arranque y detención.
Presente su diseño simulado en paquete computacional
Proteus y Logisin además crear el código en vhdl como
también las pruebas (solo realizarlo con flip-flops).
Módulo 156 Contador Ascendente (VHDL)
2
Anexo 3 (Diseño Proteus)
II. CONCLUSIONES
Cesar Miranda
 Se aprendio el diseño de contador Ripper clock, asi
como su implementación tanto en proteus como en
VHDL.
 Se aprendió el funcionamiento interno de otras
compuertas logicas 7490, 7492, 7496.
Salome Vinueza
 El uso de flip flop es muy variado, en nuestro caso es
muy útil a la hora de implementar contadores ya se con
un clock o con ripple clock la cual tiene sus ventajas.
 Para poder realizar contadores es necesario que los flip
Flops sean activados por flanco ya sea positivo o
negativo ya que esto permite manipular la frecuencia
y por tanto el conteo.
 El flip flop tipo J-K se lo utilizo como tipo T para
poder realizar el conteo, esta configuración permite
tener una señal parecida a la entrada con diferente
frecuencia.
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 Para realizar un contador de cualquier modulo es

necesario armar un contador con el modulo mayor más
cercano y a partir de eso se debe truncar.

III. RECOMENDACIONES

 Comprobar que los flop flop funciones correctamente

 Realizar el código de vhdl de la manera mas sencilla
posible.

IV. REFERENCIAS

[1] C. Novillo Montero, «Repositorio Digital - EPN,» 2008.

[En línea]. Available:
http://bibdigital.epn.edu.ec/handle/15000/4829. [Último
acceso: 03 12 2017].

[2] R. J. N. S. W. G. L. M. TOCCI, «Sistemas digitales,

Principios y Aplicaciones,» Mexico, Pearson Educacion,
2007, p. 84.
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Anexo1

Anexo2

Anexo3

1 VCC
CK
CK U1 U4
14 12 7 13
CK CKA Q0 A QA a
1 9 1 12
CKB Q1 B QB b
8 2 11
Q2 C QC c
11 6 10
Q3 D QD d
2 4 9
w R0(1) BI/RBO QE e
VCC

3 5 15
R0(2) RBI QF f
6 3 14
R9(1) LT QG g
7
R9(2)
7447
0

7490

U7
VCC

U9 o h a
p i b
AND_2
q j c
r k d
s l e
t m f
AND_3
u n g

U10 U2 U3
OR
14 12 7 13
CKA Q0 A QA h

w
1

2
CKB

R0(1)
Q1
Q2
Q3
9
8
11
1
2
6
4
B
C
D
BI/RBO
QB
QC
QD
QE
12
11
10
9
i
j
k
l
modulo 156
3 5 15
R0(2) RBI QF m
6 3 14
R9(1) LT QG n
7
R9(2)
7447
7490
w

U8
VCC

AND_2

U5 U6
14 12 7 13
CKA Q0 A QA o
1 9 1 12
CKB Q1 B QB p
8 2 11
Q2 C QC q
11 6 10
Q3 D QD r
2 4 9
w R0(1) BI/RBO QE s
3 5 15
R0(2) RBI QF t
6 3 14
R9(1) LT QG u
7
R9(2)
7447
7490
VCC
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