UNIVERSIDAD NACIONAL

MAYOR DE SAN
MARCOS
Facultad de Ing. Electrónica,
Eléctrica y de Telecomunicaciones

EAP Ingeniería Electrónica 19.1

LABORATORIO N°1
LABORATORIO: ELECTRONICA DE POTENCIA I
PROFESORA: ING RUBÉN ALARCÓN MATUTTI
GRUPO DE CLASE: G2
TIPO DE INFORME: PREVIO
FECHA DE ENTREGA: 23/04/2018

ALUMNA

• ACOSTA BRAVO ROXANA 14190114

2018
 1) OBLIGATORIA: Presentar en laboratorio el LAYOUT del inversor realizado por Ud.
Considerar para el layout el esquema de la Fig. A y la Fig. B del diagrama de barras
(STICK). Tratar de conseguir un layout de dimensiones mínimas. Mostrar y describir las
vistas de corte 2D y 3D

Se ha utilizado DRC que sirve la verificar las reglas de diseño minimas por lo tanto se ha
comprobado que no hay errores en el proceso de diseño(ver la parte inferior de la imagen).
Por que lo podemos comprobar que el layout se encuentra en las dimensiones minimas
Para ver las vistas de corte en 2D y 3D se usará las herramientas:

-Process selection in 2D.

-Process selection in 3D.

2) OBLIGATORIA: Para el LAYOUT del inversor (muestre el procedimiento empleado):

hallar la frecuencia MAXIMA de operación
Como nos piden hallar la frecuencia máxima, tenemos que usar la simulación para
observar en la salida negada el retraso máximo que se produce en esta.

Como podemos observar en la imagen de la simulación tenemos que el tiempo de retraso

mínimo es: 5ps y que el tiempo de retraso máximo es: 22ps.

Usaremos el tiempo de retraso máximo en la fórmula para hallar la frecuencia máxima de

1
operación:fmax = t
p máx
1 1
fmax = = = 45.45 GHz
t p máx 22ps
 el area ocupada del layout

A=dx*dy= 35 λ *55 λ
A=1925 λ2=1925(0.125*10-6)2=30.078125 µm2

3) OBLIGATORIA: Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la

descripción CIF (Caltech Intermediate Form) del inversor. En cada caso establecer las
reglas principales de sintaxis y describir sus contenidos. Buscar en internet la
información necesaria
 En base al archivo(*.cir) y USANDO la vista del layout de su inversor, mediante
líneas punteadas, indique las dimensiones de L, W, identifique las capacidades
parasitas hacia GND desde los nodos (G, D, S) y sus valores respectivos. Ver figura
A

CIRCUIT C:\Users\Roxana\Desktop\2018-
1\microelectronica\LABORATORIO\LABORATORIO 1\inversor.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
 VVin 7 0 PULSE(0.00 2.50 1.00N 0.05N 1.00N 2.10N)
*
* List of nodes
* "N2" corresponds to n°2
* "Vout" corresponds to n°4
* "Vin" corresponds to n°7
*
* MOS devices
MN1 0 7 4 0 TN W= 0.75U L= 0.25U
MP1 4 7 1 2 TP W= 0.75U L= 0.25U
*
C2 2 0 2.804fF
C3 1 0 0.658fF
C4 4 0 1.117fF
C5 1 0 0.403fF
C7 7 0 0.176fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 10.00N
.PROBE
.END

Gracias a este archivo podemos verificar como se definen los nodos :

* "N2" corresponds to n°2

* "Vout" corresponds to n°4
* "Vin" corresponds to n°7

Tambien podemos obtener los datos de las capacitancias parasitas :

• La capacitancia parasita C2 entre la fuente N2 y tierra es: 2.804fF

• La capacitancia parasita C3 entre la fuente VDD y tierra es: 0.658fF
 • La capacitancia parasita C4 entre la salida Vout y tierra es: 1.117fF
• La capacitancia parasita C5 entre la salida VDD2 y tierra es: 0.403fF
• La capacitancia parasita C7 entre la entrada Vin y tierra (Gate) es: 0.176fF

Se verifica que los 2 transistores cumplen con las mismas dimensiones para los valores de W y
L:
* MOS devices
MN1 0 7 4 0 TN W= 0.75U L= 0.25U
MP1 4 7 1 2 TP W= 0.75U L= 0.25U
*

 En base al archivo(*.cif) y USANDO la vista del layout de su inversor, mediante

líneas punteadas, indique las dimensiones de las coordenada (X,Y) que definen las
capas de polisilicio, difusiones, contactos y metal.Ver figura A.

El archivo (*.cif) nos brinda las coordenadas de cada polígono dibujado en el

layout.

( File : "C:\Users\Roxana\Desktop\2018-
1\microelectronica\LABORATORIO\LABORATORIO 1\inversor.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 22/04/2018,10:12:30 p.m.)

DS 1 1 1;
9 topcell;
L 1;
P -36375,81750 -32750,81750 -32750,85875 -36375,85875;
L 19;
P -34150,80475 -33850,80475 -33850,80775 -34150,80775;
P -35400,84600 -35100,84600 -35100,84900 -35400,84900;
P -34150,82725 -33850,82725 -33850,83025 -34150,83025;
P -34150,84100 -33850,84100 -33850,84400 -34150,84400;
P -34150,79225 -33850,79225 -33850,79525 -34150,79525;
L 13;
P -34875,80125 -34500,80125 -34500,83500 -34875,83500;
P -34875,79875 -33000,79875 -33000,80125 -34875,80125;
P -34875,83500 -33000,83500 -33000,83750 -34875,83750;
L 23;
P -34375,83875 -33625,83875 -33625,84125 -34375,84125;
P -34375,84125 -32000,84125 -32000,84625 -34375,84625;
P -34375,80250 -33625,80250 -33625,81000 -34375,81000;
P -34375,79000 -32000,79000 -32000,79500 -34375,79500;
P -34375,79500 -33625,79500 -33625,79750 -34375,79750;
P -34250,81000 -33750,81000 -33750,82500 -34250,82500;
P -34375,82500 -33625,82500 -33625,83250 -34375,83250;
P -35625,84375 -34875,84375 -34875,85125 -35625,85125;
L 2;
P -34375,79000 -33625,79000 -33625,79875 -34375,79875;
P -34375,79875 -33625,79875 -33625,80125 -34375,80125;
P -34375,80125 -33625,80125 -33625,81000 -34375,81000;
P -34375,83750 -33625,83750 -33625,84625 -34375,84625;
P -34375,82500 -33625,82500 -33625,83500 -34375,83500;
P -35625,84375 -34875,84375 -34875,85125 -35625,85125;
P -34375,83500 -33625,83500 -33625,83750 -34375,83750;
L 16;
P -34625,78750 -33375,78750 -33375,80125 -34625,80125;
P -34625,79625 -33375,79625 -33375,80375 -34625,80375;
P -34625,79875 -33375,79875 -33375,81250 -34625,81250;
L 17;
P -34625,83500 -33375,83500 -33375,84875 -34625,84875;
P -34625,82250 -33375,82250 -33375,83750 -34625,83750;
P -35875,84125 -34625,84125 -34625,85375 -35875,85375;
P -34625,83250 -33375,83250 -33375,84000 -34625,84000;
L 60;
94 Vdd -32250,84375;
94 Vin -34750,81500;
94 Vout -33875,81375;
94 Vss -32375,79250;
94 Vdd -35250,84750;
DF;
C 1;
E
4) OBLIGATORIA: Presentar en laboratorio el LAYOUT de la puerta NAND. Considerar para
el layout el esquema de la Fig. C, hacer su diagrama de barras (STICK). Tratar de
conseguir un layout de dimensiones mínimas. Mostrar y describir las vistas de corte 2D
y 3D.
Comprobamos con la simulación para ver si da los valores correctos de una compuera NAND

Como se observa en la imagen de simulación el layout cumple con los valores que da una
compuerta NAND

Process selection in 2D
Process selection in 3D