Ingeniería Electrónica y Telecomunicaciones -I

SISTEMAS DIGITALES II
Nota:
Docente:

Ciclo: Sección: Módulo I

Datos del alumno: Forma de envío:
Apellidos y nombres: Publicar su archivo(s) en la opción TRABAJO
ACADÉMICO que figura en el menú contextual de su
curso
Código de matrícula:
Fecha de envío:

Uded de matrícula:
Iq

Recomendaciones:

1.

2.

Guía del Trabajo Académico:

3. Recuerde: NO DEBE COPIAR DEL INTERNET, el Internet es únicamente una fuente de
consulta. Los trabajos copias de internet serán verificados con el SISTEMA
ANTIPLAGIO UAP y serán calificados con “00” (cero).

4. Estimado alumno:
El presente trabajo académico tiene por finalidad medir los logros alcanzados en el desarrollo del curso.
Para el examen parcial Ud. debe haber logrado desarrollar hasta la pregunta 03 y para el examen final
debe haber desarrollado el trabajo completo.
 Criterios de evaluación del trabajo académico:
Este trabajo académico será calificado considerando criterios de evaluación según naturaleza del curso:

Presentación adecuada Considera la evaluación de la redacción, ortografía, y presentación del

1 del trabajo
Investigación
2 bibliográfica:
trabajo en este formato.
Considera la revisión de diferentes fuentes bibliográficas y electrónicas
confiables y pertinentes a los temas tratados, citando según la normativa
APA.
Se sugiere ingresar al siguiente enlace de video de orientación:

Situación problemática o Considera el análisis contextualizado de casos o la solución de

3 caso práctico: situaciones problematizadoras de acuerdo a la naturaleza del curso.

Considera la aplicación de juicios valorativos ante situaciones y

4 Otros contenidos
escenarios diversos, valorando el componente actitudinal y ético.

Preguntas:

1. (4 Puntos)

Diseñar un circuito secuencial síncrono con una entrada X y una salida Z, de modo que dicha
salida Z se ponga a 1 cuando la entrada X valga 1 durante tres o más flancos de reloj
consecutivos.

La salida Z sólo vuelve a cero si se rompe la secuencia, es decir si la entrada X vale 0 durante
uno o más flancos de reloj. Resolver con flip-flops T e incluir una entrada asíncrona RST que
obligará al circuito a reiniciar el ciclo.

S0 = 00 Tabla Flip-Flop T
Q Q* 𝑻
S1 = 01
0 0 0
S2 = 10 0 1 1
1 0 1
S3 = 11
1 1 0

 Tabla de Estado.

X Q1(t) Q0(t) Q1(t+1) Q0(t+1) Z T1 T0

0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 1
0 1 0 0 0 0 1 0
0 1 1 0 0 1 1 1
1 0 0 0 1 0 0 1
1 0 1 1 0 0 1 1
1 1 0 1 1 0 0 1
1 1 1 1 1 1 0 0
 Mapas de Karnaugh:

 Para 𝑍:

𝑄0 𝑋
𝑄1 00 01 11 10
0
1 1 1

𝑍 = 𝑄1 𝑄0
 Para 𝑇1 :

𝑄0 𝑋
𝑄1 00 01 11 10
0 1
1 1 1

̅̅̅1 𝑄0 𝑋 + 𝑄1 𝑋
𝑇1 = 𝑄
 Para 𝑇0 :

𝑄0 𝑋
𝑄1 00 01 11 10
0 1 1 1
1 1 1

̅̅̅1 𝑋 + (𝑄0 ⨁𝑋)

𝑇0 = 𝑄
 Circuito de Estado.

2. (4 Puntos)

Diseñar un circuito secuencial síncrono que controle el uso de un bus por parte de dos
periféricos, A y B. Cuando alguno de ambos periféricos precisa el uso del bus, activa a 1 la
señal de petición de bus correspondiente (AR y BR, respectivamente), señales que funcionan
como entrada al circuito controlador. Éste concede el uso del bus al periférico que lo ha
solicitado, activando a 1 la señal de concesión de bus adecuada (AG y BG), y manteniéndola
en este valor hasta que AR o BR vuelvan a 0. La petición y el uso del bus pueden pasar de
uno a otro periférico en cualquier momento.

En caso de que los dos periféricos soliciten el uso del bus al mismo tiempo, (AR y BR = 11), el
controlador sólo concederá el bus al periférico A. Utilizar flip-flops D e incluir una entrada
asíncrona RST que obligará al circuito a reiniciar el ciclo.

S0 = 00 ⟹ INICIAL Tabla Flip-Flop D

Q Q* D
S1 = 01 ⟹ AR
0 0 0
S2 = 10 ⟹ BR 0 1 1
1 0 0
S3 = 11 ⟹ AR/BR
1 1 1

 Tabla de Estado.
 AR BR Q1(t) Q0(t) Q1(t+1) Q0(t+1) AG BG D1 D0
0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1 0 0
0 0 1 0 0 0 1 0 0 0
0 0 1 1 0 0 1 0 0 0
0 1 0 0 0 1 0 0 0 1
0 1 0 1 0 1 0 1 0 1
0 1 1 0 0 1 1 0 0 1
0 1 1 1 0 1 1 0 0 1
1 0 0 0 1 0 0 0 1 0
1 0 0 1 1 0 0 1 1 0
1 0 1 0 1 0 1 0 1 0
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1
1 1 1 0 1 1 1 0 1 1
1 1 1 1 1 1 1 0 1 1

 Mapas de Karnaugh:
 Para 𝐴𝐺:

𝐴𝑅 𝐵𝑅
𝑄1 𝑄0 00 01 11 10
00 1
01
11 1 1 1
10 1 1 1 1

̅̅̅1 ̅̅̅
𝐴𝐺 = 𝑄 𝑄0
 Para 𝐵𝐺:

𝐴𝑅 𝐵𝑅
𝑄1 𝑄0 00 01 11 10
00
01 1 1 1 1
11
10

̅̅̅1 𝑄0
𝐵𝐺 = 𝑄
 Para 𝐷1 :

𝐴𝑅 𝐵𝑅
𝑄1 𝑄0 00 01 11 10
00 1 1
 01 1
11 1 1
10 1 1

̅̅̅1 ̅̅̅̅
𝐷1 = 𝑄 𝐴𝑅 ̅̅̅̅
𝐵𝑅
 Para 𝐷0 :

𝐴𝑅 𝐵𝑅
𝑄1 𝑄0 00 01 11 10
00 1 1
01 1 1
11 1 1 1
10 1 1

𝐷0 = 𝑄1 ̅̅̅
𝑄0 ̅̅̅̅ ̅̅̅1 𝑄0 (𝐵𝑅 + 𝐴𝑅)
𝐴𝑅 𝐵𝑅 + 𝑄
  Circuito de Estado.

3. (4 Puntos)

Diseñar un circuito secuencial síncrono con una entrada X y una salida Z, de modo que dicha
salida Z se ponga a 1 durante un período de reloj, cuando en la entrada X aparezca la
siguiente secuencia sin interrupción: primero 0, luego 1 y después 0. La salida Z vuelve a 0 en
el siguiente período de reloj independientemente del resto de valores de X, reiniciando la
lectura de la secuencia.

Una señal asíncrona I reinicia el circuito en cualquier momento al subir a 1. Resolver con flip-
flops J-K.

S0 = 00 ⟹ INICIAL Tabla Flip-Flop D

S1 = 01 ⟹ 0 Q Q* D
0 0 0
S2 = 10 ⟹ 1 0 1 1
S3 = 11 ⟹ 0 1 0 0
1 1 1

 Tabla de Estado.

X Q1(t) Q0(t) Q1(t+1) Q0(t+1) Z J1 K1 J0 K0

0 0 0 0 1 0 0 X 1 X
0 0 1 0 1 0 0 X X 0
0 1 0 1 1 0 X 0 1 X
0 1 1 0 1 1 X 1 X 0
1 0 0 0 0 0 0 X 0 X
1 0 1 1 0 0 1 X X 1
1 1 0 0 0 0 X 1 0 X
1 1 1 1 0 1 X 0 X 1
  Circuito de Estado.

4. (4 Puntos)

Diseñar un circuito secuencial síncrono que funcione como un contador de dos bits Z1Z0,
cuya cuenta sólo se inicia si la entrada E vale 1. El contador se quedará en el valor 3 hasta
que E vuelva a valer 0, reiniciando su función. El circuito debe reiniciarse también cuando se
active a 1 la señal asíncrona RST. Utilizad flipflops D.
S0 = 00 ⟹ 0 Tabla Flip-Flop D
Q Q* D
S1 = 01 ⟹ 1
0 0 0
S2 = 10 ⟹ 1 0 1 1
1 0 0
S3 = 11 ⟹ 1
1 1 1

 Tabla de Estado.

E Q1(t) Q0(t) Q1(t+1) Q0(t+1) Z1 Z0 D1 D0

0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 1 0 0
0 1 0 0 0 1 0 0 0
0 1 1 0 0 1 1 0 0
1 0 0 0 1 0 0 0 1
1 0 1 1 0 0 1 1 0
1 1 0 1 1 1 0 1 1
1 1 1 1 1 1 1 1 1

 Mapas de Karnaugh:
 Para 𝑍1 :
𝑍1 = 𝑄1
 Para 𝑍0 :
𝑍0 = 𝑄0

 Para 𝐷1 :

𝑄0 𝐸
𝑄1 00 01 11 10
0 1
1 1 1

𝐷1 = 𝑄1̅̅̅
𝑄0 + 𝑄0 𝐸
 Para 𝐷0 :
 𝑄0 𝐸
𝑄1 00 01 11 10
0 1
1 1 1

𝐷0 = ̅̅̅ ̅̅̅1 𝑄0 𝐸̅
𝑄0 𝐸 + 𝑄1 𝐸 + 𝑄

 Circuito de Estado.
5. (4 Puntos)

Diseñar un circuito secuencial síncrono que tenga una salida Z y una entrada X. La salida Z
se pone a 1 cuando el valor de X se repite (dos ceros o dos unos), manteniéndose en ese
valor hasta que el valor de X sea distinto al anterior. El circuito debe reiniciarse cuando se
active a 1 la señal asíncrona RST. Utilizar flip-flops J-K.

S0 = 00 ⟹ INICIAL Tabla Flip-Flop JK

Q Q* J K
S1 = 01 ⟹ 1
0 0 0 X
S2 = 10 ⟹ 1 0 1 1 X
1 0 X 1
S3 = 11 ⟹ 1
1 1 X 0
 Tabla de Estado.

X Q2(t) Q1(t) Q0(t) Q2(t+1) Q1(t+1) Q0(t+1) Z J2 K2 J1 K1 J0 K0

0 0 0 0 0 0 1 0 0 X 0 X 1 X
0 0 0 1 0 1 0 0 0 X 1 X X 1
0 0 1 0 0 1 0 1 0 X X 0 0 X
0 0 1 1 0 0 1 0 0 X X 1 X 0
0 1 0 0 0 0 1 1 X 1 0 X 1 X
0 1 0 1 X X X X X X X X X X
0 1 1 0 X X X X X X X X X X
0 1 1 1 X X X X X X X X X X
1 0 0 0 0 1 1 0 0 X 1 X 1 X
1 0 0 1 0 1 1 0 0 X 1 X X 0
1 0 1 0 0 1 1 1 0 X X 0 1 X
1 0 1 1 1 0 0 0 1 X X 1 X 1
1 1 0 0 1 0 0 1 X 0 0 X 0 X
1 1 0 1 X X X X X X X X X X
1 1 1 0 X X X X X X X X X X
1 1 1 1 X X X X X X X X X X

 Mapas de Karnaugh:
 Para 𝐽1 :

𝑄0 𝑋
𝑄1 00 01 11 10
0 1 1 1
1

̅̅̅1 (𝑄0 ⨁𝑋)

𝐽1 = 𝑄
 Para 𝐾1 :

𝑄0 𝑋
𝑄1 00 01 11 10
0
1 1 1

𝐾1 = 𝑄1 (𝑄0 ⨁𝑋)
 Para 𝐽0 :

𝑄0 𝑋
𝑄1 00 01 11 10
0 1 1
1 1

𝐽0 = ̅̅̅
𝑄0 𝑋
 Para 𝐾0 :

𝑄0 𝑋
𝑄1 00 01 11 10
0 1
1 1

𝐾0 = 𝑄0 𝑋̅
 Para 𝑍:

𝑍 = 𝑄1
 Circuito de Estado.