Diseño de un circuito síncrono con FF tipo JK en donde por cada paquete de

tres bits de unos lógicos se genera en la salida un 1 lógico. Mostrar el

modelo del circuito en Moore.
Secuencia en x= 0 1 1 1 0 1 1 1 1 1 1
Salida Zo= 0 0 0 1 0 0 0 1 0 0 1

Diagrama de estados:

A/0 B/0 C/0 D/1

Tabla de estados:
𝑿
𝒚𝟏𝒚𝟎 0 1 𝒁𝟎

A A B 0
B A C 0
C A D 0
D A B 1

Tabla de implicación:

Dado que no hay equivalencias: PK = ABCD

Asignación de estados: A =00, B=0, C=10, D=11
Resultando la nueva tabla:

𝑿
𝒚𝟏𝒚𝟎 0 1 𝒁𝟎

00 00 01 0
01 00 10 0
10 00 11 0
11 00 01 1
Y1Y0 Y1Y0

Diseñando con la asignación de estados una tabla de transición:

Tabla de transición
𝒚𝟏 𝒚𝟎 X 𝒀𝟏 𝒀𝟎 𝑱𝟏 𝑲𝟏 𝑱𝟎 𝑲𝟎
0 0 0 0 0 0 d 0 d
0 0 1 0 1 0 d 1 d
0 1 0 0 0 0 d d 1
0 1 1 1 0 1 d d 1
1 0 0 0 0 d 1 0 d
1 0 1 1 1 d 0 1 d
1 1 0 0 0 d 1 d 1
1 1 1 1 1 d 1 d 0

Aplicando mapas de Karnaugh, se obtienes las siguientes ecuaciones de

estado:
 J1 = ∑ m(3) + d(4,5,6,7)
𝒙𝒚𝟎
00 01 11 10
𝒚𝟏
0 1
1 d d d d

J1= xy0
  K1 = ∑ m(4,6,7) + d(0,1,2,3)

𝒙𝒚𝟎
00 01 11 10
𝒚𝟏
0 d d d d
1 1 1 1 d
̅+y0
K1= 𝒙
 J0 = ∑ m(1,5) + d(2,3,6,7)

𝒙𝒚𝟎
00 01 11 10
𝒚𝟏
0 d d 1
1 d d 1
J0= 𝒙
 K0 = ∑ m(2,3,6) + d(0,1,4,5)

𝒙𝒚𝟎
00 01 11 10
𝒚𝟏
0 d 1 1 d
1 d 1 d
̅̅̅̅
̅+𝒚𝟏
K0= 𝒙

 Z = ∑ m(3), entonces Z = y1y0

Finalmente resulta el siguiente circuito secuencial:

Donde implementaremos un circuito anti-rebote para la señal del clock, así
como circuito drives para leds para las salidas de cada FF y para la salida Z.
Se presenta el siguiente diagrama de bloques a implementar en el
laboratorio.

CONCLUSIONES:
 Cada clear y preset de los FF deben estar en alto para evitar errores,
pues si se dejan al aire la memoria del contador se borrará y podrá
empezar en cualquier valor de los ya mostrados.
 Al culminar la experiencia hemos cumplido con el objetivo del
funcionamiento de un circuito secuencial síncrono, donde los datos
obtenidos teóricamente fueron totalmente exactos con los valores
encontrados en la implementación.
 La implementación de los circuitos anti-rebote y driver para led nos
ha servido a lo largo de las experiencias realizadas en el laboratorio
para poder evitar errores en las salidas debido a los falsos estados
de entrada y de protección para las salidas de cada CI
respectivamente.
APENDICE
C.I 74LS112
C.I 74LS04

C.I 74LS32 C.I 74LS08