Proceso de fabricación de N-well CMOS por el VMC

Enco Castañeda, Owen Paulo 15190179

Facultad de Ingeniería Electrónica y Eléctrica, Universidad Nacional Mayor de San Marco, Lima, Perú

Resumen—En este informe realizaremos un pequeño resumen Esta simulación tuvo como objetivo encontrar la
sobre el paper realizado por el centro de microelectrónica de profundidad de la juntura y la concentración del pozo N.
Virginia, el cual trata sobre el proceso de fabricación de N-well Una vez obtenidos estos valores el dispositivo PMOS fue
CMOS. construido.
I. INTRODUCCIÓN
C. Fabricación
La VMC estaba desarrollando un proceso CMOS para ayudar en
Según el informe se tuvieron que hacer esfuerzos en el
la enseñanza a sus estudiantes sobre las técnicas de fabricación,
centro de microelectrónicas de Virginia para establecer una
fundamentos y diseño de un semiconductor, debido a que la
instalación de fabricación y tener las herramientas
industria de la microelectrónica crecía a un ritmo acelerado.
necesarias para realizar un proceso completo de CMOS.
II. TEST CHIP
IV. RESULTADOS
A. Diseño
Si bien la fabricación del producto se retrasó, como
Se diseño un chip de prueba robusto con un amplio rango mencionamos anteriormente, se hicieron varias pruebas en el
de celdas y estructura que les será de ayuda para la creación diseño general del chip de prueba, también se realizaron
de reglas de diseño para el futuro CI. Este chip de prueba simulaciones eléctricas detalladas. Se tuvieron que hacer
fue modificado a parir de uno ya existente en el cual se modificaciones para cambiar el diseño de los pads, tal como la
realizaron mejoras para tener mayor eficiencia del proceso modificación de la distribución de los transistores para una
y satisfacer sus necesidades específicas. Se realizaron mayor uniformidad y simplicidad.
también modificaciones al chip de prueba por problemas
de compatibilidad. La tarjeta de sondeo usa una unidad de V. CONCLUSIONES
sondeo de 10 contactos con un espacio de 100μm entre los Al haber leído este informe logre comprender los pasos del
contactos y la tarjeta tiene 12 contactos con un espacio de proceso para la fabricación desde el diseño y que al crecer la
20μm entre ellos. industria de la microelectrónica (nanoelectrónica actualmente)
B. Disposición es necesario tener un conocimiento sobre esta.
El chip fue dividido en dos partes, la región superior de
celdas que fue diseñada para estructuras más pequeñas
como las de CBKR y Van der Pauw, está a su vez fue
dividida en filas y columnas con un número de celda (entre
00 y 54), el cual representa a la fila y columna
respectivamente y la región inferior con células más
grandes.

III. PROCESO
A. Flow / Cross-Sections
Un flujo de proceso basado en un informe sobre Flujo de
Proceso N-Well CMOS, las mediciones específicas fueron
calculadas usando un software de simulación de procesos.

B. Simulación
El flujo general del proceso fue dividido en dos grandes
partes: el NMOS y el PMOS, estas dos partes serán
simuladas independientemente obviamente los pasos
fueron diseñados para que estas concurran en el wafer.
Estas simulaciones también se dividieron en dos módulos
pequeños, los cuales no tienen más de dos pasos de
difusión, logrando tener una simulación más eficiente.